JP2012150259A

JP2012150259A - Liquid crystal display device

Info

Publication number: JP2012150259A
Application number: JP2011008574A
Authority: JP
Inventors: Takeshi Shimizu; 健清水
Original assignee: JVCKenwood Corp
Current assignee: JVCKenwood Corp
Priority date: 2011-01-19
Filing date: 2011-01-19
Publication date: 2012-08-09
Anticipated expiration: 2031-01-19
Also published as: JP5549610B2

Abstract

PROBLEM TO BE SOLVED: To provide a liquid crystal display device which generates a lamp signal with substantially reduced influence from phase variation in a liquid crystal panel driving device and chip difference, so as to improve gradation precision.SOLUTION: A logic circuit 120 generates a comparator CK and a counter CK, which are supplied to a liquid crystal driving device 110 as an external counter and comparator CK. The liquid crystal driving device 110 receives the external counter and comparator CK from the logic circuit 120 as input, and generates a DAC CK and DAC data based thereon, which are outputted to a DAC 130. The DAC 130 latches the DAC data with the DAC CK to generate a lamp signal, or a D/A conversion signal of the DAC data, which is supplied to the liquid crystal panel driving device 110 through an operational amplifier 140. The DAC 130 generates the lamp signal using the comparator clock used in the liquid crystal driving device 110 and a periodic counter value.

Description

本発明は液晶表示装置に係り、特にレベルが周期的に単調変化するランプ信号を用いて、デジタル画像データをデジタル-アナログ変換し、そのアナログ変換値を画素に書き込む液晶表示装置に関する。 The present invention relates to a liquid crystal display device, and more particularly to a liquid crystal display device that performs digital-analog conversion of digital image data using a ramp signal whose level changes monotonically and writes the analog conversion value to a pixel.

従来、レベルが周期的に単調変化するランプ信号を用いて、デジタル画像データをデジタル-アナログ変換（Ｄ／Ａ変換）し、そのアナログ変換値を画素に書き込む液晶表示装置が知られている（例えば、特許文献１参照）。この従来の液晶表示装置では、液晶パネル駆動素子の外部に設けられた回路により上記のランプ信号を生成して液晶パネル駆動素子に供給する。 Conventionally, there has been known a liquid crystal display device that performs digital-analog conversion (D / A conversion) on digital image data using a ramp signal whose level periodically changes monotonously and writes the analog conversion value to a pixel (for example, , See Patent Document 1). In this conventional liquid crystal display device, the ramp signal is generated by a circuit provided outside the liquid crystal panel driving element and supplied to the liquid crystal panel driving element.

図７は、従来の液晶表示装置におけるランプ信号発生回路の一例の概略ブロック図を示す。この従来の液晶表示装置では、装置本体である液晶パネル駆動素子４０１の外部に設けられた、ＦＰＧＡ(Field-Programmable Gate Array)などの集積回路で構成されたロジック回路４０２と、Ｄ／Ａ変換器（以下、ＤＡＣと記す）４０３と、オペアンプ４０４とからなるランプ信号発生回路によりランプ信号を発生して液晶パネル駆動素子４０１に供給する。 FIG. 7 is a schematic block diagram showing an example of a ramp signal generating circuit in a conventional liquid crystal display device. In this conventional liquid crystal display device, a logic circuit 402 composed of an integrated circuit such as a field-programmable gate array (FPGA) provided outside the liquid crystal panel driving element 401 which is the main body of the device, and a D / A converter A ramp signal generation circuit comprising 403 (hereinafter referred to as DAC) and an operational amplifier 404 generates a ramp signal and supplies it to the liquid crystal panel drive element 401.

ロジック回路４０２は、同期しているＤＡＣ用のクロック（以下、クロックをＣＫとも記す）及びＤＡＣ用データとを生成してＤＡＣ４０３に供給すると共に、コンパレータ用ＣＫ及びカウンタ用ＣＫを液晶パネル駆動素子４０１に供給する。ＤＡＣ４０３は、ＤＡＣ用データをＤＡＣ用ＣＫでラッチしてＤＡＣ用データの値に応じたレベルのランプ信号を生成する。オペアンプ４０４は、ＤＡＣ４０３からのランプ信号を、液晶パネル駆動素子４０１への信号レベルとドライブ能力を調整するため増幅して液晶パネル駆動素子４０１に供給する。 The logic circuit 402 generates a synchronized DAC clock (hereinafter also referred to as clock CK) and DAC data, supplies the DAC data to the DAC 403, and supplies the comparator CK and counter CK to the liquid crystal panel driving element 401. To supply. The DAC 403 latches the DAC data with the DAC CK and generates a ramp signal having a level corresponding to the value of the DAC data. The operational amplifier 404 amplifies the ramp signal from the DAC 403 to adjust the signal level to the liquid crystal panel drive element 401 and the drive capability, and supplies the amplified signal to the liquid crystal panel drive element 401.

液晶パネル駆動素子４０１は、カウンタ用ＣＫをカウントする内部のカウンタから階調を示す１水平走査期間（１Ｈ）周期のカウント値を出力し、そのカウント値とデジタル画像データの１水平ラインの各画素値とをコンパレータ用ＣＫで動作する内部のコンパレータで画素単位で比較し、両者が一致した時にコンパレータ用ＣＫ周期幅の一致パルスを出力して、内部のビデオスイッチでその時点のランプ信号をサンプリングして、上記の比較結果が一致した画素に書き込む動作を行う。この場合、最終的にランプ信号をサンプリングするタイミングは液晶パネル駆動素子４０１内のコンパレータに供給されるコンパレータ用ＣＫにより決まる。 The liquid crystal panel driving element 401 outputs a count value of one horizontal scanning period (1H) period indicating gradation from an internal counter that counts the counter CK, and each pixel of one horizontal line of the digital image data and the count value. The internal comparator that operates with the comparator CK compares the values in pixel units. When the two match, the comparator CK cycle width coincidence pulse is output, and the internal video switch samples the current ramp signal. Thus, an operation of writing to the pixels with the above-described comparison result is performed. In this case, the timing for finally sampling the ramp signal is determined by the comparator CK supplied to the comparator in the liquid crystal panel drive element 401.

ここで、カウンタに供給されるカウンタ用ＣＫの液晶パネル駆動素子４０１内での遅延時間ｔ１は次式で表わされる。 Here, the delay time t1 in the liquid crystal panel driving element 401 of the counter CK supplied to the counter is expressed by the following equation.

ｔ１＝ｔ０＋ｔｄ１＋ｔｃｋ１（１）
ｔ０：ロジック回路４０２から入力されるカウンタ用ＣＫ、コンパレータ用
ＣＫのタイミング
ｔｄ１：液晶パネル駆動素子４０１内部で発生する遅延時間（調整用）
ｔｃｋ１：カウンタ用ＣＫの遅延時間（温度特性、電源電圧変動による変動
遅延含む）
また、コンパレータ用ＣＫの液晶パネル駆動素子４０１内での遅延時間ｔ２は次式で表わされる。 t1 = t0 + td1 + tck1 (1)
t0: Counter CK and comparator input from logic circuit 402
CK timing
td1: Delay time generated in the liquid crystal panel driving element 401 (for adjustment)
tck1: Counter CK delay time (temperature characteristics, fluctuation due to power supply voltage fluctuation)
Including delay)
Further, the delay time t2 of the comparator CK in the liquid crystal panel driving element 401 is expressed by the following equation.

ｔ２＝ｔ０＋ｔｃｋ２（２）
ｔｃｋ２：コンパレータ用ＣＫの遅延時間（温度特性、電源電圧変動による変動
遅延含む）
ここで、液晶パネル駆動素子４０１が正しく動作するためには、カウンタの出力結果から生成されるコンパレータ出力を正しくラッチする必要があるため、コンパレータ用ＣＫの立ち上がりエッジがカウンタ用ＣＫの立ち上がりエッジより時間的に前にくる必要がある。よって、
ｔ２＜ｔ１（３）
となり、
ｔｃｋ２＜ｔｄ１＋ｔｃｋ１（４）
となる必要がある。ここで、ｔｃｋ２、ｔｄ１、ｔｃｋ１は液晶パネル駆動素子４０１内部の遅延であるため、温度特性や電源電圧の変動により変動するが、同一素子内での遅延であるため、（４）式はほぼ常に成り立つように設定することができる。 t2 = t0 + tck2 (2)
tck2: Comparator CK delay time (temperature characteristics, fluctuation due to power supply voltage fluctuation)
Including delay)
Here, in order for the liquid crystal panel driving element 401 to operate correctly, it is necessary to correctly latch the comparator output generated from the output result of the counter. Therefore, the rising edge of the comparator CK is longer than the rising edge of the counter CK. Need to come forward. Therefore,
t2 <t1 (3)
And
tck2 <td1 + tck1 (4)
It is necessary to become. Here, since tck2, td1, and tck1 are delays inside the liquid crystal panel driving element 401, they fluctuate due to variations in temperature characteristics and power supply voltage. However, since they are delays within the same element, equation (4) is almost always It can be set to hold.

一方、ＤＡＣ用ＣＫ及びＤＡＣ用データはロジック回路４０２で生成されて、以下のような時間遅延される。 On the other hand, the CK for DAC and the data for DAC are generated by the logic circuit 402 and delayed for the following time.

ｔ３＝ｔ４＋ｔｃｋ３（５）
ｔ３：ＤＡＣ用ＣＫの遅延時間（ＤＡＣ４０３の内部最終段）
ｔ４：ロジック回路４０２で生成されたＤＡＣ用ＣＫの遅延時間（ロジック
回路４０２での遅延変動時間はｔ０と同じとする）
ｔｃｋ３：ＤＡＣ４０３内部での遅延変動時間（温度特性、電源電圧変動による
変動遅延含む） t3 = t4 + tck3 (5)
t3: DAC CK delay time (internal final stage of DAC 403)
t4: DAC CK delay time generated by the logic circuit 402 (logic
(The delay variation time in the circuit 402 is the same as t0)
tck3: Delay variation time in the DAC 403 (due to temperature characteristics and power supply voltage variation)
Including variable delay)

特開２００２−４０９９６号公報JP 2002-40996 A

従来の液晶表示装置では、最終的にランプ信号をサンプリングするタイミングは液晶パネル駆動素子４０１内のコンパレータに供給されるコンパレータ用ＣＫにより決まるため、そのコンパレータ用ＣＫとＤＡＣ４０３から出力されるランプ信号のタイミングの位相が一致していないと同じ画像データに対して異なるランプ信号電圧をサンプリングすることになり、画素毎やフレーム毎などに同一の画像データでも明るさが変るという事態になる可能性がある。 In the conventional liquid crystal display device, the timing at which the ramp signal is finally sampled is determined by the comparator CK supplied to the comparator in the liquid crystal panel driving element 401. Therefore, the timing of the ramp signal output from the comparator CK and the DAC 403 If the phases do not match, different ramp signal voltages are sampled for the same image data, and there is a possibility that the brightness changes even for the same image data for each pixel or each frame.

ここで、カウンタ用ＣＫ及びコンパレータ用ＣＫは液晶パネル駆動素子４０１の駆動周波数に応じて周波数を上げる必要がある。例えば、液晶パネル駆動素子４０１を６０Ｈｚで駆動するときは、ＤＡＣ４０３が１０ビットＤＡＣであるときにはカウンタ用ＣＫ及びコンパレータ用ＣＫの周波数は約８０ＭＨｚであり、１２０Ｈｚで駆動するときには倍速となっているため、カウンタ用ＣＫ及びコンパレータ用ＣＫの周波数は約１６０ＭＨｚとなる。このようにカウンタ用ＣＫ及びコンパレータ用ＣＫの周波数が高くなると、コンパレータ出力をコンパレータ用ＣＫでサンプリングするタイミングが難しくなる。よって、コンパレータ用ＣＫ又はカウンタ用ＣＫの位相を調整する必要がある。 Here, it is necessary to increase the frequency of the counter CK and the comparator CK in accordance with the drive frequency of the liquid crystal panel drive element 401. For example, when the liquid crystal panel drive element 401 is driven at 60 Hz, the frequency of the counter CK and the comparator CK is approximately 80 MHz when the DAC 403 is a 10-bit DAC, and double speed when driven at 120 Hz. The frequency of the counter CK and the comparator CK is about 160 MHz. As described above, when the frequencies of the counter CK and the comparator CK are increased, the timing for sampling the comparator output by the comparator CK becomes difficult. Therefore, it is necessary to adjust the phase of the comparator CK or the counter CK.

この場合、コンパレータ用ＣＫの位相を変えると、ＤＡＣ４０３から出力されるランプ信号のサンプリング点が変わるため、基本的にはコンパレータ用ＣＫの位相は調整できない。しかし、コンパレータ用ＣＫの位相は液晶パネル駆動素子４０１内においてチップにより異なっている可能性があり、場合によってはロジック回路４０２での調整等が必要となる。 In this case, if the phase of the comparator CK is changed, the sampling point of the ramp signal output from the DAC 403 is changed. Therefore, basically, the phase of the comparator CK cannot be adjusted. However, the phase of the comparator CK may be different depending on the chip in the liquid crystal panel driving element 401, and in some cases, adjustment in the logic circuit 402 is required.

しかしながら、従来の液晶表示装置におけるランプ信号発生回路においては、上記の調整が困難である。すなわち、図７に示した従来のランプ信号発生回路において、ＤＡＣ４０３内部での遅延変動時間ｔｃｋ３は、液晶パネル駆動素子４０１と異なるＤＡＣ４０３での遅延変動時間であるため、液晶パネル駆動素子４０１内部と同様の遅延変動時間にはならない可能性がある。よって、ＤＡＣ４０３の出力タイミングを決める（５）式の遅延時間ｔ３と、そのＤＡＣ４０３から出力されてオペアンプ４０４を通して入力されるランプ信号を液晶パネル駆動素子４０１内部でサンプルホールドするタイミングを決める（２）式のコンパレータ用ＣＫの遅延時間ｔ２とは同様な遅延時間とはならず、タイミング調整が難しい。 However, the above adjustment is difficult in the ramp signal generating circuit in the conventional liquid crystal display device. That is, in the conventional ramp signal generation circuit shown in FIG. 7, the delay variation time tck3 in the DAC 403 is a delay variation time in the DAC 403 different from the liquid crystal panel drive element 401, and thus the same as in the liquid crystal panel drive element 401. There is a possibility that the delay variation time will not be reached. Therefore, the delay time t3 in equation (5) for determining the output timing of the DAC 403 and the timing for sample-holding the ramp signal output from the DAC 403 and input through the operational amplifier 404 in the liquid crystal panel drive element 401 (2) The delay time t2 of the comparator CK is not the same as the delay time, and timing adjustment is difficult.

本発明は以上の点に鑑みなされたもので、液晶パネル駆動素子内での位相の変動やチップ差などの影響を大幅に抑圧したランプ信号を生成し、階調精度を改善した液晶表示装置を提供することを目的とする。 The present invention has been made in view of the above points, and provides a liquid crystal display device that generates a ramp signal that greatly suppresses the influence of phase fluctuations and chip differences in a liquid crystal panel driving element, and has improved gradation accuracy. The purpose is to provide.

上記の目的を達成するため、本発明の液晶表示装置は、複数のゲート線と複数のデータ線との各交差部に、それぞれ液晶表示素子を備えた画素が複数配置された画素部と、Ｄ／Ａ変換用データとＤ／Ａ変換用クロックとに基づいて、最小階調値のレベル及び最大階調値のレベルの一方から他方へ１水平走査期間内でレベルが単調的に変化する周期的な傾斜波であるランプ信号を生成するランプ信号生成手段と、供給される第１のコンパレータ用クロック及びカウンタ用クロックに基づいて、第２のカウンタ用クロックとＤ／Ａ変換用クロックを生成するクロック生成手段と、クロック生成手段により生成された第２のカウンタ用クロックを計数して１水平走査期間内で基準階調値を示す値が単調的に変化する周期的なカウンタ値を生成し、その周期的なカウンタ値をＤ／Ａ変換用データとしてランプ信号生成手段へ出力する計数手段と、ゲート線に接続された画素部内の１ラインの各画素のそれぞれに対応して設けられており、表示するデジタル画像データの１ラインの各画素の画素値と、計数手段により生成された周期的なカウンタ値とを画素単位で比較し、両者が一致した時に一致パルスを出力する複数のコンパレータと、複数のデータ線に対応して接続されており、１水平走査期間の開始毎にオンに制御され、ランプ信号生成手段により生成されたランプ信号を出力する複数のビデオスイッチと、一致パルスをクロック生成手段に入力された第１のコンパレータ用クロックによりラッチしてオフ信号を生成し、そのオフ信号を複数のビデオスイッチのうち一致パルスを出力したコンパレータに対応して設けられたビデオスイッチに供給してオフに制御し、そのオフに制御されたビデオスイッチに接続されたデータ線を介して画素にオフに制御された時点のランプ信号の信号値をサンプリング保持させる書き込み手段とを有することを特徴とする。 In order to achieve the above object, a liquid crystal display device of the present invention includes a pixel portion in which a plurality of pixels each having a liquid crystal display element are arranged at each intersection of a plurality of gate lines and a plurality of data lines, and D A period in which the level changes monotonically within one horizontal scanning period from one of the minimum gradation value level and the maximum gradation value level to the other based on the / A conversion data and the D / A conversion clock A ramp signal generating means for generating a ramp signal which is a simple ramp wave, and a clock for generating a second counter clock and a D / A conversion clock based on the supplied first comparator clock and counter clock And generating a periodic counter value in which the value indicating the reference gradation value monotonously changes within one horizontal scanning period by counting the second counter clock generated by the generating means and the clock generating means. Counting means for outputting a periodic counter value as D / A conversion data to the ramp signal generating means, and one line of each pixel in the pixel portion connected to the gate line are provided for each display. A plurality of comparators that compare pixel values of each pixel of one line of digital image data to be generated with a periodic counter value generated by the counting unit in units of pixels, and output a coincidence pulse when the two coincide with each other; And a plurality of video switches that are controlled to be turned on at the start of one horizontal scanning period and output a ramp signal generated by the ramp signal generation means, and a coincidence pulse is generated as a clock generation means. The off signal is generated by latching with the first comparator clock input to the signal, and the off signal is output as a coincidence pulse among a plurality of video switches. The signal value of the ramp signal at the time when the pixel is supplied to the video switch provided corresponding to the comparator and controlled to be turned off, and the pixel is controlled to be turned off via the data line connected to the video switch controlled to be turned off. And writing means for sampling and holding the signal.

また、上記の目的を達成するため、本発明の液晶表示装置は、上記クロック生成手段を、供給される第１のコンパレータ用クロック及びカウンタ用クロックを互いに異なる複数の時間遅延して複数の遅延クロックを並列に出力する遅延回路手段と、遅延回路手段から並列に出力される複数の遅延クロックのうち、第１の選択信号により選択した遅延クロックを第２のカウンタ用クロックとして出力し、第２の選択信号により選択した遅延クロックをＤ／Ａ変換用クロックとして出力するデータ選択手段とを有する構成としたことを特徴とする。 In order to achieve the above object, in the liquid crystal display device of the present invention, the clock generating means delays the supplied first comparator clock and counter clock by a plurality of different times, and a plurality of delayed clocks. And a delay circuit selected by the first selection signal among the plurality of delay clocks output in parallel from the delay circuit means, and outputs a second counter clock as a second counter clock. And a data selection means for outputting a delay clock selected by the selection signal as a D / A conversion clock.

本発明によれば、ランプ信号を生成するためのＤ／Ａ変換用クロックとＤ／Ａ変換用データとして、液晶パネル駆動素子内で使用するコンパレート用クロックと周期的なカウンタ値を用いることにより、液晶パネル駆動素子内での位相の変動やチップ差などの影響を大幅に抑圧したランプ信号を生成し、階調精度を改善することができる。 According to the present invention, the comparator clock used in the liquid crystal panel driving element and the periodic counter value are used as the D / A conversion clock and D / A conversion data for generating the ramp signal. In addition, it is possible to generate a ramp signal that greatly suppresses the influence of phase fluctuations and chip differences in the liquid crystal panel driving element, thereby improving the gradation accuracy.

本発明の液晶表示装置の一実施の形態の概略ブロック図である。1 is a schematic block diagram of an embodiment of a liquid crystal display device of the present invention. 図１中の液晶パネル駆動素子の一実施の形態のブロック図である。FIG. 2 is a block diagram of an embodiment of the liquid crystal panel driving element in FIG. 1. 図１及び図２の動作説明用タイミングチャートである。3 is a timing chart for explaining the operation of FIGS. 1 and 2. 図２の液晶パネル駆動素子の要部の一実施の形態のブロック図である。It is a block diagram of one Embodiment of the principal part of the liquid crystal panel drive element of FIG. 図４中の遅延調整部の一例のブロック図である。FIG. 5 is a block diagram of an example of a delay adjustment unit in FIG. 4. 図４及び図５の動作説明用タイミングチャートである。6 is a timing chart for explaining operations in FIGS. 4 and 5. 従来の液晶表示装置の一例の概略ブロック図である。It is a schematic block diagram of an example of the conventional liquid crystal display device.

次に、本発明の実施の形態について、図面を参照して説明する。 Next, embodiments of the present invention will be described with reference to the drawings.

図１は、本発明になる液晶表示装置の一実施の形態の概略ブロック図を示す。同図に示すように、本実施の形態の液晶表示装置１００は、液晶パネル駆動素子１１０と、ＦＰＧＡ等の集積回路により構成されたロジック回路１２０と、Ｄ／Ａ変換器（ＤＡＣ）１３０と、オペアンプ１４０とから構成される。 FIG. 1 is a schematic block diagram of an embodiment of a liquid crystal display device according to the present invention. As shown in the figure, the liquid crystal display device 100 of the present embodiment includes a liquid crystal panel driving element 110, a logic circuit 120 configured by an integrated circuit such as an FPGA, a D / A converter (DAC) 130, An operational amplifier 140 is included.

ロジック回路１２０は、コンパレータ用ＣＫ及びカウンタ用ＣＫ（以下、これらを「カウンタ・コンパレータ用ＣＫ」ともいう）とを生成し、それを外部カウンタ・コンパレータ用ＣＫとして液晶パネル駆動素子１１０に供給する。液晶パネル駆動素子１１０は、後述するように従来の液晶パネル駆動素子４０１とは異なり、ロジック回路１２０から外部カウンタ・コンパレータ用ＣＫを入力として受け、それに基づいてＤＡＣ用ＣＫとＤＡＣ用データとを生成してＤＡＣ１３０へ出力すると共に、コンパレータ用カウンタ出力を生成して内部のコンパレータへ出力する。ＤＡＣ１３０は、ＤＡＣ用ＣＫでＤＡＣ用データをラッチすることでＤＡＣ用データのＤ／Ａ変換信号であるランプ信号を生成してオペアンプ１４０へ出力する。オペアンプ１４０は、入力されたランプ信号を、液晶パネル駆動素子１１０への信号レベルとドライブ能力を調整するため増幅して液晶パネル駆動素子１１０に供給する。 The logic circuit 120 generates a comparator CK and a counter CK (hereinafter also referred to as “counter / comparator CK”), and supplies them to the liquid crystal panel driving element 110 as an external counter / comparator CK. The liquid crystal panel driving element 110 receives the external counter / comparator CK as an input from the logic circuit 120 and generates the CK for DAC and the data for DAC based on the input, unlike the conventional liquid crystal panel driving element 401 as described later. In addition to outputting to the DAC 130, a comparator counter output is generated and output to the internal comparator. The DAC 130 latches the DAC data with the DAC CK, generates a ramp signal that is a D / A conversion signal of the DAC data, and outputs the ramp signal to the operational amplifier 140. The operational amplifier 140 amplifies the input ramp signal to adjust the signal level to the liquid crystal panel driving element 110 and the driving capability, and supplies the amplified ramp signal to the liquid crystal panel driving element 110.

本実施の形態の液晶表示装置１００は、液晶パネル駆動素子１１０において、デジタル画像データをＤ／Ａ変換して画素に書き込むときに用いるランプ信号を生成するためのＤＡＣ１３０に、液晶パネル駆動素子１１０内で使用するコンパレート用クロックに同期したＤＡＣ用クロックを用い、かつ、カウント用ＣＫをカウントして得られる周期的なカウンタ値をＤＡＣ用データとして用いることにより、液晶パネル駆動素子１１０内での位相の変動やチップ差などの影響を大幅に抑圧したランプ信号を生成し、階調精度を改善するものである。 In the liquid crystal display device 100 according to the present embodiment, in the liquid crystal panel driving element 110, the DAC 130 for generating a ramp signal used when D / A converting digital image data and writing to the pixel is included in the liquid crystal panel driving element 110. The phase in the liquid crystal panel driving element 110 is obtained by using the DAC clock synchronized with the comparator clock used in the above and the periodic counter value obtained by counting the counting CK as the DAC data. A ramp signal in which the influence of the fluctuation of the signal and the chip difference is greatly suppressed is generated, and the gradation accuracy is improved.

次に、液晶パネル駆動素子１１０について更に詳細に説明する。 Next, the liquid crystal panel driving element 110 will be described in more detail.

図２は、液晶パネル駆動素子１１０の一実施の形態のブロック図を示す。液晶パネル駆動素子１１０は、データラッチ１１１、カウンタ・コンパレータ用ＣＫ生成部１１２、シフトレジスタ及びコンパレータ１１３、ビデオスイッチ等からなる水平駆動回路１１４、２次元マトリクス状に規則正しく配置された複数の画素１１５と、垂直駆動回路１１６及び１１７を有する。 FIG. 2 shows a block diagram of an embodiment of the liquid crystal panel driving element 110. The liquid crystal panel driving element 110 includes a horizontal driving circuit 114 including a data latch 111, a counter / comparator CK generation unit 112, a shift register and comparator 113, a video switch, and a plurality of pixels 115 regularly arranged in a two-dimensional matrix. Vertical drive circuits 116 and 117.

データラッチ１１１は、ａビットの表示すべきデジタル画像データ（Ｄａｔａ）を、１Ｈ周期の水平クロック（ｈＣＫ）でラッチし、ｂビットのデジタル画像データとシフトクロックを生成してシフトレジスタ及びコンパレータ１１３に供給する。一方、カウンタ・コンパレータ用ＣＫ生成部１１２は、図１に示したロジック回路１２０から供給される外部カウンタ・コンパレータ用ＣＫを入力として受け、その入力クロックに基づいてＤＡＣ用ＣＫ及びカウンタ用ＣＫとを生成し、カウンタ用ＣＫはシフトレジスタ及びコンパレータ１１３内のカウンタに供給し、ＤＡＣ用ＣＫは図１に示したＤＡＣ１３０に供給する。 The data latch 111 latches a-bit digital image data (Data) to be displayed with a horizontal clock (hCK) of 1H cycle, generates b-bit digital image data and a shift clock, and sends them to the shift register and comparator 113. Supply. On the other hand, the counter / comparator CK generator 112 receives the external counter / comparator CK supplied from the logic circuit 120 shown in FIG. 1 as an input, and receives the DAC CK and the counter CK based on the input clock. The counter CK is generated and supplied to the counter in the shift register and comparator 113, and the DAC CK is supplied to the DAC 130 shown in FIG.

シフトレジスタ及びコンパレータ１１３は、内部にシフトレジスタ、コンパレータ及びカウンタを有している。シフトレジスタ及びコンパレータ１１３内のシフトレジスタは、データラッチ１１１から入力されるデジタル画像データの１ライン分を展開し、かつ、ラッチＣＫによりそれを一時保持した後、シフトレジスタ及びコンパレータ１１３内のコンパレータに並列に供給する。シフトレジスタ及びコンパレータ１１３内のコンパレータは、ｎ本（ｎは２以上の整数）のデータ線（列信号線）に対応して各列毎に全部でｎ個設けられており、各々２つの入力端子のうち、一方の入力端子に上記のシフトレジスタからの１ラインの各画素値が別々に供給される。 The shift register and comparator 113 includes a shift register, a comparator, and a counter. The shift register in the shift register and comparator 113 develops one line of the digital image data input from the data latch 111 and temporarily holds it by the latch CK. Supply in parallel. A total of n comparators in the shift register and comparator 113 are provided for each column corresponding to n (n is an integer of 2 or more) data lines (column signal lines), and each has two input terminals. Among these, each pixel value of one line from the shift register is separately supplied to one input terminal.

シフトレジスタ及びコンパレータ１１３内のカウンタは、カウンタ・コンパレータ用ＣＫ生成部１１２からのカウンタ用ＣＫを計数して、複数の階調値が例えば最小値から最大値まで水平走査期間内で一定期間毎に段階的に変化する内部コンパレータ用カウンタ出力（基準階調データ）を生成して、ｎ個のコンパレータの各々２つの入力端子のうちの他方の入力端子に共通に供給する。これにより、ｎ個のコンパレータは上記のシフトレジスタにより保持された画像データと上記の基準階調データとを１ラインの各画素単位で供給されて両者を比較し、両者が一致したとき一致パルスを水平駆動回路１１４に供給する。 The counter in the shift register / comparator 113 counts the counter CK from the counter / comparator CK generation unit 112, and a plurality of gradation values, for example, from a minimum value to a maximum value are set at regular intervals within a horizontal scanning period. An internal comparator counter output (reference gradation data) that changes stepwise is generated and supplied in common to the other input terminal of the two input terminals of each of the n comparators. As a result, the n comparators are supplied with the image data held by the shift register and the reference gradation data in units of pixels of one line, and compare the two. The horizontal drive circuit 114 is supplied.

水平駆動回路１１４は、データ線（列信号線）毎に接続されたビデオスイッチを有し、シフトレジスタ及びコンパレータ１１３内の各列毎のコンパレータから一致パルスが供給された時に、一致パルスを出力するコンパレータに対応して設けられた上記のビデオスイッチがオフとされ、ランプ信号をデータ線にサンプリングする構成である。 The horizontal drive circuit 114 has a video switch connected to each data line (column signal line), and outputs a coincidence pulse when a coincidence pulse is supplied from the shift register and the comparator for each column in the comparator 113. The video switch provided corresponding to the comparator is turned off, and the ramp signal is sampled on the data line.

画素１１５は、ｎ本のデータ線（列信号線）Ｄ1〜Ｄnと、ｍ本のゲート線（行走査線）Ｇ1〜Ｇmとの各交差部に設けられており、複数の画素１１５により画素部を構成しており、データ線を介してサンプリング入力される信号電圧を保持容量に保持した後、液晶表示素子の画素電極に供給する構成である。液晶表示素子は対向して設けられた画素電極と共通電極との間に液晶層が挟持された公知の構成である。 The pixel 115 is provided at each intersection of the n data lines (column signal lines) D1 to Dn and the m gate lines (row scanning lines) G1 to Gm. The signal voltage sampled and input via the data line is held in the holding capacitor and then supplied to the pixel electrode of the liquid crystal display element. The liquid crystal display element has a known configuration in which a liquid crystal layer is sandwiched between a pixel electrode and a common electrode provided to face each other.

なお、画素１１５自体の構成は本実施の形態と直接の関係はないが、例えば本出願人が先に特開２００９−２２３２８９号公報にて開示した構造の画素を用いてもよい。この画素は、２本のデータ線（列信号線）を一組とする複数組のデータ線と、複数本のゲート線（行走査線）との各交差部にそれぞれ配置され、２本のデータ線を介して正極性映像信号と負極性映像信号とが入力されて２つの保持容量に別々にサンプリング保持し、それら２つの保持電圧を垂直走査周期よりも短い所定の周期で交互に画素電極に印加する構成である。 Although the configuration of the pixel 115 itself is not directly related to the present embodiment, for example, a pixel having a structure previously disclosed in Japanese Patent Application Laid-Open No. 2009-223289 by the present applicant may be used. This pixel is arranged at each intersection of a plurality of data lines each having two data lines (column signal lines) and a plurality of gate lines (row scanning lines). A positive video signal and a negative video signal are input via a line and are separately sampled and held in two holding capacitors, and these two holding voltages are alternately applied to the pixel electrodes at a predetermined cycle shorter than the vertical scanning cycle. It is the structure to apply.

垂直駆動回路１１６及び１１７は、ゲート線Ｇ1〜Ｇmに対して行選択信号を１水平走査期間（１Ｈ）周期で順次に供給し、また同じゲート線に同じ行選択信号を同時に供給する。これは、チップが横に長い（水平画素数が多い）ために、左右からドライブしないと配線抵抗等で波形鈍りなどが発生し、画質に影響するためである。左右の垂直駆動回路１１６及び１１７によりドライブすることで、上記の波形鈍りを軽減できて、スピードを速くできるという効果が得られる。 The vertical driving circuits 116 and 117 sequentially supply row selection signals to the gate lines G1 to Gm in one horizontal scanning period (1H) cycle, and simultaneously supply the same row selection signal to the same gate line. This is because the chip is long horizontally (the number of horizontal pixels is large), and unless it is driven from the left and right, waveform dullness occurs due to wiring resistance and the like, which affects the image quality. By driving with the left and right vertical drive circuits 116 and 117, the above-mentioned waveform dullness can be reduced and the speed can be increased.

次に、図１及び図２の動作の概略について図３のタイミングチャートを参照して説明する。図１のロジック回路１２０は、図３（Ａ）に示す外部カウンタ・コンパレータ用ＣＫを生成して液晶パネル駆動素子１１０に供給する。液晶パネル駆動素子１１０内のカウンタ・コンパレータ用ＣＫ生成部１１２は、入力された外部カウンタ・コンパレータ用ＣＫに基づいて図３（Ｂ）に示すカウンタ用ＣＫを生成してシフトレジスタ及びコンパレータ１１３内のカウンタに供給すると共に、図３（Ｇ）に示すＤＡＣ用ＣＫを生成して図１のＤＡＣ１３０に供給する。なお、図示していないが、図３（Ａ）に示す外部カウンタ・コンパレータ用ＣＫは、コンパレータ用ＣＫとしてシフトレジスタ及びコンパレータ１１３内のコンパレータの出力をラッチするラッチパルスとして供給される。 Next, an outline of the operation of FIGS. 1 and 2 will be described with reference to the timing chart of FIG. The logic circuit 120 of FIG. 1 generates the external counter / comparator CK shown in FIG. 3A and supplies it to the liquid crystal panel driving element 110. The counter / comparator CK generator 112 in the liquid crystal panel driving element 110 generates the counter CK shown in FIG. 3B based on the input external counter / comparator CK, and the shift register and comparator 113 In addition to being supplied to the counter, the DAC CK shown in FIG. 3G is generated and supplied to the DAC 130 in FIG. Although not shown, the external counter / comparator CK shown in FIG. 3A is supplied as a latch pulse for latching the output of the shift register and the comparator in the comparator 113 as the comparator CK.

シフトレジスタ及びコンパレータ１１３内のカウンタは、図３（Ｂ）に示すカウンタ用ＣＫを計数して、図３（Ｃ）に示す内部コンパレータ用カウンタ出力を生成してシフトレジスタ及びコンパレータ１１３内のコンパレータに供給する。なお、内部コンパレータ用カウンタ出力は、値が１Ｈ期間内で最小階調値から最大階調値まで１ずつ単調的に増加する周期的な基準階調データである。 The counter in the shift register and comparator 113 counts the counter CK shown in FIG. 3B to generate the internal comparator counter output shown in FIG. Supply. The counter output for the internal comparator is periodic reference gradation data whose value increases monotonically from the minimum gradation value to the maximum gradation value within 1H period.

ここで、ｎ本のデータ線毎に設けられたコンパレータのうち、あるコンパレータにおいて、そのコンパレータと同じ列の画素の値（例えば“２”）が図３（Ｃ）に示す内部コンパレータ用カウンタ出力の値（基準階調値）と一致した場合、コンパレータからは図３（Ｄ）に示すようなハイレベルの一致パルスが出力される。一方、水平駆動回路１１４内のｎ本のデータ線毎に設けられたビデオスイッチのうち、上記の一致パルスを出力するコンパレータに対応するビデオスイッチに、一致パルスをコンパレータ用ＣＫでラッチして得た図３（Ｅ）に示すハイレベルのビデオスイッチオフ（ＯＦＦ）用信号が入力され、そのビデオスイッチがオフとされる。なお、各ビデオスイッチは水平走査期間の開始毎に同時にオンとされるが、上記のように絵柄によってオフタイミングが異なることもあり、同じ場合もある。 Here, out of the comparators provided for each of the n data lines, in a certain comparator, the pixel value (for example, “2”) in the same column as that comparator has the counter output for the internal comparator shown in FIG. When the value (reference gradation value) matches, the comparator outputs a high level coincidence pulse as shown in FIG. On the other hand, among the video switches provided for every n data lines in the horizontal drive circuit 114, the coincidence pulse was obtained by latching with the comparator CK in the video switch corresponding to the comparator that outputs the coincidence pulse. A high-level video switch off (OFF) signal shown in FIG. 3E is input, and the video switch is turned off. Each video switch is turned on at the same time every time the horizontal scanning period starts. However, as described above, the off timing may be different depending on the picture, and may be the same.

一方、図１のＤＡＣ１３０は、カウンタ・コンパレータ用ＣＫ生成部１１２から図３（Ｇ）に示すＤＡＣ用ＣＫが入力されると共に、シフトレジスタ及びコンパレータ１１３内のカウンタから図３（Ｆ）に示すＤＡＣ用データ（上記の内部コンパレータ用カウンタ出力と同じ）が入力され、ＤＡＣ用データの値をＤＡＣ用ＣＫでラッチすることで段階的にレベルが増加する図３（Ｈ）に示すランプ信号を生成している。このランプ信号は１Ｈ周期でレベルが単調増加する傾斜波である。そして、ビデオスイッチがオフとされると、そのオフ時点のランプ信号の電圧値が図３に矢印で示すようにサンプリングされて、そのビデオスイッチに接続されたゲート線を介して対応する画素内の保持容量に書き込まれる。 On the other hand, the DAC 130 shown in FIG. 1 receives the CK for DAC shown in FIG. 3G from the counter / comparator CK generation unit 112 and receives the DAC shown in FIG. 3F from the counter in the shift register and comparator 113. The ramp signal shown in FIG. 3 (H) whose level is increased stepwise is generated by latching the value of the DAC data with the DAC CK by inputting the data (same as the above internal comparator counter output). ing. This ramp signal is a ramp wave whose level monotonously increases in 1H cycle. When the video switch is turned off, the voltage value of the ramp signal at the time of turning off is sampled as indicated by an arrow in FIG. 3, and the corresponding pixel in the corresponding pixel is connected via the gate line connected to the video switch. Written to storage capacity.

ここで、ランプ信号をサンプリングするタイミングはビデオスイッチオフ信号が出力されるタイミングで、これはコンパレータ用クロック（図３（Ａ）に示す外部カウンタ・コンパレータ用ＣＫ）の立ち上がりにほぼ一致する。一方、ＤＡＣ１３０から出力されるランプ信号が変化するタイミングはＤＡＣ用ＣＫが立ち上がってからＤＡＣ１３０の内部の遅延で決まるタイミングである。従って、コンパレータ用クロックの立ち上がり時点とＤＡＣ用ＣＫの立ち上がり時点の差を調整する必要がある。 Here, the timing at which the ramp signal is sampled is the timing at which the video switch-off signal is output, which substantially coincides with the rise of the comparator clock (external counter / comparator CK shown in FIG. 3A). On the other hand, the timing at which the ramp signal output from the DAC 130 changes is determined by the internal delay of the DAC 130 after the DAC CK rises. Therefore, it is necessary to adjust the difference between the rise time of the comparator clock and the rise time of the DAC CK.

本実施の形態では、液晶パネル駆動素子１１０から出力される図３（Ｆ）に示すＤＡＣ用データと同図（Ｇ）に示すＤＡＣ用ＣＫとは位相が合っているので、ＤＡＣ１３０でのＤ／Ａ変換によるアナログ電圧（ランプ信号）出力までの時間遅れが、実際にランプ信号をサンプリングするときの差となるが、それはＤＡＣ１３０で決まるほぼ固定の値となるので、ＣＫのタイミングを一度調整すれば温度特性や電源の変動に対して問題が発生しにくくできる。 In this embodiment, the DAC data shown in FIG. 3 (F) output from the liquid crystal panel driving element 110 and the DAC CK shown in FIG. 3 (G) are in phase with each other. The time delay until the analog voltage (ramp signal) output due to the A conversion is a difference when the ramp signal is actually sampled, but it is a substantially fixed value determined by the DAC 130, so once the timing of CK is adjusted, Problems can be less likely to occur due to temperature characteristics and power supply fluctuations.

次に、本実施の形態のランプ信号の生成の際のクロックの調整について更に詳細に説明する。 Next, the clock adjustment when the ramp signal is generated according to the present embodiment will be described in more detail.

図４は、図２の要部の一実施の形態のブロック図を示す。図４において、遅延調整部３０１は図２のカウンタ・コンパレータ用ＣＫ生成部１１２を構成しており、外部カウンタ・コンパレータ用ＣＫに基づいて、ＤＡＣ用ＣＫとカウンタ用ＣＫとを生成する。また、図４において、カウンタ３０２は、図２中のシフトレジスタ及びコンパレータ１１３内に設けられているｐビット（例えば、１０ビット）のカウンタで、ＤＡＣ用データ及び内部コンパレータ用カウンタ出力を生成する。図４において、ＤＡＣ用データを生成するためのカウンタ３０２は基本的には液晶パネル駆動素子１１０で用いるブロックのため、特に回路の追加は殆どなく、多少のタイミング調整等が必要になるが従来の回路からの増加はあまりない。 FIG. 4 shows a block diagram of an embodiment of the main part of FIG. In FIG. 4, the delay adjustment unit 301 constitutes the counter / comparator CK generation unit 112 of FIG. 2, and generates a DAC CK and a counter CK based on the external counter / comparator CK. In FIG. 4, a counter 302 is a p-bit (for example, 10-bit) counter provided in the shift register and comparator 113 in FIG. 2, and generates DAC data and an internal comparator counter output. In FIG. 4, the counter 302 for generating the DAC data is basically a block used in the liquid crystal panel driving element 110, so there is almost no additional circuit, and some timing adjustment is required. There is not much increase from the circuit.

図５は、遅延調整部３０１の一例のブロック図を示す。同図に示すように、遅延調整部３０１は、複数のインバータが縦続接続されたインバータチェーンからなる遅延回路３０１１と、遅延回路３０１１の並列出力クロックの中から所定のクロックを選択してカウンタ用ＣＫとＤＡＣ用ＣＫとを出力するデータセレクタ３０１２とからなる。 FIG. 5 is a block diagram illustrating an example of the delay adjustment unit 301. As shown in the figure, the delay adjustment unit 301 selects a predetermined clock from a delay circuit 3011 formed of an inverter chain in which a plurality of inverters are cascade-connected, and a parallel output clock of the delay circuit 3011, and outputs a counter CK. And a data selector 3012 for outputting DAC CK.

次に、図４及び図５の遅延調整部３０１の動作について、図６のタイミングチャートを併せ参照して説明する。 Next, the operation of the delay adjustment unit 301 of FIGS. 4 and 5 will be described with reference to the timing chart of FIG.

遅延調整部３０１は、図１のロジック回路１２０から図６（Ａ）に示す外部カウンタ・コンパレータ用ＣＫが入力され、図５の遅延回路３０１１により複数のインバータの各々の所定の遅延時間単位で遅延された複数の遅延カウンタ・コンパレータ用ＣＫを生成してデータセレクタ３０１２に並列に供給する。データセレクタ３０１２は、遅延回路３０１１から並列に入力される複数の遅延カウンタ・コンパレータ用ＣＫの中から、例えばｑビットのカウンタ用ＣＫ選択信号により指定された遅延時間のＣＫを選択して図６（Ｂ）に示すカウンタ用ＣＫとして出力すると共に、例えばｒビットのＤＡＣ用ＣＫ選択信号により指定された遅延時間のＣＫを選択してＤＡＣ用ＣＫとして出力する。 The delay adjustment unit 301 receives the external counter / comparator CK shown in FIG. 6A from the logic circuit 120 in FIG. 1, and delays the delay circuit 3011 in FIG. 5 in a predetermined delay time unit of each of the plurality of inverters. A plurality of delayed counter / comparator CKs are generated and supplied to the data selector 3012 in parallel. The data selector 3012 selects, for example, a CK having a delay time designated by a q-bit counter CK selection signal from a plurality of delay counter / comparator CKs input in parallel from the delay circuit 3011 (FIG. 6 (). B) is output as a counter CK as shown in B), and for example, a CK having a delay time designated by an r-bit DAC CK selection signal is selected and output as a DAC CK.

図４のカウンタ３０２は、遅延調整部３０１から出力されたカウンタ用ＣＫをカウントして図６（Ｃ）に示すような内部コンパレータ用カウンタ出力を生成して、図２に示したシフトレジスタ及びコンパレータ１１３内のｎ個のコンパレータの各々２つある一方の比較端子に共通に供給する。ｎ個のコンパレータは２つある他方の比較端子には、１ラインのｎ画素の各画素値が個別に供給され、画素単位で画素値と内部コンパレータ用カウンタ出力との比較を行い、両者が一致したコンパレータから図６（Ｄ）に示す一致パルスを出力する。この一致パルスは、コンパレータ用ＣＫでコンパレータ出力をラッチしたパルスである。図６（Ｄ）は図３（Ｄ）と同じ一致パルスで、画素値“２”で一致したコンパレータからの一致パルスを示している。 The counter 302 in FIG. 4 counts the counter CK output from the delay adjustment unit 301 to generate an internal comparator counter output as shown in FIG. 6C, and the shift register and comparator shown in FIG. Each of n comparators in 113 is supplied in common to one comparison terminal. Each of the n comparators is supplied with the pixel values of n pixels in one line individually at the other comparison terminal, and the pixel values are compared with the counter output for the internal comparator in units of pixels. The coincidence pulse shown in FIG. 6D is output from the comparator. The coincidence pulse is a pulse obtained by latching the comparator output with the comparator CK. FIG. 6D shows the coincidence pulse from the comparator which coincides with the pixel value “2” in the same coincidence pulse as FIG.

図２の水平駆動回路１１４内のｎ本のデータ線毎に設けられたビデオスイッチのうち、上記の一致パルスを出力するコンパレータに対応するビデオスイッチに、図６（Ｅ）に示すように、一致パルスをコンパレータ用ＣＫでラッチして得たハイレベルのオフ（ＯＦＦ）用信号が入力され、そのビデオスイッチがオフとされる。一致パルスが出力されてからビデオスイッチがオフとされるまでには、コンパレータ用ＣＫの内部遅延により遅延が生じる。 Of the video switches provided for each of the n data lines in the horizontal drive circuit 114 of FIG. 2, the video switch corresponding to the comparator that outputs the coincidence pulse is matched as shown in FIG. A high-level off signal obtained by latching the pulse with the comparator CK is input, and the video switch is turned off. There is a delay due to the internal delay of the comparator CK until the video switch is turned off after the coincidence pulse is output.

また、図４のカウンタ３０２は、上記の内部コンパレータ用カウンタ出力と同じ信号を図６（Ｆ）に示すＤＡＣ用データとして図１のＤＡＣ１３０へ出力する。また、図４の遅延調整部３０１は、図５のデータセレクタ３０１２から図６（Ｇ）に示すようにＤＡＣ用ＣＫを図１のＤＡＣ１３０へ出力する。ＤＡＣ１３０は、上記のＤＡＣ用ＣＫの立ち上がり毎にＤＡＣ用データをラッチして図６（Ｈ）に示すような階段波形のランプ信号を生成する。 4 outputs the same signal as the internal comparator counter output to the DAC 130 in FIG. 1 as the DAC data shown in FIG. 6F. 4 outputs the DAC CK to the DAC 130 in FIG. 1 from the data selector 3012 in FIG. 5 as shown in FIG. 6G. The DAC 130 latches the DAC data every time the DAC CK rises and generates a ramp signal having a staircase waveform as shown in FIG.

前述したように、水平駆動回路１１４内のビデオスイッチがオフとされると、そのオフ時点のランプ信号がサンプリングされて、オフされたビデオスイッチがデータ線を介して接続されている画素に書き込まれる。この画素に書き込まれるサンプリングされたランプ信号の電圧値は、デジタル画像データの画素値をＤ／Ａ変換したアナログ値である。 As described above, when the video switch in the horizontal driving circuit 114 is turned off, the ramp signal at the time of turning off is sampled, and the turned-off video switch is written to the pixel connected via the data line. . The voltage value of the sampled ramp signal written to this pixel is an analog value obtained by D / A converting the pixel value of the digital image data.

ここで、本実施の形態では、液晶パネル駆動素子１１０の内部のカウンタ用ＣＫの遅延時間ｔ１と、コンパレータ用ＣＫの遅延時間ｔ２とは（１）式、（２）式と同様になり、（３）式と（４）式も成り立つ状態である。 In this embodiment, the counter CK delay time t1 and the comparator CK delay time t2 inside the liquid crystal panel driving element 110 are the same as the equations (1) and (2). Equations (3) and (4) also hold.

一方、本実施の形態では、ＤＡＣ用ＣＫの遅延時間ｔ５は、次式で表わされる。 On the other hand, in this embodiment, the delay time t5 of the DAC CK is expressed by the following equation.

ｔ５＝ｔ０＋ｔｄ２＋ｔｃｋ４（６）
ｔｄ２：ＤＡＣ用ＣＫの遅延時間（調整用）
ｔｃｋ４：ＤＡＣ用ＣＫの全体の遅延時間（温度特性、電源電圧変動による
変動遅延含む）
ＤＡＣ用ＣＫの遅延時間ｔ５は、コンパレータ用ＣＫと同一の液晶パネル駆動素子１１０内での遅延時間であるため、その遅延時間変動分はコンパレータ用ＣＫのそれと同様となり、ＤＡＣ用ＣＫとコンパレータ用ＣＫとはほぼ同じ位相を保つことになる。ＤＡＣ１３０の出力タイミングｔ６は、（６）式と（５）式とから次式で表わされる。 t5 = t0 + td2 + tck4 (6)
td2: DAC CK delay time (for adjustment)
tck4: Overall delay time of DAC CK (due to temperature characteristics and power supply voltage fluctuation)
Including variable delay)
Since the delay time t5 of the DAC CK is the same delay time in the liquid crystal panel driving element 110 as the comparator CK, the delay time variation is the same as that of the comparator CK. The DAC CK and the comparator CK Will keep almost the same phase. The output timing t6 of the DAC 130 is expressed by the following equation from the equations (6) and (5).

ｔ６＝ｔ０＋ｔｄ２＋ｔｃｋ４＋ｔｃｋ３（７）
この中でクロックの変動としてはＤＡＣ１３０内部での遅延変動時間ｔｃｋ３のみがＤＡＣ用ＣＫとコンパレータ用ＣＫの位相差となることになり、従来より調整は改善する。 t6 = t0 + td2 + tck4 + tck3 (7)
Of these, only the delay fluctuation time tck3 in the DAC 130 becomes the phase difference between the DAC CK and the comparator CK as the clock fluctuation, and the adjustment is improved as compared with the conventional technique.

このように、本実施の形態では、コンパレータ用カウンタ出力はコンパレータ用ＣＫによりラッチされるのであるが、コンパレータ用カウンタ出力の位相はカウンタ用ＣＫに応じて変化するため、液晶パネル駆動素子１１０内部でのコンパレータ用カウンタ出力とカウンタ用ＣＫとの遅延を考慮し、液晶パネル駆動素子１１０内の遅延調整部３０１によりカウンタ用ＣＫを遅延することにより、コンパレータ用ＣＫを調整しなくてもコンパレータ用カウンタ出力を正しくラッチすることができるようにしている。 Thus, in this embodiment, the comparator counter output is latched by the comparator CK, but the phase of the comparator counter output changes according to the counter CK. In consideration of the delay between the comparator counter output and the counter CK, the delay CK is delayed by the delay adjusting unit 301 in the liquid crystal panel driving element 110, so that the comparator counter output can be obtained without adjusting the comparator CK. Can be latched correctly.

また、本実施の形態では、外部のＤＡＣ１３０内部での遅延を考慮して液晶パネル駆動素子１１０内でランプ信号をサンプルホールドするタイミングに正しく合わせて、ＤＡＣ１３０からランプ信号が出力されるように、液晶パネル駆動素子１１０内の遅延調整部３０１によりＤＡＣ用ＣＫを調整しているため、温度特性や電源電圧の変動による問題を殆ど考慮する必要がない。 Further, in the present embodiment, the liquid crystal panel driving element 110 takes into account the delay in the external DAC 130 and the liquid crystal panel driving element 110 correctly outputs the ramp signal from the DAC 130 in accordance with the timing for sampling and holding the ramp signal. Since the CK for DAC is adjusted by the delay adjustment unit 301 in the panel drive element 110, there is almost no need to take into account problems due to variations in temperature characteristics and power supply voltage.

なお、本発明は上記の実施の形態に限定されるものではなく、例えばランプ信号は最小階調値のレベルから最大階調値のレベルに単調的に変化する周期的な傾斜波であるように説明したが、最大階調値のレベルから最小階調値のレベルに単調的に変化する周期的な傾斜波であってもよい。 The present invention is not limited to the above-described embodiment. For example, the ramp signal is a periodic ramp wave that monotonously changes from the minimum gradation value level to the maximum gradation value level. As described above, it may be a periodic gradient wave that monotonously changes from the maximum gradation value level to the minimum gradation value level.

１００液晶表示装置
１１０液晶パネル駆動素子
１１１データラッチ
１１２カウンタ・コンパレータＣＫ生成部
１１３シフトレジスタ及びコンパレータ
１１４水平駆動回路（ビデオスイッチ等）
１１５画素
１１６、１１７垂直駆動回路
１２０ロジック回路
１３０Ｄ／Ａ変換器（ＤＡＣ）
１４０オペアンプ
３０１遅延調整部
３０２カウンタ
３０１１遅延回路
３０１２データセレクタ DESCRIPTION OF SYMBOLS 100 Liquid crystal display device 110 Liquid crystal panel drive element 111 Data latch 112 Counter / comparator CK production | generation part 113 Shift register and comparator 114 Horizontal drive circuit (video switch etc.)
115 Pixel 116, 117 Vertical drive circuit 120 Logic circuit 130 D / A converter (DAC)
140 Operational amplifier 301 Delay adjustment unit 302 Counter 3011 Delay circuit 3012 Data selector

Claims

複数のゲート線と複数のデータ線との各交差部に、それぞれ液晶表示素子を備えた画素が複数配置された画素部と、
Ｄ／Ａ変換用データとＤ／Ａ変換用クロックとに基づいて、最小階調値のレベル及び最大階調値のレベルの一方から他方へ１水平走査期間内でレベルが単調的に変化する周期的な傾斜波であるランプ信号を生成するランプ信号生成手段と、
供給される第１のコンパレータ用クロック及びカウンタ用クロックに基づいて、第２のカウンタ用クロックと前記Ｄ／Ａ変換用クロックを生成するクロック生成手段と、
前記クロック生成手段により生成された前記第２のカウンタ用クロックを計数して１水平走査期間内で基準階調値を示す値が単調的に変化する周期的なカウンタ値を生成し、その周期的なカウンタ値を前記Ｄ／Ａ変換用データとして前記ランプ信号生成手段へ出力する計数手段と、
前記ゲート線に接続された前記画素部内の１ラインの各画素のそれぞれに対応して設けられており、表示するデジタル画像データの１ラインの各画素の画素値と、前記計数手段により生成された前記周期的なカウンタ値とを画素単位で比較し、両者が一致した時に一致パルスを出力する複数のコンパレータと、
前記複数のデータ線に対応して接続されており、１水平走査期間の開始毎にオンに制御され、前記ランプ信号生成手段により生成された前記ランプ信号を出力する複数のビデオスイッチと、
前記一致パルスを前記クロック生成手段に入力された前記第１のコンパレータ用クロックによりラッチしてオフ信号を生成し、そのオフ信号を前記複数のビデオスイッチのうち前記一致パルスを出力したコンパレータに対応して設けられたビデオスイッチに供給してオフに制御し、そのオフに制御された前記ビデオスイッチに接続されたデータ線を介して前記画素にオフに制御された時点の前記ランプ信号の信号値をサンプリング保持させる書き込み手段と
を有することを特徴とする液晶表示装置。 A pixel portion in which a plurality of pixels each having a liquid crystal display element are arranged at each intersection of a plurality of gate lines and a plurality of data lines;
A period in which the level changes monotonically within one horizontal scanning period from one of the minimum gradation value level and the maximum gradation value level to the other based on the D / A conversion data and the D / A conversion clock A ramp signal generating means for generating a ramp signal that is a typical tilt wave;
Clock generating means for generating a second counter clock and the D / A conversion clock based on the supplied first comparator clock and counter clock;
The second counter clock generated by the clock generation means is counted to generate a periodic counter value in which the value indicating the reference gradation value changes monotonously within one horizontal scanning period. Counting means for outputting a correct counter value to the ramp signal generating means as the D / A conversion data;
Provided corresponding to each pixel of one line in the pixel portion connected to the gate line, the pixel value of each pixel of one line of digital image data to be displayed, and generated by the counting means A plurality of comparators that compare the periodic counter value in units of pixels and output a coincidence pulse when both coincide with each other;
A plurality of video switches connected to the plurality of data lines, controlled to be turned on each time a horizontal scanning period starts, and outputting the ramp signal generated by the ramp signal generation unit;
The coincidence pulse is latched by the first comparator clock input to the clock generation means to generate an off signal, and the off signal corresponds to the comparator that outputs the coincidence pulse among the plurality of video switches. The signal value of the ramp signal at the time when the pixel is controlled to be turned off via the data line connected to the video switch controlled to be turned off is supplied to the video switch provided. A liquid crystal display device comprising: writing means for sampling and holding.

前記クロック生成手段は、
供給される前記第１のコンパレータ用クロック及びカウンタ用クロックを互いに異なる複数の時間遅延して複数の遅延クロックを並列に出力する遅延回路手段と、
前記遅延回路手段から並列に出力される前記複数の遅延クロックのうち、第１の選択信号により選択した前記遅延クロックを前記第２のカウンタ用クロックとして出力し、第２の選択信号により選択した前記遅延クロックを前記Ｄ／Ａ変換用クロックとして出力するデータ選択手段と
を有することを特徴とする請求項１記載の液晶表示装置。 The clock generation means includes
Delay circuit means for delaying the supplied first comparator clock and counter clock by a plurality of different times and outputting a plurality of delayed clocks in parallel;
Of the plurality of delayed clocks output in parallel from the delay circuit means, the delayed clock selected by a first selection signal is output as the second counter clock, and the second clock is selected by a second selection signal. The liquid crystal display device according to claim 1, further comprising: a data selection unit that outputs a delay clock as the D / A conversion clock.