JP2012138390A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】半導体素子の配置位置による電気特性のばらつきを抑制可能な半導体装置及び製造歩留り向上が可能な半導体装置の製造方法を提供する。
【解決手段】複数の配線パターン200を有する基板20と、半導体素子10と、複数の配線パターン200と半導体素子10とを電気的に接続する接続部材50とを有する半導体装置において、基材の両面に粘着材層を有し、基板20と半導体素子10とを貼りあわせる粘着部材40を、複数の配線パターン200の間に配置する半導体装置及びその製造方法。
【選択図】図2
【解決手段】複数の配線パターン200を有する基板20と、半導体素子10と、複数の配線パターン200と半導体素子10とを電気的に接続する接続部材50とを有する半導体装置において、基材の両面に粘着材層を有し、基板20と半導体素子10とを貼りあわせる粘着部材40を、複数の配線パターン200の間に配置する半導体装置及びその製造方法。
【選択図】図2
Description
本発明は、半導体装置及びその製造方法に関する。
半導体結晶体と熱膨張係数差が大きな配線基板でも半導体結晶体の検出特性劣化を抑制するために、従来、熱膨張係数が8.0×10−6[1/℃]以上の基板と、基板上に配置された半導体検出素子とから構成される半導体検出部を備え、半導体検出素子が略平板上の半導体結晶体からなり、半導体結晶体の下面にAuからなる素子電極が設けられ、素子電極と配線基板に設けられたパッド電極とを半導体結晶のヤング率より小さいずれ弾性を有するバンプで固定した放射線検出器が知られている(例えば、特許文献1参照)。
しかし、特許文献1に係る放射線検出器は、基板に半導体検出素子を配置し、半導体検出素子を基板に固定する工程において基板の反り等に起因する放射線検出器の検出位置による検出特性のばらつきや製造歩留りについて考慮されていない。
したがって、本発明の目的は、半導体素子の配置位置による電気特性のばらつきを抑制することのできる半導体装置及び製造歩留りを向上させることのできる半導体装置の製造方法を提供することにある。
上記目的を達成するため、例えば特許請求の範囲に記載の構成と処理手順を採用する。本願は上記課題を解決するための手段を複数含んでいるが、例えば、複数の配線パターンを有する基板と、半導体素子と、複数の前記配線パターンと前記半導体素子とを電気的に接続する接続部材と、前記基板と前記半導体素子とを接続し基材の両面に粘着材層を有する粘着部材とを備え、前記粘着部材は前記基板上において複数の前記配線パターンの間に配置されていることを特徴とする半導体装置とする。
また、上記目的を達成するため、複数の配線パターンと前記配線パターンの表面に設けられる接続部材とを有する基板を準備する基板準備工程と、基材の両面に粘着剤層を有する粘着部材を前記基板の前記配線パターンと前記配線パターンの間の前記基板上に貼り付ける貼り付け工程と、前記粘着部材を介して前記基板上に半導体素子を配置し前記半導体素子を前記基板に固定する仮固定工程と、を備えることを特徴とする半導体装置の製造方法とする。
本発明によれば、基材の両面に粘着材層を有する粘着部材を用いることにより、半導体素子の配置位置による電気特性のばらつきを抑制することのできる半導体装置及び製造歩留りを向上させることのできる半導体装置の製造方法を提供することができる。
[実施例1]
第1の実施例について図1〜図4、図5A〜図5Eを用いて説明する。図1は、本実施例に係る半導体装置の一つである放射線検出器の概略斜視図である。なお、同一の符号は同一の要素を示す。
第1の実施例について図1〜図4、図5A〜図5Eを用いて説明する。図1は、本実施例に係る半導体装置の一つである放射線検出器の概略斜視図である。なお、同一の符号は同一の要素を示す。
本放射線検出器の構成の概要について説明する。本実施例に係る放射線検出器1は、カード形状を呈し、γ線、X線等の放射線を検出する放射線検出器である。図1において放射線100は、紙面の上方から下方に沿って入射してくる。すなわち、放射線100は、放射線検出器1の半導体素子10からカードホルダ30及びカードホルダ31に向かう方向に沿って伝搬して放射線検出器1に到達する。そして、放射線検出器1は、半導体素子10の側面(つまり、図1の上方に面している面)に放射線100が入射する。したがって、半導体素子10の側面が放射線100の入射面となっている。このように、半導体素子10の側面を放射線100の入射面とする放射線検出器1を、本実施例ではエッジオン型の放射線検出器1と称する。
なお、放射線検出器1は、特定の方向(例えば、放射線検出器1に向かう方向)に沿って入射してくる放射線100が通過する複数の開口を有するコリメータ(例えば、マッチ度コリメータ、ピンホールコリメータ等)を介して放射線100を検出する複数の放射線検出器1が並べられて構成されるエッジオン型の放射線検出器1として構成することもできる。なお、符号10aは溝を示す。
具体的に、放射線検出器1は、薄い基板20と、薄い基板20の所定の領域の両面に配置され放射線100を検出可能な一対の半導体素子10と、一対の半導体素子10の隣接部分にて基板20を挟み込むことにより基板20を支持するカードホルダ30及びカードホルダ31とを備える。そして、本実施例においては、一例として、一対の半導体素子10が4組、基板20を挟み込む位置において基板20に固定される。すなわち、各組の一対の半導体素子10は、基板20の一方の面と他方の面とのそれぞれに基板20を対称面として対称の位置に固定される。
また、基板20はカードホルダ30とカードホルダ31とに挟み込まれて支持される。カードホルダ30とカードホルダ31とはそれぞれ同一形状を有して形成され、カードホルダ30が有する溝付穴34にカードホルダ31が有する突起部36が嵌め合うと共に、カードホルダ31が有する溝付穴34(図示しない)にカードホルダ30が有する突起部36(図示しない)が嵌め合うことにより基板20を支持する。
また、板ばね等から構成される弾性部材32は、複数の放射線検出器1を支持する放射線検出器立てに放射線検出器1が挿入された場合に、放射線検出器1を放射線検出器立てに押し付ける。なお、放射線検出器1は、カードエッジ部29が挿入されるコネクタを有しており、放射線検出器1は、カードエッジ部29がコネクタに挿入され、コネクタとパターン29aとが電気的に接続することにより外部の電気回路としての制御回路、外部からの電源線、グランド線等に電気的に接続される。
なお、放射線検出器1は、一対の半導体素子10の基板20の反対側に、各半導体素子10の電極パターンと複数の基板端子22とのそれぞれを電気的に接続する配線パターンを有するフレキシブル基板を更に備えることができる(なお、半導体素子10の電極パターン、フレキシブル基板、フレキシブル基板の配線パターンは図示しない)。基板端子22は電力供給端子として用いることができる。フレキシブル基板は、一対の半導体素子10の一方の半導体素子10側、及び他方の半導体素子10側の双方に設けることができる。例えば、4組の一対の半導体素子10の一方の半導体素子10側のそれぞれと、他方の半導体素子10側のそれぞれとの双方に、フレキシブル基板をそれぞれ設けることができる。なお、基板端子22は、基板20の表面に設けられており、基板20の配線パターンに電気的に接続されている。
(基板の詳細)
次に、基板の詳細について図2を用いて説明する。図2は、本実施例に係る放射線検出器から一部の放射線検出素子を取り外した場合の基板表面の概略斜視図を示す。
(基板の詳細)
次に、基板の詳細について図2を用いて説明する。図2は、本実施例に係る放射線検出器から一部の放射線検出素子を取り外した場合の基板表面の概略斜視図を示す。
基板20は、金属導体等の導電性材料からなる導電性薄膜(例えば、銅箔)が表面に形成された薄肉基板(例えば、FR4等のガラスエポキシ基板)を、ソルダーレジスト等の絶縁材料からなる絶縁層で挟んで可撓性を有して形成される。また、基板20は、半導体素子10の電極に電気的に接続する配線パターン200を有する。配線パターン200は、例えば、平面視にて幅が略一定の略長方形状を有して基板20の一方の面、及び他方の面のそれぞれに設けられる。そして、配線パターン200の表面の一部の領域に導電性を有する接続部材として銀ペースト50が設けられ、半導体素子10の電極は銀ペースト50を介して配線パターン200に電気的に接続する。なお、符号40は両面テープを示す。
基板20は、一例として、幅広の方向、すなわち長手方向は40mm程度の長さを有して形成される。そして、基板20は、幅広の部分の端部から幅が狭くなっている部分の端部までの短手方向において、20mm程度の長さを有して形成される。なお、銀ペースト50の代わりに低温で溶融する半田を半田ペースとして用いることもできる。
ここで、基板20は放射線を検出できない領域であるので、一対の半導体素子10によって挟まれる基板20の領域は不感領域になる。よって、基板20の厚さは、薄いことが好ましい。具体的に、基板20は、0.4mm以下の厚さを有することが好ましい。本実施例では、一例として、基板20は、0.2mmの厚さを有する。なお、基板20の厚さの下限はリジッドの要件を満たす必要から0.1mmである。
また、基板20に形成された配線により、配線パターン200はカードエッジ部29のパターン29aに電気的に接続される。また、基板20は、基板端子22とカードエッジ部29のパターン29aとを電気的に接続する配線を有する。これにより、基板20において、半導体素子10の基板20側の面の電極は、基板20の配線によりカードエッジ部29のパターン29aに電気的に接続される。また、半導体素子10の基板20側の反対側の面の電極は、フレキシブル基板の配線パターンと、基板端子22と、基板20の配線とを経由してカードエッジ部29のパターン29aに電気的に接続される。ここで、例えば、半導体素子10の基板20側の電極をアノード電極、半導体素子10の基板20側の反対側の面の電極をカソード電極とする。この場合、アノード電極からの信号とカソード電極からの信号とはそれぞれ、カードエッジ部29のパターン29aに導かれ、パターン29aを介し、外部の電気回路へ出力される。
(半導体素子の詳細)
次に、半導体素子の詳細について図3を用いて説明する。図3は、図2のA−A線における概略断面図を示す。
(半導体素子の詳細)
次に、半導体素子の詳細について図3を用いて説明する。図3は、図2のA−A線における概略断面図を示す。
半導体素子10は、略直方体状に形成され(つまり、平面視にて略四角状に形成され)、素子表面10bと、素子表面10bの反対側の素子表面10cとのそれぞれに電極が設けられる(電極は図示しない)。放射線100は各半導体素子10の端部から入射して、カードエッジ部29側に向かって半導体素子10中を走行する。また、本実施例に係る半導体素子10は、放射線100が入射する面に垂直な面の一つである素子表面10cに複数の溝10aが設けられる。溝10aの幅は、一例として、0.2mmである。
そして、放射線が入射する半導体素子10の面であって、各溝10aから、溝10aが設けられている面の反対側の面(つまり、素子表面10b)への仮想的な垂線により区切られる領域、及び当該仮想的な垂線と半導体素子10の端部とで区切られる領域を、素子内ピクセル領域と称する。半導体素子10が、(n−1)個の溝10aを有すると共に、複数の溝10a間、及び素子表面10bにそれぞれ電極を有することにより、n個の素子内ピクセル領域が構成される。複数の素子内ピクセル領域のそれぞれが、放射線100を検出する1つの画素(ピクセル)に対応する。これにより、一つの半導体素子10は、複数の画素を有することになる。
一例として、1つの放射線検出器1が8つの半導体素子10(4組の一対の半導体素子10)を備え、1つの半導体素子10がそれぞれ8つの素子内ピクセル領域を有する場合、1つの放射線検出器1は、64ピクセルの解像度を有することになる。溝10aの数を増減させることにより、一つの半導体素子10のピクセル数を増減させることができる。なお、一例として、半導体素子10の幅は1.2mm程度、長さは11.2mm程度、高さは5mm程度である。
半導体素子10を構成する材料としては、CdTeを用いることができる。また、γ線等の放射線を検出できる限り、半導体素子10はCdTe素子に限られない。例えば、半導体素子10として、CdZnTe(CZT)素子、HgI2素子等の化合物半導体素子を用いることもできる。
(両面テープの詳細)
次に、両面テープの詳細について図4を用いて説明する。図4は、本実施例に係る放射線検出器の一部を放射線が入射する側から見た概略上面図を示す。本実施例においては、基板20の半導体素子10が搭載される領域の一部の領域に、粘着剤層を有する粘着部材としての両面テープ40が設けられる。両面テープ40は、基板20の配線パターン200と配線パターン200の間の基板20上に貼り付けられ、両面テープ40により基板20と半導体素子10とが接着される。両面テープ40は、基材と、基材の一方の面と他方の面との両面に粘着剤層を有して構成される。そして、両面テープ40の厚さは、一例として、40μm以上60μm以下程度であり、幅は1mm程度である。
(両面テープの詳細)
次に、両面テープの詳細について図4を用いて説明する。図4は、本実施例に係る放射線検出器の一部を放射線が入射する側から見た概略上面図を示す。本実施例においては、基板20の半導体素子10が搭載される領域の一部の領域に、粘着剤層を有する粘着部材としての両面テープ40が設けられる。両面テープ40は、基板20の配線パターン200と配線パターン200の間の基板20上に貼り付けられ、両面テープ40により基板20と半導体素子10とが接着される。両面テープ40は、基材と、基材の一方の面と他方の面との両面に粘着剤層を有して構成される。そして、両面テープ40の厚さは、一例として、40μm以上60μm以下程度であり、幅は1mm程度である。
具体的に、両面テープ40は、半導体素子10と基板20の間であって、半導体素子10の長手方向に間隔をおき、基板20の短手方向に沿って設けられる。ここで、配線パターン200の表面の一部には、銀ペースト50が設けられている。この場合、両面テープ40は、配線パターン200と配線パターン200の間の基板20上に、基板20の短手方向に沿って設けられる。なお、両面テープ40は、基板20の一方の面、及び他方の面のそれぞれに設けられる。例えば、基板20を対称面とした場合、基板20の一方の面に設けられた両面テープの40の対称の位置を含む他方の面にも両面テープ40が設けられる。本実施例では、半導体素子10は、銀ペースト50により配線パターン200に電気的に接続されると共に、基板20に機械的に固定される。そして、両面テープ40は、半導体素子10を基板20に仮に固定している。なお、本実施例において「仮に固定」とは、半導体素子10が銀ペースト50を介して基板20に機械的に固定されており、両面テープ40は、後述する放射線検出器1の製造工程において半導体素子10を基板20に一時的に固定することを目的として用いられていることを意味する。
以上述べたように、半導体素子10は、両面テープ40により基板20に仮に固定されると共に、銀ペースト50により配線パターン200に固定される。すなわち、両面テープ40が接着している基板20の領域において、半導体素子10は、両面テープ40により基板20に仮に固定される。また、この場合において、配線パターン200と配線パターン200の間の両面テープ40の厚さは、配線パターン200の厚さと半導体素子10と配線パターン200との間の銀ペースト50の厚さの和と一致する。
(放射線検出器の製造方法)
次に、放射線検出器の製造方法について図5A〜図5Eを用いて説明する。図5A〜図5Eは、本発明の実施例に係る放射線検出器の製造工程の一部を模式的に示す。
(放射線検出器の製造方法)
次に、放射線検出器の製造方法について図5A〜図5Eを用いて説明する。図5A〜図5Eは、本発明の実施例に係る放射線検出器の製造工程の一部を模式的に示す。
まず、表面および裏面のそれぞれに複数の配線パターン200と、複数の配線パターン200それぞれの表面の一部の領域に設けられる銀ペースト50とを有する基板20を準備する(図5A、基板準備工程)。銀ペースト50は、例えば、メタルマスクを用いた印刷塗布、又はディスペンサ塗布により配線パターン200の表面の一部の領域に塗布することができる。
次に、両面テープ40を基板20上の予め定められた領域に貼り付ける(図5B、貼り付け工程)。すなわち、基板20の配線パターン200と配線パターン200の間に、両面テープ40を貼り付ける。
次に、両面テープ40を介して基板20上に半導体素子10を配置すると共に、半導体素子10を基板20に一時的に固定する(図5C、仮固定工程)。具体的には、本実施例では、基板20の表面側の一箇所にまず半導体素子10を配置する。例えば、半導体素子10の基板20への配置は、自動マウント装置を用いて実施する。まず、自動マウント装置は備えるコレット60で半導体素子10を吸着する。そして、コレット60は、吸着した半導体素子10を基板20上の予め定められた位置に配置し、一定の力(例えば、30〜500g)で一定時間、基板20側へ半導体素子10を押し付ける。このとき、溝10aは、それぞれ隣接する配線パターン200の間に配置される。なお、両面テープ40を構成する基材は粘着材よりも硬く、また上記一定の力では基材の厚さは変化しない。また両面テープ40は、基板20側ではなく、半導体素子10側に貼りつけて置くこともできる。続いて、一時的に固定した半導体素子10の隣に、新たに半導体素子10を配置すると共に基板20に一時的に固定する(図5D)。
これにより、複数の半導体素子10が基板20の表面側の予め定められた位置に両面テープ40により一時的に固定される。また、仮固定工程の時点で銀ペースト50はまだ硬化していないので、コレット60により半導体素子10を基板20側に押し付けることにより銀ペースト50が押しつぶされ、銀ペースト50の厚さが両面テープ40の厚さから配線パターン200の厚さを引いた値に一致する。言い換えると、基板20と半導体素子10との間の距離は、両面テープの厚さで規定される(これらの間の距離=両面テープの厚さ)。
続いて、基板20の裏面側にも順次半導体素子10を配置すると共に基板20に一時的に固定する(図5E)。なお、基板20の表面側及び裏面側に一対の半導体素子10を配置し、一対の半導体素子10を基板20の対称の位置に略同時に、かつ一時的に固定した後、順次新たな半導体素子10を一対ずつ配置すると共に一時的に固定することもできる。なお、基板20の表面側及び裏面側のそれぞれに複数対の半導体素子10を配置し、複数対の半導体素子10を基板20の対称の位置に実質的に同時に、かつ、一時的に固定することもできる。なお、仮固定工程は、基板20を縦の状態に設置し(例えば、基板20を吊り下げる)、この状態で基板20の左右から一対もしくは複数対の半導体素子10を基板20の対称の位置に一時的に固定することもできる。
次に、銀ペースト50を硬化させ、配線パターン200と半導体素子10とを電気的に接続させる(硬化工程)。硬化工程では、例えば恒温槽内において銀ペースト50を加熱することにより実施する。一例として、50〜85℃、1〜6時間程度の加熱により硬化する銀ペースト50を用いることができる。また、硬化工程においては、半導体素子10の自重により基板20に発生する反りを抑制することを目的として、恒温槽内に基板20を縦の状態にして設置することができる。
硬化工程後、フレキシブル基板、カードホルダ30及びカードホルダ31、弾性部材32等を複数の半導体素子10及び基板20の定められた位置に取り付ける(組み立て工程)。これにより、本実施例に係る放射線検出器1が製造される。
本実施例によれば、半導体素子と基板とを両面テープで仮に固定することにより基板の反りが抑制され、これらの間の距離のばらつきを抑えることができるため、放射線を検出する半導体素子の配置位置による検出特性のばらつきを抑制することができる。また、製造後に両面テープをそのまま放射線検出器に残すことにより、基板と半導体素子との接着強度が増し、外部応力耐性が向上する。
また、本実施例に係る放射線検出器の製造方法は、両面テープ40により半導体素子10を基板20に一時的に固定した状態で銀ペースト50を硬化させるので、銀ペースト50の硬化中に基板20の反りに起因する半導体素子10の基板20からの剥がれを抑制することができる。また、画像処理で半導体素子10の基板20に対する位置を決めることができる自動マウント装置を用いて半導体素子10を基板20に仮固定することができる。したがって、特別な冶具を要することなく、例えば、半導体素子10の間隔を0.1mm程度に制御しつつ、半導体素子10同士が接触することを抑制できるので、放射線検出器の製造歩留りを向上させることができる。
また、本実施例に係る放射線検出器の製造方法は、厚さが薄く、撓み易く、反りが発生しやすい基板20を用いる場合に特に有効である。薄い基板、例えば、0.4mm以下の厚さを有する基板20を用いることにより不感領域を低減することができる。
また、本実施例に係る放射線検出器の製造方法は、銀ペースト50が硬化する前に、両面テープ40に接触している半導体素子10を基板20側に押し付けることで、両面テープ40の厚さを利用し、銀ペースト50の厚さを仮固定工程と同時に高精度に制御することができる。したがって、温度変化等に起因し、銀ペースト50により半導体素子10中に発生する応力を制御することができるので、放射線検出器の特性の低下を抑制することができる。
また、自動マウント装置を用いる場合、±0.01mmの位置精度で半導体素子10を基板20に配置することができる。これにより、高精度で半導体素子10を基板20に配置することができると共に、配置スピードを向上させることができる。
本実施例で示した方法により半導体装置(放射線検出器)を製造した結果、基材の両面に粘着材層を有する粘着部材を用いることにより、半導体素子の配置位置による電気特性のばらつきを抑制することのできる半導体装置及び製造歩留りを向上させることのできる半導体装置の製造方法を提供することができる。また、上記粘着部材を残すことにより、外部応力耐性の高い半導体装置を提供することができる。
[実施例2]
第2の実施例について図6〜図8を用いて説明する。なお、実施例1に記載され本実施例に未記載の事項は特段の事情が無い限り本実施例にも適用することができる。
[実施例2]
第2の実施例について図6〜図8を用いて説明する。なお、実施例1に記載され本実施例に未記載の事項は特段の事情が無い限り本実施例にも適用することができる。
図6は、本実施例に係る放射線検出器の基板の概略斜視図である。
本実施例に係る放射線検出器は、実施例1に係る放射線検出器とは基板20に貼り付けられる両面テープの形状、数が異なる点を除き、略同一の構成及び機能を備える。したがって、相違点を除き詳細な説明は省略する。
図7は、本実施例に係る放射線検出器が備える半導体素子の側面図およびその部分拡大図を示す。本実施例に係る放射線検出器の基板20(図示せず)に貼り付けられる両面テープ41は、半導体素子10の溝10a上には配置されないように、溝10aの両側に2枚以上に分けて貼り付けられる。本実施例では、溝10aに両面テープ41が接触していないため、信号の劣化を誘発する可能性を低減できる。両面テープ40は絶縁性ではあるが、両面テープ40が溝10aに接触すると、これが容量として見え、信号の劣化を誘発する危険性がある。
図8は、本実施例に係る放射線検出器の基板の上面図を示す。本実施例に係る放射線検出器の基板21の配線パターン200と配線パターン200の間の両面テープ40が貼り付けられる部分21aにはレジスト処理が施されていない、すなわち、レジストが存在しない。本実施例では、厚さのばらつきの大きいレジスト処理を行わないことで、基板21の両面テープ40が貼り付けられる部分の厚さのばらつきが小さくなり、ひいては銀ペースト50の厚さばらつきを低減することができる。
本実施例においても、実施例1と同様の効果を得ることができる。また、溝10aに両面テープ41が接触していないため、信号の劣化を誘発する可能性を低減できる。
以上、本発明を実施例により説明したが、上記に記載した実施例は特許請求の範囲に係る発明を限定するものではない。また、実施例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることも可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
1…放射線検出器、
10…半導体素子、
10a…溝、
10b、10c…素子表面、
20、21…基板、
21a…レジスト無し基板表面、
22…基板端子、
29…カードエッジ部、
29a…パターン、
30、31…カードホルダ、
32…弾性部材、
34…溝付穴、
36…突起部、
40、41…両面テープ、
50…銀ペースト、
60…コレット、
100…放射線、
200…配線パターン。
10…半導体素子、
10a…溝、
10b、10c…素子表面、
20、21…基板、
21a…レジスト無し基板表面、
22…基板端子、
29…カードエッジ部、
29a…パターン、
30、31…カードホルダ、
32…弾性部材、
34…溝付穴、
36…突起部、
40、41…両面テープ、
50…銀ペースト、
60…コレット、
100…放射線、
200…配線パターン。
Claims (15)
- 複数の配線パターンを有する基板と、
半導体素子と、
複数の前記配線パターンと前記半導体素子とを電気的に接続する接続部材と、
前記基板と前記半導体素子とを接続し、基材の両面に粘着材層を有する粘着部材とを備え、
前記粘着部材は、前記基板上において複数の前記配線パターンの間に配置されていることを特徴とする半導体装置。 - 前記粘着部材は、両面テープであることを特徴とする請求項1に記載の半導体装置。
- 前記接続部材の厚さが、粘着部材の厚さよりも薄いことを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記半導体素子は、その表面に複数の前記配線パターンに電気的に接続される複数の電極を有しており、
複数の前記電極の間の前記半導体素子の表面に溝が形成されており、
前記粘着部材が前記溝に重ならないように、隣接する前記電極間に複数の前記粘着部材が前記溝の両側に配置されていることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。 - 前記基板が、前記粘着部材が貼り付けられる前記配線パターンと前記配線パターンの間の基板表面にレジスト処理が施されていない基板であることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。
- 複数の配線パターンと、前記配線パターンの表面に設けられる接続部材とを有する基板を準備する基板準備工程と、
基材の両面に粘着剤層を有する粘着部材を、前記基板の前記配線パターンと前記配線パターンの間の前記基板上に貼り付ける貼り付け工程と、
前記粘着部材を介して前記基板上に半導体素子を配置し、前記半導体素子を前記基板に固定する仮固定工程と、
を備えることを特徴とする半導体装置の製造方法。 - 前記仮固定工程の後に前記接続部材を硬化させ、前記配線パターンと前記半導体素子とを電気的に接続させる硬化工程、
を更に備えることを特徴とする請求項6に記載の半導体装置の製造方法。 - 前記粘着部材が、両面テープであることを特徴とする請求項6または7に記載の半導体装置の製造方法。
- 前記仮固定工程を、前記半導体素子を前記基板側に向けながら行うことを特徴とする請求項6乃至8のいずれか1項に記載の半導体装置の製造方法。
- 前記半導体素子は、その表面に複数の前記配線パターンに電気的に接続される複数の電極を有しており、
複数の前記電極の間の前記半導体素子の表面に溝が形成されており、
前記貼り付け工程が、前記半導体素子の前記電極の間の溝に接触しないように、前記電極の間に複数の粘着部材を貼り付けることを特徴とする請求項6乃至9のいずれか1項に記載の半導体装置の製造方法。 - 前記基板は、前記粘着部材が貼り付けられる前記配線パターンと前記配線パターンの間の基板表面にレジスト処理が施されていないことを特徴とする請求項6乃至10のいずれか1項に記載の半導体装置の製造方法。
- 前記半導体素子は、放射線を検出するものであることを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。
- 前記半導体素子は、放射線を検出するものであることを特徴とする請求項6乃至11のいずれか1項に記載の半導体装置の製造方法。
- 複数の配線パターンと前記配線パターンの表面に設けられた接続部材とを有する基板を準備する基板準備工程と、
半導体素子を準備する半導体素子準備工程と、
基材の両面に粘着剤層を有する粘着部材を準備する粘着部材準備工程と、
前記粘着部材が複数の前記配線パターンの間となる位置において前記基板と前記半導体素子とを貼り付けて仮固定する仮固定工程と、
を備えることを特徴とする半導体装置の製造方法。 - 前記粘着部材は、前記仮固定工程前に、前記半導体素子に貼り付けられることを特徴とする請求項14に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010287784A JP2012138390A (ja) | 2010-12-24 | 2010-12-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2010287784A JP2012138390A (ja) | 2010-12-24 | 2010-12-24 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
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JP2012138390A true JP2012138390A (ja) | 2012-07-19 |
Family
ID=46675597
Family Applications (1)
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JP2010287784A Pending JP2012138390A (ja) | 2010-12-24 | 2010-12-24 | 半導体装置及びその製造方法 |
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Country | Link |
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JP (1) | JP2012138390A (ja) |
-
2010
- 2010-12-24 JP JP2010287784A patent/JP2012138390A/ja active Pending
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