JP2012119531A - 半導体装置、半導体装置の製造方法、電気装置 - Google Patents
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Abstract
【課題】半導体装置、半導体装置の製造方法、電気装置を提供する。
【解決手段】本発明の半導体装置は、一面に、ソース電極41cおよびドレイン電極41dを有する第1基板34と、一面に、ゲート電極41e、ゲート絶縁膜41bおよび半導体層41aを有する第2基板39と、第1基板34および第2基板39が互いの一面側を対向させて貼り合わされることによりこれら第1基板34と第2基板39との間に構成される薄膜トランジスタTRと、を備えている。
【選択図】図1
【解決手段】本発明の半導体装置は、一面に、ソース電極41cおよびドレイン電極41dを有する第1基板34と、一面に、ゲート電極41e、ゲート絶縁膜41bおよび半導体層41aを有する第2基板39と、第1基板34および第2基板39が互いの一面側を対向させて貼り合わされることによりこれら第1基板34と第2基板39との間に構成される薄膜トランジスタTRと、を備えている。
【選択図】図1
Description
本発明は、半導体装置、半導体装置の製造方法、電気装置に関するものである。
従来、基板上に複数の薄膜を順次成膜すると共に加工を行うことで薄膜トランジスタを作成する方法が知られている(特許文献1)。また、薄膜トランジスタを形成する基板とは別の基板上に画素電極を形成し、異方性導電膜を介してこれら基板どうしを貼り合わせることで画素電極と薄膜トランジスタとを接続する方法も開示されている(特許文献2,3)。
しかしながら特許文献1の場合、薄膜トランジスタが基板の表面に存在するため、その後の工程や実際の使用時において、薄膜トランジスタを構成する材料が基板から剥がれるなどして壊れやすい。これは、フレキシブル性を有する基板上に薄膜トランジスタを形成してこの基板を例えば湾曲させた状態で使用する場合には、特に問題となる。また、基板上に複数の薄膜を連続的に形成するとともに各薄膜に対して加工を繰り返すので、不良が生じやすく、歩留まりが低下してしまう。
また、薄膜トランジスタを構成するソース電極およびドレイン電極等を形成する際、金属膜のパターニングがフォトエッチング法を用いて行われる。この際に使用されるエッチング液や剥離液に下層の半導体層やゲート絶縁膜が晒されるため、これら半導体層やゲート絶縁膜に劣化等の不具合が生じて、作成した薄膜トランジスタの特性の劣化や信頼性の低下が発生しやすい。フォトエッチング法を用いずに印刷法によって薄膜トランジスタを作成しようとしても、パターンルールが大きくなり(フォトエッチング法:L/S=3/3μm、印刷法:L/S=20/20μm程度)、必要な精細度等を出すことができない。
また、特許文献2,3の場合は異方性導電膜が必要となるため、フラットパネルディスプレイの薄厚化の実現が阻害される。また、それを設ける位置精度の課題が生じる。
本発明は、上記従来技術の問題点に鑑み成されたものであって、薄くて軽い半導体装置、半導体装置の製造方法、電気装置を提供することを目的の一つとしている。
本発明の半導体装置は、一面に、ソース電極およびドレイン電極を有する第1基板と、一面に、ゲート電極、ゲート絶縁膜および半導体層を有する第2基板と、前記第1基板および前記第2基板が互いの前記一面側を対向させて貼り合わされることによりこれら前記第1基板と前記第2基板との間に構成される薄膜トランジスタと、を備えていることを特徴とする。
これによれば、第1基板および第2基板の貼り合わせ界面に、従来用いられていたような異方性導電膜が不要になるので、TGBC構造の薄膜トランジスタを有した薄くて軽い半導体装置を形成することができる。
本発明の半導体装置は、一面に、ソース電極、ドレイン電極および半導体層を有する第1基板と、一面に、ゲート電極を有する第2基板と、前記ソース電極および前記ドレイン電極と前記ゲート電極との間に配置されこれらを絶縁させるゲート絶縁膜と、前記第1基板および前記第2基板が互いの前記一面側を対向させて貼り合わされることによりこれら前記第1基板および前記第2基板との間に構成される薄膜トランジスタと、を備え、前記ゲート絶縁膜が、前記第1基板あるいは前記第2基板に設けられていることを特徴とする。
これによれば、第1基板および第2基板の貼り合わせ界面に、従来用いられていたような異方性導電膜が不要になるので、BGTC構造、BGBC構造、TGBC構造、TGTC構造のうちのいずれかの構造の薄膜トランジスタを備えた薄くて軽い半導体装置を得ることができる。
本発明の半導体装置は、一面に、ソース電極と、ドレイン電極と、ゲート電極と、前記ソース電極および前記ドレイン電極と前記ゲート電極との間に配置されるゲート絶縁膜と、を有する第1基板と、一面に、半導体層を有する第2基板と、前記第1基板および前記第2基板が互いの前記一面側を対向させて貼り合わされることによりこれら前記第1基板および前記第2基板との間に構成される薄膜トランジスタと、を備えていることを特徴とする。
これによれば、第1基板および第2基板の貼り合わせ界面に、従来用いられていたような異方性導電膜が不要になるので、TGTC構造あるいはBGBC構造の薄膜トランジスタを有した薄くて軽い半導体装置を形成することができる。
また、前記半導体層が、有機半導体あるいは酸化物半導体からなる構成とされていてもよい。
ここで、薄膜トランジスタは第1基板および第2基板を貼り合わせることによって構成されるが、この際、半導体層とドレイン電極およびソース電極との導通を貼り合わせ時の圧着によって取ることとなる。このため、半導体層の表面がシリコンのように自然酸化膜を形成する材料だと安定して導通をとることができない。本発明では、薄膜トランジスタの半導体層として有機半導体あるいは酸化物半導体を用いることにより接触抵抗の変化が発生せず、上記各電極との安定した導通をとることができる。
ここで、薄膜トランジスタは第1基板および第2基板を貼り合わせることによって構成されるが、この際、半導体層とドレイン電極およびソース電極との導通を貼り合わせ時の圧着によって取ることとなる。このため、半導体層の表面がシリコンのように自然酸化膜を形成する材料だと安定して導通をとることができない。本発明では、薄膜トランジスタの半導体層として有機半導体あるいは酸化物半導体を用いることにより接触抵抗の変化が発生せず、上記各電極との安定した導通をとることができる。
また、前記薄膜トランジスタが、前記ソース電極および前記ドレイン電極と前記ゲート電極とが平面視において互いに重なることのないオフセット構成とされており、前記ソース電極に接続される第1導電部と、前記ドレイン電極に接続される第2導電部との少なくとも一部が前記ゲート電極と平面視において重なっている構成とされ、前記第1導電部および前記第2導電部が、前記ゲート電極、前記ドレイン電極および前記ソース電極よりも軟質な材料を用いて形成されている構成としてもよい。
ここで、硬質な金属材料から構成される各電極どうしのオーバーラップ領域を基板どうしの貼り合わせによって形成しようとする場合、基板どうしの貼り合わせ時の圧着によって、これら硬質な電極間でショートが発生することがある。本発明の構成によれば、ドレイン電極およびソース電極にそれぞれ接続されるとともに、各電極よりも軟質な材料によって構成される第1および第2導電部とゲート電極とのオーバーラップ領域を構成しているので、基板どうしの貼り合わせの圧着によって生じる、ゲート電極と、ドレイン電極およびソース電極との間のショートを防止することができる。
また、前記半導体層と前記第1基板あるいは前記第2基板との界面に保護層が設けられている構成としてもよい。
これによれば、半導体層の内部に不純物が侵入するのを阻止することができるので、電気特性が大きく変化してしまうのを防止することができる。
これによれば、半導体層の内部に不純物が侵入するのを阻止することができるので、電気特性が大きく変化してしまうのを防止することができる。
また、前記第1基板あるいは前記第2基板の表面に、前記ドレイン電極に接続する画素電極が設けられている構成としてもよい。
これによれば、画素電極をフォトエッチング法により形成することが可能になる。塗布法により形成する場合に比べて寸法精度が高精度になる。また、画素電極に接続される薄膜トランジスタが基板どうしの間に保持されているので、画素電極の形成領域を十分に確保することができる。その結果、電極の配置や大きさ等を適宜変更することができて設計自由度が向上する。
これによれば、画素電極をフォトエッチング法により形成することが可能になる。塗布法により形成する場合に比べて寸法精度が高精度になる。また、画素電極に接続される薄膜トランジスタが基板どうしの間に保持されているので、画素電極の形成領域を十分に確保することができる。その結果、電極の配置や大きさ等を適宜変更することができて設計自由度が向上する。
また、少なくとも前記半導体層を覆うようにして反射膜が設けられている構成としてもよい。
これによれば、半導体層に外光が入射するのを阻止することができるので、薄膜トランジスタの光リーク電流による破壊が防止される。また、外光を反射させることによって、明るい画像表示が可能な表示装置が得られる。
これによれば、半導体層に外光が入射するのを阻止することができるので、薄膜トランジスタの光リーク電流による破壊が防止される。また、外光を反射させることによって、明るい画像表示が可能な表示装置が得られる。
また、前記第1基板および前記第2基板がフレキシブル性又は伸縮性を有している構成としてもよい。
これによれば、薄膜トランジスタを含む半導体装置全体がフレキシブル性を有したものとなり、半導体装置を湾曲させて使用することが可能となる。また、このような使用状態であっても、薄膜トランジスタが第1基板および第2基板間に配置されているため薄膜トランジスタの剥離等が防止され、これら基板間に良好に保持される。これにより、フレキシブル性を有した薄くて軽い半導体装置を得ることができる。
これによれば、薄膜トランジスタを含む半導体装置全体がフレキシブル性を有したものとなり、半導体装置を湾曲させて使用することが可能となる。また、このような使用状態であっても、薄膜トランジスタが第1基板および第2基板間に配置されているため薄膜トランジスタの剥離等が防止され、これら基板間に良好に保持される。これにより、フレキシブル性を有した薄くて軽い半導体装置を得ることができる。
本発明の半導体装置の製造方法は、第1基板の一面にソース電極およびドレイン電極を形成する工程と、第2基板の一面にゲート電極、ゲート絶縁膜および半導体層を形成する工程と、前記第1基板および前記第2基板の前記一面側どうしを貼り合わせることによりこれら前記第1基板および前記第2基板の間に薄膜トランジスタを形成する工程と、を有することを特徴とする。
これによれば、従来用いられていた異方性導電膜が不要になるので、TGBC構造の薄膜トランジスタを有した薄くて軽い半導体装置を形成することができる。
これによれば、従来用いられていた異方性導電膜が不要になるので、TGBC構造の薄膜トランジスタを有した薄くて軽い半導体装置を形成することができる。
本発明の半導体装置の製造方法は、第1基板の一面にソース電極およびドレイン電極を形成する工程と、前記ソース電極および前記ドレイン電極上に半導体層を形成する工程と、第2基板の一面にゲート電極を形成する工程と、前記ソース電極、前記ドレイン電極および前記半導体層を有する前記第1基板上にゲート絶縁膜を形成する、あるいは、前記ゲート電極を有する第2基板上にゲート絶縁膜を形成する工程と、前記第1基板および前記第2基板の前記一面側どうしを貼り合わせることによりこれら前記第1基板および前記第2基板の間に薄膜トランジスタを形成する工程と、を有することを特徴とする。
これによれば、従来用いられていた異方性導電膜が不要になるので、薄くて軽い薄膜トランジスタを備えた半導体装置が得られる。また、第1基板および第2基板にそれぞれ分けて形成する薄膜トランジスタの構成要素の種類を変えることによって、BGTC構造、BGBC構造、TGBC構造、TGTC構造の、各構造の薄膜トランジスタを有した半導体装置を形成することができる。
本発明の半導体装置の製造方法は、第1基板の一面にゲート電極を形成する工程と、前記ゲート電極を覆うようにして前記第1基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にソース電極およびドレイン電極を形成する工程と、第2基板の一面に半導体層を形成する工程と、前記第1基板および前記第2基板の前記一面側どうしを貼り合わせることによりこれら前記第1基板および前記第2基板の間に薄膜トランジスタを形成する工程と、を有することを特徴とする。
これによれば、従来用いられていた異方性導電膜が不要になるので、TGTC構造あるいはBGBC構造の薄膜トランジスタを有した薄くて軽い半導体装置を形成することができる。
また、半導体層が、有機半導体あるいは酸化物半導体からなる方法としてもよい。
ここで、薄膜トランジスタは第1基板および第2基板を貼り合わせることによって構成されるが、この際、半導体層とドレイン電極およびソース電極との導通を、基板貼り合わせ時の圧着によってとることとなる。このため、半導体層の表面がシリコンのように自然酸化膜を形成する材料だと安定して導通をとることができない。本発明では、薄膜トランジスタの半導体層として有機半導体あるいは酸化物半導体を用いることにより接触抵抗の変化が発生せず、上記各電極との安定した導通をとることができる。
ここで、薄膜トランジスタは第1基板および第2基板を貼り合わせることによって構成されるが、この際、半導体層とドレイン電極およびソース電極との導通を、基板貼り合わせ時の圧着によってとることとなる。このため、半導体層の表面がシリコンのように自然酸化膜を形成する材料だと安定して導通をとることができない。本発明では、薄膜トランジスタの半導体層として有機半導体あるいは酸化物半導体を用いることにより接触抵抗の変化が発生せず、上記各電極との安定した導通をとることができる。
また、前記ソース電極および前記ドレイン電極を形成する工程では、前記ソース電極および前記ドレイン電極を、平面視において前記ゲート電極と重なることのないオフセット位置にそれぞれ形成し、前記ソース電極に接続される第1導電部と、前記ドレイン電極に接続される第2導電部とを形成する工程をさらに有し、該工程では、前記第1導電部および前記第2導電部の少なくとも一部が平面視において前記ゲート電極と重なるように形成し、前記第1導電部および前記第2導電部の形成材料として、前記ゲート電極、前記ドレイン電極および前記ソース電極よりも軟質な材料を用いる方法としてもよい。
これによれば、第1基板および第2基板どうしの貼り合わせ時の圧着によって生じる、ゲート電極と、ドレイン電極およびソース電極との間のショートを防止することができる。
これによれば、第1基板および第2基板どうしの貼り合わせ時の圧着によって生じる、ゲート電極と、ドレイン電極およびソース電極との間のショートを防止することができる。
また、前記半導体層と前記第1基板あるいは前記第2基板との界面に保護層を形成する方法としてもよい。
これによれば、半導体層の内部に不純物が侵入するのを阻止することができるので、電気特性が大きく変化してしまうのを防止することができる。
これによれば、半導体層の内部に不純物が侵入するのを阻止することができるので、電気特性が大きく変化してしまうのを防止することができる。
また、前記第1基板および前記第2基板のいずれか一方に、前記ドレイン電極に接続する画素電極を形成する工程を有する方法としてもよい。
これによれば、画素電極をフォトエッチング法により形成することが可能になる。塗布法により形成する場合に比べて寸法精度が高精度になる。また、画素電極に接続される薄膜トランジスタが基板どうしの間に保持されているので、基板の表面上に画素電極の形成領域を十分に確保することができるので、電極の配置や大きさ等を適宜変更することができて設計自由度が向上する。
これによれば、画素電極をフォトエッチング法により形成することが可能になる。塗布法により形成する場合に比べて寸法精度が高精度になる。また、画素電極に接続される薄膜トランジスタが基板どうしの間に保持されているので、基板の表面上に画素電極の形成領域を十分に確保することができるので、電極の配置や大きさ等を適宜変更することができて設計自由度が向上する。
また、前記第1基板および前記第2基板のいずれか一方に、少なくとも前記半導体層を覆う反射膜を形成する工程を有する方法としてもよい。
これによれば、半導体層に外光が入射するのを阻止することができるので、薄膜トランジスタの光リーク電流による破壊が防止される。また、外光を反射させることによって、明るい画像表示が可能な表示装置が得られる。
これによれば、半導体層に外光が入射するのを阻止することができるので、薄膜トランジスタの光リーク電流による破壊が防止される。また、外光を反射させることによって、明るい画像表示が可能な表示装置が得られる。
また、前記第1基板および前記第2基板の前記一面上にそれぞれアライメントマークを形成するとともに、前記第1基板および前記第2基板に対して他の基板上の前記アライメントマークを読み取るための読取孔を形成し、これら各基板どうしを貼り合わせる際に、一方の基板上の前記アライメントマークを他の基板の前記読取孔を介して読み取ることで、前記第1基板および前記第2基板どうしの貼り合わせ位置を決定する方法としてもよい。
これによれば、第1基板および第2基板上にそれぞれ形成されたアライメントマークを他の基板に形成された読取孔を介して読み取ることで、基板どうしの貼り合わせ位置を決定しているので、アライメントマークの形成材料は特に問わない。
これによれば、第1基板および第2基板上にそれぞれ形成されたアライメントマークを他の基板に形成された読取孔を介して読み取ることで、基板どうしの貼り合わせ位置を決定しているので、アライメントマークの形成材料は特に問わない。
また、前記第1基板の前記一面上にアライメントマークを形成し、前記第1基板および前記第2基板を貼り合わせる際に、前記第2基板を透過する透過光を用いて前記第1基板上の前記アライメントマークを読み取ることによって前記第1基板および前記第2基板どうしの貼り合わせ位置を決定する方法としてもよい。
これによれば、第1基板および第2基板に読取孔を形成する必要がなくなる。表示装置に用いる場合には、一方の基板側が視認側になるので透明基板であっても問題はない。
これによれば、第1基板および第2基板に読取孔を形成する必要がなくなる。表示装置に用いる場合には、一方の基板側が視認側になるので透明基板であっても問題はない。
本発明の電気装置は、複数の電極が設けられた素子基板と、前記素子基板に対向して配置される対向基板と、前記素子基板と前記対向基板との間に配置される機能素子と、を備え、前記素子基板が上記の半導体装置からなり、当該素子基板内に埋め込まれた前記薄膜トランジスタが前記電極に接続されていることを特徴とする。
これによれば、第1基板および第2基板どうしが異方性導電膜を介することなく貼り合わされてなる半導体装置を素子基板として用いていることから、薄くて軽い電気装置を得ることができる。
これによれば、第1基板および第2基板どうしが異方性導電膜を介することなく貼り合わされてなる半導体装置を素子基板として用いていることから、薄くて軽い電気装置を得ることができる。
また、前記機能素子が、複数の画素が配列されてなる表示部を有した表示素子であり、前記薄膜トランジスタが前記表示部を構成する画素を駆動するためのスイッチング素子として機能する構成としてもよい。
これによれば、スイッチング素子としての薄膜トランジスタが素子基板内に保持されているので信頼性が高く、薄くて軽い表示装置を得ることが可能である。
これによれば、スイッチング素子としての薄膜トランジスタが素子基板内に保持されているので信頼性が高く、薄くて軽い表示装置を得ることが可能である。
以下、本発明の実施形態につき、図面を参照して説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。
〔第1実施形態の半導体装置〕
以下に、各構造の薄膜トランジスタTRを内蔵した半導体装置100(1)〜100(4)の構成について、薄膜トランジスタTRの構成を中心に述べる。
図1は、各構造の薄膜トランジスタを基板内に内蔵した半導体装置の概略構成を示す断面図であって、(a)は、ボトムゲートトップコンタクト(BGTC)構造、(b)は、トップゲートボトムコンタクト(TGBC)構造、(c)は、ボトムゲートボトムコンタクト(BGBC)構造、(d)は、トップゲートトップコンタクト(TGTC)構造の薄膜トランジスタを示す。
以下に、各構造の薄膜トランジスタTRを内蔵した半導体装置100(1)〜100(4)の構成について、薄膜トランジスタTRの構成を中心に述べる。
図1は、各構造の薄膜トランジスタを基板内に内蔵した半導体装置の概略構成を示す断面図であって、(a)は、ボトムゲートトップコンタクト(BGTC)構造、(b)は、トップゲートボトムコンタクト(TGBC)構造、(c)は、ボトムゲートボトムコンタクト(BGBC)構造、(d)は、トップゲートトップコンタクト(TGTC)構造の薄膜トランジスタを示す。
(BGTC構造)
図1(a)に示すように、BGTC構造の薄膜トランジスタTR(bgtc)は、第1基板34の表面(一面)34aに設けられたゲート電極41eと、このゲート電極41eを覆うようにして表面34aの全面に設けられたゲート絶縁膜41bと、ゲート絶縁膜41b上にゲート電極41eに重なるようにして設けられる半導体層41aと、半導体層41aの周縁部に一部乗り上げるようにして形成されるソース電極41cおよびドレイン電極41dとから構成されている。第1基板34上には、薄膜トランジスタTR(bgtc)を覆うようにして表面34a全体に第2基板39が設けられている。そして、この第2基板39上に形成される画素電極35は、第2基板39の厚さ方向を貫通するコンタクトホールHを介してドレイン電極41dに接続されている。
図1(a)に示すように、BGTC構造の薄膜トランジスタTR(bgtc)は、第1基板34の表面(一面)34aに設けられたゲート電極41eと、このゲート電極41eを覆うようにして表面34aの全面に設けられたゲート絶縁膜41bと、ゲート絶縁膜41b上にゲート電極41eに重なるようにして設けられる半導体層41aと、半導体層41aの周縁部に一部乗り上げるようにして形成されるソース電極41cおよびドレイン電極41dとから構成されている。第1基板34上には、薄膜トランジスタTR(bgtc)を覆うようにして表面34a全体に第2基板39が設けられている。そして、この第2基板39上に形成される画素電極35は、第2基板39の厚さ方向を貫通するコンタクトホールHを介してドレイン電極41dに接続されている。
(TGBC構造)
図1(b)に示すように、TGBC構造の薄膜トランジスタTR(tgbc)は、第1基板34の表面34aに設けられたソース電極41cおよびドレイン電極41dと、これらソース電極41cおよびドレイン電極41d上に一部乗り上げるようにして形成された半導体層41aと、半導体層41aを覆うようにして表面34a全体に成膜されたゲート絶縁膜41bと、ゲート絶縁膜41b上の上記半導体層41a、ソース電極41cおよびドレイン電極41dと重なる位置に配置されたゲート電極41eとから構成されている。第1基板34上には、薄膜トランジスタTR(tgbc)を覆うようにして第2基板39が設けられている。そして、この第2基板39上に形成される画素電極35は、第2基板39およびゲート絶縁膜41bの厚さ方向を貫通するコンタクトホールHを介してドレイン電極41dと接続されている。
図1(b)に示すように、TGBC構造の薄膜トランジスタTR(tgbc)は、第1基板34の表面34aに設けられたソース電極41cおよびドレイン電極41dと、これらソース電極41cおよびドレイン電極41d上に一部乗り上げるようにして形成された半導体層41aと、半導体層41aを覆うようにして表面34a全体に成膜されたゲート絶縁膜41bと、ゲート絶縁膜41b上の上記半導体層41a、ソース電極41cおよびドレイン電極41dと重なる位置に配置されたゲート電極41eとから構成されている。第1基板34上には、薄膜トランジスタTR(tgbc)を覆うようにして第2基板39が設けられている。そして、この第2基板39上に形成される画素電極35は、第2基板39およびゲート絶縁膜41bの厚さ方向を貫通するコンタクトホールHを介してドレイン電極41dと接続されている。
(BGBC構造)
図1(c)に示すように、BGBC構造の薄膜トランジスタTR(bgbc)は、第1基板34の表面34aに設けられたゲート電極41eと、このゲート電極41eを覆うようにして表面34aの全面に設けられたゲート絶縁膜41bと、ゲート絶縁膜41b上に、上記したゲート電極41eの一部と重なるようにして設けられたソース電極41cおよびドレイン電極41dと、これらソース電極41cおよびドレイン電極41dに一部乗り上げるようにして設けられた半導体層41aとから構成されている。第1基板34上には、薄膜トランジスタTR(bgbc)を覆うようにして第2基板39が設けられている。そして、この第2基板39上に形成される画素電極35は、第2基板39の厚さ方向を貫通するコンタクトホールHを介して、薄膜トランジスタTR(tgbc)のドレイン電極41dと接続されている。
図1(c)に示すように、BGBC構造の薄膜トランジスタTR(bgbc)は、第1基板34の表面34aに設けられたゲート電極41eと、このゲート電極41eを覆うようにして表面34aの全面に設けられたゲート絶縁膜41bと、ゲート絶縁膜41b上に、上記したゲート電極41eの一部と重なるようにして設けられたソース電極41cおよびドレイン電極41dと、これらソース電極41cおよびドレイン電極41dに一部乗り上げるようにして設けられた半導体層41aとから構成されている。第1基板34上には、薄膜トランジスタTR(bgbc)を覆うようにして第2基板39が設けられている。そして、この第2基板39上に形成される画素電極35は、第2基板39の厚さ方向を貫通するコンタクトホールHを介して、薄膜トランジスタTR(tgbc)のドレイン電極41dと接続されている。
(TGTC構造)
図1(d)に示すように、TGTC構造の薄膜トランジスタTR(tgtc)は、第1基板34の表面34aに設けられた半導体層41aと、この半導体層41aの周縁部に一部乗り上げるようにして設けられたソース電極41cおよびドレイン電極41dと、半導体層41a、ソース電極41cおよびドレイン電極41dを覆うようにして表面34aの全体に設けられたゲート絶縁膜41bと、このゲート絶縁膜41b上に、半導体層41a、ソース電極41cおよびドレイン電極41dの一部と重なるようにして設けられたゲート電極41eとから構成されている。第1基板34上は、薄膜トランジスタTR(tgtc)を覆うようにして第2基板39が設けられている。そして、第2基板39上に形成される画素電極35は、第2基板39およびゲート絶縁膜41bの厚さ方向を貫通するコンタクトホールHを介して、薄膜トランジスタTR(tgtc)のドレイン電極41dと接続されている。
図1(d)に示すように、TGTC構造の薄膜トランジスタTR(tgtc)は、第1基板34の表面34aに設けられた半導体層41aと、この半導体層41aの周縁部に一部乗り上げるようにして設けられたソース電極41cおよびドレイン電極41dと、半導体層41a、ソース電極41cおよびドレイン電極41dを覆うようにして表面34aの全体に設けられたゲート絶縁膜41bと、このゲート絶縁膜41b上に、半導体層41a、ソース電極41cおよびドレイン電極41dの一部と重なるようにして設けられたゲート電極41eとから構成されている。第1基板34上は、薄膜トランジスタTR(tgtc)を覆うようにして第2基板39が設けられている。そして、第2基板39上に形成される画素電極35は、第2基板39およびゲート絶縁膜41bの厚さ方向を貫通するコンタクトホールHを介して、薄膜トランジスタTR(tgtc)のドレイン電極41dと接続されている。
ここで、第1基板34は厚さ50μmのポリイミドからなり、ゲート電極41eは厚さ0.5μmのCuからなり、ゲート絶縁膜41bは厚さ0.5μmのアクリルからなり、半導体層41aは厚さ0.05μmのペンタセンからなる。ソース電極41cおよびドレイン電極41dは厚さ1μmのCuからなり、第2基板39は厚さ50μmのポリイミドからなる。また、画素電極35は厚さ0.3μmのCuにより構成されている。
一般的に、第2基板39は、厚さ10μm程度のアクリル等の絶縁材料により構成され、薄膜トランジスタTRの保護と絶縁機能とを兼ねるように用いている。このため、薄膜トランジスタTRは、結果として厚い絶縁膜で覆われた構成となり、取り扱い時に各構成要素に傷等が入りにくい。
また、第1基板34および第2基板39は、ともにポリイミド材料から構成されているためフレキシブル性を有したものとなっている。このため、第1基板34および第2基板39の湾曲に伴ってこれら基板34,39間に形成された薄膜トランジスタTRも湾曲することとなり、フレキシブル性を有したものとなっている。薄膜トランジスタTRは2つの基板34,39によって挟み込まれた構成となっているため、両基板34,39を湾曲させたとしても、これら基板面から薄膜トランジスタTRの各構成要素が剥離しにくく、また各構成要素間での剥離も生じにくい。このため、湾曲させて使用する場合にも薄膜トランジスタの特性が劣化することもなく、さらに堅牢性に優れた高信頼性の半導体装置100が得られる。
ここで、第1基板34および第2基板39は非透明基板であることが好ましい。一般に、半導体層41aは光を吸収しやすい。光を吸収すると光リークが発生して、実効的な薄膜トランジスタTRのON/OFF比が低下したり、光によって誘起されたキャリアがゲート絶縁膜41bの内に移動して閾値Vthがシフトすることがある。これを避けるためにも、薄膜トランジスタTRを挟み込む上下の基板34,39はともに非透明であることが望ましい。
なお、上記においては第1基板34および第2基板39がともにポリイミド材料から構成されていると述べたが、これに限られることはない。例えば、ポリエステルや他の有機材料あるいは無機材料を用いることでフレキシブル性を有する基板となり、フェノール、紙エポキシ、ガラスコンポジット、ガラスエポキシ、薄ガラス、テフロン(登録商標)、セラミックス、それらのコンポジット材料や他の有機材料あるいは無機材料を用いることによってフレキシブルでないリジットな基板となる。ここでゴムや不織布や織布を有機材料でコーティングしたような伸縮性を有する基板を用いることにより、伸縮性を付与することができる。
また、画素電極35、ゲート電極41e、ソース電極41cおよびドレイン電極41dは、他のペースト、金属、カーボンナノチューブ等の導電性材料、無機導電性材料、有機導電性材料、透明電極(ITO等)あるいは導電性ペーストを用いて形成することも可能である。
また、画素電極35、ゲート電極41e、ソース電極41cおよびドレイン電極41dは、他のペースト、金属、カーボンナノチューブ等の導電性材料、無機導電性材料、有機導電性材料、透明電極(ITO等)あるいは導電性ペーストを用いて形成することも可能である。
〔第2実施形態の各半導体装置〕
次に、第2実施形態の各半導体装置について述べる。
図2は、薄膜トランジスタおよび反射電極を内蔵した半導体装置の概略構成を示す断面図であって、(a)〜(d)に各構造の薄膜トランジスタと反射電極とを示す。
図2(a)〜(d)に示すように、半導体装置102(1)〜102(4)は、第1基板34と第2基板39との間に各構造の薄膜トランジスタTRを有する。そして、各第2基板39の表面39aには、それぞれ所定の大きさで形成された反射電極45が設けられている。反射電極45は、厚さ0.5μmのAlまたはAuからなり、少なくとも半導体層41aのチャネル領域を覆う大きさを有している。この反射電極45は外部から電位の入力が可能な構成となっており、例えば、画素電極35と同一電位が入力されることとしてもよい。第2基板39上には、反射電極45を覆うようにして表面39a全体に形成された第3基板46が設けられている。第3基板46は透明基板である。
次に、第2実施形態の各半導体装置について述べる。
図2は、薄膜トランジスタおよび反射電極を内蔵した半導体装置の概略構成を示す断面図であって、(a)〜(d)に各構造の薄膜トランジスタと反射電極とを示す。
図2(a)〜(d)に示すように、半導体装置102(1)〜102(4)は、第1基板34と第2基板39との間に各構造の薄膜トランジスタTRを有する。そして、各第2基板39の表面39aには、それぞれ所定の大きさで形成された反射電極45が設けられている。反射電極45は、厚さ0.5μmのAlまたはAuからなり、少なくとも半導体層41aのチャネル領域を覆う大きさを有している。この反射電極45は外部から電位の入力が可能な構成となっており、例えば、画素電極35と同一電位が入力されることとしてもよい。第2基板39上には、反射電極45を覆うようにして表面39a全体に形成された第3基板46が設けられている。第3基板46は透明基板である。
ここで、反射電極45は上記以外の金属、カーボンナノチューブ等を用いて構成することも可能である。反射電極45は半導体層41aを覆うようにして設けられており、遮光層としての機能も兼ねる。また、電位の入力が可能な反射電極45ではなく、遮光層として設けてもよい。こうすることで、導電性を有する材料に限られることなく、遮光機能が得られれば他の材料を用いて構成することが可能である。
なお、反射電極45を画素電極35と接続させてもよい。
なお、反射電極45を画素電極35と接続させてもよい。
本実施形態では、上述したように反射電極45に対して電位の入力が可能な構成とされていてもよく、この場合には、電気泳動表示装置の素子基板として本構成の半導体装置を採用した場合に、帯電粒子の移動を制御する制御電極としても機能させることができる。これにより、帯電粒子の移動がスムーズになり、表示の切り替えを安定して行えるようになる。
上記した第1および第2実施形態の半導体装置100,102は、内部に薄膜トランジスタTRが埋め込まれた半導体基板111と、その表面111aに設けられた画素電極35とにより構成されている。このような構成(薄膜トランジスタTRと画素電極35との構成)は、画素回路の一部が基板内に埋め込まれた、電気光学装置の素子基板(アクティブマトリクス基板)の構成に採用することが可能である。
〔第3実施形態の各半導体装置〕
次に、第3実施形態の各半導体装置について述べる。
図3は、画素電極を有しない半導体装置の概略構成を示す断面図であって、(a)〜(d)に各構造の薄膜トランジスタを備えた場合を示す。
図3(a)〜(d)に示すように、半導体装置103(1)〜103(4)はそれぞれ画素電極35を有しない構成となっている。このような半導体装置(薄膜トランジスタのみ)の構成は、各薄膜トランジスタTRと画素電極35とにより構成される画素回路ではなく、画素回路を駆動するための内蔵ドライバ(走査線駆動ドライバ、データ線駆動ドライバ)の構成に採用することが可能である。あるいは、他の機能を得るための回路や、検査回路を構成する場合にも、基板内に薄膜トランジスタTRが内蔵された構成を採用することが可能である。
次に、第3実施形態の各半導体装置について述べる。
図3は、画素電極を有しない半導体装置の概略構成を示す断面図であって、(a)〜(d)に各構造の薄膜トランジスタを備えた場合を示す。
図3(a)〜(d)に示すように、半導体装置103(1)〜103(4)はそれぞれ画素電極35を有しない構成となっている。このような半導体装置(薄膜トランジスタのみ)の構成は、各薄膜トランジスタTRと画素電極35とにより構成される画素回路ではなく、画素回路を駆動するための内蔵ドライバ(走査線駆動ドライバ、データ線駆動ドライバ)の構成に採用することが可能である。あるいは、他の機能を得るための回路や、検査回路を構成する場合にも、基板内に薄膜トランジスタTRが内蔵された構成を採用することが可能である。
〔第4実施形態の各半導体装置〕
次に、第4実施形態の各半導体装置について述べる。
図4は、半導体基板の裏面側に画素電極を備えた半導体装置の概略構成を示す断面図であって、(a)〜(d)に各構造の薄膜トランジスタを備えた場合を示す。
図4(a)に示すように、半導体基板111の裏面111b(第1基板34の裏面34b)側に設けられた画素電極35は、第1基板34およびゲート絶縁膜41bを貫通するコンタクトホールHを介して、BGTC構造の薄膜トランジスタTRのドレイン電極41dと接続されている。
図4(b)に示すように、半導体基板111の裏面111b(第1基板34の裏面34b)側に設けられた画素電極35は、第1基板34を貫通するコンタクトホールHを介して、TGBC構造の薄膜トランジスタTRのドレイン電極41dと接続されている。
図4(c)に示すように、半導体基板111の裏面111b(第1基板34の裏面34b)側に設けられた画素電極35は、第1基板34およびゲート絶縁膜41bを貫通するコンタクトホールHを介して、BGBC構造の薄膜トランジスタTRのドレイン電極41dと接続されている。
図4(d)に示すように、半導体基板111の裏面111b(第1基板34の裏面34b)側に設けられた画素電極35は、第1基板34を貫通するコンタクトホールHを介して、TGTC構造の薄膜トランジスタTRのドレイン電極41dと接続されている。
次に、第4実施形態の各半導体装置について述べる。
図4は、半導体基板の裏面側に画素電極を備えた半導体装置の概略構成を示す断面図であって、(a)〜(d)に各構造の薄膜トランジスタを備えた場合を示す。
図4(a)に示すように、半導体基板111の裏面111b(第1基板34の裏面34b)側に設けられた画素電極35は、第1基板34およびゲート絶縁膜41bを貫通するコンタクトホールHを介して、BGTC構造の薄膜トランジスタTRのドレイン電極41dと接続されている。
図4(b)に示すように、半導体基板111の裏面111b(第1基板34の裏面34b)側に設けられた画素電極35は、第1基板34を貫通するコンタクトホールHを介して、TGBC構造の薄膜トランジスタTRのドレイン電極41dと接続されている。
図4(c)に示すように、半導体基板111の裏面111b(第1基板34の裏面34b)側に設けられた画素電極35は、第1基板34およびゲート絶縁膜41bを貫通するコンタクトホールHを介して、BGBC構造の薄膜トランジスタTRのドレイン電極41dと接続されている。
図4(d)に示すように、半導体基板111の裏面111b(第1基板34の裏面34b)側に設けられた画素電極35は、第1基板34を貫通するコンタクトホールHを介して、TGTC構造の薄膜トランジスタTRのドレイン電極41dと接続されている。
このように、半導体基板111の裏面111b側に画素電極35を設ける構成の場合、画素電極35をフォトエッチング法により形成することが可能になる。塗布法により形成する場合に比べて高精度に形成できる。このため、1画素を、複数の小さな島状の画素電極35の集合体により構成することも可能である。
また、第1基板34と第2基板39との間に薄膜トランジスタTRが保持されているので、基板34の裏面34b上に画素電極35の形成領域を十分に確保することができる。これにより、画素電極35の配置や大きさ等を適宜変更することができて、設計自由度が向上する。
また、第1基板34と第2基板39との間に薄膜トランジスタTRが保持されているので、基板34の裏面34b上に画素電極35の形成領域を十分に確保することができる。これにより、画素電極35の配置や大きさ等を適宜変更することができて、設計自由度が向上する。
〔第5実施形態の各半導体装置〕
次に、第5実施形態の各半導体装置について述べる。
図5は、1画素内に複数の島状の画素電極が配置された半導体装置の概略構成を示す断面図であって、(a)〜(d)に各構造の薄膜トランジスタを備えた場合を示す。なお、同図では1画素の一部を示している。
図5(a)〜(d)に示すように、半導体装置105(1)〜105(4)はそれぞれ島状の画素電極35を所定領域に複数有しており、これら複数の画素電極35が一つの薄膜トランジスタTRに接続されている。本実施形態の半導体基板111は、第1基板34および第2基板39と、これら基板34,39の間に配置される薄膜トランジスタTRと、第1基板34の裏面34b側に配置された第3基板46とにより構成されている。これら画素電極35は全て半導体基板111の裏面111b(第3基板46の裏面46b)上に設けられている。そして、第1基板34の裏面34b上に形成された接続電極44によって相互に接続されることにより、所定領域に形成された全ての画素電極35に対してこれらに対応する薄膜トランジスタTRから同時に同電位が入力されるようになっている。各画素電極35は、第3基板46を貫通するコンタクトホールHを介して接続電極44に接続されている。一方、接続電極44は、第1基板34およびゲート絶縁膜41bを貫通するコンタクトホールH1を介して、各構造の薄膜トランジスタTRのドレイン電極41dに接続されている。画素電極35は平面視円形状を呈してなるもので、直径が10〜20μmの寸法に設定されている。
次に、第5実施形態の各半導体装置について述べる。
図5は、1画素内に複数の島状の画素電極が配置された半導体装置の概略構成を示す断面図であって、(a)〜(d)に各構造の薄膜トランジスタを備えた場合を示す。なお、同図では1画素の一部を示している。
図5(a)〜(d)に示すように、半導体装置105(1)〜105(4)はそれぞれ島状の画素電極35を所定領域に複数有しており、これら複数の画素電極35が一つの薄膜トランジスタTRに接続されている。本実施形態の半導体基板111は、第1基板34および第2基板39と、これら基板34,39の間に配置される薄膜トランジスタTRと、第1基板34の裏面34b側に配置された第3基板46とにより構成されている。これら画素電極35は全て半導体基板111の裏面111b(第3基板46の裏面46b)上に設けられている。そして、第1基板34の裏面34b上に形成された接続電極44によって相互に接続されることにより、所定領域に形成された全ての画素電極35に対してこれらに対応する薄膜トランジスタTRから同時に同電位が入力されるようになっている。各画素電極35は、第3基板46を貫通するコンタクトホールHを介して接続電極44に接続されている。一方、接続電極44は、第1基板34およびゲート絶縁膜41bを貫通するコンタクトホールH1を介して、各構造の薄膜トランジスタTRのドレイン電極41dに接続されている。画素電極35は平面視円形状を呈してなるもので、直径が10〜20μmの寸法に設定されている。
〔半導体装置の製造方法〕
以下に、半導体装置の製造方法について薄膜トランジスタの構成ごとに述べる。
まず、ボトムゲートトップコンタクト(BGTC)構造の薄膜トランジスタを内蔵する半導体装置の製造方法について、以下に4つの例を挙げて説明する。
以下に、半導体装置の製造方法について薄膜トランジスタの構成ごとに述べる。
まず、ボトムゲートトップコンタクト(BGTC)構造の薄膜トランジスタを内蔵する半導体装置の製造方法について、以下に4つの例を挙げて説明する。
(第1実施形態の半導体装置「BGTC(1)」の製造方法)
図6は、BGTC構造の薄膜トランジスタを内蔵する半導体装置の製造工程を示す断面図である。図7は、第1基板および第2基板どうしの貼り合わせ状態を示す説明図である。
まず、図6(a)に示すように、厚さ50μmのポリイミドからなる第1基板34の表面(一面)34a上に、厚さ0.5μmのCuからなるゲート電極41eを形成する。Cu膜の成膜は無電界メッキ法を用いて行い、その後、フォトエッチング法でパターニングを行なった。
図6は、BGTC構造の薄膜トランジスタを内蔵する半導体装置の製造工程を示す断面図である。図7は、第1基板および第2基板どうしの貼り合わせ状態を示す説明図である。
まず、図6(a)に示すように、厚さ50μmのポリイミドからなる第1基板34の表面(一面)34a上に、厚さ0.5μmのCuからなるゲート電極41eを形成する。Cu膜の成膜は無電界メッキ法を用いて行い、その後、フォトエッチング法でパターニングを行なった。
次に、図6(b)に示すように、ゲート電極41eを覆うようにして第1基板34の表面34a全体に厚さ0.5μmのゲート絶縁膜41bを形成する。ここでは、スピンコート法を用いてアクリル材料を表面34aの全体に塗布し、焼成を行うことによってゲート絶縁膜41bを形成した。続けて、ゲート絶縁膜41b上のゲート電極41eと重なる位置に、ペンタセンからなる厚さ0.05μmの半導体層41aを形成する。ここでは、インクジェット法を用いて形成した。
このようにして、ゲート電極41e、ゲート絶縁膜41bおよび半導体層41aを有する第1基板34を用意する。
このようにして、ゲート電極41e、ゲート絶縁膜41bおよび半導体層41aを有する第1基板34を用意する。
一方、図6(c)に示すように、厚さ50μmのポリイミドからなる第2基板39の裏面(一面)39b側に、厚さ1μmのCuからなるソース電極41cおよびドレイン電極41dを形成する。その後、ドレイン電極41dと平面視で重なる位置に、レーザーあるいはフォトエッチングなどを用いて第2基板39の厚さ方向を貫通する貫通孔13を形成し、この貫通孔13内に画素電極材料を入り込ませるようにして、表面34a上に厚さ0.3μmのCuからなる画素電極35を形成する。これにより、画素電極35と同時にコンタクトホールHが形成され、当該コンタクトホールHを介して画素電極35が裏面34b側のドレイン電極41dに接続される。ここで、Cu膜の成膜は無電界メッキ法を用いて行い、その後、フォトエッチング法でパターニングを行なうことによって、ソース電極41c、ドレイン電極41dおよび画素電極35を形成した。なお、貫通孔13もフォトエッチング法を用いて形成した。
このようにして、ソース電極41c、ドレイン電極41dおよび画素電極35を有する第2基板39を用意する。
このようにして、ソース電極41c、ドレイン電極41dおよび画素電極35を有する第2基板39を用意する。
次に、図6(d)に示すように、第1基板34の表面(一面)34a側と第2基板39の裏面(一面)39b側とを対向させて、これら第1基板34および第2基板39どうしを圧着させるようにして貼り合わせる。基板34,39どうしの貼り合わせは減圧下において行った。その後、薄膜トランジスタTRと基板34,39を構成する材料のうち、最も低い融点または融点より低い温度で焼成を行った。この時圧力を印加しながら行なっても良い。このため、各層の界面における材料の拡散や分解が生じず、清浄度が制御しやすくなり、低い界面準位数を再現性よく実現できる。
第1基板34と第2基板39との貼り合わせを行う際、第1基板34あるいは第2基板39の貼り合わせ面上に予め形成しておいたアライメントマーク112を用いて、基板34,39どうしの位置決めを行う。ここで、第1基板34および第2基板39上に形成されたアライメントマーク112の読み込みが重要となる。貼り合わせる基板が透明な基板からなる場合、CCDカメラ等を用いて各基板上に形成されたアライメントマーク112を読み取ることが可能であるが、上記した基板34,39は非透明性基板であることから、通常のカメラを用いてアライメントマーク112を検出することができない。
そこで、図7に示すように、第1基板34の表面34aと第2基板39の裏面39bにそれぞれアライメントマーク112を形成するとともに、他の基板上のアライメントマーク112を読み取るための読取孔113を形成する。そして、CCDカメラ93により、一方の基板34(39)に形成された読取孔113を介して他の基板39(34)上のアライメントマーク112を読み取る。なお、CCDカメラ93の数は特に問わず、また、アライメントマーク112および読取孔113の位置や大きさ、形状等についても自由に設定することができる。
このようにして、両基板34,39どうしの間にBGTC構造の薄膜トランジスタTRが形成される。
本実施形態の製造方法では、ゲート電極41e、ソース電極41c、ドレイン電極41dおよび画素電極35を全てフォトエッチング法により形成した。これにより、精細度の高いパターン形成が可能である。そして、ゲート絶縁膜41bおよび半導体層41a上にフォトエッチング法でパターニングを行なわない。このためエッチング液や現像液等の薬液に晒されることがない。このため、信頼性が高く、キャリア移動度やON/OFF比に優れた薄膜トランジスタが形成されることになる。
上記した各製造工程において、各要素の構成材料を基板上に成膜する方法としては、無電界めっきやインクジェット、スピンコートに限らない他のめっき方法やスパッタ法、あるいは蒸着等の真空中での成膜、他の印刷方法を用いてもよい。また、各成膜材料の焼成温度も上記に限らないし、焼成を必ずしも行う必要はない。さらに、基板34,39どうしの貼り合わせも必ずしも減圧下で行う必要はなく、貼り合わせ時に圧力を印加しなくてもよい。本実施形態では、両基板34,39を圧着させることにより貼り合わせることとした。
つまり、ソース電極41cおよびドレイン電極41dと半導体層41aとは圧着により導通をとるため、半導体層41aの表面がシリコンのように自然酸化膜を形成する材料の場合は、導通を安定してとることが困難である。有機半導体や酸化物半導体のように、自然酸化膜による接触抵抗の変化が発生しない材料が好適である。特に、有機半導体や酸化物半導体を用いて構成した半導体層41aは塗布法によっても形成することができるため、本実施形態の製造方法には適している。
このように、本実施形態では両基板34,39を圧着により接続するので、従来のように異方性導電膜のような特別な材料を貼り合わせ界面に介在させる必要がない。その結果、薄くて軽い半導体装置の作成が可能である。
また、可視光ではなく、赤外光を用いてアライメントマーク112を読み取ることも可能である。これは、赤外光に対し透明な基板上に赤外光を透過させない材料や反射させる材料でアライメントマーク112を形成することによって実現できる。赤外光を透過させない材料としては、Cuやそれ以外の金属、透明電極等の使用も可能である。この方法によれば、アライメントマーク112を読み取るための読取孔113を各基板34,39に形成する必要がなくなる。
(第2実施形態の半導体装置「BGTC(2)」の製造方法)
図8は、ボトムゲートトップコンタクト(BGTC)構造の薄膜トランジスタを内蔵する半導体装置の第2の製造工程を示す断面図である。なお、以下の説明において先の第1実施形態の製造方法と同一の工程については説明を省略する。
先に述べた第1実施形態の製造方法では、第1基板34側に半導体層41aを形成したが、本実施形態では第2基板39側に半導体層41aを形成する点において、先の実施形態とは異なっている。
図8は、ボトムゲートトップコンタクト(BGTC)構造の薄膜トランジスタを内蔵する半導体装置の第2の製造工程を示す断面図である。なお、以下の説明において先の第1実施形態の製造方法と同一の工程については説明を省略する。
先に述べた第1実施形態の製造方法では、第1基板34側に半導体層41aを形成したが、本実施形態では第2基板39側に半導体層41aを形成する点において、先の実施形態とは異なっている。
図8(a)に示すように、第1基板34の表面34a上にゲート電極41eを形成した後、図8(b)に示すように、ゲート電極41eを覆うようにして第1基板34の表面34a全体にゲート絶縁膜41bを形成する。
このようにして、ゲート電極41eおよびゲート絶縁膜41bを有する第1基板34を用意する。
このようにして、ゲート電極41eおよびゲート絶縁膜41bを有する第1基板34を用意する。
一方、図8(c)に示すように、第2基板39の裏面39b側にソース電極41cおよびドレイン電極41dを形成するとともに、表面39a側に画素電極35を形成する。
次に、図8(d)に示すように、裏面39b側に形成されたソース電極41cおよびドレイン電極41d上に一部乗り上げるようにして半導体層41aを形成する。
このようにして、ソース電極41c、ドレイン電極41d、半導体層41aおよび画素電極35を有する第2基板39を用意する。
次に、図8(d)に示すように、裏面39b側に形成されたソース電極41cおよびドレイン電極41d上に一部乗り上げるようにして半導体層41aを形成する。
このようにして、ソース電極41c、ドレイン電極41d、半導体層41aおよび画素電極35を有する第2基板39を用意する。
次に、図8(e)に示すように、第1基板34の表面(一面)34a側と第2基板39の裏面(一面)39b側とを対向させて、これら第1基板34および第2基板39どうしを圧着させることにより貼り合わせる。この際、上述したアライメントマーク112を用いて両基板34,39の位置決めを行う。このようにして、両基板34,39間にBGTC構造の薄膜トランジスタTRが形成される。
本実施形態の製造方法の場合、ゲート絶縁膜41bと半導体層41aとが別基板34,39に形成されることになる。このため、双方の界面(各基板34,39の貼り合わせ界面)の清浄度をいかにして保つかが重要となる。
そこで、貼り合わせ前の両基板34,39(ゲート電極41eおよびゲート絶縁膜41b付きの第1基板34、ソース電極41c、ドレイン電極41d、半導体層41aおよび画素電極35付きの第2基板39)をそれぞれ減圧下で保存しておき、大気中に晒さずに減圧下においてこれらの貼り合わせを行う。
これにより、信頼性の高い薄膜トランジスタTR(bgtc)が得られる。
そこで、貼り合わせ前の両基板34,39(ゲート電極41eおよびゲート絶縁膜41b付きの第1基板34、ソース電極41c、ドレイン電極41d、半導体層41aおよび画素電極35付きの第2基板39)をそれぞれ減圧下で保存しておき、大気中に晒さずに減圧下においてこれらの貼り合わせを行う。
これにより、信頼性の高い薄膜トランジスタTR(bgtc)が得られる。
(第3実施形態の半導体装置「BGTC(3)」の製造方法)
図9は、ボトムゲートトップコンタクト(BGTC)構造の薄膜トランジスタを内蔵する半導体装置の第3の製造工程を示す断面図である。なお、以下の説明において先の各実施形態の製造方法と同一の工程については説明を省略する。
本実施形態では、第1基板34側にゲート電極41eのみを形成し、第2基板39側にその他の構成要素を形成する点において先の実施形態と異なっている。
図9は、ボトムゲートトップコンタクト(BGTC)構造の薄膜トランジスタを内蔵する半導体装置の第3の製造工程を示す断面図である。なお、以下の説明において先の各実施形態の製造方法と同一の工程については説明を省略する。
本実施形態では、第1基板34側にゲート電極41eのみを形成し、第2基板39側にその他の構成要素を形成する点において先の実施形態と異なっている。
図9(a)に示すように、第1基板34の表面34a上にゲート電極41eを形成する。
一方、図9(b)に示すように、第2基板39の裏面39b側にソース電極41cおよびドレイン電極41dを形成するとともに、表面39a側に画素電極35を形成する。
次に、図9(c)に示すように、裏面39b側に形成されたソース電極41cおよびドレイン電極41d上に一部乗り上げるようにして半導体層41aを形成する。その後、これらソース電極41c、ドレイン電極41dおよび半導体層41aを覆うようにして裏面39b全体にゲート絶縁膜41bを形成する。
一方、図9(b)に示すように、第2基板39の裏面39b側にソース電極41cおよびドレイン電極41dを形成するとともに、表面39a側に画素電極35を形成する。
次に、図9(c)に示すように、裏面39b側に形成されたソース電極41cおよびドレイン電極41d上に一部乗り上げるようにして半導体層41aを形成する。その後、これらソース電極41c、ドレイン電極41dおよび半導体層41aを覆うようにして裏面39b全体にゲート絶縁膜41bを形成する。
そして、図9(d)に示すように、第1基板34の表面(一面)34a側と第2基板39の裏面(一面)39b側とを対向させて、アライメントマーク112を利用して両基板34,39の位置決めを行う。その後、これら第1基板34および第2基板39どうしを圧着させながら貼り合わせることによって、BGTC構造の薄膜トランジスタを備えた半導体装置が得られる。
本実施形態の製造方法の場合、ゲート絶縁膜41bおよび半導体層41aの界面における清浄度を良好に保つことができるとともに、ソース電極41cおよびドレイン電極41dと半導体層41aとの接続が良好な状態で形成できる。ゲート電極41eとゲート絶縁膜41bとは両基板34,39の貼り合わせによって接触することになるが、ゲート電極41eとゲート絶縁膜41bとの間に電流を流す必要がないため、比較的プロセスマージンを大きく取ることができる。ただし、これらゲート電極41eとゲート絶縁膜41bとの間に隙間が形成されないように(気泡が混入しないように)貼り合わせることが重要である。隙間(空間)が残っているとその部分でゲート電圧が低下してしまうことになるため、注意して貼り合わせを行う。
(第4実施形態の半導体装置「BGTC(4)」の製造方法)
図10は、ボトムゲートトップコンタクト(BGTC)構造の薄膜トランジスタを内蔵する半導体装置の第4の製造工程を示す断面図である。なお、以下の説明において先の各実施形態の製造方法と同一の工程については説明を省略する。
本実施形態では、第2基板39側に画素電極35のみを形成し、第1基板34側にその他の構成要素を形成する点において先の実施形態と異なっている。
図10は、ボトムゲートトップコンタクト(BGTC)構造の薄膜トランジスタを内蔵する半導体装置の第4の製造工程を示す断面図である。なお、以下の説明において先の各実施形態の製造方法と同一の工程については説明を省略する。
本実施形態では、第2基板39側に画素電極35のみを形成し、第1基板34側にその他の構成要素を形成する点において先の実施形態と異なっている。
図10(a)〜(c)に示すように、第1基板34の表面34a上に、ゲート電極41e、ゲート絶縁膜41b、半導体層41a、ソース電極41cおよびドレイン電極41dを形成し、薄膜トランジスタTRを有した基板を用意する。
一方、図10(d)に示すように、第2基板39の表面39a側には画素電極35のみを形成する。この画素電極35は第2基板39の厚さ方向を貫通する貫通孔13を介して裏面39b側に露出している。
そして、図10(e)に示すように、両基板34,39を圧着により貼り合わせることによって、第2基板39に形成されたコンタクトホールHを介して第2基板39側の画素電極35が第1基板34側のドレイン電極41dに接続され、これら基板34,39間に薄膜トランジスタTRが形成されることになる。
一方、図10(d)に示すように、第2基板39の表面39a側には画素電極35のみを形成する。この画素電極35は第2基板39の厚さ方向を貫通する貫通孔13を介して裏面39b側に露出している。
そして、図10(e)に示すように、両基板34,39を圧着により貼り合わせることによって、第2基板39に形成されたコンタクトホールHを介して第2基板39側の画素電極35が第1基板34側のドレイン電極41dに接続され、これら基板34,39間に薄膜トランジスタTRが形成されることになる。
本実施形態では、ソース電極41cおよびドレイン電極41dを、Cuペーストを半導体層41a上に直接塗布することにより形成した。この方法によれば、ゲート電極41eとソース電極41cおよびドレイン電極41dとのオーバーラップ領域を直接形成することができる。薄膜トランジスタTRの寄生容量(Cgs)はオーバーラップ領域の面積に比例する。貼り合わせ時の合わせ位置ばらつき寸法はオーバーラップ領域の面積のばらつきと成る。このため上記方法で寄生容量のばらつきの小さい薄膜トランジスタが作成できる。
次に、トップゲートボトムコンタクト(TGBC)構造の薄膜トランジスタを内蔵する半導体装置の製造方法について、以下に2つの例を挙げて説明する。
(第1実施形態の半導体装置「TGBC(1)」の製造方法)
図11は、TGBC構造の薄膜トランジスタを内蔵する半導体装置の製造工程を示す断面図である。
まず、第1基板34の表面34a上にソース電極41cおよびドレイン電極41dを形成し(図11(a))、これらソース電極41cおよびドレイン電極41dに一部乗り上げるようにして半導体層41aを形成する。その後、第1基板34の表面34a上に、ソース電極41c、ドレイン電極41dおよび半導体層41aを覆うとともに、ドレイン電極41dの一部を露出させる貫通孔41Bを有したゲート絶縁膜41bを形成する(図11(b))。
図11は、TGBC構造の薄膜トランジスタを内蔵する半導体装置の製造工程を示す断面図である。
まず、第1基板34の表面34a上にソース電極41cおよびドレイン電極41dを形成し(図11(a))、これらソース電極41cおよびドレイン電極41dに一部乗り上げるようにして半導体層41aを形成する。その後、第1基板34の表面34a上に、ソース電極41c、ドレイン電極41dおよび半導体層41aを覆うとともに、ドレイン電極41dの一部を露出させる貫通孔41Bを有したゲート絶縁膜41bを形成する(図11(b))。
一方、第2基板39の所定の位置に貫通孔13を形成し、この貫通孔13の内部を生めるようにして、表裏面のそれぞれにCuからなる金属膜を成膜する。
次に、表裏面に設けた両金属膜を適宜パターニングすることによって、表面39a上に画素電極35を形成し、裏面39b側にゲート電極41eを形成する(図11(c))。ゲート電極41eを形成する際、貫通孔13上の金属膜を残すようにパターニングを行うことによって、表面39a側に設けられた画素電極35の一部が裏面39b側に突出した、突出部35Aが形成される。この突出部35Aは第1基板34に設けられたゲート絶縁膜41bの貫通孔41Bに対応する形状となっている。
次に、表裏面に設けた両金属膜を適宜パターニングすることによって、表面39a上に画素電極35を形成し、裏面39b側にゲート電極41eを形成する(図11(c))。ゲート電極41eを形成する際、貫通孔13上の金属膜を残すようにパターニングを行うことによって、表面39a側に設けられた画素電極35の一部が裏面39b側に突出した、突出部35Aが形成される。この突出部35Aは第1基板34に設けられたゲート絶縁膜41bの貫通孔41Bに対応する形状となっている。
そして、両基板34,39を貼り合わせることによって、これらの間にTGBC構造の薄膜トランジスタTRが形成されることになる。このとき、第1基板34側のゲート絶縁膜41bの貫通孔41B内に、第2基板39側の画素電極35の突出部35Aが挿入されることによって、画素電極35がドレイン電極41dに接続される。
本実施形態の製造方法によれば、半導体層41aとゲート絶縁膜41bとを連続して形成するため、これらの界面を保護できて清浄度を保つことができる。また、半導体層41aおよびゲート絶縁膜41bがエッチング液等の薬液に晒されることがないので、良好なTFT特性が得られる。また、フォトエッチング法を用いて各電極を形成することによって微細なパターンとすることができる。また、本実施形態においては、ソース電極41cおよびドレイン電極41dと半導体層41aとを連続して形成しているため、有機TFT以外の他の半導体材料(シリコンのような自然酸化膜を形成する材料)に対しても電極41d,41cとの良好なコンタクト特性を得ることができる。
(第2実施形態の半導体装置「TGBC(2)」の製造方法)
図12は、トップゲートボトムコンタクト(TGBC)構造の薄膜トランジスタを内蔵する半導体装置の第2の製造工程を示す断面図である。なお、以下の説明において先の各実施形態の製造方法と同一の工程については説明を省略する。
本実施形態では、第2基板39側に画素電極35のみを形成し、第1基板34側にその他の構成要素を形成する点において先の実施形態と異なっている。
図12は、トップゲートボトムコンタクト(TGBC)構造の薄膜トランジスタを内蔵する半導体装置の第2の製造工程を示す断面図である。なお、以下の説明において先の各実施形態の製造方法と同一の工程については説明を省略する。
本実施形態では、第2基板39側に画素電極35のみを形成し、第1基板34側にその他の構成要素を形成する点において先の実施形態と異なっている。
図12(a)〜(c)に示すように、第1基板34の表面34a上に、ゲート電極41e、ゲート絶縁膜41b、半導体層41a、ソース電極41cおよびドレイン電極41dを形成し、薄膜トランジスタTRを有した基板を用意する。
一方、図12(d)に示すように、第2基板39の表面39a側には画素電極35のみを形成する。
そして、両基板34,39を貼り合わせることによって、薄膜トランジスタTR(TGBC)のドレイン電極41dと画素電極35とが接続されることになる。
一方、図12(d)に示すように、第2基板39の表面39a側には画素電極35のみを形成する。
そして、両基板34,39を貼り合わせることによって、薄膜トランジスタTR(TGBC)のドレイン電極41dと画素電極35とが接続されることになる。
次に、ボトムゲートボトムコンタクト(BGBC)構造の薄膜トランジスタを内蔵する半導体装置の製造方法について説明する。
図13は、BGBC構造の薄膜トランジスタを内蔵する半導体装置の製造工程を示す断面図である。
まず、第1基板34の表面34a上に、ゲート電極41e、ゲート絶縁膜41b、ソース電極41cおよびドレイン電極41dを形成する(図13(a),(b))。
一方、第2基板39の所定の位置に貫通孔13を形成し、表面39a上に画素電極35を形成する(図13(c))。このとき、画素電極35の一部を裏面39b側に突出させるようにして形成する。さらに、裏面39b上に半導体層41aを形成する。
図13は、BGBC構造の薄膜トランジスタを内蔵する半導体装置の製造工程を示す断面図である。
まず、第1基板34の表面34a上に、ゲート電極41e、ゲート絶縁膜41b、ソース電極41cおよびドレイン電極41dを形成する(図13(a),(b))。
一方、第2基板39の所定の位置に貫通孔13を形成し、表面39a上に画素電極35を形成する(図13(c))。このとき、画素電極35の一部を裏面39b側に突出させるようにして形成する。さらに、裏面39b上に半導体層41aを形成する。
そして、両基板34,39を貼り合わせることによって、これらの間にBGBC構造の薄膜トランジスタTRが形成されることになる。このとき、両基板34,39を圧着させるようにして外側から加圧することによって、半導体層41aがソース電極41cおよびドレイン電極41dの間の隙間に入り込むようにして接合されるとともに、画素電極35の突出部35Aがドレイン電極41d上に圧着(押圧)される。画素電極35の突出部35Aは第2基板39の裏面39bから突出しているため、基板貼り合わせ時の加圧によって画素電極35の突出部35Aがドレイン電極41d上に圧着(押圧)されることになる。その結果、双方の接続不良が防止されて確実に導通をとることができる。
本実施形態においては、ソース電極41cおよびドレイン電極41dをインクジェットによる印刷法を用いて形成した。印刷法はフォトエッチング法に比べてパターニング精度が低下する。このため、ソース電極41cおよびドレイン電極41dをフォトエッチング法により形成しても良いが、ゲート絶縁膜41bがエッチング液に晒されることになるため耐薬品性を有する材料であることが好ましい。印刷法はインクジェット法に限らず、他の印刷方法を用いてもよい。
また、BGBC構造のトランジスタの他の製造方法としては、例えば、表面34a側にゲート電極41eとその上にゲート絶縁膜41bとが形成された第1基板34と、表面39a側に画素電極35が形成され、裏面39b側にソース電極41cおよびドレイン電極41dとこれらの上に半導体層41aとが形成された第2基板39と、を貼り合わせることによって、これらの間にBTBG構造の薄膜トランジスタを形成しても良い。
また、表面34aにゲート電極41eが形成された第1基板34と、裏面39b上に、半導体層41a、ソース電極41cおよびドレイン電極41dおよびゲート絶縁膜41bが形成された第2基板39と、を貼り合わせることによってBGBC構造の薄膜トランジスタTRを形成してもよい。
また、表面34aにゲート電極41eが形成された第1基板34と、裏面39b上に、半導体層41a、ソース電極41cおよびドレイン電極41dおよびゲート絶縁膜41bが形成された第2基板39と、を貼り合わせることによってBGBC構造の薄膜トランジスタTRを形成してもよい。
このように、各製造方法においても、第1基板34上にゲート電極41eを形成し、第2基板39側に画素電極35を形成し、第1基板34および第2基板39のどちらかにソース電極41cおよびドレイン電極41dを形成する。
次に、トップゲートトップコンタクト(TGTC)構造の薄膜トランジスタを内蔵する半導体装置の製造方法について説明する。
図14は、TGTC構造の薄膜トランジスタを内蔵する半導体装置の製造工程を示す断面図である。
第1基板34の表面34a上に半導体層41aとその周縁部に一部乗り上げるようにしてソース電極41cおよびドレイン電極41dをこの順で形成する(図14(a),(b))。
第2基板39の表面39a上に画素電極35を形成した後、裏面39b側にゲート電極41eを形成し(図14(c))、その上を覆うようにして裏面39bの全体にゲート絶縁膜41bを形成する(図14(d))。
そして、第1基板34と第2基板39とを貼り合わせることによって、両基板34,39間にTGTC構造の薄膜トランジスタTRを形成する(図14(e)。
第1基板34の表面34a上に半導体層41aとその周縁部に一部乗り上げるようにしてソース電極41cおよびドレイン電極41dをこの順で形成する(図14(a),(b))。
第2基板39の表面39a上に画素電極35を形成した後、裏面39b側にゲート電極41eを形成し(図14(c))、その上を覆うようにして裏面39bの全体にゲート絶縁膜41bを形成する(図14(d))。
そして、第1基板34と第2基板39とを貼り合わせることによって、両基板34,39間にTGTC構造の薄膜トランジスタTRを形成する(図14(e)。
また、TGTC構造のトランジスタの他の製造方法としては、例えば、第1基板34上に半導体層41aとソース電極41cおよびドレイン電極41d、ゲート絶縁膜41bとをこの順で形成し、第2基板39の表面39a上に画素電極35を形成するとともに、裏面39b上にゲート電極41eをこの順で形成しておき、両基板34,39を貼り合わせることによって形成してもよい。
また、第1基板34上に半導体層41aと、ソース電極41cおよびドレイン電極41dと、およびゲート絶縁膜41bとゲート電極41eとをこの順で形成し、第2基板39の表面39a上に画素電極35を形成しておき、両基板34,39を貼り合わせることによって形成してもよい。
次に、半導体層の保護方法について述べる。
半導体層41aは実際に電流が流れる領域であり、不純物が混入していると電気特性が大きく変化することが一般的に知られている。このため、半導体層41aの上下には不純物の侵入を防止するための保護層を設けることが重要となる。特に、ポリイミドのようなフレキシブル基板は一般に有機材料であり、不純物が多く、さらに水分や酸素をよく透過させてしまうことも知られている。
半導体層41aは実際に電流が流れる領域であり、不純物が混入していると電気特性が大きく変化することが一般的に知られている。このため、半導体層41aの上下には不純物の侵入を防止するための保護層を設けることが重要となる。特に、ポリイミドのようなフレキシブル基板は一般に有機材料であり、不純物が多く、さらに水分や酸素をよく透過させてしまうことも知られている。
以下に、保護層を備えた薄膜トランジスタの構成について述べる。
図15は、保護層を備えた薄膜トランジスタを内蔵する半導体装置の製造工程を示す断面図である。ここでは、BGTC構造の薄膜トランジスタの構成について述べるが、これ以外の構造の薄膜トランジスタの場合にも適用できる。
図15(a)に示すように、第1基板34の表面34a上にゲート電極41eを形成し、図15(b)に示すように、ゲート電極41eを覆うようにしてゲート絶縁膜41bを形成するとともに、その上に半導体層41aを形成する。
図15は、保護層を備えた薄膜トランジスタを内蔵する半導体装置の製造工程を示す断面図である。ここでは、BGTC構造の薄膜トランジスタの構成について述べるが、これ以外の構造の薄膜トランジスタの場合にも適用できる。
図15(a)に示すように、第1基板34の表面34a上にゲート電極41eを形成し、図15(b)に示すように、ゲート電極41eを覆うようにしてゲート絶縁膜41bを形成するとともに、その上に半導体層41aを形成する。
一方、図15(c)に示すように、第2基板39の表面39a上に画素電極35を形成するとともに、裏面39b側にソース電極41cおよびドレイン電極41dを形成する。その後、ソース電極41cおよびドレイン電極41dどうしの間にこれらソース電極41cおよびドレイン電極41dよりも薄い厚さで保護層38を形成する。保護層38はゲート絶縁膜41bと同一材料を用いて形成する。この場合はアクリル材料が用いられる。保護層38をゲート絶縁膜41bの形成材料と同一の材料を用いて形成することにより、材料コストが抑えられる。
そして、図15(e)に示すように両基板34,39を貼り合わせることによって、これらの間にBGTC構造の薄膜トランジスタTRが形成されることになる。
そして、図15(e)に示すように両基板34,39を貼り合わせることによって、これらの間にBGTC構造の薄膜トランジスタTRが形成されることになる。
このように、半導体層41aの上下がゲート絶縁材料(ゲート絶縁膜41bと保護層38と)によって挟まれた状態となり、半導体層41aを保護することが可能となる。これにより、半導体層41a内に不純物が侵入してしまうのを防止することができる。
ここでは、半導体層41aと第2基板39との境界部分に保護層38を設けた構成としたが、半導体層41aと第1基板34とが接触する構成の場合にはこれらの境界部分に保護層38を設けるようにし、半導体層41aへの不純物の侵入を防止する。
その他の構成としては、TGBC構造(図1(b))およびTGTC構造(図1(d))の薄膜トランジスタの場合は(図1(b))、第1基板34と半導体層41aとの間に保護層38を設け、BGBC構造(図1(c))の薄膜トランジスタの場合は、第2基板39と半導体層41aとの間に保護層38を設けることによって、半導体層41aを保護することができる。
次に、反射電極および薄膜トランジスタを備えた半導体装置の製造方法について述べる。
図16は、反射電極とBTBC構造の薄膜トランジスタとを備えた半導体装置の製造工程を示す断面図である。
図16(a),(b)に示すように、第1基板34上にゲート電極41e、ゲート絶縁膜41b、半導体層41aをこの順で形成する。
一方、図16(c)に示すように、反射電極45を介して第2基板39および第3基板46を貼り合わせるとともに、第2基板39の裏面39b上にソース電極41cおよびドレイン電極41dを形成し、第3基板46の表面46a上に画素電極35を形成する。ここで、画素電極35は第2基板39および第3基板46を貫通するコンタクトホールHを介してドレイン電極41dに接続される。
そして、第1基板34の表面34a側と、第3基板46が貼り合わされた第2基板39の裏面39b側とを貼り合わせることによって、これらの間に、上方が反射電極45で覆われたBGTC構造の薄膜トランジスタTRが形成されることになる。
図16は、反射電極とBTBC構造の薄膜トランジスタとを備えた半導体装置の製造工程を示す断面図である。
図16(a),(b)に示すように、第1基板34上にゲート電極41e、ゲート絶縁膜41b、半導体層41aをこの順で形成する。
一方、図16(c)に示すように、反射電極45を介して第2基板39および第3基板46を貼り合わせるとともに、第2基板39の裏面39b上にソース電極41cおよびドレイン電極41dを形成し、第3基板46の表面46a上に画素電極35を形成する。ここで、画素電極35は第2基板39および第3基板46を貫通するコンタクトホールHを介してドレイン電極41dに接続される。
そして、第1基板34の表面34a側と、第3基板46が貼り合わされた第2基板39の裏面39b側とを貼り合わせることによって、これらの間に、上方が反射電極45で覆われたBGTC構造の薄膜トランジスタTRが形成されることになる。
なお、ここでは、BGTC構造の薄膜トランジスタを例に挙げて述べたが、他の構成の薄膜トランジスタの場合にも、上述した製造方法を用いて作成できる。
(アクティブマトリクス基板)
図17(a)〜(e)は、上記した各構造の薄膜トランジスタを内蔵する半導体装置を用いて作成したアクティブマトリクス基板の概略構成を示す平面図であり、図18は、1画素における等価回路図である。
図17(a)に示すアクティブマトリクス基板(素子基板300)には、複数の画素40がマトリクス状に配列してなる表示部(表示エリア)5が設けられている。各画素40は上記した各構造のいずれかからなる制御トランジスタTRc(図18)を有しており、素子基板300を構成する第1基板30内に埋め込まれている。この制御トランジスタTRcは上記した各製造方法を用いて作成されたものである。
図17(a)〜(e)は、上記した各構造の薄膜トランジスタを内蔵する半導体装置を用いて作成したアクティブマトリクス基板の概略構成を示す平面図であり、図18は、1画素における等価回路図である。
図17(a)に示すアクティブマトリクス基板(素子基板300)には、複数の画素40がマトリクス状に配列してなる表示部(表示エリア)5が設けられている。各画素40は上記した各構造のいずれかからなる制御トランジスタTRc(図18)を有しており、素子基板300を構成する第1基板30内に埋め込まれている。この制御トランジスタTRcは上記した各製造方法を用いて作成されたものである。
素子基板(半導体装置)300上には、3つの走査線駆動回路61、2つのデータ線駆動回路62、3つの共通電源回路64が、フレキシブル基板201A〜201C上にそれぞれCOF(Chip On Film)実装(あるいはTAB(Tape Automated Bonding)実装)されている。また、フレキシブル基板201A〜201Cにはそれぞれ外部回路基板202A〜202Cが接続されている。外部回路基板202A〜202Cには、上記した走査線駆動回路61、データ線駆動回路62、共通電源回路64をそれぞれ駆動するための、ドライバICや電池、メモリー等の回路が実装されている。
また、表示部5から引き出された複数の配線(走査線66やデータ線68)は、走査線駆動回路61、データ線駆動回路62および共通電源回路64が実装されている領域にまで延出され、各実装領域に形成された接続端子にそれぞれ接続されている。そして、かかる接続端子に対してフレキシブル基板201A〜201CがACPやACFを介して実装されている。
図17(b)に示す素子基板(半導体装置)301は、上記した各構造のいずれかからなる駆動トランジスタTRs(図19)を備えて構成された内蔵ドライバ(走査線駆動回路61、データ線駆動回路62、共通電源回路64)を有しており、これらが表示部5の周囲の第1基板30内に埋め込まれている。素子基板301の一辺には、フレキシブル基板204を介して、上記した内蔵ドライバを駆動するためのコントローラーICや電池、メモリー等の回路が実装された外部回路基板205が接続されている
図17(c)に示す素子基板(半導体装置)302は、内蔵ドライバ(走査線駆動回路61、データ線駆動回路62、共通電源回路64)を駆動するためのコントローラーICや電池、メモリー等の回路が、電子部品10として第1基板30内に複数埋め込まれている。
図17(d)に示す素子基板(半導体装置)303は、内蔵ドライバ(走査線駆動回路61、データ線駆動回路62、共通電源回路64)が上記した各構造の薄膜トランジスタを有するものではなく、電子部品でも有るドライバIC51,52、54を備えて構成されている。走査線駆動回路61は複数のドライバIC51を有してなり、データ線駆動回路62複数のドライバIC52を有してなり、共通電源回路64は複数のドライバIC54を有してなる。図17(d)では素子基板303の一辺にフレキシブル基板204を介して外部回路基板205が接続されているが、これらの代わりに、図17(e)に示すように複数の電子部品10を第1基板30内に内蔵させた素子基板(半導体装置)304としても良い。
上記した各素子基板300〜304の表示部5には、図18に示すように、複数の走査線66と複数のデータ線68との交点位置に対応して複数の画素40が設けられている。1画素(画素40)における画素回路は、表示素子としての電気光学素子(機能素子)32と、スイッチング動作を行って電気光学素子32に電圧を印加させるための制御トランジスタTRcと、を含んでそれぞれ構成されている。
各画素40における制御トランジスタTRcは、ゲートに走査線66が接続され、ソースにデータ線68が接続され、ドレインに保持容量Csの一方の電極と画素電極35(電気光学素子32)とが接続されている。保持容量Csの他方の電極は、図示略の容量線と接続されている。
なお、図18では保持容量を記載したが保持容量を付加していない等価回路であってもよい。
図19は、図17(c)のA−A線に沿う断面図である。
素子基板302は複数の基材を貼り合わせてなるもので、ここでは3つの基材30A、30B、30Fが貼り合わされてなる。基材30Aに埋め込まれた電子部品10の出力側には、基材30Bに形成されたCuからなる接続線23(コンタクトホールH)を介して走査線駆動回路61(内臓ドライバ)の駆動トランジスタTRsのゲート電極41eが接続されている。接続配線22は電子部品10どうしの接続等に用いられている。基材30Bと基材30Fとの間には上述した方法で作成された、内蔵ドライバを構成する制御トランジスタTRc(図19では走査線駆動回路61のみ図示)および画素回路を構成する駆動トランジスタTRsが配置されている。ここで、基材30Aおよび基材30B、基材Fは共に非透明ポリイミドから構成されている。また、基材30A、30B、30Fは厚さ50μmからなり、同一の厚さを有するものである。
素子基板302は複数の基材を貼り合わせてなるもので、ここでは3つの基材30A、30B、30Fが貼り合わされてなる。基材30Aに埋め込まれた電子部品10の出力側には、基材30Bに形成されたCuからなる接続線23(コンタクトホールH)を介して走査線駆動回路61(内臓ドライバ)の駆動トランジスタTRsのゲート電極41eが接続されている。接続配線22は電子部品10どうしの接続等に用いられている。基材30Bと基材30Fとの間には上述した方法で作成された、内蔵ドライバを構成する制御トランジスタTRc(図19では走査線駆動回路61のみ図示)および画素回路を構成する駆動トランジスタTRsが配置されている。ここで、基材30Aおよび基材30B、基材Fは共に非透明ポリイミドから構成されている。また、基材30A、30B、30Fは厚さ50μmからなり、同一の厚さを有するものである。
なお、図2に示した上方に反射電極45を有した薄膜トランジスタは、画素TFTの代わりとして用いることができる。各画素に設けられた反射電極45は不図示の接続配線等によって互いに接続され、表示エリア外で電源に接続される。これにより、複数の反射電極45に対して同時に同じ電圧を印加することができる。
ここで、トランジスタTRc,TRsは塗布法と焼成とを繰り返すことによって作成することが好ましい。一般的に、シリコン系や酸化物TFTでは作成にプラズマCVDやスパッタ法を用いる。この方法では、プラズマが発生し基板が強く帯電する。本実施例においては、基材30Aと基材30Bとを貼り合わせてなる第1基板30内に電子部品10を埋め込んだ後に制御トランジスタTRcおよび駆動トランジスタTRsを含む駆動回路層24を作成している。
このため、電子部品10が既に埋め込まれた第1基板30をTFTの作成の際にプラズマに晒すことになる。第1基板30をプラズマに晒すと、電子部品10が静電破壊してしまう。特に、電子部品10の外部接続端子10aに接続される接続線23が表面30aに露出しているため、そこから静電気が電子部品10内に侵入して静電破壊が生じてしまう。このため、プラズマを用いない工程で薄膜トランジスタを作成することが好ましい。
その一つの手法として、印刷やインクジェットによる塗布法と焼成の組み合わせ、または蒸着、ゾルゲル法等が挙げられる。このような手法を用いて作成できる有機TFTや酸化物TFTが好適である。
図20は、図17(e)のB−B線に沿う断面図である。
素子基板304は複数の基材を貼り合わせてなるもので、ここでは6つの基材30A〜30Fが貼り合わされてなる。
図20に示す素子基板304は、非透明ポリイミドからなる複数の基材30A〜30Eが積層されてなる第1基板30と、その表面30a上に形成された駆動回路層24とを中心に構成されている。
素子基板304は複数の基材を貼り合わせてなるもので、ここでは6つの基材30A〜30Fが貼り合わされてなる。
図20に示す素子基板304は、非透明ポリイミドからなる複数の基材30A〜30Eが積層されてなる第1基板30と、その表面30a上に形成された駆動回路層24とを中心に構成されている。
第1基板30内には、制御トランジスタTRcを含む画素回路により構成される駆動回路層24を駆動するためのドライバIC51,52(図17(e)),54(図17(e))と、これらドライバIC51,52,54を制御するための複数の電子部品10(コントローラー63)とが保持されている。
具体的には、基材30Aと基材30Bとの間に電子部品(コントローラ)10とドライバIC51とが配置されており、これら(外部接続端子10a、51aどうし)が基材30B上に設けられた接続配線22を介して接続されている。ドライバIC51は、基材30B上に形成されたゲート接続線66Aを介して第1基板30の表面30a(基材30Eの表面30a)上の走査線66と接続されている。ここで、基材30C上に形成された保持容量接続線69Aは不図示のコンタクトホール、接続線等を介して表面30a上の保持容量線69に接続されている。
制御トランジスタTRcは、内部に電子部品(コントローラ)10、ドライバIC51等が埋め込まれ、表面30aに走査線66、ゲート電極41e、保持容量線69等が設けられた第1基板30上に、ゲート絶縁膜41bを介して、制御トランジスタTRcの他の構成要素を備えた基材30Fを貼り合わせることによって、これら第1基板30(基材30E)と基材30Fとの間に形成されることになる。基材30F上に設けられた画素電極35はコンタクトホールHを介して制御トランジスタTRcのドレイン電極41dに接続されている。
基材30Fも非透明ポリイミドからなり、制御トランジスタTRcの保護層としても機能する。
基材30Fも非透明ポリイミドからなり、制御トランジスタTRcの保護層としても機能する。
本実施例における画素回路には、ゲート絶縁膜41bを介して対向配置される一対の保持容量電極1a,1bを有する保持容量Csが設けられている。保持容量Csを構成する一方の保持容量電極1aは制御トランジスタTRcのドレイン電極41dに接続され、他方の保持容量電極1bは保持容量線69に接続されている。この保持容量Csは制御トランジスタTRcと同層であり、ゲート絶縁膜41bを保持容量として用いている。
本実施例においても、第1基板30内に保持された電子部品10の静電破壊を防止するために、プラズマを用いない工程で薄膜トランジスタを作成することが好ましい。その手法として、上記した印刷やインクジェットによる塗布法と焼成の組み合わせ、または蒸着、ゾルゲル法等が挙げられ、先と同様に、このような手法を用いて作成できる有機TFTや酸化物TFTが好適である。
なお、図19および図20では、基材30Aと基材30Bとの間に電子部品10が保持された構成となっているが、他の基材間や基材内に保持された構成としても良い。電子部品10が各基材の厚さより厚いときは複数層の基材にまたがって保持される。また、膜厚方向において複数の電子部品が基材を挟んで重なるように、配置しても良い。
また、図19および図20では、表示部5の周囲に電子部品が配置されているが、表示部5内に配置しても良い。また、表示部5および表示部5の周囲(非表示エリア)のいずれにも配置させるようにしても良い。これにより、これら素子基板302,304を用いて構成される電気光学装置の額縁を小さくすることができる。
また、電子部品10の外部との接続端子(図示せず)を第1基板の駆動回路層24の裏面に設けても良い。そこでは第1基板30の裏面に外部接続電極を設け、電気光学装置と外部との信号の入出力や電力の供給等を行う。電子部品10としては、上記に限らず電池、メモリ、通信機能、抵抗、コンデンサ等の部品等を用いても良い。
また、図19および図20では、表示部5の周囲に電子部品が配置されているが、表示部5内に配置しても良い。また、表示部5および表示部5の周囲(非表示エリア)のいずれにも配置させるようにしても良い。これにより、これら素子基板302,304を用いて構成される電気光学装置の額縁を小さくすることができる。
また、電子部品10の外部との接続端子(図示せず)を第1基板の駆動回路層24の裏面に設けても良い。そこでは第1基板30の裏面に外部接続電極を設け、電気光学装置と外部との信号の入出力や電力の供給等を行う。電子部品10としては、上記に限らず電池、メモリ、通信機能、抵抗、コンデンサ等の部品等を用いても良い。
次に、上述した各構成の素子基板を用いて構成される電気光学装置について述べる。
図21は、電気泳動表示装置の概略構成を示す断面図である。
図21に示す素子基板302は、図19に示した素子基板と同様である。
電気泳動表示装置(電気装置)120は、上述した素子基板302と、対向基板310との間に電気光学素子32としての電気泳動層が挟持されている。対向基板310は、基板31と、その一面(電気光学素子32側の面)全体に形成された対向電極37と、を有して構成されている。電気泳動層(電気光学素子32)は、複数のマイクロカプセル20を配列してなる。そして、マイクロカプセル20内に保持され、互いに異なる極性に帯電した白粒子と黒粒子とが、画素電極35と対向電極37との間に印加される電圧に基づいて移動することにより表示が行われる。
なお、電気泳動層(電気光学素子32)の構成としては、マイクロカプセル20を用いるものではなく、隔壁のような他の仕切りを用いる方法でも良いし、仕切りのない構成であっても良い。
図21は、電気泳動表示装置の概略構成を示す断面図である。
図21に示す素子基板302は、図19に示した素子基板と同様である。
電気泳動表示装置(電気装置)120は、上述した素子基板302と、対向基板310との間に電気光学素子32としての電気泳動層が挟持されている。対向基板310は、基板31と、その一面(電気光学素子32側の面)全体に形成された対向電極37と、を有して構成されている。電気泳動層(電気光学素子32)は、複数のマイクロカプセル20を配列してなる。そして、マイクロカプセル20内に保持され、互いに異なる極性に帯電した白粒子と黒粒子とが、画素電極35と対向電極37との間に印加される電圧に基づいて移動することにより表示が行われる。
なお、電気泳動層(電気光学素子32)の構成としては、マイクロカプセル20を用いるものではなく、隔壁のような他の仕切りを用いる方法でも良いし、仕切りのない構成であっても良い。
また、白粒子を用いずに黒粒子のみを用いた電気泳動材料の利用も可能である。この場合は、白表示を実現するために、図2に示した反射電極45を用いる構成とする。反射電極45により外光を反射させて白表示を行う。
図22は、液晶装置の概略構成を示す断面図である。
図22に示す素子基板302は、図19に示した素子基板と同様である。
液晶装置(電気装置)121は、上述した素子基板302と、対向電極37を有した対向基板310との間に電気光学素子32としての液晶層を挟持してなるものである。
液晶材料としては、ゲストホスト液晶、PDLC(高分子分散型液晶)、PNLC(高分子ネットワーク型液晶)のようにセルギャップdの影響の少ないものを適用した。一般に、液晶はセルギャップdと屈折率の異方性Δnとの積Δn・dにより光学設計を行っている。フレキシブル基板を採用した場合には、液晶表示装置を湾曲させた際にセルギャップが変化する。そのため、液晶表示装置を筒状に丸めたりすると表示の色やコントラストがシフトすることがある。このため、上記した液晶材料を用いることが望ましいが、それ以外の液晶材料であっても構わない。
図22に示す素子基板302は、図19に示した素子基板と同様である。
液晶装置(電気装置)121は、上述した素子基板302と、対向電極37を有した対向基板310との間に電気光学素子32としての液晶層を挟持してなるものである。
液晶材料としては、ゲストホスト液晶、PDLC(高分子分散型液晶)、PNLC(高分子ネットワーク型液晶)のようにセルギャップdの影響の少ないものを適用した。一般に、液晶はセルギャップdと屈折率の異方性Δnとの積Δn・dにより光学設計を行っている。フレキシブル基板を採用した場合には、液晶表示装置を湾曲させた際にセルギャップが変化する。そのため、液晶表示装置を筒状に丸めたりすると表示の色やコントラストがシフトすることがある。このため、上記した液晶材料を用いることが望ましいが、それ以外の液晶材料であっても構わない。
ここで、液晶材料を用いる場合、それ自体がメモリー性を有していないため、SRAMのような揮発性メモリーを各画素に設けることが望ましい。
また、液晶装置の場合は偏光板が必要になる。これに対して上記した電気泳動表示装置の場合は偏光板が不要なため明るい表示が可能である。
また、液晶装置の場合は偏光板が必要になる。これに対して上記した電気泳動表示装置の場合は偏光板が不要なため明るい表示が可能である。
なお、液晶材料の代わりに、エレクトロルミネッセンス、エレクトロクロミック、エレクトロウェッティング等を用いても構わない。
このように、液晶装置や電気泳動表示装置を含む電気光学装置では、素子基板300の材料としてフレキシブル性を有するポリイミド材料を用いている。フレキシブル性を有する材料は一般的に有機材料であり、熱膨張係数がリジットな無機材料よりも約1桁大きく、熱伝導係数が1桁小さい。このため、素子基板300が発熱すると熱が溜まりやすく基板が伸びる。このため電気光学装置に反りが発生する。さらに、この状態で電気光学装置を湾曲させた状態で使用すると、電子部品10と接続配線22との接続不良や配線の断線等が生じるおそれがある。従来、エレクトロルミネッセンスを用いた電気光学装置に熱拡散器を具備した無機基板を用いて、素子基板に熱が溜まらないようにしたものがあるが構造が煩雑であった。
このように、フレキシブル性あるいは有機材料を主体とした材料からなる素子基板300(第1基板30)を備える電気光学装置を湾曲させた状態で使用する場合には、電気光学材料(電気光学素子)として発熱が少なくなる材料を用いることが望ましい。発熱が少なくなる材料とは、表示を行っている際に電流や電圧をなるべく流さない材料である。最も好適なのはメモリー性を有する電気光学材料であって、一度電圧を印加した後は電圧を印加しない状態であっても表示を保持できるものである。具体的には、電気泳動材料やエレクトロクロミック材料である。その次に好適なのは、電流ではなく電圧で駆動する材料を用いるものであり、液晶やエレクトロウェッティングである。最も好ましくないものは、電流で駆動するエレクトロルミネッセンスである。
なお、素子基板302の第1基板30や第2基板31、第1基板34、第2基板39として用いる材料としては、フレキシブル性を有するポリエステル、PETや他の有機材料、無機材料が挙げられる。また、フレキシブル性を有しないものであれば、BT樹脂、アリル化フェニレン樹脂、液晶ポリマー、PEEK、エポキシ樹脂、紙フェノール、紙エポキシ、ガラスコンポジット、ガラスエポキシ、薄ガラス、テフロン(登録商標)、セラミックス、それらのコンポジット材料や他の有機、無機材料を用いても良い。ゴムなどのように伸縮性を有する基板を用いても良い。
また、画素電極35、対向電極37、ソース電極41c、ドレイン電極41d、ゲート電極41e、保持容量Csの保持容量電極1a,1b、各種配線(走査線66、データ線68、保持容量線69等)に用いる材料としては、Cu、Au以外の金属ペースト、金属、有機導電性材料、無機導電性材料、透明電極(ITO)、カーボンナノチューブ等の導電材料等を用いてもよい。
また、第1基板30や第2基板31、第1基板34、第2基板39を構成する基材の数や厚みも上記に限らない。また、第1基板30が多層基板ではなく単層基板から構成されていても良く、第1基板30内に電子部品とTFTの配線や電極を埋め込むことができれば多層基板に限らない。
また、画素回路の構成としては、前段の走査線66によって保持容量Csに容量が保持される前段ゲート容量方式としても構わない。
また、画素回路の構成としては、前段の走査線66によって保持容量Csに容量が保持される前段ゲート容量方式としても構わない。
ここで、液晶材料、電気泳動材料、エレクトロルミネッセンス材料、およびエレクトロクロミック材料等は、湿度により特性が変化することが知られている。例えば、湿度が材料中に多く含まれてしまうと、リーク電流が増加して消費電力が増えてしまう。これを防止するために耐湿構造にすることが重要となる。
以下に、耐湿構造とした素子基板の構成について述べる。
以下に、耐湿構造とした素子基板の構成について述べる。
図23(a)〜(b)に制御トランジスタに対する耐湿性が付与された素子基板の概略構成を示す。
図23(a)に示すように、第1基板30を構成する複数の基材の少なくともいずれか1つを耐湿性基板78に代えても良い。耐湿性基板78としてはガラス基板が挙げられ、ここでは厚さ20μmまで薄厚化したガラス基板が用いられる。第1基板30の最下層に設けられる基材30Aを耐湿性基板78にしてもよいし、それ以外の基材を耐湿性基板78に代えても良い。また、いずれかの基材どうしの間に介在させても良い。また、第1基板30の裏面30b側に耐湿性基板78を別途設ける構成としてもよい。
図23(a)に示すように、第1基板30を構成する複数の基材の少なくともいずれか1つを耐湿性基板78に代えても良い。耐湿性基板78としてはガラス基板が挙げられ、ここでは厚さ20μmまで薄厚化したガラス基板が用いられる。第1基板30の最下層に設けられる基材30Aを耐湿性基板78にしてもよいし、それ以外の基材を耐湿性基板78に代えても良い。また、いずれかの基材どうしの間に介在させても良い。また、第1基板30の裏面30b側に耐湿性基板78を別途設ける構成としてもよい。
図23(b)では、基材30Fの表面30e全体を覆うようにして耐湿層79が設けられている。この耐湿層79の表面上に画素電極35が形成されている。耐湿層79は、窒化シリコンからなるもので、シリコンを含む有機物を塗布、焼成することによって形成した。この耐湿層79は、第1基板30の表面30a(図23(c))および裏面30bのいずれかに設けてもよいし、第1基板30を構成する複数の基材どうしの間に配置しても良い。耐湿層79の配置位置は特に限定されることはなく、1層に限らず複数設けてもよい。
また、制御トランジスタTRcの保護層としても機能する基材30Fの材料自体に耐湿性を付与しても良いし、第1基板30を構成する基材の材料自体に耐湿性を付与しても良い。ここで、耐湿層の材料としては窒化シリコンに限らない。
また、制御トランジスタTRcの保護層としても機能する基材30Fの材料自体に耐湿性を付与しても良いし、第1基板30を構成する基材の材料自体に耐湿性を付与しても良い。ここで、耐湿層の材料としては窒化シリコンに限らない。
ところで、上記した各実施形態においては、TFTの構成要素を異なる基材上に分けて形成しておき、これら基材どうしを貼り合わせることによって貼り合わされた基板間にTFTを作成している。ここで、製造歩留まりを低下させる要因がいくつかある。まず1つ目は、基材どうしを貼り合わせる際に、ゲート電極41eと、ソース電極41cおよびドレイン電極41dとの間や、保持容量における一対の保持容量電極1a,1b間において、ショート不良が発生するおそれがあることである(図28(a),(b))。各電極はCuなどの金属からなるため剛性を有しているとともに同一エリアにおいて互いに重なる構成のため、基材どうしを貼り合わせた際に、ゲート電極41eとソース電極41cおよびドレイン電極41dとの間でショートする。
2つ目は、基材どうしの貼り合わせ面が凹凸形状になっているため、貼り合わせた後に貼り合わせ界面に気泡が混入したりして接触不良が生じることである(図28(a),(b))。つまり、基材どうしを圧着させることによって電極間の導通をとっているため、接触不良発生しやすい。
以下に、製造不良を防止する対策方法について述べる。
(ショート不良対策)
図24(a)はオフセット構造のTFTを示す断面図であって、(b)はオフセット構造の保持容量を構成する断面図である。
前述したTFTの構成では、平面視においてゲート電極41eの周縁部に一部重なるようにしてソース電極41cとドレイン電極41dとが配置されていた。
(ショート不良対策)
図24(a)はオフセット構造のTFTを示す断面図であって、(b)はオフセット構造の保持容量を構成する断面図である。
前述したTFTの構成では、平面視においてゲート電極41eの周縁部に一部重なるようにしてソース電極41cとドレイン電極41dとが配置されていた。
図24(a)に示す薄膜トランジスタTRは、ソース電極41cおよびドレイン電極41dのいずれも平面視においてゲート電極41eと重なっておらず、ソース電極41cおよびドレイン電極41dとゲート電極41eとの間にオーバーラップ部分(平面視で重なる部分)のないオフセット構造とされている。
ソース電極41cおよびドレイン電極41dは、平面視においてゲート電極41eから所定の距離だけ離れた位置(オフセット位置)に配置されている。そして、面方向におけるゲート電極41eとソース電極41cおよびドレイン電極41dとの間のオフセット部分には、導電部114,115が配置されている。導電部(第1導電部)114は、一端側がソース電極41cに接続されており、他端側が平面視でゲート電極41eと重なるようにして形成されている。導電部(第2導電部)115は、一端側がドレイン電極41dに接続されており、他端側が平面視でゲート電極41eと重なるようにして形成されている。半導体層41aはこれら導電部114,115の対向するそれぞれの端部上に一部乗り上げるようにして形成されている。
ソース電極41cおよびドレイン電極41dは、平面視においてゲート電極41eから所定の距離だけ離れた位置(オフセット位置)に配置されている。そして、面方向におけるゲート電極41eとソース電極41cおよびドレイン電極41dとの間のオフセット部分には、導電部114,115が配置されている。導電部(第1導電部)114は、一端側がソース電極41cに接続されており、他端側が平面視でゲート電極41eと重なるようにして形成されている。導電部(第2導電部)115は、一端側がドレイン電極41dに接続されており、他端側が平面視でゲート電極41eと重なるようにして形成されている。半導体層41aはこれら導電部114,115の対向するそれぞれの端部上に一部乗り上げるようにして形成されている。
また、前述した保持容量の構成では、一対の保持容量電極1a,1bが平面視において対向配置されていた。
図24(b)に示す保持容量Csは、保持容量電極1a,1bどうしが平面視で重なっておらず、これら保持容量電極1a,1bどうしの間にオーバーラップ部分のない構成とされている。そして、保持容量電極1a,1b間の面方向におけるオフセット部分には導電部116が配置されている。この導電部116は、保持容量電極1bを覆うようにしてゲート絶縁膜41b上に形成されており、その一端側がオフセット配置された保持容量電極1a(ドレイン電極41d)に接続されている。
図24(b)に示す保持容量Csは、保持容量電極1a,1bどうしが平面視で重なっておらず、これら保持容量電極1a,1bどうしの間にオーバーラップ部分のない構成とされている。そして、保持容量電極1a,1b間の面方向におけるオフセット部分には導電部116が配置されている。この導電部116は、保持容量電極1bを覆うようにしてゲート絶縁膜41b上に形成されており、その一端側がオフセット配置された保持容量電極1a(ドレイン電極41d)に接続されている。
ここで、ゲート電極41e、ドレイン電極41d、およびソース電極41cは、Cuなどの硬質な金属材料によって形成されるため、ゲート電極41eと、ドレイン電極41dおよびソース電極41cとのオーバーラップ領域を基板どうしの貼り合わせによって形成使用とする場合、基板どうしの圧着によってこれら硬質な電極間でショートが発生することがある。
本実施形態で用いている導電部114〜116は、有機材料のような柔らかい材料で構成されている。このため、基板どうしの貼り合わせ時の圧着によって上記した各電極どうしを良好に接触させることが可能となり、電極間ショートの発生を防止することができる。導電部114〜116の材料としては、有機導電ポリマーやカーボンナノチューブ、その他の有機材料や、有機・無機材料の混合材料等の非金属材料を用いることができる。
本実施形態で用いている導電部114〜116は、有機材料のような柔らかい材料で構成されている。このため、基板どうしの貼り合わせ時の圧着によって上記した各電極どうしを良好に接触させることが可能となり、電極間ショートの発生を防止することができる。導電部114〜116の材料としては、有機導電ポリマーやカーボンナノチューブ、その他の有機材料や、有機・無機材料の混合材料等の非金属材料を用いることができる。
図24(a)に示す構成以外の薄膜トランジスタの構成にも適用可能である。また、導電部114〜116を配置する位置は上記した位置に限らない。半導体層41aと、ソース電極41cおよびドレイン電極41dを接続できれば良く、また、保持容量Csを構成する一方の保持容量電極1aに接続できれば、どの位置でも構わない。
(接触不良対策)
電極どうしの接触不良は、貼り合わせる基材どうしの貼り合わせ面に凹凸があることで、各基材上にそれぞれ分けて形成された各電極(配線)どうしを十分に接触させることができないことが原因である。特に、薄膜トランジスタを構成する各電極41c,41d,41eは特定のエリアに形成され、且つ、膜厚も厚めに形成されるため、接触不良が生じやすい。
電極どうしの接触不良は、貼り合わせる基材どうしの貼り合わせ面に凹凸があることで、各基材上にそれぞれ分けて形成された各電極(配線)どうしを十分に接触させることができないことが原因である。特に、薄膜トランジスタを構成する各電極41c,41d,41eは特定のエリアに形成され、且つ、膜厚も厚めに形成されるため、接触不良が生じやすい。
図25(a)は対策前の構成を示す図であり、図25(b)は対策後の構成を示す図である。
そこで、図25(a)に示すように、各電極41c,41d,41eやこれらに接続される配線等の部材を各基材30A〜30E内にそれぞれ埋め込むように構成する。このとき、各電極41c,41d,41eや各配線の表面は露出させておき、基材の表面と同一面上かそれよりも若干突出させた状態にしておく。これにより、基材どうしを貼り合わせた際に電極どうしの接触不良を低減させることができる。
なお、金属膜の埋め込みは、画素電極35や反射電極45等にも適用可能である。
そこで、図25(a)に示すように、各電極41c,41d,41eやこれらに接続される配線等の部材を各基材30A〜30E内にそれぞれ埋め込むように構成する。このとき、各電極41c,41d,41eや各配線の表面は露出させておき、基材の表面と同一面上かそれよりも若干突出させた状態にしておく。これにより、基材どうしを貼り合わせた際に電極どうしの接触不良を低減させることができる。
なお、金属膜の埋め込みは、画素電極35や反射電極45等にも適用可能である。
次に、上記した各実施形態の素子基板を備えた電気装置を他の装置へ応用した例を示す。
図26及び図27は、ロボットの人工皮膚として感圧センサーを用いた例であって、図26はロボットの指先に感圧センサーが設けられた例を示す図、図27は感圧センサーの構成を示す一部の断面図である。
図26及び図27に示すように、ロボットの指先74に設けられた感圧センサー70(電気装置)は複数の検出素子(電気光学装置の画素に対応)71を備えて構成されている。検出素子71は、上記各実施形態のいずれかの素子基板を用いて構成することが可能である。
検出素子71は、第1基板30および当該第1基板30上に設けられた駆動回路層24を有してなる素子基板(半導体装置)92と、第2基板31上に対向電極37を有する対向基板310と、これら素子基板92および対向基板310間に配置される圧電素子77と、を備える。
図26及び図27は、ロボットの人工皮膚として感圧センサーを用いた例であって、図26はロボットの指先に感圧センサーが設けられた例を示す図、図27は感圧センサーの構成を示す一部の断面図である。
図26及び図27に示すように、ロボットの指先74に設けられた感圧センサー70(電気装置)は複数の検出素子(電気光学装置の画素に対応)71を備えて構成されている。検出素子71は、上記各実施形態のいずれかの素子基板を用いて構成することが可能である。
検出素子71は、第1基板30および当該第1基板30上に設けられた駆動回路層24を有してなる素子基板(半導体装置)92と、第2基板31上に対向電極37を有する対向基板310と、これら素子基板92および対向基板310間に配置される圧電素子77と、を備える。
検出エリア96内の第1基板30上には、検出電極97及び制御トランジスタTRcを具備する検出回路98と、この検出回路98に接続される駆動回路99が配置されている。また、検出エリア96内における第1基板30の内部には、検出回路98および駆動回路99を構成するための配線等が埋め込まれている。また、検出エリア96と非検出エリア95との境界部分の第1基板30の内部には、上記配線等を介して検出回路98および駆動回路99に接続される駆動IC76が埋め込まれている。
一方、対向基板310は、第2基板31と、第2基板31の内面(圧電素子77と対向する面)に設けられたカーボンナノチューブからなる対向電極37とを備えて構成されている。ここで、第2基板31は厚さ0.2mmのPETからなる。
一方、対向基板310は、第2基板31と、第2基板31の内面(圧電素子77と対向する面)に設けられたカーボンナノチューブからなる対向電極37とを備えて構成されている。ここで、第2基板31は厚さ0.2mmのPETからなる。
そして、これら素子基板92と対向基板310との間に、厚さ1μmのトリフルオロエチレンとフッ化ビニリデンの共重合体からなる圧電素子77が挟持されている。トリフルオロエチレンとフッ化ビニリデンの共重合体は有機材料であり、素子基板92と同様に湾曲させることが可能である。また、素子基板92および対向基板310の周縁部どうしの間には、圧電素子77を取り囲むようにして区画形成されたシール材65が配置されている。
このような検出素子71を多数備えてなる感圧センサー70は、各検出素子71に対して圧力がかかったときに対向電極37と画素電極35との間に電圧が誘起され、この電圧変化を検出することによって、ロボットの指先74が物体に触れたか否かが判断される。
ここで、素子基板92としては、上記した各実施形態のうちいずれかを用いることが可能である。
なお、圧電材料としては、上記に限らない他の有機材料、無機材料を用いることができる。圧電材料の代わりに焦電材料を用いれば二次元温度センサーを構成することができ、光電変換材料を用いれば二次元光センサーやテラヘルツ波センサー、X線センサーを構成することができる。また、電流値の変化を検出する構成としても良い。また、これ以外の電気機器への応用も可能である。
第1基板30と第2基板31にゴムのように伸縮性の有る材料を用いると電気装置に伸縮性を持たせる事ができる。これは手のひらのような複雑な面に隙間無く電気装置を配置できる。
なお、圧電材料としては、上記に限らない他の有機材料、無機材料を用いることができる。圧電材料の代わりに焦電材料を用いれば二次元温度センサーを構成することができ、光電変換材料を用いれば二次元光センサーやテラヘルツ波センサー、X線センサーを構成することができる。また、電流値の変化を検出する構成としても良い。また、これ以外の電気機器への応用も可能である。
第1基板30と第2基板31にゴムのように伸縮性の有る材料を用いると電気装置に伸縮性を持たせる事ができる。これは手のひらのような複雑な面に隙間無く電気装置を配置できる。
以上、添付図面を参照しながら本発明に係る好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
上記した各実施形態では、駆動回路層以外の素子を第1基板30内に埋め込むことにより、素子基板の4辺、つまり電気装置の4辺全てをフレキシブルにすることができる。これにより、紙のように薄くて軽い柔軟性に富んだ電気装置であって、装置全体の薄厚化、狭額縁化などによる小型化や軽量化、さらには高堅牢性(高信頼性)を実現することができる。これにより、電気装置の汎用性が広がる。
以上の実施例においてカプセル型の電気泳動材料を用いたがこれに限らない。隔壁型のような仕切りが存在するものでも良いし、仕切りが存在しないものでも良い。また、異なる極性に帯電した白黒の2粒子以外の粒子構成でも構わない。
また、適用できる電気光学材料は電気泳動材料に限らない。例えば液晶、EL、エレクトロウェッティング、MEMS等を用いることもできる。
また、電子部品を表示エリアの外側に設置しても良いし、表示エリアの下方に埋め込むことによって、額縁が極力小さくなるようにした構成としても良い。
また、適用できる電気光学材料は電気泳動材料に限らない。例えば液晶、EL、エレクトロウェッティング、MEMS等を用いることもできる。
また、電子部品を表示エリアの外側に設置しても良いし、表示エリアの下方に埋め込むことによって、額縁が極力小さくなるようにした構成としても良い。
5…表示部、30,34…第1基板、30a,30e,34a,39a,46a,111a…表面、31,39…第2基板、32…電気光学素子(機能素子)、34a…表面(一面)、35…画素電極、38…保護層、39b…裏面(一面)、40,TFT…画素、41a…半導体層、41b…ゲート絶縁膜、41c…ソース電極、41d…ドレイン電極、41e…ゲート電極、71…検出素子(電気装置)、92,300,301,302,303,304…素子基板、92,300,301,302,303,304…素子基板(半導体装置)、TR,TRc…薄膜トランジスタ、100,102,103,105…半導体装置、112…アライメントマーク、113…読取孔、114,116…導電部、114…導電部(第1導電部)、115…導電部(第2導電部)、120…電気泳動表示装置(電気装置)、121…液晶装置(電気装置)、310…対向基板
Claims (21)
- 一面に、ソース電極およびドレイン電極を有する第1基板と、
一面に、ゲート電極、ゲート絶縁膜および半導体層を有する第2基板と、
前記第1基板および前記第2基板が互いの前記一面側を対向させて貼り合わされることによりこれら前記第1基板と前記第2基板との間に構成される薄膜トランジスタと、を備えている
ことを特徴とする半導体装置。 - 一面に、ソース電極、ドレイン電極および半導体層を有する第1基板と、
一面に、ゲート電極を有する第2基板と、
前記ソース電極および前記ドレイン電極と前記ゲート電極との間に配置されこれらを絶縁させるゲート絶縁膜と、
前記第1基板および前記第2基板が互いの前記一面側を対向させて貼り合わされることによりこれら前記第1基板および前記第2基板との間に構成される薄膜トランジスタと、を備え、
前記ゲート絶縁膜が、前記第1基板あるいは前記第2基板に設けられている
ことを特徴とする半導体装置。 - 一面に、ソース電極と、ドレイン電極と、ゲート電極と、前記ソース電極および前記ドレイン電極と前記ゲート電極との間に配置されるゲート絶縁膜と、を有する第1基板と、
一面に、半導体層を有する第2基板と、
前記第1基板および前記第2基板が互いの前記一面側を対向させて貼り合わされることによりこれら前記第1基板および前記第2基板との間に構成される薄膜トランジスタと、を備えている
ことを特徴とする半導体装置。 - 前記半導体層が、有機半導体あるいは酸化物半導体からなる
ことを特徴とする請求項1から3のいずれか一項に記載の半導体装置。 - 前記薄膜トランジスタが、前記ソース電極および前記ドレイン電極と前記ゲート電極とが平面視において互いに重なることのないオフセット構造とされており、
前記ソース電極に接続される第1導電部と、前記ドレイン電極に接続される第2導電部との少なくとも一部が前記ゲート電極と平面視において重なっている構成とされ、
前記第1導電部および前記第2導電部が、前記ゲート電極、前記ドレイン電極および前記ソース電極よりも軟質な材料を用いて形成されている
ことを特徴とする請求項1〜4のいずれか一項に記載の半導体装置。 - 前記半導体層と前記第1基板あるいは前記第2基板との界面に保護層が設けられている
ことを特徴とする請求項1〜5のいずれか一項に記載の半導体装置。 - 前記第1基板あるいは前記第2基板の表面に、前記ドレイン電極に接続する画素電極が設けられている
ことを特徴とする請求項1〜6のいずれか一項に記載の半導体装置。 - 少なくとも前記半導体層を覆うようにして反射膜が設けられている
ことを特徴とする請求項1〜7のいずれか一項に記載の半導体装置。 - 前記第1基板および前記第2基板がフレキシブル性又は伸縮性を有している
ことを特徴とする請求項1〜8のいずれか一項に記載の半導体装置。 - 第1基板の一面にソース電極およびドレイン電極を形成する工程と、
第2基板の一面にゲート電極、ゲート絶縁膜および半導体層を形成する工程と、
前記第1基板および前記第2基板の前記一面側どうしを貼り合わせることによりこれら前記第1基板および前記第2基板の間に薄膜トランジスタを形成する工程と、を有する
ことを特徴とする半導体装置の製造方法。 - 第1基板の一面にソース電極およびドレイン電極を形成する工程と、
前記ソース電極および前記ドレイン電極上に半導体層を形成する工程と、
第2基板の一面にゲート電極を形成する工程と、
前記ソース電極、前記ドレイン電極および前記半導体層を有する前記第1基板上にゲート絶縁膜を形成する、あるいは、前記ゲート電極を有する第2基板上にゲート絶縁膜を形成する工程と、
前記第1基板および前記第2基板の前記一面側どうしを貼り合わせることによりこれら前記第1基板および前記第2基板の間に薄膜トランジスタを形成する工程と、を有する
ことを特徴とする半導体装置の製造方法。 - 第1基板の一面にゲート電極を形成する工程と、
前記ゲート電極を覆うようにして前記第1基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にソース電極およびドレイン電極を形成する工程と、
第2基板の一面に半導体層を形成する工程と、
前記第1基板および前記第2基板の前記一面側どうしを貼り合わせることによりこれら前記第1基板および前記第2基板の間に薄膜トランジスタを形成する工程と、を有する
ことを特徴とする半導体装置の製造方法。 - 前記半導体層が、有機半導体あるいは酸化物半導体からなる
ことを特徴とする請求項10から12のいずれか一項に記載の半導体装置の製造方法。 - 前記ソース電極および前記ドレイン電極を形成する工程では、
前記ソース電極および前記ドレイン電極を、平面視において前記ゲート電極と重なることのないオフセット位置にそれぞれ形成し、
前記ソース電極に接続される第1導電部と、前記ドレイン電極に接続される第2導電部とを形成する工程をさらに有し、該工程では、前記第1導電部および前記第2導電部の少なくとも一部が平面視において前記ゲート電極と重なるように形成し、前記第1導電部および前記第2導電部の形成材料として、前記ゲート電極、前記ドレイン電極および前記ソース電極よりも軟質な材料を用いる
ことを特徴とする請求項10〜13のいずれか一項に記載の半導体装置の製造方法。 - 前記半導体層と前記第1基板あるいは前記第2基板との界面に保護層を形成する
ことを特徴とする請求項10〜14のいずれか一項に記載の半導体装置の製造方法。 - 前記第1基板および前記第2基板のいずれか一方に、前記ドレイン電極に接続する画素電極を形成する工程を有する
ことを特徴とする請求項10〜15のいずれか一項に記載の半導体装置の製造方法。 - 前記第1基板および前記第2基板のいずれか一方に、少なくとも前記半導体層を覆う反射膜を形成する工程を有する
ことを特徴とする請求項10〜16のいずれか一項に記載の半導体装置の製造方法。 - 前記第1基板および前記第2基板の前記一面上にそれぞれアライメントマークを形成するとともに、前記第1基板および前記第2基板に対して他の基板上の前記アライメントマークを読み取るための読取孔を形成し、
これら各基板どうしを貼り合わせる際に、一方の基板上の前記アライメントマークを他の基板の前記読取孔を介して読み取ることで、前記第1基板および前記第2基板どうしの貼り合わせ位置を決定する
ことを特徴とする請求項10〜17のいずれか一項に記載の半導体装置の製造方法。 - 前記第1基板の前記一面上にアライメントマークを形成し、
前記第1基板および前記第2基板を貼り合わせる際に、前記第2基板を透過する透過光を用いて前記第1基板上の前記アライメントマークを読み取ることによって前記第1基板および前記第2基板どうしの貼り合わせ位置を決定する
ことを特徴とする請求項10〜17のいずれか一項に記載の半導体装置の製造方法。 - 複数の電極が設けられた素子基板と、
前記素子基板に対向して配置される対向基板と、
前記素子基板と前記対向基板との間に配置される機能素子と、を備え、
前記素子基板が請求項1〜9のいずれか一項に記載の半導体装置からなり、当該素子基板内に埋め込まれた前記薄膜トランジスタが前記電極に接続されている
ことを特徴とする電気装置。 - 前記機能素子が、複数の画素が配列されてなる表示部を有した表示素子であり、
前記薄膜トランジスタが前記表示部を構成する画素を駆動するためのスイッチング素子として機能する
ことを特徴とする請求項20に記載の電気装置。
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---|---|---|---|---|
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-
2010
- 2010-12-01 JP JP2010268712A patent/JP2012119531A/ja active Pending
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