JP2012109385A - 半導体装置の製造方法及び半導体装置 - Google Patents

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Abstract

【課題】同一基板上にゲート絶縁膜が厚いＭＯＳトランジスタと薄いＭＯＳトランジスタとを有する半導体装置の新規な製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板の第１活性領域上に第１ゲート絶縁膜を、第２活性領域上にそれより薄い第２の膜厚の第２ゲート絶縁膜を酸化シリコンを含む材料で形成する工程と、第１及び第２ゲート絶縁膜を覆うポリシリコン膜をパターニングして第１及び第２ゲート絶縁膜上それぞれに第１及び第２ゲート電極を形成する工程と、第１及び第２ゲート電極を覆う絶縁膜を異方性エッチングして第１及び第２ゲート電極の側面にサイドウォール絶縁膜を残す工程と、第１ゲート電極側面上のサイドウォール絶縁膜を除去する工程と、第１ゲート電極の側面上のサイドウォール絶縁膜が除去された半導体基板を酸化雰囲気中で熱処理する工程とを有する。
【選択図】図９

Description

本発明は、半導体装置の製造方法及び半導体装置に関する。
例えばロジック用でゲート電圧が相対的に低いＭＯＳトランジスタと、例えば入出力用でゲート電圧が相対的に高いＭＯＳトランジスタとを、同一基板上に形成する技術が開発されている。ゲート電圧の低いＭＯＳトランジスタは、ゲート絶縁膜が相対的に薄く形成され、ゲート電圧の高いＭＯＳトランジスタは、ゲート絶縁膜が相対的に厚く形成される。
特開平１１−６７９２７号公報
本発明の一目的は、同一基板上にゲート絶縁膜が相対的に厚いＭＯＳトランジスタと相対的に薄いＭＯＳトランジスタとを有する半導体装置の新規な製造方法、及びそのような方法で形成される半導体装置を提供することである。
本発明の一観点によれば、半導体基板に素子分離絶縁膜を形成し、第１活性領域と第２活性領域を画定する工程と、前記第１活性領域上に第１の膜厚の第１ゲート絶縁膜を、前記第２活性領域上に前記第１の膜厚より薄い第２の膜厚の第２ゲート絶縁膜を、酸化シリコンを含む材料で形成する工程と、前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜を覆って、前記半導体基板上に、ポリシリコン膜を形成し、前記ポリシリコン膜をパターニングして、前記第１ゲート絶縁膜上に第１ゲート電極を形成し、前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程と、前記第１ゲート電極及び前記第２ゲート電極を覆って、前記半導体基板上に絶縁膜を形成し、前記絶縁膜を異方性エッチングして、前記第１ゲート電極及び前記第２ゲート電極の側面に第１サイドウォール絶縁膜を残す工程と、前記第１ゲート電極の側面上の前記第１サイドウォール絶縁膜を除去する工程と、前記第１ゲート電極の側面上の前記第１サイドウォール絶縁膜が除去された前記半導体基板を、酸化雰囲気中で熱処理して、前記第１ゲート電極の側面上に熱酸化シリコンの第２サイドウォール絶縁膜を形成する工程とを有する半導体装置の製造方法が提供される。
酸化雰囲気中の熱処理で、第１ゲート電極の側面が熱酸化されることにより、第１ゲート絶縁膜の信頼性を向上できる。
図１は、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。 図２は、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。 図３は、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。 図４は、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。 図５は、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。 図６は、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。 図７は、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。 図８は、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。 図９は、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。 図１０は、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。 図１１は、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。 図１２は、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。 図１３は、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。 図１４は、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。 図１５は、ゲート絶縁膜の絶縁破壊が生じるまでの時間を調べた実験の結果を示すグラフである。
本発明の実施例による半導体装置の製造方法について説明する。図１〜図１４は、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。本実施例では、相対的にゲート絶縁膜が薄く低いゲート電圧（例えば１．０Ｖ）が印加されるＭＯＳトランジスタと、相対的にゲート絶縁膜が厚く高いゲート電圧（例えば１．５Ｖ）が印加されるＭＯＳトランジスタとが、同一基板上に作り分けられる。
相対的に低いゲート電圧が印加されるＭＯＳトランジスタを、低電圧トランジスタと呼び、相対的に高いゲート電圧が印加されるＭＯＳトランジスタを、高電圧トランジスタと呼ぶこととする。低電圧トランジスタは、例えばロジック用であり、高電圧トランジスタは、例えば入出力用である。低電圧トランジスタ及び高電圧トランジスタとして、ｎ型ＭＯＳトランジスタを形成する場合を例として説明を進める。
図１を参照する。シリコン基板１に、例えばシャロートレンチアイソレーション（ＳＴＩ）で素子分離絶縁膜２を形成して、低電圧トランジスタ（Ｌｏｗ Ｖｄｄ Ｔｒ．）の形成される活性領域ＡＬと、高電圧トランジスタ（Ｈｉｇｈ Ｖｄｄ Ｔｒ．）の形成される活性領域ＡＨとを画定する。
シリコン基板１に、例えば、ｐ型不純物としてＢを、加速エネルギ１００ｋｅＶ、ドーズ量１×１０１３ｃｍ−２で注入して、ウェル領域３を形成する。
また、シリコン基板１に、ｐ型不純物を注入して、チャネル領域４を形成する。チャネル領域４形成の不純物注入条件は、活性領域ＡＬと活性領域ＡＨとで異ならせる。活性領域ＡＬには、例えば、Ｂを、加速エネルギ１０ｋｅＶ、ドーズ量１×１０１２ｃｍ−２で注入する。活性領域ＡＨには、例えば、Ｂを、加速エネルギ１０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２で注入する。活性領域ごとの不純物の打ち分けは、レジストマスクを用いて行うことができる。
なお、ｐ型ＭＯＳトランジスタを形成する場合は、例えば以下のような不純物注入条件とする。例えば、ｎ型不純物としてＰを、加速エネルギ３００ｋｅＶ、ドーズ量１×１０１３ｃｍ−２で注入して、ウェル領域３を形成する。チャネル領域４は、活性領域ＡＬでは、例えば、ｎ型不純物としてＡｓを、加速エネルギ１００ｋｅＶ、ドーズ量５×１０１２ｃｍ−２で注入して形成し、活性領域ＡＨでは、例えば、ｎ型不純物としてＡｓを、加速エネルギ１００ｋｅＶ、ドーズ量１×１０１３ｃｍ−２で注入して形成する。
図２を参照する。活性領域ＡＬ及び活性領域ＡＨの上面を熱酸化して、例えば厚さ３ｎｍ（±０．３ｎｍ）の酸化シリコン膜５を形成する。
図３を参照する。活性領域ＡＨを覆い活性領域ＡＬを露出するレジストパターンＲＰ１を形成する。レジストパターンＲＰ１をマスクとして、例えば希フッ酸により、活性領域ＡＬ上の酸化シリコン膜５を除去する。高電圧トランジスタのゲート絶縁膜５として、活性領域ＡＨ上の酸化シリコン膜５が残される。その後、レジストパターンＲＰ１を除去する。
図４を参照する。活性領域ＡＬを熱酸化し、例えば厚さ１．３ｎｍ（±０．１ｎｍ）の酸化シリコン膜を成長させて、低電圧トランジスタのゲート絶縁膜６を形成する。なお、この熱酸化により、高電圧トランジスタのゲート絶縁膜５の厚さもやや厚くなる。このようにして、厚いゲート絶縁膜５と薄いゲート絶縁膜６とを作り分けることができる。
図５を参照する。ゲート絶縁膜５及びゲート絶縁膜６を覆って、シリコン基板１上に、ポリシリコン膜７ａを、例えば、化学気相堆積（ＣＶＤ）により厚さ約１００ｎｍ堆積する。ポリシリコン膜７ａ上に、高電圧トランジスタのゲート電極７Ｈ及び低電圧トランジスタのゲート電極７Ｌの形状のレジストパターンＲＰ２を形成する。
レジストパターンＲＰ２をマスクとし、ポリシリコン膜７ａをエッチングして、高電圧トランジスタのゲート電極７Ｈ及び低電圧トランジスタのゲート電極７Ｌを残す。なお、このエッチングにより、ゲート電極７Ｈの外側のゲート絶縁膜５、及びゲート電極７Ｌの外側のゲート絶縁膜６も除去される。その後、レジストパターンＲＰ２を除去する。
なお、ロジック用の低電圧トランジスタは、高速動作できることが望ましく、低電圧トランジスタのゲート電極７Ｌのゲート長は、高電圧トランジスタのゲート電極７Ｈのゲート長よりも短い。
図６を参照する。活性領域ＡＬを覆い活性領域ＡＨを露出するレジストパターンＲＰ３を形成する。レジストパターンＲＰ３及びゲート電極７Ｈをマスクとし、例えば、ｎ型不純物としてＡｓを、加速エネルギ１０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２で注入して、高電圧トランジスタのエクステンション領域８を形成する。また、例えば、ｐ型不純物としてＢを、加速エネルギ１０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２で、斜め方向から注入して、ポケットを形成するポケット注入を行なう。その後、レジストパターンＲＰ３を除去する。
なお、ｐ型ＭＯＳトランジスタを形成する場合は、例えば以下のような不純物注入条件とする。例えば、ｐ型不純物としてＢを、加速エネルギ２ｋｅＶ、ドーズ量１×１０１５ｃｍ−２で注入して、エクステンション領域８を形成する。また、例えば、ｎ型不純物としてＡｓを、加速エネルギ５０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２で注入して、ポケット注入を行なう。
図７を参照する。ゲート電極７Ｈ及びゲート電極７Ｌを覆って、シリコン基板１上に、窒化シリコン膜９ａを、例えばＣＶＤで厚さ８ｎｍ堆積する。窒化シリコン膜９ａを異方性エッチングして、ゲート電極７Ｈの側面上及びゲート電極７Ｌの側面上に、サイドウォール絶縁膜９を残す。
低電圧トランジスタのゲート電極７Ｌのパターニング時に、ゲート電極７Ｌの外側のゲート絶縁膜６が除去されている。これにより、ゲート電極７Ｌの側面上に形成されたサイドウォール絶縁膜９の下端は、シリコン基板１の上面まで達し、ゲート絶縁膜６の端面は、サイドウォール絶縁膜９に覆われる。
図８を参照する。活性領域ＡＬを覆い活性領域ＡＨを露出するレジストパターンＲＰ４を形成する。レジストパターンＲＰ４をマスクとし、等方性エッチングを、例えば、ダウンフローエッチング、μ波５００Ｗ（プラズマ）、４０Ｐａ、ＣＦ４流量２００ｓｃｃｍ、Ｏ２流量３００ｓｃｃｍの条件で行って、ゲート電極７Ｈの側面上のサイドウォール絶縁膜９を除去する。低電圧トランジスタのゲート電極７Ｌでは、サイドウォール絶縁膜９が残される。その後、レジストパターンＲＰ４を除去する。
図９を参照する。ゲート電極７Ｈ側のサイドウォール絶縁膜９を除去した後、シリコン基板１を、酸化雰囲気中で熱処理する。この熱処理により、ゲート電極７Ｈの側面と上面、活性領域ＡＨの露出した上面、ゲート電極７Ｌの上面、及び、活性領域ＡＬの露出した上面が熱酸化されて、酸化シリコン膜１０が形成される。処理条件は、例えば、酸素雰囲気のドライ酸化、温度６５０℃〜９００℃、時間１分〜５分、気圧は常圧であり、形成される酸化シリコン膜１０の厚さは、例えば２ｎｍである。
図１０を参照する。活性領域ＡＨを覆い活性領域ＡＬを露出するレジストパターンＲＰ５を形成する。レジストパターンＲＰ５、ゲート電極７Ｌ、及びサイドウォール絶縁膜９をマスクとし、例えば、ｎ型不純物としてＡｓを、加速エネルギ２ｋｅＶ、ドーズ量１×１０１５ｃｍ−２で注入して、低電圧トランジスタのエクステンション領域１１を形成する。また、例えば、ｐ型不純物としてＩｎを、加速エネルギ５０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２で注入して、ポケット注入を行なう。その後、レジストパターンＲＰ５を除去する。
なお、ｐ型ＭＯＳトランジスタを形成する場合は、例えば以下のような不純物注入条件とする。例えば、ｐ型不純物としてＢを、加速エネルギ０．３ｋｅＶ、ドーズ量１×１０１５ｃｍ−２で注入して、エクステンション領域１１を形成する。また、例えば、ｎ型不純物としてＳｂを、加速エネルギ５０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２で注入して、ポケット注入を行なう。
図１１を参照する。ゲート電極７Ｈ及びゲート電極７Ｌを覆って、シリコン基板１上に、窒化シリコン膜１２ａを、例えばＣＶＤで厚さ３５ｎｍ堆積する。窒化シリコン膜１２ａを異方性エッチングして、ゲート電極７Ｈの側面上及びゲート電極７Ｌの側面上に、サイドウォール絶縁膜１２を残す。
なお、サイドウォール絶縁膜１２を形成するエッチングに伴い、ゲート電極７Ｈの上面上、活性領域ＡＨの上面上、ゲート電極７Ｌの上面上、及び、活性領域ＡＬの上面上の酸化シリコン膜１０も除去されると考えられる。
高電圧トランジスタでは、ゲート電極７Ｈの側面に熱酸化シリコンのサイドウォール絶縁膜１０が形成され、サイドウォール絶縁膜１０の上にサイドウォール絶縁膜１２が積層されたサイドウォール絶縁膜構造が形成される。
低電圧トランジスタでは、ゲート電極７Ｌの側面に窒化シリコンのサイドウォール絶縁膜９が形成され、サイドウォール絶縁膜９の上にサイドウォール絶縁膜１２が積層されたサイドウォール絶縁膜構造が形成される。
図１２を参照する。ゲート電極７Ｈ、ゲート電極７Ｈの側面のサイドウォール絶縁膜１０とサイドウォール絶縁膜１２、ゲート電極７Ｌ、及び、ゲート電極７Ｌの側面のサイドウォール絶縁膜９とサイドウォール絶縁膜１２をマスクとし、活性領域ＡＨ及び活性領域ＡＬに、例えば、ｎ型不純物としてＰを、加速エネルギ５ｋｅＶ、ドーズ量５×１０１５ｃｍ−２で注入して、高電圧トランジスタのソース／ドレイン領域１３及び低電圧トランジスタのソース／ドレイン領域１３を形成する。
なお、ｐ型ＭＯＳトランジスタを形成する場合は、例えば、ｐ型不純物としてＢを、加速エネルギ１０ｋｅＶ、ドーズ量５×１０１５ｃｍ−２で注入して、ソース／ドレイン領域１３を形成する。
図１３を参照する。活性領域ＡＨ及び活性領域ＡＬの上面上、及び、ゲート電極７Ｈ及びゲート電極７Ｌの上面上に、例えばニッケルシリサイドによるシリサイド層１４を形成する。
図１４を参照する。シリコン基板１上に、例えば、ＣＶＤで酸化シリコンを堆積して、層間絶縁膜１５を形成する。層間絶縁膜１５に、フォトリソグラフィ及びエッチングにより、低電圧トランジスタ及び高電圧トランジスタのソース／ドレイン領域１３を露出するコンタクトホールを形成する。コンタクトホールを埋め込んで、窒化チタン等のバリアメタルを備えたタングステンによるコンタクトプラグ１６を形成する。
その後、さらに上層の配線構造を形成する。上層の配線構造の形成には、公知技術を適宜用いることができる。このようにして、実施例の半導体装置が形成される。
なお、高電圧トランジスタ側のエクステンション領域８を形成する不純物注入を、サイドウォール絶縁膜９の形成前に行なう例を説明したが、この不純物注入は、サイドウォール絶縁膜９の形成前後のどちらで行なうこともでき、また、ゲート電極７Ｈの側面にサイドウォール絶縁膜１０が形成される酸化処理前後のどちらで行なうこともできる。なお、サイドウォール絶縁膜９やサイドウォール絶縁膜１０が形成されている状態でこの不純物注入を行なう場合に、注入条件を実施例のものから微調整することができる。
なお、低電圧トランジスタ側のエクステンション領域１１を形成する不純物注入は、サイドウォール絶縁膜９の形成後に行なわれる。
以上説明した実施例において、低電圧トランジスタでは、ゲート電極７Ｌに、窒化シリコンのサイドウォール絶縁膜９が形成されている。窒化シリコンのサイドウォール絶縁膜９を用いることは、低電圧トランジスタの電流特性を高める観点から好ましい。
一方、高電圧トランジスタ側では、図８を参照して説明したように、低電圧トランジスタ側と同時形成されたサイドウォール絶縁膜９を除去している。
高電圧トランジスタ側でも、低電圧トランジスタ側と同時形成されたサイドウォール絶縁膜９をそのまま用いる製造工程を、比較例とする。本願発明者らは、比較例の製造工程で形成される高電圧トランジスタでは、ゲート絶縁膜の絶縁性が不良となる偶発不良が生じやすいことに気づいた。
実施例の製造工程では、高電圧トランジスタ側のサイドウォール絶縁膜９を除去した後、酸化雰囲気中での熱処理を行っている。このような処理により、高電圧トランジスタのゲート絶縁膜５の偶発不良を抑制することができる。この理由は、ゲート電極７Ｈの側面が熱酸化されることにより、高電圧トランジスタのゲート絶縁膜５の端部で酸化シリコン膜が厚くなって、いわゆるバーズビークが形成されることにより、絶縁破壊が生じにくくなるため、と考えられる。
一方、低電圧トランジスタでは、サイドウォール絶縁膜９がゲート電極７Ｌの側面を覆って、ゲート絶縁膜６の端部近傍の酸化を抑制している。これにより、ゲート電極７Ｈの側面の熱酸化処理に起因する低電圧トランジスタへの影響が低減されている。
なお、サイドウォール絶縁膜９の下端がシリコン基板１の上面まで達して、ゲート絶縁膜６の端面がサイドウォール絶縁膜９に覆われる構造は、ゲート絶縁膜６の端部近傍の熱酸化を抑制する観点から好ましい。
なお、低電圧トランジスタのゲート絶縁膜６の端部近傍の酸化抑制という観点からは、低電圧トランジスタのサイドウォール絶縁膜９の材料は、窒化シリコン（ＳｉＮ）に限定されず、他の絶縁性酸化防止材料も用いることができるであろう。低電圧トランジスタのサイドウォール絶縁膜９に利用可能な絶縁性酸化防止材料として、ＳｉＮの他に、例えば、ＳｉＯ、ＳｉＯＣ、ＳｉＣＮ、ＳｉＯＣＮ、ＳｉＯＮ等を用いることができよう。
図１５は、ゲート絶縁膜の絶縁破壊が生じるまでの時間を調べた実験の結果を示すグラフである。横軸は任意単位の時間を示し、縦軸は累積確率を示す。四角で示したプロットは、ゲート電極側面に酸化処理を施したサンプルについてのプロットであり、丸で示したプロットは、ゲート電極側面に酸化処理を施さなかったサンプルについてのプロットである。
グラフの囲み内に示すように、酸化処理を施さなかったサンプルに対し、酸化処理を施したサンプルでは、不良が発生するまでの時間が遅くなっている。このように、ゲート電極側面に酸化処理を施すことにより、ゲート絶縁膜の偶発不良を抑制することができ、信頼性向上が図られる。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
以上説明した実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
半導体基板に素子分離絶縁膜を形成し、第１活性領域と第２活性領域を画定する工程と、
前記第１活性領域上に第１の膜厚の第１ゲート絶縁膜を、前記第２活性領域上に前記第１の膜厚より薄い第２の膜厚の第２ゲート絶縁膜を、酸化シリコンを含む材料で形成する工程と、
前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜を覆って、前記半導体基板上に、ポリシリコン膜を形成し、前記ポリシリコン膜をパターニングして、前記第１ゲート絶縁膜上に第１ゲート電極を形成し、前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程と、
前記第１ゲート電極及び前記第２ゲート電極を覆って、前記半導体基板上に絶縁膜を形成し、前記絶縁膜を異方性エッチングして、前記第１ゲート電極及び前記第２ゲート電極の側面に第１サイドウォール絶縁膜を残す工程と、
前記第１ゲート電極の側面上の前記第１サイドウォール絶縁膜を除去する工程と、
前記第１ゲート電極の側面上の前記第１サイドウォール絶縁膜が除去された前記半導体基板を、酸化雰囲気中で熱処理して、前記第１ゲート電極の側面上に熱酸化シリコンの第２サイドウォール絶縁膜を形成する工程と
を有する半導体装置の製造方法。
（付記２）
前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程は、前記ポリシリコン膜のパターニングに伴って、前記第２ゲート電極の外側の前記第２ゲート絶縁膜も除去し、
前記第２ゲート電極の側面に前記第１サイドウォール絶縁膜を形成する工程は、前記第２ゲート絶縁膜の端面を覆うように、前記第２ゲート電極の側面に前記第１サイドウォール絶縁膜を形成する付記１に記載の半導体装置の製造方法。
（付記３）
前記絶縁膜は、窒化シリコンで形成される付記１または２に記載の半導体装置の製造方法。
（付記４）
前記半導体基板はシリコン基板であり、前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜を形成する工程は、前記第１活性領域及び前記第２活性領域を熱酸化して酸化シリコン膜を形成し、前記酸化シリコン膜を、前記第２活性領域では除去し前記第１活性領域では残して前記第１ゲート絶縁膜を形成し、さらに、前記第２活性領域を熱酸化して前記第２ゲート絶縁膜を形成する付記１〜３のいずれか１つに記載の半導体装置の製造方法。
（付記５）
さらに、
第１活性領域と第２活性領域に第１導電型の不純物を注入して、ウェル領域を形成する工程と、
前記第１ゲート電極をマスクとして、前記第１活性領域に、前記第１導電型と反対の第２導電型の不純物を注入する工程と、
前記第２ゲート電極及び前記第２ゲート電極の側面に形成された前記第１サイドウォール絶縁膜をマスクとして、前記第２活性領域に、前記第２導電型の不純物を注入する工程と
を有する付記１〜４のいずれか１つに記載の半導体装置の製造方法。
（付記６）
さらに、
前記熱処理の後、前記第１ゲート電極及び前記第２ゲート電極を覆って、前記半導体基板上に絶縁膜を形成し、この絶縁膜を異方性エッチングして、前記第１ゲート電極の側面の前記第２サイドウォール絶縁膜上、及び、前記第２ゲート電極の側面の前記第１サイドウォール絶縁膜上に、第３サイドウォール絶縁膜を残す工程と、
前記第１ゲート電極、前記第１ゲート電極の側面に形成された前記第２サイドウォール絶縁膜と前記第３サイドウォール絶縁膜、前記第２ゲート電極、及び、前記第２ゲート電極の側面に形成された前記第１サイドウォール絶縁膜と前記第３サイドウォール絶縁膜をマスクとして、前記第１活性領域及び前記第２活性領域に、前記第２導電型の不純物を注入する工程と
を有する付記１〜５のいずれか１つに記載の半導体装置の製造方法。
（付記７）
半導体基板と、
前記半導体基板に第１活性領域と第２活性領域を画定する素子分離絶縁膜と、
前記第１活性領域上に形成され、第１の膜厚を有し、酸化シリコンを含む材料で形成された第１ゲート絶縁膜と、
前記第２活性領域上に形成され、前記第１の膜厚より薄い第２の膜厚を有し、酸化シリコンを含む材料で形成された第２ゲート絶縁膜と、
前記第１ゲート絶縁膜上に、ポリシリコンで形成された第１ゲート電極と、
前記第２ゲート絶縁膜上に、ポリシリコンで形成された第２ゲート電極と、
前記第１ゲート電極の側面上に、前記第１ゲート電極の側面の酸化による酸化シリコンで形成された第１サイドウォール絶縁膜と、
前記第２ゲート電極の側面上に形成された第２サイドウォール絶縁膜と
を有する半導体装置。
（付記８）
前記第２サイドウォール絶縁膜は、前記第２ゲート絶縁膜の端面を覆う付記７に記載の半導体装置。
（付記９）
前記第２サイドウォール絶縁膜は、窒化シリコンで形成されている付記７または８に記載の半導体装置。
１ シリコン基板
２ 素子分離絶縁膜
ＡＨ、ＡＬ 活性領域
３ ウェル領域
４ チャネル領域
５ （厚い）ゲート絶縁膜
６ （薄い）ゲート絶縁膜
７ａ ポリシリコン膜
７Ｈ、７Ｌ ゲート電極
８、１１ エクステンション領域
９、１０、１２ サイドウォール絶縁膜
１３ ソース／ドレイン領域
１４ シリサイド層
１５ 層間絶縁膜
１６ コンタクトプラグ
ＲＰ１〜ＲＰ５ レジストパターン

Claims (6)

  1. 半導体基板に素子分離絶縁膜を形成し、第１活性領域と第２活性領域を画定する工程と、
    前記第１活性領域上に第１の膜厚の第１ゲート絶縁膜を、前記第２活性領域上に前記第１の膜厚より薄い第２の膜厚の第２ゲート絶縁膜を、酸化シリコンを含む材料で形成する工程と、
    前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜を覆って、前記半導体基板上に、ポリシリコン膜を形成し、前記ポリシリコン膜をパターニングして、前記第１ゲート絶縁膜上に第１ゲート電極を形成し、前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程と、
    前記第１ゲート電極及び前記第２ゲート電極を覆って、前記半導体基板上に絶縁膜を形成し、前記絶縁膜を異方性エッチングして、前記第１ゲート電極及び前記第２ゲート電極の側面に第１サイドウォール絶縁膜を残す工程と、
    前記第１ゲート電極の側面上の前記第１サイドウォール絶縁膜を除去する工程と、
    前記第１ゲート電極の側面上の前記第１サイドウォール絶縁膜が除去された前記半導体基板を、酸化雰囲気中で熱処理して、前記第１ゲート電極の側面上に熱酸化シリコンの第２サイドウォール絶縁膜を形成する工程と
    を有する半導体装置の製造方法。
  2. 前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程は、前記ポリシリコン膜のパターニングに伴って、前記第２ゲート電極の外側の前記第２ゲート絶縁膜も除去し、
    前記第２ゲート電極の側面に前記第１サイドウォール絶縁膜を形成する工程は、前記第２ゲート絶縁膜の端面を覆うように、前記第２ゲート電極の側面に前記第１サイドウォール絶縁膜を形成する請求項１に記載の半導体装置の製造方法。
  3. 前記絶縁膜は、窒化シリコンで形成される請求項１または２に記載の半導体装置の製造方法。
  4. 半導体基板と、
    前記半導体基板に第１活性領域と第２活性領域を画定する素子分離絶縁膜と、
    前記第１活性領域上に形成され、第１の膜厚を有し、酸化シリコンを含む材料で形成された第１ゲート絶縁膜と、
    前記第２活性領域上に形成され、前記第１の膜厚より薄い第２の膜厚を有し、酸化シリコンを含む材料で形成された第２ゲート絶縁膜と、
    前記第１ゲート絶縁膜上に、ポリシリコンで形成された第１ゲート電極と、
    前記第２ゲート絶縁膜上に、ポリシリコンで形成された第２ゲート電極と、
    前記第１ゲート電極の側面上に、前記第１ゲート電極の側面の酸化による酸化シリコンで形成された第１サイドウォール絶縁膜と、
    前記第２ゲート電極の側面上に形成された第２サイドウォール絶縁膜と
    を有する半導体装置。
  5. 前記第２サイドウォール絶縁膜は、前記第２ゲート絶縁膜の端面を覆う請求項４に記載の半導体装置。
  6. 前記第２サイドウォール絶縁膜は、窒化シリコンで形成されている請求項４または５に記載の半導体装置。
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