JP2012104746A - Silicon carbide semiconductor device and method of manufacturing the same - Google Patents

Silicon carbide semiconductor device and method of manufacturing the same Download PDF

Info

Publication number
JP2012104746A
JP2012104746A JP2010253891A JP2010253891A JP2012104746A JP 2012104746 A JP2012104746 A JP 2012104746A JP 2010253891 A JP2010253891 A JP 2010253891A JP 2010253891 A JP2010253891 A JP 2010253891A JP 2012104746 A JP2012104746 A JP 2012104746A
Authority
JP
Japan
Prior art keywords
layer
silicon carbide
contact layer
semiconductor device
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010253891A
Other languages
Japanese (ja)
Inventor
Tomokatsu Watanabe
友勝 渡辺
Narihisa Miura
成久 三浦
Akiyuki Furuhashi
壮之 古橋
Shiro Hino
史郎 日野
Keiko Sakai
景子 酒井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2010253891A priority Critical patent/JP2012104746A/en
Publication of JP2012104746A publication Critical patent/JP2012104746A/en
Pending legal-status Critical Current

Links

Images

Abstract

PROBLEM TO BE SOLVED: To provide a silicon carbide semiconductor device with high productivity.SOLUTION: A silicon carbide semiconductor device comprises: p-type base layers 3 formed in surface portions in a drift layer 2 that is formed on a silicon carbide substrate 1 and is composed of silicon carbide; p-type contact layers 4 formed at predetermined depth positions in the base layers 3; n-type source layers 5 that are formed in surface portions in the base layers 3, are located in the same regions as the contact layers 4, and whose bottom surfaces contact the top surfaces of the contact layers; and source electrodes 9 that are formed in openings reaching to the contact layers 4 from a surface of the drift layer 2 and are electrically connected to the source layers 5 and the contact layers 4.

Description

この発明は、炭化珪素半導体装置とその製造方法に関するものである。   The present invention relates to a silicon carbide semiconductor device and a method for manufacturing the same.

従来の炭化珪素を用いた縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のセル構造として、炭化珪素基板上に形成されたドリフト層の表層部にベース領域（ベース層）を形成し、このベース領域の表層部にソース領域（ソース層）とベースコンタクト領域（コンタクト層）とを水平方向に隣接させて設けたものがある（例えば、特許文献１参照）。   A base region (base layer) is formed on a surface layer portion of a drift layer formed on a silicon carbide substrate as a cell structure of a conventional vertical MOSFET (Metal Oxide Field Effect Transistor) using silicon carbide. In the surface layer portion, a source region (source layer) and a base contact region (contact layer) are provided adjacent to each other in the horizontal direction (for example, see Patent Document 1).

特開２００７−６６９５９号公報JP 2007-66959 A

上記の炭化珪素半導体装置において、ベース領域、ソース領域およびベースコンタクト領域を形成するためには、それぞれの領域に対応したマスクを用いる必要がある。このため、マスクのパターニング工程数が多く、生産性が低いという問題点があった。   In the silicon carbide semiconductor device described above, in order to form the base region, the source region, and the base contact region, it is necessary to use a mask corresponding to each region. For this reason, there existed a problem that there were many mask patterning processes and productivity was low.

この発明は、上述のような点に着目してなされたもので、生産性の高い炭化珪素半導体装置およびその製造方法を提供することを目的とするものである。   The present invention has been made paying attention to the above points, and an object thereof is to provide a silicon carbide semiconductor device with high productivity and a method for manufacturing the same.

この発明に係る炭化珪素半導体装置は、基板上に設けられた第１導電型の炭化珪素からなるドリフト層の表層部に形成された第２導電型のベース層と、ベース層内の所定の深さ位置に形成された第２導電型のコンタクト層と、ベース層内の表層部に形成され、コンタクト層と同一領域に位置するとともに下面がコンタクト層の上面に接する第１導電型のソース層と、ドリフト層の表面からコンタクト層に達する開口内に形成され、ソース層およびコンタクト層と電気的に接続するソース電極とを備えたものである。   A silicon carbide semiconductor device according to the present invention includes a second conductivity type base layer formed on a surface layer portion of a drift layer made of silicon carbide of the first conductivity type provided on a substrate, and a predetermined depth in the base layer. A contact layer of a second conductivity type formed at a position, a source layer of a first conductivity type formed in a surface layer portion in the base layer, located in the same region as the contact layer and having a lower surface in contact with the upper surface of the contact layer; , Formed in an opening reaching the contact layer from the surface of the drift layer, and provided with a source layer and a source electrode electrically connected to the contact layer.

また、この発明に係る炭化珪素半導体装置の製造方法は、基板上に設けられた第１導電型の炭化珪素からなるドリフト層の表層部に、第１のマスクを介して第２導電型の不純物イオンを注入し、ベース層を形成する工程と、ベース層内の所定の深さ位置に、第２のマスクを介して第２導電型の不純物イオンを注入し、コンタクト層を形成する工程と、ベース層内の表層部においてコンタクト層と同一領域に位置するとともに下面がコンタクト層の上面に隣接する位置に、第２のマスクを用いて第１導電型の不純物イオンを注入し、ソース層を形成する工程と、ドリフト層の表面からコンタクト層に達する開口を形成し、この開口内にソース層およびコンタクト層に電気的に接続するソース電極を形成する工程とを備えたものである。   In addition, in the method for manufacturing a silicon carbide semiconductor device according to the present invention, the impurity of the second conductivity type is provided on the surface layer portion of the drift layer made of silicon carbide of the first conductivity type provided on the substrate via the first mask. A step of implanting ions to form a base layer; a step of implanting second conductivity type impurity ions through a second mask at a predetermined depth in the base layer; and forming a contact layer; A source layer is formed by implanting impurity ions of the first conductivity type using a second mask at the surface layer portion in the base layer located in the same region as the contact layer and the lower surface adjacent to the upper surface of the contact layer. Forming an opening reaching the contact layer from the surface of the drift layer, and forming a source electrode electrically connected to the source layer and the contact layer in the opening.

この発明に係る炭化珪素半導体装置によれば、コンタクト層とソース層とを同一のマスクを用いて形成することができ、生産性の高い炭化珪素半導体装置を得ることができる。   According to the silicon carbide semiconductor device of the present invention, the contact layer and the source layer can be formed using the same mask, and a highly productive silicon carbide semiconductor device can be obtained.

また、この発明に係る炭化珪素半導体装置の製造方法によれば、コンタクト層とソース層とを同一のマスクを用いて形成することにより、パターニング工程数が削減され、生産性の高い炭化珪素半導体装置の製造方法を得ることができる。   In addition, according to the method for manufacturing a silicon carbide semiconductor device according to the present invention, the contact layer and the source layer are formed using the same mask, so that the number of patterning steps is reduced and the silicon carbide semiconductor device is highly productive. The manufacturing method can be obtained.

この発明の実施の形態１に係る炭化珪素半導体装置を示す断面図である。It is sectional drawing which shows the silicon carbide semiconductor device which concerns on Embodiment 1 of this invention. この発明の実施の形態１に係る炭化珪素半導体装置の製造方法におけるドリフト層を形成する工程を示す図である。It is a figure which shows the process of forming the drift layer in the manufacturing method of the silicon carbide semiconductor device which concerns on Embodiment 1 of this invention. この発明の実施の形態１に係る炭化珪素半導体装置の製造方法における第１のマスクを形成する工程を示す図である。It is a figure which shows the process of forming the 1st mask in the manufacturing method of the silicon carbide semiconductor device which concerns on Embodiment 1 of this invention. この発明の実施の形態１に係る炭化珪素半導体装置の製造方法におけるベース層を形成する工程を示す図である。It is a figure which shows the process of forming the base layer in the manufacturing method of the silicon carbide semiconductor device which concerns on Embodiment 1 of this invention. この発明の実施の形態１に係る炭化珪素半導体装置の製造方法における第２のマスクを形成する工程を示す図である。It is a figure which shows the process of forming the 2nd mask in the manufacturing method of the silicon carbide semiconductor device which concerns on Embodiment 1 of this invention. この発明の実施の形態１に係る炭化珪素半導体装置の製造方法におけるコンタクト層を形成する工程を示す図である。It is a figure which shows the process of forming the contact layer in the manufacturing method of the silicon carbide semiconductor device which concerns on Embodiment 1 of this invention. この発明の実施の形態１に係る炭化珪素半導体装置の製造方法におけるソース層を形成する工程を示す図である。It is a figure which shows the process of forming the source layer in the manufacturing method of the silicon carbide semiconductor device which concerns on Embodiment 1 of this invention. 図７のＡＡ´における不純物濃度プロファイルを示す図である。It is a figure which shows the impurity concentration profile in AA 'of FIG. この発明の実施の形態１に係る炭化珪素半導体装置の製造方法におけるゲート絶縁膜を形成する程を示す図である。It is a figure which shows the grade which forms the gate insulating film in the manufacturing method of the silicon carbide semiconductor device which concerns on Embodiment 1 of this invention. この発明の実施の形態１に係る炭化珪素半導体装置の製造方法におけるゲート電極を形成する工程を示す図である。It is a figure which shows the process of forming the gate electrode in the manufacturing method of the silicon carbide semiconductor device which concerns on Embodiment 1 of this invention. この発明の実施の形態１に係る炭化珪素半導体装置の製造方法におけるソース電極を形成する工程を示す図である。It is a figure which shows the process of forming the source electrode in the manufacturing method of the silicon carbide semiconductor device which concerns on Embodiment 1 of this invention. この発明の実施の形態２に係る炭化珪素半導体装置を示す断面図である。It is sectional drawing which shows the silicon carbide semiconductor device which concerns on Embodiment 2 of this invention. この発明の実施の形態２に係る炭化珪素半導体装置の製造方法における第１のマスクを形成する工程を示す図である。It is a figure which shows the process of forming the 1st mask in the manufacturing method of the silicon carbide semiconductor device which concerns on Embodiment 2 of this invention. この発明の実施の形態２に係る炭化珪素半導体装置の製造方法におけるベース層を形成する工程を示す図である。It is a figure which shows the process of forming the base layer in the manufacturing method of the silicon carbide semiconductor device which concerns on Embodiment 2 of this invention. この発明の実施の形態２に係る炭化珪素半導体装置の製造方法におけるコンタクト層を形成する工程を示す図である。It is a figure which shows the process of forming the contact layer in the manufacturing method of the silicon carbide semiconductor device which concerns on Embodiment 2 of this invention. この発明の実施の形態２に係る炭化珪素半導体装置の製造方法におけるソース層を形成する工程を示す図である。It is a figure which shows the process of forming the source layer in the manufacturing method of the silicon carbide semiconductor device which concerns on Embodiment 2 of this invention.

実施の形態１．
図１は、この発明を実施するための実施の形態１に係る炭化珪素半導体装置１００を示す断面図である。本実施の形態においては、第１導電型をｎ型、第２導電型をｐ型として説明する。 Embodiment 1 FIG.
FIG. 1 is a cross sectional view showing a silicon carbide semiconductor device 100 according to the first embodiment for carrying out the present invention. In the present embodiment, the first conductivity type is n-type and the second conductivity type is p-type.

炭化珪素半導体装置１００は、ｎチャネル縦型炭化珪素ＭＯＳＦＥＴであって、図１に示すように、主面の面方位が（０００１）面であり、４Ｈのポリタイプを有するｎ型で低抵抗の炭化珪素基板１の主面上に、ｎ型の炭化珪素からなるドリフト層２が形成されており、ドリフト層２の表層部には、アルミニウム（Ａｌ）をｐ型不純物として含有するｐ型のベース層３が形成されている。このベース層３内の所定の深さ位置には、Ａｌをｐ型不純物として含有し、ベース層３よりも不純物の濃度が高いｐ型のコンタクト層４が形成されている。そして、ベース層３の表層部において、コンタクト層４と同一領域に位置するとともに、その下面がコンタクト層４の上面に隣接する位置には、窒素（Ｎ）をｎ型不純物として含有するｎ型のソース層５が形成されている。   Silicon carbide semiconductor device 100 is an n-channel vertical silicon carbide MOSFET, and as shown in FIG. 1, the main surface has a (0001) plane orientation, and has an n-type and low resistance having a 4H polytype. A drift layer 2 made of n-type silicon carbide is formed on the main surface of silicon carbide substrate 1, and a p-type base containing aluminum (Al) as a p-type impurity is formed on the surface layer portion of drift layer 2. Layer 3 is formed. A p-type contact layer 4 containing Al as a p-type impurity and having a higher impurity concentration than the base layer 3 is formed at a predetermined depth in the base layer 3. In the surface layer portion of the base layer 3, an n-type impurity containing nitrogen (N) as an n-type impurity is located in the same region as the contact layer 4 and its lower surface is adjacent to the upper surface of the contact layer 4. A source layer 5 is formed.

ソース層５およびコンタクト層４が形成されている領域の中央部には、ドリフト層２の表面からコンタクト層４に達する開口が設けられており、この開口内にソース電極９が形成されている。ソース電極９は、底面部がコンタクト層４に、側面部がソース層５にそれぞれオーミック接続により電気的に接続されている。これによりソース電極９はコンタクト層４を通してベース層３にもオーミック接続されている。   An opening reaching the contact layer 4 from the surface of the drift layer 2 is provided in the center of the region where the source layer 5 and the contact layer 4 are formed, and a source electrode 9 is formed in the opening. The source electrode 9 has a bottom surface portion electrically connected to the contact layer 4 and a side surface portion electrically connected to the source layer 5 by ohmic connection. As a result, the source electrode 9 is also ohmically connected to the base layer 3 through the contact layer 4.

また、ドリフト層２の表面上には、ソース電極９が形成されている部分を除き、酸化珪素で構成されるゲート絶縁膜７が形成されており、このゲート絶縁膜７上において、ソース層５の間に跨るようにゲート電極８が設けられている。そして、炭化珪素基板１の主面と対向する面には、ドレイン電極１０が形成されている。   A gate insulating film 7 made of silicon oxide is formed on the surface of the drift layer 2 except for a portion where the source electrode 9 is formed, and the source layer 5 is formed on the gate insulating film 7. A gate electrode 8 is provided so as to extend between the two. A drain electrode 10 is formed on the surface facing the main surface of silicon carbide substrate 1.

次に本実施の形態に係る炭化珪素半導体装置１００の製造方法を図２〜１１を用いて説明する。ここで、図２はドリフト層を形成する工程を示す図、図３は第１のマスクを形成する工程を示す図、図４はベース層を形成する工程を示す図、図５は第２のマスクを形成する工程を示す図、図６はコンタクト層を形成する工程を示す図、図７はソース層を形成する工程を示す図、図８は図７のＡＡ´における不純物濃度プロファイルを示す図、図９は酸化膜を形成する工程を示す図、図１０はゲート電極を形成する工程を示す図、図１１はソース電極を形成する工程を示す図である。   Next, a method for manufacturing silicon carbide semiconductor device 100 according to the present embodiment will be described with reference to FIGS. Here, FIG. 2 is a diagram showing a step of forming a drift layer, FIG. 3 is a diagram showing a step of forming a first mask, FIG. 4 is a diagram showing a step of forming a base layer, and FIG. FIG. 6 is a diagram showing a process for forming a mask, FIG. 6 is a diagram showing a process for forming a contact layer, FIG. 7 is a diagram showing a process for forming a source layer, and FIG. 8 is a diagram showing an impurity concentration profile at AA ′ in FIG. 9 is a diagram showing a step of forming an oxide film, FIG. 10 is a diagram showing a step of forming a gate electrode, and FIG. 11 is a diagram showing a step of forming a source electrode.

まず、主面の面方位が（０００１）面であり、４Ｈのポリタイプを有するｎ型の炭化珪素基板１の表面に、図２に示すように、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、１〜１００μｍの厚さの炭化珪素からなるドリフト層２をエピタキシャル成長させる。この熱ＣＶＤ法は、例えば、温度：１５００〜１８００℃、気圧：２５ＭＰａ、キャリアガス種：Ｈ２、生成ガス種：ＳｉＨ4およびＣ３Ｈ８の条件で行う。 First, the surface orientation of the main surface is the (0001) plane, and the surface of the n-type silicon carbide substrate 1 having a 4H polytype is formed by thermal CVD (Chemical Vapor Deposition) 1 as shown in FIG. Drift layer 2 made of silicon carbide having a thickness of ˜100 μm is epitaxially grown. This thermal CVD method is performed, for example, under conditions of temperature: 1500 to 1800 ° C., atmospheric pressure: 25 MPa, carrier gas species: H 2 , and generated gas species: SiH 4 and C 3 H 8 .

次に、図３に示すように、ドリフト層２上にレジストによって第１のマスク１２を形成する。そして、図４に示すように、第１のマスク１２を介してｐ型の不純物であるＡｌをイオン注入することにより、ベース層３を形成する。イオン注入するＡｌの注入深さは、０．５〜３．０μｍであり、注入濃度は１×１０１７〜１×１０１９ｃｍ−３である。 Next, as shown in FIG. 3, a first mask 12 is formed on the drift layer 2 with a resist. Then, as shown in FIG. 4, the base layer 3 is formed by ion implantation of Al, which is a p-type impurity, through the first mask 12. The implantation depth of Al for ion implantation is 0.5 to 3.0 μm, and the implantation concentration is 1 × 10 17 to 1 × 10 19 cm −3 .

第１のマスク１２を除去後、図５に示すように、ドリフト層２上にレジストによって第２のマスク１３を形成する。そして、図６に示すように、ベース層３内の所定の深さ位置に、第２のマスク１３を介してｐ型の不純物であるＡｌをイオン注入することにより、コンタクト層４を形成する。イオン注入するＡｌの注入深さは０．１〜２．０μｍ、注入濃度は１×１０１９〜１×１０２１ｃｍ−３であり、このコンタクト層４を形成する工程は常温で行う。ここで、コンタクト層４は高濃度でイオン注入して形成するので、注入領域の結晶が著しく劣化されてしまい、これがプロセス不良の原因となり得る。このため、特許文献１のようにドリフト層の最表面にコンタクト層を形成する構造では、結晶劣化を抑制するために加熱しながらイオン注入を行う高温注入プロセスが必要である。一方、本実施の形態に係る炭化珪素半導体装置ではコンタクト層４がドリフト層２の内部に埋め込まれているため、常温での形成が可能である。 After removing the first mask 12, a second mask 13 is formed on the drift layer 2 with a resist as shown in FIG. Then, as shown in FIG. 6, the contact layer 4 is formed by ion-implanting Al, which is a p-type impurity, through the second mask 13 at a predetermined depth in the base layer 3. The implantation depth of Al for ion implantation is 0.1 to 2.0 μm, the implantation concentration is 1 × 10 19 to 1 × 10 21 cm −3 , and the step of forming the contact layer 4 is performed at room temperature. Here, since the contact layer 4 is formed by ion implantation at a high concentration, the crystal in the implanted region is significantly deteriorated, which may cause a process failure. For this reason, the structure in which the contact layer is formed on the outermost surface of the drift layer as in Patent Document 1 requires a high-temperature implantation process in which ion implantation is performed while heating in order to suppress crystal degradation. On the other hand, in the silicon carbide semiconductor device according to the present embodiment, contact layer 4 is embedded in drift layer 2 and therefore can be formed at room temperature.

続いて、図７に示すように、ベース層３内の表層部においてコンタクト層４と同一領域に位置するとともに下面がコンタクト層４の上面に隣接する位置に、第２のマスク１３を介してｎ型の不純物であるＮをイオン注入することにより、ソース層５を形成する。イオン注入するＮの注入深さは０．０５〜１．５μｍであり、注入濃度は１ｅ１８〜１ｅ２０ｃｍ-3である。 Subsequently, as shown in FIG. 7, the surface layer portion in the base layer 3 is located in the same region as the contact layer 4 and the lower surface is adjacent to the upper surface of the contact layer 4 through the second mask 13. The source layer 5 is formed by ion implantation of N which is a type impurity. The implantation depth of N for ion implantation is 0.05 to 1.5 μm, and the implantation concentration is 1e18 to 1e20 cm −3 .

上記の各イオン注入は、図７のＡＡ´に相当する不純物の注入濃度プロファイルが、例えば図８に示す条件で行う。図８において、横軸はドリフト層２の表面からの深さ、縦軸は不純物濃度を示し、図中の実線はＡｌ濃度を、破線はＮ濃度を示すものである。この例では、ドリフト層２の表面からベース層３の最下部までの深さは１．０μｍである。ドリフト層２の表面から深さ約１５０ｎｍの範囲ではｎ型の不純物イオンであるＮがより高濃度に注入されてソース層５を形成しており、それよりも深い範囲ではｐ型の不純物イオンであるＡｌの濃度が高くなる。このうちｐ型の不純物イオンは深さ約２５０ｎｍで濃度ピークとなり（コンタクト層４に相当）、さらに深さ約１μｍまで注入されている（ベース層３に相当）。   Each of the above ion implantations is performed under the conditions shown in FIG. 8, for example, with an impurity implantation concentration profile corresponding to AA ′ in FIG. In FIG. 8, the horizontal axis indicates the depth from the surface of the drift layer 2, the vertical axis indicates the impurity concentration, the solid line in the figure indicates the Al concentration, and the broken line indicates the N concentration. In this example, the depth from the surface of the drift layer 2 to the lowest part of the base layer 3 is 1.0 μm. In the range of about 150 nm depth from the surface of the drift layer 2, N, which is an n-type impurity ion, is implanted at a higher concentration to form the source layer 5, and in the deeper range, it is a p-type impurity ion. The concentration of certain Al increases. Among these, p-type impurity ions have a concentration peak at a depth of about 250 nm (corresponding to the contact layer 4), and further implanted to a depth of about 1 μm (corresponding to the base layer 3).

次に、第２のマスク１３を除去し、不活性ガスの雰囲気下で１３００〜２１００℃の温度範囲において活性化アニールを行う。これにより、ベース層３、コンタクト層４およびソース層５が電気的に活性化される。ここで、炭化珪素中に注入された不純物イオンの拡散速度は極めて低く（例えば、特開２００５−２７７１０８号公報を参照）、図８に示したような各不純物イオンの注入濃度の範囲とプロファイルが、活性化アニールを行っても殆ど変化せずに、そのまま電気的に活性化されたベース層３、コンタクト層４およびソース層５の範囲とプロファイルになる。即ち、不純物イオンの拡散速度が低い炭化珪素を用いたことにより、コンタクト層４とソース層５とが深さ方向に隣接する構造を形成することができる。   Next, the second mask 13 is removed, and activation annealing is performed in a temperature range of 1300 to 2100 ° C. in an inert gas atmosphere. Thereby, the base layer 3, the contact layer 4, and the source layer 5 are electrically activated. Here, the diffusion rate of impurity ions implanted into silicon carbide is extremely low (see, for example, JP-A-2005-277108), and the range and profile of the implantation concentration of each impurity ion as shown in FIG. Even if activation annealing is performed, the range and profile of the base layer 3, contact layer 4, and source layer 5 that are electrically activated as they are become almost unchanged. That is, by using silicon carbide having a low diffusion rate of impurity ions, a structure in which the contact layer 4 and the source layer 5 are adjacent in the depth direction can be formed.

次に、８００〜１４００℃でドリフト層２の表面に熱酸化膜を形成し、それをフッ化水素酸により除去する（犠牲酸化プロセス）。その後、図９に示すように、ドリフト層２の表面を熱酸化して所望の厚みのゲート絶縁膜７を形成する。そして、図１０に示すように、ゲート絶縁膜７上に導電性を有する多結晶珪素膜を減圧ＣＶＤ法によって形成し、リソグラフィ技術およびエッチング技術を用いてゲート電極８を形成する。なお、ゲート電極８の材料は多結晶珪素に限らず、ニッケル（Ｎｉ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、白金（Ｐｔ）、タングステン（Ｗ）、珪素（Ｓｉ）、炭化チタン（ＴｉＣ）、あるいはこれらの合金を用いてもよい。   Next, a thermal oxide film is formed on the surface of the drift layer 2 at 800 to 1400 ° C., and it is removed with hydrofluoric acid (sacrificial oxidation process). Thereafter, as shown in FIG. 9, the surface of the drift layer 2 is thermally oxidized to form a gate insulating film 7 having a desired thickness. Then, as shown in FIG. 10, a polycrystalline silicon film having conductivity is formed on the gate insulating film 7 by the low pressure CVD method, and the gate electrode 8 is formed by using the lithography technique and the etching technique. The material of the gate electrode 8 is not limited to polycrystalline silicon, but nickel (Ni), titanium (Ti), aluminum (Al), molybdenum (Mo), chromium (Cr), platinum (Pt), tungsten (W), Silicon (Si), titanium carbide (TiC), or an alloy thereof may be used.

続いて、リソグラフィ技術およびエッチング技術を用い、コンタクト層４およびソース層５が形成されている領域の中央部上のゲート絶縁膜７を除去し、ドリフト層２の表面からコンタクト層４に達する開口を形成する。そして、図１１に示すように、形成した開口内にＮｉを積層させることで、ソース層５およびコンタクト層４の両方に電気的に接続するソース電極９を形成する。これによりソース電極９は、ソース層５にオーミック接続されると共に、コンタクト層４を通してベース層３にもオーミック接続される。ここで、形成する開口の深さは、コンタクト層４を形成したｐ型の不純物イオンの注入濃度プロファイルに応じて決定し、ソース電極９とコンタクト層４とのコンタクト抵抗率が最小となる深さが最も望ましい。なお、ソース電極９用の材料はＮｉに限らず、Ｔｉ、Ａｌ、Ｍｏ、Ｃｒ、Ｐｔ、Ｗ、Ｓｉ、ＴｉＣ、あるいはこれらの合金を用いてもよい。   Subsequently, using the lithography technique and the etching technique, the gate insulating film 7 on the central portion of the region where the contact layer 4 and the source layer 5 are formed is removed, and an opening reaching the contact layer 4 from the surface of the drift layer 2 is formed. Form. Then, as shown in FIG. 11, the source electrode 9 electrically connected to both the source layer 5 and the contact layer 4 is formed by stacking Ni in the formed opening. As a result, the source electrode 9 is ohmically connected to the source layer 5 and is also ohmically connected to the base layer 3 through the contact layer 4. Here, the depth of the opening to be formed is determined according to the implantation concentration profile of the p-type impurity ions in which the contact layer 4 is formed, and the depth at which the contact resistivity between the source electrode 9 and the contact layer 4 is minimized. Is most desirable. The material for the source electrode 9 is not limited to Ni, and Ti, Al, Mo, Cr, Pt, W, Si, TiC, or an alloy thereof may be used.

次に、炭化珪素基板１の主面と対向する面の全面にドレイン電極１０を形成する。このドレイン電極１０の材料としては、ソース電極９の材料と同様に、Ｎｉ、Ｔｉ、Ａｌ、Ｍｏ、Ｃｒ、Ｐｔ、Ｗ、Ｓｉ、ＴｉＣ、あるいはこれらの合金を用いることができる。最後に、ソース電極９とソース層５およびコンタクト層４との接触部分、並びに、ドレイン電極１０と炭化珪素基板１との接触部分を、それぞれ炭化珪素と合金化させるための熱処理を行う。この熱処理は、例えば、温度：９５０〜１０００℃、処理時間：２０〜６０秒間、昇温速度：１０〜２５℃／秒の条件で行う。
以上により、本実施の形態に係る炭化珪素半導体装置１００が完成する。 Next, drain electrode 10 is formed on the entire surface facing the main surface of silicon carbide substrate 1. As the material of the drain electrode 10, similarly to the material of the source electrode 9, Ni, Ti, Al, Mo, Cr, Pt, W, Si, TiC, or an alloy thereof can be used. Finally, heat treatment is performed to alloy the contact portion between the source electrode 9 and the source layer 5 and the contact layer 4 and the contact portion between the drain electrode 10 and the silicon carbide substrate 1 with silicon carbide. This heat treatment is performed, for example, under conditions of a temperature: 950 to 1000 ° C., a processing time: 20 to 60 seconds, and a heating rate: 10 to 25 ° C./second.
Thus, silicon carbide semiconductor device 100 according to the present embodiment is completed.

本実施の形態によれば、ベース層３内の所定の深さ位置に形成されたコンタクト層４と、ベース層３内の表層部に形成され、コンタクト層４と同一領域に位置するとともに下面がコンタクト層の上面に接するソース層５とを備えるようにしたので、コンタクト層４とソース層５とを同一の第２のマスク１３を用いて形成することができ、生産性の高い炭化珪素半導体装置を得ることができる。さらに、炭化珪素半導体装置の単位セル面積を縮小することができ、炭化珪素半導体装置のオン抵抗を低減することができる。   According to the present embodiment, the contact layer 4 formed at a predetermined depth in the base layer 3 and the surface layer portion in the base layer 3 are located in the same region as the contact layer 4 and the lower surface is Since the source layer 5 in contact with the upper surface of the contact layer is provided, the contact layer 4 and the source layer 5 can be formed using the same second mask 13, and the silicon carbide semiconductor device with high productivity Can be obtained. Furthermore, the unit cell area of the silicon carbide semiconductor device can be reduced, and the on-resistance of the silicon carbide semiconductor device can be reduced.

また、コンタクト層４がドリフト層２の表面から所定の深さに位置しているので、常温での形成が可能になる。 Further, since the contact layer 4 is located at a predetermined depth from the surface of the drift layer 2, it can be formed at room temperature.

また、コンタクト層４とソース層５とを同一の第２のマスク１３を用いて形成したので、パターニング工程数が削減され、生産性の高い炭化珪素半導体装置の製造方法を得ることができる。   Since contact layer 4 and source layer 5 are formed using the same second mask 13, the number of patterning steps is reduced, and a method for manufacturing a silicon carbide semiconductor device with high productivity can be obtained.

また、コンタクト層４を常温で形成したので、コンタクト層４を形成する工程が、例えば従来の高温注入プロセスにより形成していたものと比較して簡略化され、さらに生産性の高い炭化珪素半導体装置の製造方法を得ることができる。   In addition, since contact layer 4 is formed at room temperature, the step of forming contact layer 4 is simplified as compared with, for example, a conventional high-temperature implantation process, and the silicon carbide semiconductor device has higher productivity. The manufacturing method can be obtained.

実施の形態２．
図１２は、この発明を実施するための実施の形態２に係る炭化珪素半導体装置１０１を示す断面図である。図１２において炭化珪素半導体装置１０１は、後述するようにベース層３、コンタクト層４およびソース層５を同一のマスクを用いて形成したことにより、ベース層３がドリフト層２の表面付近の領域に対してコンタクト層４よりも深い部分での領域が狭くなるように形成されている。その他の構成は実施の形態１と同様であるので説明を省略する。 Embodiment 2. FIG.
FIG. 12 is a cross sectional view showing a silicon carbide semiconductor device 101 according to the second embodiment for carrying out the present invention. In FIG. 12, silicon carbide semiconductor device 101 has base layer 3, contact layer 4 and source layer 5 formed using the same mask as described later, so that base layer 3 is located in a region near the surface of drift layer 2. On the other hand, the region deeper than the contact layer 4 is formed to be narrow. Since other configurations are the same as those of the first embodiment, description thereof is omitted.

この炭化珪素半導体装置１０１の製造方法について、実施の形態１と異なる製造工程を中心に図１３〜１６を用いて説明する。ここで、図１３は第１のマスクを形成する工程を示す図、図１４はベース層を形成する工程を示す図、図１５はコンタクト層を形成する工程を示す図、図１６はソース層を形成する工程を示す図である。   A method for manufacturing silicon carbide semiconductor device 101 will be described with reference to FIGS. 13 to 16, focusing on manufacturing steps different from those of the first embodiment. Here, FIG. 13 is a diagram showing a step of forming a first mask, FIG. 14 is a diagram showing a step of forming a base layer, FIG. 15 is a diagram showing a step of forming a contact layer, and FIG. 16 is a diagram showing a source layer. It is a figure which shows the process to form.

まず、炭化珪素基板１上に設けられた炭化珪素からなるドリフト層２上に、図１３に示すように、レジストによって第１のマスク１２ｂを形成する。第１のマスク１２ｂの膜厚は、コンタクト層４およびソース層５を形成する領域の直上に位置する部分に対して、その他の領域が薄くなるようにしておく。   First, as shown in FIG. 13, first mask 12 b is formed with a resist on drift layer 2 made of silicon carbide provided on silicon carbide substrate 1. The film thickness of the first mask 12b is set such that the other regions are thinner than the portion located immediately above the region where the contact layer 4 and the source layer 5 are formed.

次に、図１４に示すように、第１のマスク１２ｂを介してｐ型の不純物であるＡｌをイオン注入してベース層３を形成する。この注入イオンのうち高いエネルギーで深く注入されるイオンは、第１のマスク１２ｂの薄く形成された部分を貫通してドリフト層２に注入され、マスクの開口領域よりも浅くベース層３が形成される。イオン注入するＡｌの注入深さは、０．５〜３．０μｍであり、注入濃度は１×１０１７〜１×１０１９ｃｍ−３である。 Next, as shown in FIG. 14, the base layer 3 is formed by ion-implanting Al, which is a p-type impurity, through the first mask 12b. Among these implanted ions, ions implanted deep with high energy are implanted into the drift layer 2 through the thinly formed portion of the first mask 12b, and the base layer 3 is formed shallower than the opening region of the mask. The The implantation depth of Al for ion implantation is 0.5 to 3.0 μm, and the implantation concentration is 1 × 10 17 to 1 × 10 19 cm −3 .

さらに、図１５に示すように、上記の第１のマスク１２ｂを介して、ベース層３内の所定の深さ位置にｐ型の不純物であるＡｌをイオン注入することにより、コンタクト層４を形成する。イオン注入するＡｌの注入深さは０．１〜２．０μｍ、注入濃度は１×１０１９〜１×１０２１ｃｍ−３であり、このコンタクト層４を形成する工程は常温で行う。 Further, as shown in FIG. 15, the contact layer 4 is formed by ion-implanting Al, which is a p-type impurity, into the base layer 3 through the first mask 12b at a predetermined depth position. To do. The implantation depth of Al for ion implantation is 0.1 to 2.0 μm, the implantation concentration is 1 × 10 19 to 1 × 10 21 cm −3 , and the step of forming the contact layer 4 is performed at room temperature.

続いて、図１６に示すように、ベース層３内の表層部においてコンタクト層４と同一領域に位置するとともに下面がコンタクト層４の上面に隣接する位置に、上記の第１のマスク１２ｂを介してｎ型の不純物であるＮをイオン注入することにより、ソース層５を形成する。イオン注入するＮの注入深さは０．０５〜１．５μｍであり、注入濃度は１ｅ１８〜１ｅ２０ｃｍ-3である。
なお、以降の各製造工程については実施の形態１と同様であるのでその説明を省略する。 Subsequently, as shown in FIG. 16, the surface layer portion in the base layer 3 is located in the same region as the contact layer 4 and the lower surface is adjacent to the upper surface of the contact layer 4 via the first mask 12 b. The source layer 5 is formed by ion implantation of N, which is an n-type impurity. The implantation depth of N for ion implantation is 0.05 to 1.5 μm, and the implantation concentration is 1e18 to 1e20 cm −3 .
Since the subsequent manufacturing steps are the same as those in the first embodiment, description thereof is omitted.

本実施の形態によれば、ベース層３とコンタクト層４とソース層５とを同一の第１のマスク１２ｂを用いて形成したので、実施の形態１に示した効果に加えて、さらにパターニング工程数を削減することができる。   According to the present embodiment, since the base layer 3, the contact layer 4, and the source layer 5 are formed using the same first mask 12b, in addition to the effects shown in the first embodiment, a patterning process is further performed. The number can be reduced.

なお、上記各実施の形態では、炭化珪素基板１として、主面の面方位が（０００１）面であり、４Ｈのポリタイプを有すものを用いたが、面方位はこれに限定されず、（０００−１）面や（１１−２０）面などでもよく、これらの面方位においてオフ角を有するものでもよい。また、ポリタイプは３Ｃや６Ｈ等であってもよい。   In each of the above-described embodiments, the silicon carbide substrate 1 has a principal surface with a (0001) plane and a 4H polytype. However, the plane orientation is not limited to this, It may be a (000-1) plane, a (11-20) plane, etc., and may have an off angle in these plane orientations. The polytype may be 3C or 6H.

また、ｎ型を第１導電型、ｐ型を第２導電型としてｎチャネル炭化珪素ＭＯＳＦＥＴである炭化珪素半導体装置について説明したが、ｐ型を第１導電型、ｎ型を第２導電型としたｐチャネル炭化珪素ＭＯＳＦＥＴについても同様である。   Further, the silicon carbide semiconductor device which is an n-channel silicon carbide MOSFET in which the n-type is the first conductivity type and the p-type is the second conductivity type has been described, but the p-type is the first conductivity type and the n-type is the second conductivity type. The same applies to the p-channel silicon carbide MOSFET.

また、ｐ型の不純物としてＡｌを用いて説明したが、これはホウ素（Ｂ）やガリウム（Ｇａ）等であってもよい。また、ｎ型の不純物としてＮを用いて説明したが、これはヒ素（Ａｓ）やリン（Ｐ）等であってもよい。   Further, although Al is used as the p-type impurity, it may be boron (B), gallium (Ga), or the like. Further, although N has been described as an n-type impurity, this may be arsenic (As), phosphorus (P), or the like.

１ 基板
２ ドリフト層
３ ベース層
４ コンタクト層
５ ソース層
９ ソース電極
１２、１２ｂ 第１のマスク
１３ 第２のマスク DESCRIPTION OF SYMBOLS 1 Substrate 2 Drift layer 3 Base layer 4 Contact layer 5 Source layer 9 Source electrodes 12, 12b First mask 13 Second mask

Claims (4)

基板上に設けられた第１導電型の炭化珪素からなるドリフト層の表層部に形成された第２導電型のベース層と、
前記ベース層内の所定の深さ位置に形成された第２導電型のコンタクト層と、
前記ベース層内の表層部に形成され、前記コンタクト層と同一領域に位置するとともに下面が前記コンタクト層の上面に接する第１導電型のソース層と、
前記ドリフト層の表面から前記コンタクト層に達する開口内に形成され、前記ソース層および前記コンタクト層と電気的に接続するソース電極とを備えた炭化珪素半導体装置。 A second conductivity type base layer formed on a surface layer portion of a drift layer made of silicon carbide of the first conductivity type provided on the substrate;
A second conductivity type contact layer formed at a predetermined depth in the base layer;
A source layer of a first conductivity type formed in a surface layer portion in the base layer, located in the same region as the contact layer and having a lower surface in contact with an upper surface of the contact layer;
A silicon carbide semiconductor device comprising: a source electrode formed in an opening reaching the contact layer from a surface of the drift layer, and a source electrode electrically connected to the contact layer. 基板上に設けられた第１導電型の炭化珪素からなるドリフト層の表層部に、第１のマスクを介して第２導電型の不純物イオンを注入し、ベース層を形成する工程と、
前記ベース層内の所定の深さ位置に、第２のマスクを介して第２導電型の不純物イオンを注入し、コンタクト層を形成する工程と、
前記ベース層内の表層部において前記コンタクト層と同一領域に位置するとともに下面が前記コンタクト層の上面に隣接する位置に、前記第２のマスクを介して第１導電型の不純物イオンを注入し、ソース層を形成する工程と、
前記ドリフト層の表面からコンタクト層に達する開口を形成し、この開口内に前記ソース層および前記コンタクト層に電気的に接続するソース電極を形成する工程とを備えた炭化珪素半導体装置の製造方法。 Implanting second conductivity type impurity ions into the surface layer portion of the drift layer made of silicon carbide of the first conductivity type provided on the substrate through the first mask to form a base layer;
Implanting impurity ions of the second conductivity type through a second mask at a predetermined depth in the base layer to form a contact layer;
Impurity ions of the first conductivity type are implanted through the second mask into the surface layer portion in the base layer, which is located in the same region as the contact layer and whose lower surface is adjacent to the upper surface of the contact layer, Forming a source layer;
Forming an opening reaching the contact layer from the surface of the drift layer, and forming a source electrode electrically connected to the source layer and the contact layer in the opening. 前記第１のマスクおよび前記第２のマスクは、同一であることを特徴とする請求項２に記載の炭化珪素半導体装置の製造方法。   The method for manufacturing a silicon carbide semiconductor device according to claim 2, wherein the first mask and the second mask are the same. 前記コンタクト層を形成する工程は、常温で行うことを特徴とする請求項２または３に記載の炭化珪素半導体装置の製造方法。   The method for manufacturing a silicon carbide semiconductor device according to claim 2, wherein the step of forming the contact layer is performed at room temperature.
JP2010253891A 2010-11-12 2010-11-12 Silicon carbide semiconductor device and method of manufacturing the same Pending JP2012104746A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010253891A JP2012104746A (en) 2010-11-12 2010-11-12 Silicon carbide semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010253891A JP2012104746A (en) 2010-11-12 2010-11-12 Silicon carbide semiconductor device and method of manufacturing the same

Publications (1)

Publication Number Publication Date
JP2012104746A true JP2012104746A (en) 2012-05-31

Family

ID=46394777

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010253891A Pending JP2012104746A (en) 2010-11-12 2010-11-12 Silicon carbide semiconductor device and method of manufacturing the same

Country Status (1)

Country Link
JP (1) JP2012104746A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015029607A1 (en) * 2013-08-28 2015-03-05 住友電気工業株式会社 Silicon carbide semiconductor device and method for manufacturing same
CN106531787A (en) * 2015-09-14 2017-03-22 株式会社东芝 Semiconductor device and method of manufacturing the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006128191A (en) * 2004-10-26 2006-05-18 Nissan Motor Co Ltd Semiconductor device and manufacturing method thereof
JP2010238738A (en) * 2009-03-30 2010-10-21 Toshiba Corp Semiconductor device and method for manufacturing the semiconductor device
WO2011027540A1 (en) * 2009-09-02 2011-03-10 パナソニック株式会社 Semiconductor element and method for manufacturing same
WO2011048800A1 (en) * 2009-10-23 2011-04-28 パナソニック株式会社 Semiconductor device and process for production thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006128191A (en) * 2004-10-26 2006-05-18 Nissan Motor Co Ltd Semiconductor device and manufacturing method thereof
JP2010238738A (en) * 2009-03-30 2010-10-21 Toshiba Corp Semiconductor device and method for manufacturing the semiconductor device
WO2011027540A1 (en) * 2009-09-02 2011-03-10 パナソニック株式会社 Semiconductor element and method for manufacturing same
WO2011048800A1 (en) * 2009-10-23 2011-04-28 パナソニック株式会社 Semiconductor device and process for production thereof

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015029607A1 (en) * 2013-08-28 2015-03-05 住友電気工業株式会社 Silicon carbide semiconductor device and method for manufacturing same
US9704957B2 (en) 2013-08-28 2017-07-11 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method of manufacturing the same
CN106531787A (en) * 2015-09-14 2017-03-22 株式会社东芝 Semiconductor device and method of manufacturing the same
JP2017059600A (en) * 2015-09-14 2017-03-23 株式会社東芝 Semiconductor device and manufacturing method of the same

Similar Documents

Publication Publication Date Title
US8981385B2 (en) Silicon carbide semiconductor device
JP5525940B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP6855793B2 (en) Semiconductor device
US20150287598A1 (en) Semiconductor device and method for manufacturing same
JP5728954B2 (en) Method for manufacturing silicon carbide semiconductor device
US9601581B2 (en) Semiconductor device and method for producing the same
JP5408248B2 (en) Silicon carbide semiconductor device and manufacturing method thereof
US9893162B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
JP6256148B2 (en) Silicon carbide semiconductor device and manufacturing method thereof
JP5797266B2 (en) Silicon carbide semiconductor device and method for manufacturing silicon carbide semiconductor device
JP2010034481A (en) Method of manufacturing semiconductor device, and semiconductor device
WO2015045628A1 (en) Method for manufacturing silicon-carbide semiconductor device
JP2015046502A (en) Silicon carbide semiconductor device and manufacturing method of the same
WO2015033740A1 (en) Silicon carbide semiconductor element and method for manufacturing silicon carbide semiconductor element
JP2011091125A (en) Silicon carbide semiconductor device and method for manufacturing the same
JPWO2009104299A1 (en) Semiconductor device and manufacturing method of semiconductor device
JP5526493B2 (en) Trench gate type semiconductor device and manufacturing method thereof
JP2019021689A (en) Method of manufacturing semiconductor device
JP2015204409A (en) Silicon carbide semiconductor device and manufacturing method of the same
JP2012104746A (en) Silicon carbide semiconductor device and method of manufacturing the same
JP2008004726A (en) Semiconductor device and manufacturing method therefor
JP5309600B2 (en) Silicon carbide semiconductor device manufacturing method and silicon carbide semiconductor device
JP2009212325A (en) Method of manufacturing silicon carbide semiconductor device
JP2013021242A (en) Semiconductor device manufacturing method
JP5233173B2 (en) Manufacturing method of semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20121017

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131226

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140107

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20140326

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140507