JP2012089807A - Semiconductor device - Google Patents

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Ikuko Ogasawara
いく子 小笠原
Taku Kitahara
卓 北原
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device having an improved relationship between the critical rate of rise of off-state voltage dV/dt and the gate sensitivity, which are in a trade-off relationship.SOLUTION: A high-concentration impurity layer, which is at least an ohmic contact surface for a gate electrode M1b of a base layer (a P-type base region and a P-type semiconductor region P1) that is a path of a gate trigger current I, is formed by a high-melting-point metal silicide layer LM.

Description

本発明は、パワーエレクトロニクス分野における半導体装置、特にスイッチング素子であるサイリスタに関する。   The present invention relates to a semiconductor device in the field of power electronics, and more particularly to a thyristor that is a switching element.

図３に示す半導体装置２００は、Ｎ型半導体領域Ｎ１と、半導体基板の一方の主面に露出する面を除いて前記Ｎ型半導体領域Ｎ１に隣接するＰ型半導体領域Ｐ１と、半導体基板の一方の主面に露出する面を除いて前記Ｐ型半導体領域Ｐ１に隣接するＮ型半導体領域Ｎ２と、半導体基板の他方の主面に露出する面を除いて前記Ｎ型半導体領域Ｎ１に隣接するＰ型半導体領域Ｐ２と、を備えている。
また、半導体装置２００において、Ｎ型半導体領域Ｎ２とＰ型半導体領域Ｐ１は、半導体基板の一方の主面において形成された保護膜Ｉ１に設けられた開口ＣＴ１ａ、ＣＴ１ｂを介して、それぞれ第１の電極Ｍ１ａ、第３の電極Ｍ１ｂにオーミック接触される。同様に、Ｐ型半導体領域Ｐ２は、半導体基板の他方の主面において形成された保護膜Ｉ２に設けられた開口ＣＴ２を介して、第２の電極Ｍ２にオーミック接触される。第１の電極Ｍ１ａは、端子Ｔｋ（カソード端子）に、第３の電極Ｍ１ｂは、端子Ｔｇ（ゲート端子）に、第２の電極Ｍ２は、端子Ｔａ（アノード端子）にそれぞれ接続される。
以上の構成により、半導体装置２００は、Ｐ型半導体領域Ｐ２（Ｐエミッタ領域、以下アノード層とする）、Ｎ型半導体領域Ｎ１（Ｎベース領域、以下バルク層とする）及びＰ型半導体領域Ｐ１から構成されるＰＮＰバイポーラトランジスタと、Ｎ型半導体領域Ｎ１、Ｐ型半導体領域Ｐ１（Ｐベース領域、以下単にベース層とする）及びＮ型半導体領域Ｎ２（Ｎエミッタ領域、以下カソード層とする）から構成されるＮＰＮバイポーラトランジスタとが端子Ｔａと端子Ｔｋとの間に接続されたサイリスタである。 A semiconductor device 200 shown in FIG. 3 includes an N-type semiconductor region N1, a P-type semiconductor region P1 adjacent to the N-type semiconductor region N1 except for a surface exposed to one main surface of the semiconductor substrate, and one of the semiconductor substrates. An N-type semiconductor region N2 adjacent to the P-type semiconductor region P1 except for a surface exposed to the main surface of the semiconductor substrate, and a P-type adjacent to the N-type semiconductor region N1 except for a surface exposed to the other main surface of the semiconductor substrate. Type semiconductor region P2.
Further, in the semiconductor device 200, the N-type semiconductor region N2 and the P-type semiconductor region P1 are respectively first through openings CT1a and CT1b provided in the protective film I1 formed on one main surface of the semiconductor substrate. The electrode M1a and the third electrode M1b are in ohmic contact. Similarly, the P-type semiconductor region P2 is in ohmic contact with the second electrode M2 through the opening CT2 provided in the protective film I2 formed on the other main surface of the semiconductor substrate. The first electrode M1a is connected to the terminal Tk (cathode terminal), the third electrode M1b is connected to the terminal Tg (gate terminal), and the second electrode M2 is connected to the terminal Ta (anode terminal).
With the above configuration, the semiconductor device 200 includes the P-type semiconductor region P2 (P emitter region, hereinafter referred to as anode layer), the N-type semiconductor region N1 (N base region, hereinafter referred to as bulk layer), and the P-type semiconductor region P1. The PNP bipolar transistor is composed of an N-type semiconductor region N1, a P-type semiconductor region P1 (P base region, hereinafter simply referred to as a base layer), and an N-type semiconductor region N2 (N emitter region, hereinafter referred to as a cathode layer). A thyristor in which an NPN bipolar transistor to be connected is connected between a terminal Ta and a terminal Tk.

特開平６−８４９０４号公報JP-A-6-84904 特開２００８−２１９５０号公報JP 2008-21950 A 特許第３８７０８４４号公報Japanese Patent No. 3870844

このようなサイリスタをターンオンさせるには、端子Ｔａに端子Ｔｋに対して高い電圧を印加し、また、端子Ｔｇに端子Ｔｋより高い電圧を印加する。これにより、端子Ｔｇに接続されるゲート電極Ｍ１ｂから端子Ｔｋに接続されるカソード電極Ｍ１ａに向って電流が、カソード層（Ｎ型半導体領域Ｎ２）直下のベース層（Ｐ型半導体領域Ｐ１）を通って流れる。そして、ベース層とカソード層との間の電圧レベル差が、ベース層とカソード層とからなるＰＮ接合Ｊ１の拡散電位よりも高くなると、カソード層からベース層への電子の注入が開始し、サイリスタはオン状態に移行する。このターンオンに必要な最小のゲート電流をゲートトリガ電流ＩＧＴであらわし、ゲートトリガ電流ＩＧＴは小さい程ゲート感度が良い。サイリスタのゲートトリガ電流ＩＧＴは種々の方法で制御されている。例えば、ゲート感度を上げるために（ゲートトリガ電流ＩＧＴを小さくするため）、カソード層を半導体基板の表面から深く形成し、ベース層のベース幅を狭めるなどの方法である。 In order to turn on such a thyristor, a voltage higher than the terminal Tk is applied to the terminal Ta, and a voltage higher than the terminal Tk is applied to the terminal Tg. Thus, current flows from the gate electrode M1b connected to the terminal Tg toward the cathode electrode M1a connected to the terminal Tk through the base layer (P-type semiconductor region P1) immediately below the cathode layer (N-type semiconductor region N2). Flowing. When the voltage level difference between the base layer and the cathode layer becomes higher than the diffusion potential of the PN junction J1 composed of the base layer and the cathode layer, injection of electrons from the cathode layer to the base layer starts, and the thyristor Goes on. Represents the minimum gate current required for this turn at the gate trigger current I GT, the gate trigger current I GT gate sensitivity smaller the better. The gate trigger current I GT of the thyristor is controlled in a variety of ways. For example, in order to increase the gate sensitivity (in order to reduce the gate trigger current IGT ), the cathode layer is formed deep from the surface of the semiconductor substrate, and the base width of the base layer is reduced.

また、オフ状態のサイリスタの端子Ｔａと端子Ｔｋとの間に、急激な立ち上りの電圧が印加されると、ゲートトリガ電流ＩＧＴを与えないのに（ゲート端子Ｔｇがオープンであっても）、サイリスタはオン状態に移行することがある。これは、次の理由によるものである。すなわち、カソード電極Ｍ１ａの電圧レベルを基準にしてアノード電極Ｍ２の電圧レベルが正になると、バルク層（Ｎ型半導体領域Ｎ１）とベース層（Ｐ型半導体領域Ｐ１）との間のＰＮ接合Ｊ２が逆バイアス状態になり、ＰＮ接合Ｊ２から正孔及び電子が排出され、ＰＮ接合Ｊ２近傍に空乏層ＤＬが形成される。この空乏層ＤＬの形成に基づいて生じた正孔はカソード電極Ｍ１ａ側に引き抜かれ、電子はアノード電極Ｍ２側に引き抜かれる。空乏層ＤＬが形成される時の正孔の多くは、ベース層を通って横方向に流れる。この正孔の流れは、上で説明したようにゲート電極Ｍ１ｂにゲートトリガ電流ＩＧＴを与えた時と同じである。ここで、カソード電極Ｍ１ａとアノード電極Ｍ２との間に印加する電圧（ｄＶ）の立ち上がりが遅ければ、即ちｄＶ／ｄｔが小さい場合、単位時間当たりに排出されるキャリア（正孔）は少なく、ベース層とカソード層との間のＰＮ接合Ｊ１が順バイアス状態になりにくい。一方、カソード電極Ｍ１ａとアノード電極Ｍ２との間に印加する電圧の立ち上がりが速く、即ちｄＶ／ｄｔが大きい場合、単位時間当たりに排出される正孔が多くなり、ゲートトリガ電流ＩＧＴを与えた時と同じようにベース層とカソード層との間のＰＮ接合Ｊ１が順バイアスとなり、カソード層から電子がベース層に注入され、サイリスタが誤ってターンオンする（誤点弧する）。この誤点弧に至るぎりぎりの電圧変化率ｄＶ／ｄｔを、臨界オフ電圧上昇率と呼び、この値が大きい程サイリスタは誤点弧しにくく、サイリスタとして好ましい。 Further, when a sudden rising voltage is applied between the terminal Ta and the terminal Tk of the thyristor in the off state, the gate trigger current IGT is not given (even if the gate terminal Tg is open). The thyristor may transition to the on state. This is due to the following reason. That is, when the voltage level of the anode electrode M2 becomes positive with reference to the voltage level of the cathode electrode M1a, the PN junction J2 between the bulk layer (N-type semiconductor region N1) and the base layer (P-type semiconductor region P1) becomes In a reverse bias state, holes and electrons are discharged from the PN junction J2, and a depletion layer DL is formed in the vicinity of the PN junction J2. Holes generated based on the formation of the depletion layer DL are extracted to the cathode electrode M1a side, and electrons are extracted to the anode electrode M2 side. Many of the holes when the depletion layer DL is formed flow laterally through the base layer. This flow of holes is the same as when given gate trigger current I GT to the gate electrode M1b, as described above. Here, if the rise of the voltage (dV) applied between the cathode electrode M1a and the anode electrode M2 is slow, that is, if dV / dt is small, the number of carriers (holes) discharged per unit time is small, and the base The PN junction J1 between the layer and the cathode layer is unlikely to be in a forward bias state. On the other hand, when the voltage applied between the cathode electrode M1a and the anode electrode M2 rises quickly, that is, when dV / dt is large, more holes are discharged per unit time, giving the gate trigger current IGT . As in the case, the PN junction J1 between the base layer and the cathode layer becomes a forward bias, electrons are injected from the cathode layer into the base layer, and the thyristor is erroneously turned on (falsely fired). The voltage change rate dV / dt at the last minute leading to false firing is called the critical off-voltage rise rate, and the larger this value, the less likely the thyristor to falsely fire, which is preferable as a thyristor.

従来のサイリスタにおいて、電圧変化率ｄＶ／ｄｔを大きくするには、例えば、ベース層の深さを半導体基板表面から一定として、カソード層を表面から浅い位置に形成する（ベース層とカソード層との接合を浅い接合とする）、などの方法があった。
つまり、カソード層を浅い接合とすることで、カソード層の不純物濃度を低くし、ベース層の導電率に対するカソード層の導電率をより小さくする。これにより、ベース層のベース幅が広くなり、また、エミッタ効率、ベース輸送効率が小さくなることで、バルク層、ベース層、カソード層からなるＮＰＮトランジスタの電流増幅率ｈＦＥＮＰＮが減少し、サイリスタはターンオンしにくくなるわけである。
しかし、この場合、ｄＶ／ｄｔは大きくなるものの、実際のターンオン時には、ベース層のベース幅は広くなりベース輸送効率が小さくなることで、ゲートトリガ電流ＩＧＴが大きくなってしまう。
一方、ゲートトリガ電流ＩＧＴを小さくする（ゲート感度を上げる）場合、すなわち、少ないゲートトリガ電流ＩＧＴでターンオンさせる場合、ベース層とカソード層との接合を深く形成する必要があった。これは、上記とは逆の理由で、ベース層のベース幅を薄くしてＮＰＮトランジスタの電流増幅率ｈＦＥＮＰＮを上げることに相当する。ところが、これでは、サイリスタは誤点弧しやすくなることとなり、ｄＶ／ｄｔは小さくなる。
このように、臨界オフ電圧上昇率ｄＶ／ｄｔを大きくすることと、ゲートトリガ電流ＩＧＴを小さくする（ゲート感度を上げる）関係は、上記説明の様に臨界オフ電圧上昇率ｄＶ／ｄｔを小さくするとゲートトリガ電流ＩＧＴは小さくなり、或いは、臨界オフ電圧上昇率ｄＶ／ｄｔを大きくするとゲートトリガ電流ＩＧＴは大きくなるので、相反する関係（トレードオフの関係）にあるといえる。 In the conventional thyristor, in order to increase the voltage change rate dV / dt, for example, the depth of the base layer is made constant from the surface of the semiconductor substrate, and the cathode layer is formed at a shallow position from the surface (the relationship between the base layer and the cathode layer) There was a method of making the junction shallow.
That is, by making the cathode layer a shallow junction, the impurity concentration of the cathode layer is lowered, and the conductivity of the cathode layer relative to the conductivity of the base layer is made smaller. As a result, the base width of the base layer is widened, and the emitter efficiency and base transport efficiency are reduced, so that the current amplification factor hFE NPN of the NPN transistor composed of the bulk layer, the base layer, and the cathode layer is reduced, and the thyristor is It becomes difficult to turn on.
However, in this case, although dV / dt is increased, at the time of actual turn-on, the base width of the base layer is increased and the base transport efficiency is decreased, so that the gate trigger current IGT is increased.
On the other hand, to reduce the gate trigger current I GT (raising the gate sensitivity) if, that is, when turning on a small gate trigger current I GT, it is necessary to form a deep junction between the base layer and the cathode layer. This is equivalent to increasing the current amplification factor hFE NPN of the NPN transistor by reducing the base width of the base layer for the opposite reason. However, in this case, the thyristor is likely to be erroneously fired, and dV / dt becomes small.
As described above, the relationship between increasing the critical off voltage increase rate dV / dt and decreasing the gate trigger current IGT (increasing the gate sensitivity) decreases the critical off voltage increase rate dV / dt as described above. Then, the gate trigger current IGT decreases, or when the critical off-voltage rise rate dV / dt increases, the gate trigger current IGT increases, so it can be said that there is a conflicting relationship (tradeoff relationship).

そこで、本発明は、上記問題を鑑みなされたもので、その目的は、臨界オフ電圧上昇率（ｄＶ／ｄｔ）の悪化を伴うことなく、ゲートトリガ電流ＩＧＴの小さい（ゲート感度の良い）サイリスタを提供することにある。
なお、上記特許文献１〜３は、半導体装置の基板上に形成する電極または配線用の金属に高融点金属シリサイドを用いる技術を開示しているにすぎない。 The present invention has been made in view of the above problems, its object is without deterioration of the critical rate of rise of off-state voltage (dV / dt), (good gate sensitivity) small gate trigger current I GT thyristor Is to provide.
Note that Patent Documents 1 to 3 only disclose a technique using refractory metal silicide as an electrode or wiring metal formed on a substrate of a semiconductor device.

本発明の半導体装置は、第１の一導電型領域の両主面に反対導電型領域を有し、前記反対導電型領域の少なくとも一方の領域内に第２の一導電型領域を形成し、前記各反対導電型領域と前記第２の一導電型領域とにそれぞれ電極を形成して構成される半導体装置において、前記第２の一導電型領域が形成された反対導電型領域の電極側の領域は、高融点金属シリサイド層で形成されることを特徴とする。   The semiconductor device of the present invention has opposite conductivity type regions on both main surfaces of the first one conductivity type region, and forms a second one conductivity type region in at least one region of the opposite conductivity type region, In the semiconductor device configured by forming electrodes in each of the opposite conductivity type regions and the second one conductivity type region, on the electrode side of the opposite conductivity type region in which the second one conductivity type region is formed The region is formed of a refractory metal silicide layer.

また、本発明は、上記半導体装置において、前記第２の一導電型領域以外の電極を有する半導体領域は、その電極側の領域が高融点金属シリサイド層で形成されることを特徴とする。   According to the present invention, in the semiconductor device described above, a semiconductor region having an electrode other than the second one-conductivity type region has a region on the electrode side formed of a refractory metal silicide layer.

また、本発明は、上記半導体装置において、前記第１の一導電型領域はＮ型半導体基板であり、前記第２の一導電型領域はカソードとなるＮエミッタ領域であり、前記第２の一導電型領域が形成された反対導電型領域は、ゲートとなるＰベース領域であり、前記第２の一導電型領域が形成されない反対導電型領域の電極側は、アノードとなるＰエミッタ領域であり、前記Ｐエミッタ領域と、前記Ｐベース領域と前記Ｐエミッタ領域とに挟まれる前記Ｎ型半導体基板の一部分のＮベース領域と、前記Ｐベース領域と、前記Ｎエミッタ領域と、からなるＰＮＰＮ４層構造を有するサイリスタであることを特徴とする。   According to the present invention, in the semiconductor device, the first one conductivity type region is an N type semiconductor substrate, the second one conductivity type region is an N emitter region serving as a cathode, and the second one conductivity type region is the second one conductivity type region. The opposite conductivity type region where the conductivity type region is formed is a P base region serving as a gate, and the electrode side of the opposite conductivity type region where the second one conductivity type region is not formed is a P emitter region serving as an anode. A PNPN four-layer structure comprising: the P emitter region; an N base region of a portion of the N-type semiconductor substrate sandwiched between the P base region and the P emitter region; the P base region; and the N emitter region. It is characterized by being a thyristor having.

また、本発明は、上記半導体装置において、前記高融点金属シリサイド層はニッケルシリサイド層であることを特徴とする。   In the semiconductor device, the refractory metal silicide layer is a nickel silicide layer.

この本発明によれば、少なくともゲートトリガ電流ＩＧＴの電流経路であるゲート電極Ｍ１ｂに接続されるベース層の電極側の領域（高濃度領域）を、電流の流れやすい高融点金属シリサイド層で形成する。つまり、半導体基板の表面付近の高濃度領域におけるオーミックコンタクト性を上げて（コンタクト抵抗値を下げて）、ゲートトリガ電流ＩＧＴが流れる経路における抵抗値を下げることにより、サイリスタのターンオンに必要な電圧を上昇させることなく、少ないゲートトリガ電流ＩＧＴによりサイリスタをターンオンさせる構成とする。この構成により、ゲート電極Ｍ１ｂとオーミック接触する高濃度のベース層を更に低抵抗化し、ゲートトリガ電流ＩＧＴを主表面とは垂直な方向に流れやすくすることで、半導体基板の主表面で横方向に流れる電流分を少なくし、ＰＮ接合Ｊ１が形成されている深さよりも下の位置から横方向へと流れる電流分をできるだけ多くする。これにより、ＰＮ接合Ｊ２に最も近いＰＮ接合Ｊ１からキャリアを有効に注入することとなり、少ないゲートトリガ電流ＩＧＴによりサイリスタをターンオンさせることができる。また、ゲートトリガ電流ＩＧＴを減らすために、従来の様にエミッタ深さ等を調整する必要はなく、臨界オフ電圧上昇率（ｄＶ／ｄｔ）は変動しない。よって、臨界オフ電圧上昇率（ｄＶ／ｄｔ）の悪化を伴うことなく、ゲート感度の良い（ゲートトリガ電流ＩＧＴの少ない）サイリスタを提供することができる。 According to the present invention, the electrode side of the region of the base layer connected to the gate electrode M1b is a current path of at least the gate trigger current I GT (high concentration region), formed in runny refractory metal silicide layer of the current To do. In other words, the voltage required for turning on the thyristor is improved by increasing the ohmic contact property in the high concentration region near the surface of the semiconductor substrate (lowering the contact resistance value) and lowering the resistance value in the path through which the gate trigger current IGT flows. without increasing, a configuration for turning on the thyristor by small gate trigger current I GT. With this configuration, the resistance of the high-concentration base layer that is in ohmic contact with the gate electrode M1b is further reduced, and the gate trigger current IGT is easily flown in a direction perpendicular to the main surface. Is reduced, and the current flowing from the position below the depth at which the PN junction J1 is formed to the lateral direction is increased as much as possible. This makes it possible to inject the PN junction J1 closest to the PN junction J2 carrier effectively, it is possible to turn on the thyristor by small gate trigger current I GT. Further, in order to reduce the gate trigger current IGT , it is not necessary to adjust the emitter depth or the like as in the prior art, and the critical off voltage increase rate (dV / dt) does not vary. Therefore, without deteriorating the critical rate of rise of off-state voltage (dV / dt), (low gate trigger current I GT) good gate sensitivity can provide thyristor.

本発明の半導体装置１００の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device 100 of this invention. 本発明の半導体装置１００の電極形成工程を説明するための図である。It is a figure for demonstrating the electrode formation process of the semiconductor device 100 of this invention. 関連する半導体装置２００の構成を示す断面図である。2 is a cross-sectional view showing a configuration of a related semiconductor device 200. FIG.

以下、添付図面を参照しながら、本発明の好ましい実施の形態について説明する。
図１は、本発明の実施形態におけるサイリスタ（半導体装置１００）の断面図を示している。なお、図３と同一の部分には同一の符号を付している。半導体装置１００は、図１に示すように、Ｎ型半導体領域Ｎ１と、半導体基板の一方の主面に露出する面を除いて前記Ｎ型半導体領域Ｎ１に隣接するＰ型半導体領域Ｐ１と、半導体基板の一方の主面に露出する面を除いて前記Ｐ型半導体領域Ｐ１に隣接するＮ型半導体領域Ｎ２と、半導体基板の他方の主面に露出する面を除いて前記Ｎ型半導体領域Ｎ１に隣接するＰ型半導体領域Ｐ２と、を備えている。
ここで、Ｎ型半導体領域Ｎ２は、平面視においてＰ型半導体領域Ｐ１の内側にあり、またＮ型半導体領域Ｎ２は半導体基板表面からの深さ方向に、Ｐ型半導体領域Ｐ１に比較して浅く形成されている。また、Ｐ型半導体領域Ｐ１及びＰ型半導体領域Ｐ２の両方の領域は、Ｎ型半導体領域Ｎ１を介して対向している。 Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
FIG. 1 shows a cross-sectional view of a thyristor (semiconductor device 100) according to an embodiment of the present invention. In addition, the same code | symbol is attached | subjected to the part same as FIG. As shown in FIG. 1, the semiconductor device 100 includes an N-type semiconductor region N1, a P-type semiconductor region P1 adjacent to the N-type semiconductor region N1 except for a surface exposed on one main surface of the semiconductor substrate, a semiconductor An N-type semiconductor region N2 adjacent to the P-type semiconductor region P1 except for a surface exposed on one main surface of the substrate, and an N-type semiconductor region N1 except for a surface exposed on the other main surface of the semiconductor substrate. And an adjacent P-type semiconductor region P2.
Here, the N-type semiconductor region N2 is inside the P-type semiconductor region P1 in plan view, and the N-type semiconductor region N2 is shallower in the depth direction from the surface of the semiconductor substrate than the P-type semiconductor region P1. Is formed. Further, both the P-type semiconductor region P1 and the P-type semiconductor region P2 are opposed to each other via the N-type semiconductor region N1.

また、半導体装置１００において、Ｎ型半導体領域Ｎ２とＰ型半導体領域Ｐ１は、半導体基板の一方の主面において形成された保護膜Ｉ１に設けられた開口ＣＴ１ａ、開口ＣＴ１ｂを介して、それぞれ第１の電極Ｍ１ａ、第３の電極Ｍ１ｂにオーミック接触される。同様に、Ｐ型半導体領域Ｐ２は、半導体基板の他方の主面において形成された保護膜Ｉ２に設けられた開口ＣＴ２を介して、第２の電極Ｍ２にオーミック接触される。第１の電極Ｍ１ａは、端子Ｔｋ（カソード端子）に、第３の電極Ｍ１ｂは、端子Ｔｇ（ゲート端子）に、第２の電極Ｍ２は、端子Ｔａ（アノード端子）にそれぞれ接続される。   Further, in the semiconductor device 100, the N-type semiconductor region N2 and the P-type semiconductor region P1 are respectively first through the opening CT1a and the opening CT1b provided in the protective film I1 formed on one main surface of the semiconductor substrate. The electrode M1a and the third electrode M1b are in ohmic contact. Similarly, the P-type semiconductor region P2 is in ohmic contact with the second electrode M2 through the opening CT2 provided in the protective film I2 formed on the other main surface of the semiconductor substrate. The first electrode M1a is connected to the terminal Tk (cathode terminal), the third electrode M1b is connected to the terminal Tg (gate terminal), and the second electrode M2 is connected to the terminal Ta (anode terminal).

ここで、本実施形態において、Ｎ型半導体領域Ｎ２、Ｐ型半導体領域Ｐ１、及びＰ型半導体領域Ｐ２の各領域は、それぞれメタル電極である第１の電極Ｍ１ａ、第２の電極Ｍ１ｂ、及び第３の電極Ｍ２とオーミック接触する領域に、高融点金属シリサイド層ＬＭを有している。
以上の構成により、半導体装置１００は、端子Ｔａと端子Ｔｋとの間に、Ｐ型半導体領域Ｐ２（Ｐエミッタ領域、以下アノード層とする）、Ｎ型半導体領域Ｎ１（Ｎベース領域、以下バルク層とする）及びＰ型半導体領域Ｐ１から構成されるＰＮＰバイポーラトランジスタと、Ｎ型半導体領域Ｎ１、Ｐ型半導体領域Ｐ１（Ｐベース領域、以下単にベース層とする）及びＮ型半導体領域Ｎ２（Ｎエミッタ領域、以下カソード層とする）から構成されるＮＰＮバイポーラトランジスタとが接続されたサイリスタである。 Here, in the present embodiment, each of the N-type semiconductor region N2, the P-type semiconductor region P1, and the P-type semiconductor region P2 includes a first electrode M1a, a second electrode M1b, and a second electrode that are metal electrodes, respectively. The refractory metal silicide layer LM is provided in a region in ohmic contact with the third electrode M2.
With the above configuration, the semiconductor device 100 includes a P-type semiconductor region P2 (P emitter region, hereinafter referred to as an anode layer), an N-type semiconductor region N1 (N base region, hereinafter referred to as a bulk layer) between the terminal Ta and the terminal Tk. And a PNP bipolar transistor composed of a P-type semiconductor region P1, an N-type semiconductor region N1, a P-type semiconductor region P1 (P base region, hereinafter simply referred to as a base layer), and an N-type semiconductor region N2 (N emitter) The thyristor is connected to an NPN bipolar transistor composed of a region (hereinafter referred to as a cathode layer).

ここで、まず、半導体装置１００の製造方法について説明する。
最初に、Ｎ型不純物の不純物濃度を有する半導体基板（バルク層）を用意する。次に、Ｐ型半導体領域Ｐ２（アノード層）を形成する工程に進む。まず、半導体基板のアノード側表面（他方の主面）に下地酸化膜を形成し、下地酸化膜上にイオン注入のマスクとなるフォトレジストを塗布する。次に、フォトマスクを用いて露光を行う。
この際用いるフォトマスクは、フォトレジストを感光させる光透過部がアノード層に対応して矩形状に設けられたフォトマスクである。このフォトマスクのパターンを半導体基板に転写し、矩形状光透過部に対応する開口を形成し、この開口からＰ型不純物イオン（例えばボロンイオン）を注入する。
続いて、フォトレジスト剥離後、注入したＰ型不純物イオンの活性化のための熱処理を行い、アノード層を形成する。 First, a method for manufacturing the semiconductor device 100 will be described.
First, a semiconductor substrate (bulk layer) having an N-type impurity concentration is prepared. Next, the process proceeds to the step of forming the P-type semiconductor region P2 (anode layer). First, a base oxide film is formed on the anode side surface (the other main surface) of the semiconductor substrate, and a photoresist serving as an ion implantation mask is applied on the base oxide film. Next, exposure is performed using a photomask.
The photomask used at this time is a photomask in which a light transmission portion for exposing a photoresist is provided in a rectangular shape corresponding to the anode layer. The pattern of this photomask is transferred to the semiconductor substrate, an opening corresponding to the rectangular light transmission portion is formed, and P-type impurity ions (for example, boron ions) are implanted from this opening.
Subsequently, after removing the photoresist, a heat treatment for activating the implanted P-type impurity ions is performed to form an anode layer.

続いて、Ｐ型半導体領域Ｐ１（ベース層）を形成する工程に進む。上記アノード層を形成工程と同様に、半導体基板のカソード側表面（一方の主面）に下地酸化膜を形成し、下地酸化膜上にイオン注入のマスクとなるフォトレジストを塗布する。次に、光透過部がベース層に対応して矩形状に設けられたフォトマスクを用いて露光を行い、露光されたフォトレジストの開口からＰ型不純物イオン（例えばボロンイオン）注入を行う。もちろん、この際用いるフォトマスクは、上記アノード層を形成する際に用いたフォトマスクと同じフォトマスクであってもよい。また、フォトレジスト剥離後、注入したＰ型不純物イオンの活性化のための熱処理を行い、ベース層を形成し、下地酸化膜を除去する。   Subsequently, the process proceeds to a step of forming a P-type semiconductor region P1 (base layer). Similar to the anode layer forming step, a base oxide film is formed on the cathode side surface (one main surface) of the semiconductor substrate, and a photoresist serving as an ion implantation mask is applied on the base oxide film. Next, exposure is performed using a photomask in which the light transmission portion is provided in a rectangular shape corresponding to the base layer, and P-type impurity ions (for example, boron ions) are implanted from the exposed photoresist opening. Of course, the photomask used at this time may be the same as the photomask used when forming the anode layer. In addition, after the photoresist is peeled off, a heat treatment for activating the implanted P-type impurity ions is performed, a base layer is formed, and the base oxide film is removed.

続いて、Ｎ型半導体領域Ｎ２（カソード層）を形成する工程に進む。半導体基板のカソード側表面（一方の主面）に、新たに下地酸化膜を形成し、下地酸化膜上にイオン注入のマスクとなるフォトレジストを塗布する。次に、フォトマスクを用いて露光を行い、露光されたフォトレジストの開口からＮ型不純物イオン（例えばリンイオン）を行う。
この際用いるフォトマスクは、フォトレジストを感光させる光透過部が、ベース層形成の際に用いられるフォトマスクの光透過部に対して内側になるように、カソード層に対応して矩形状に設けられたフォトマスクである。
上記工程と同様、フォトレジスト剥離後、注入したＮ型不純物イオンの活性化のための熱処理を行い、カソード層を形成し、下地酸化膜を除去する。 Then, it progresses to the process of forming N type semiconductor region N2 (cathode layer). A base oxide film is newly formed on the cathode side surface (one main surface) of the semiconductor substrate, and a photoresist serving as a mask for ion implantation is applied on the base oxide film. Next, exposure is performed using a photomask, and N-type impurity ions (for example, phosphorus ions) are formed from the exposed openings of the photoresist.
The photomask used at this time is provided in a rectangular shape corresponding to the cathode layer so that the light transmitting portion for exposing the photoresist is inside the light transmitting portion of the photomask used for forming the base layer. Photomask.
Similar to the above process, after the photoresist is peeled off, a heat treatment for activating the implanted N-type impurity ions is performed, a cathode layer is formed, and the underlying oxide film is removed.

続いて、電極形成工程に進む。図２は、半導体装置１００の電極形成工程の工程フローを示す図であり、以下に図２（ａ）〜図２（ｅ）を用いて、電極形成工程を説明する。
図２（ａ）に示すように、まず、絶縁性の保護膜Ｉ１、保護膜Ｉ２を形成し、メタル電極と各半導体領域の電気的接触を得るため、開口ＣＴ１ａ、開口ＣＴ２及び開口ＣＴ１ｂを形成する。次に、アノード、カソード、ゲートの各電極を形成する際、必要に応じて既に形成されたアノード層、カソード層、ベース層の表面に、イオン注入法により高濃度層を形成する。図２（ａ）においては、ベース層におけるゲート電極が形成される領域を、ＰＮ接合を形成する領域に比べて高濃度のＰ型不純物領域としている。 Then, it progresses to an electrode formation process. FIG. 2 is a diagram showing a process flow of an electrode forming process of the semiconductor device 100, and the electrode forming process will be described below with reference to FIGS. 2 (a) to 2 (e).
As shown in FIG. 2A, first, an insulating protective film I1 and protective film I2 are formed, and an opening CT1a, an opening CT2 and an opening CT1b are formed to obtain electrical contact between the metal electrode and each semiconductor region. To do. Next, when forming the anode, cathode, and gate electrodes, a high-concentration layer is formed by ion implantation on the surfaces of the anode layer, cathode layer, and base layer already formed as necessary. In FIG. 2A, the region where the gate electrode is formed in the base layer is a P-type impurity region having a higher concentration than the region where the PN junction is formed.

続いて、図２（ｂ）に示すように、無電解メッキ法により開口ＣＴ１ａ、開口ＣＴ２及び開口ＣＴ１ｂから、カソード層、ベース層、及びアノード層の露出面へニッケルＮｉを付着する。
続いて、図２（ｃ）に示すように、例えば焼き鈍しにより熱処理を施し、カソード層、ベース層、及びアノード層の各露出面に付着されたＮｉの一部を、それぞれの層においてシリコン基板内へ拡散させ、シリコンとニッケルとの合金層であるニッケルシリサイド層ＮｉＳｉ（高融点金属シリサイド層）を形成する。
このニッケルシリサイド層（ＮｉＳｉ）は、カソード層、ベース層、及びアノード層とそれぞれのメタル電極間のコンタクト抵抗を減少させるためのオーミック層として使用される。 Subsequently, as shown in FIG. 2B, nickel Ni is attached to the exposed surfaces of the cathode layer, the base layer, and the anode layer from the openings CT1a, CT2, and CT1b by electroless plating.
Subsequently, as shown in FIG. 2C, heat treatment is performed by annealing, for example, and a part of Ni adhering to each exposed surface of the cathode layer, the base layer, and the anode layer is placed in the silicon substrate in each layer. Then, a nickel silicide layer NiSi (refractory metal silicide layer) which is an alloy layer of silicon and nickel is formed.
The nickel silicide layer (NiSi) is used as an ohmic layer for reducing contact resistance between the cathode layer, the base layer, and the anode layer and each metal electrode.

続いて、図２（ｄ）に示すように、上記シリサイド化工程で、シリサイド化されなかった残部であるニッケルＮｉを、ウエットエッチ等の表面処理を施すことで除去する。
最後に、図２（ｅ）に示すように、真空蒸着法等によりメタル電極となるアルミニウムＡｌを蒸着する。その後、このアルミニウムをパターニングして、図１に示すように、カソード電極Ｍ１ａ、アノード電極Ｍ２及びゲート電極Ｍ１ｂを形成する。 Subsequently, as shown in FIG. 2D, the remaining nickel Ni that has not been silicided in the silicidation step is removed by performing a surface treatment such as wet etching.
Finally, as shown in FIG. 2 (e), aluminum Al to be a metal electrode is deposited by vacuum deposition or the like. Thereafter, this aluminum is patterned to form a cathode electrode M1a, an anode electrode M2, and a gate electrode M1b as shown in FIG.

このようにして形成された半導体装置１００は、第１の一導電型領域（Ｎ型半導体領域Ｎ１、バルク層）の両主面に反対導電型領域（Ｐ型半導体領域Ｐ１及びＰ２、ベース層及びアノード層）を有し、前記反対導電型領域の少なくとも一方の領域内に第２の一導電型領域（Ｎ型半導体領域Ｎ２、カソード層）を形成し、前記各反対導電型領域と前記第２の一導電型領域とにそれぞれ電極（順に、アノード端子Ｔａに接続されるメタル電極Ｍ２、ゲート端子Ｔｇに接続されるメタル電極Ｍ１ｂ、カソード端子に接続されるメタル電極Ｍ１ａ）を形成して構成される半導体装置において、前記第２の一導電型領域が形成された反対導電型領域の電極側の領域（ベース層）は、ニッケルとシリコンとの合金層であるニッケルシリサイド層（高融点金属シリサイド層ＬＭ）で形成されることを特徴とする半導体装置である。   The semiconductor device 100 formed in this way has opposite conductivity type regions (P-type semiconductor regions P1 and P2, a base layer and two main surfaces of the first one conductivity-type region (N-type semiconductor region N1, bulk layer). An anode layer), a second one conductivity type region (N-type semiconductor region N2, cathode layer) is formed in at least one of the opposite conductivity type regions, and each of the opposite conductivity type regions and the second conductivity type region are formed. The electrodes (in order, a metal electrode M2 connected to the anode terminal Ta, a metal electrode M1b connected to the gate terminal Tg, and a metal electrode M1a connected to the cathode terminal) are formed on one conductivity type region. In the semiconductor device, the electrode-side region (base layer) of the opposite conductivity type region where the second one conductivity type region is formed is a nickel silicide layer (high melting point gold) which is an alloy layer of nickel and silicon. A wherein a is formed in the silicide layer LM).

この本発明によれば、少なくともゲートトリガ電流ＩＧＴの電流経路であるゲート電極Ｍ１ｂに接続されるベース層の電極側の領域（高濃度領域）を、電流の流れやすい高融点金属シリサイド層で形成する。つまり、半導体基板の表面付近の高濃度領域におけるオーミックコンタクト性を上げて（コンタクト抵抗値を下げて）、ゲートトリガ電流ＩＧＴが流れる経路における抵抗値を下げることにより、サイリスタのターンオンに必要な電圧を上昇させることなく、少ないゲートトリガ電流ＩＧＴによりサイリスタをターンオンさせる構成とする。ゲートトリガ電流ＩＧＴが減少する理由は以下の通りである。 According to the present invention, the electrode side of the region of the base layer connected to the gate electrode M1b is a current path of at least the gate trigger current I GT (high concentration region), formed in runny refractory metal silicide layer of the current To do. In other words, the voltage required for turning on the thyristor is improved by increasing the ohmic contact property in the high concentration region near the surface of the semiconductor substrate (lowering the contact resistance value) and lowering the resistance value in the path through which the gate trigger current IGT flows. without increasing, a configuration for turning on the thyristor by small gate trigger current I GT. The reason why the gate trigger current IGT decreases is as follows.

上記サイリスタを製造する際、ベース層及びカソード層は上述の様に拡散により形成するわけであるが、拡散により形成した不純物層は半導体基板の主表面に近づくにつれ不純物濃度が高くなっている。ここで、カソード層は、主表面から浅く形成されているので、主表面から深さ方向に沿った不純物濃度がほぼ一定であると仮定すると、ベース層はカソード層に比べ深く形成されているので、その不純物濃度は半導体基板の主表面から深くなるにつれ低くなる。すなわち、ベース層の導電率に対するカソード層の導電率の比率は、主表面から深い部分（ベース層とカソード層からなるＰＮ接合Ｊ１が主表面と平行をなす部分）が一番大きく、主表面に近づくにつれ小さくなる。ＰＮ接合Ｊ１を通過する電流が一定の場合、ＰＮ接合Ｊ１におけるキャリア注入量（エミッタ注入効率）は、上で述べたとおり、ＰＮ接合Ｊ１を構成する領域の導電率の比率が大きい程多くなる。
また、カソード層からベース層へと注入されるキャリア（電子）は、ベース層とバルク層間のＰＮ接合Ｊ２に形成されている空乏層ＤＬまで到達しなければ、サイリスタのターンオンに寄与しない。
従って、サイリスタのターンオンに、カソード層からベース層へ注入されるキャリアを有効に使うには、ＰＮ接合Ｊ２に最も近いＰＮ接合Ｊ１からキャリアを注入するのが良いことを意味している。 When manufacturing the thyristor, the base layer and the cathode layer are formed by diffusion as described above, and the impurity concentration of the impurity layer formed by diffusion increases as it approaches the main surface of the semiconductor substrate. Here, since the cathode layer is formed shallow from the main surface, assuming that the impurity concentration along the depth direction from the main surface is substantially constant, the base layer is formed deeper than the cathode layer. The impurity concentration decreases as the depth increases from the main surface of the semiconductor substrate. That is, the ratio of the conductivity of the cathode layer to the conductivity of the base layer is the largest in the portion deep from the main surface (the portion where the PN junction J1 composed of the base layer and the cathode layer is parallel to the main surface). It gets smaller as you get closer. When the current passing through the PN junction J1 is constant, the carrier injection amount (emitter injection efficiency) in the PN junction J1 increases as the conductivity ratio of the region forming the PN junction J1 increases as described above.
Also, carriers (electrons) injected from the cathode layer to the base layer do not contribute to turn-on of the thyristor unless they reach the depletion layer DL formed at the PN junction J2 between the base layer and the bulk layer.
Therefore, in order to effectively use the carriers injected from the cathode layer to the base layer for turning on the thyristor, it means that it is preferable to inject carriers from the PN junction J1 closest to the PN junction J2.

そのため、ゲート電極Ｍ１ｂとオーミック接触する高濃度のベース層を更に低抵抗化し、ゲートトリガ電流ＩＧＴを主表面とは垂直な方向に流れやすくすることで、半導体基板の主表面で横方向に流れる電流分を少なくし、ＰＮ接合Ｊ１が形成されている深さよりも下の位置から横方向へと流れる電流分をできるだけ多くする。これにより、ＰＮ接合Ｊ２に最も近いＰＮ接合Ｊ１からキャリアを有効に注入することとなり、少ないゲートトリガ電流ＩＧＴによりサイリスタをターンオンさせることができる。また、ゲートトリガ電流ＩＧＴを減らすために、従来の様にベース層とカソード層との接合の深さ等を調整する必要はなく、臨界オフ電圧上昇率（ｄＶ／ｄｔ）は変動しない。よって、臨界オフ電圧上昇率（ｄＶ／ｄｔ）の悪化を伴うことなく、ゲート感度の良い（ゲートトリガ電流ＩＧＴの少ない）サイリスタを提供することができる。 Therefore, to further reduce the resistance of the base layer of high density which is in ohmic contact with the gate electrode M1b, the gate trigger current I GT By the main surfaces to facilitate flow in the direction perpendicular to flow laterally in the main surface of the semiconductor substrate The current is reduced, and the current flowing from the position below the depth at which the PN junction J1 is formed in the lateral direction is increased as much as possible. This makes it possible to inject the PN junction J1 closest to the PN junction J2 carrier effectively, it is possible to turn on the thyristor by small gate trigger current I GT. In order to reduce the gate trigger current I GT, there is no need to adjust the depth or the like of the bonding between the As of the conventional base layer and the cathode layer, the critical rate of rise of off-state voltage (dV / dt) does not vary. Therefore, without deteriorating the critical rate of rise of off-state voltage (dV / dt), (low gate trigger current I GT) good gate sensitivity can provide thyristor.

以上、本発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の変更等も含まれる。
例えば、上記実施形態においては、ベース層、カソード層、アノード層の全ての半導体領域のメタル電極との接触面をシリサイド化したが、少なくともゲート（ベース層）をシリサイド化すれば、本発明の目的は達成される。全ての領域をシリサイド化する場合、シリサイド化しない領域のシリサイド化をマスクする工程が不要となることから、工程を短縮でき製造コストを低減できる効果がある。また、アノード側とカソード側の電極形成を別工程で行う場合、カソード側の電極であるカソード電極とゲート電極が接触する不純物領域（カソード層及びベース層）をシリサイド化し、アノード電極が接触する不純物領域（アノード層）はシリサイド化しなくてもよい。
また、高融点金属シリサイドをニッケルシリサイド層として説明したが、コバルトシリサイド層、チタンシリサイド層等、他の高融点金属シリサイド層としても構わないのは勿論である。 The embodiment of the present invention has been described in detail with reference to the drawings. However, the specific configuration is not limited to this embodiment, and includes changes and the like without departing from the gist of the present invention.
For example, in the above embodiment, the contact surfaces of the base layer, the cathode layer, and the anode layer with the metal electrodes in all the semiconductor regions are silicided. However, if at least the gate (base layer) is silicided, the object of the present invention Is achieved. In the case where all the regions are silicided, the step of masking the silicidation of the regions that are not to be silicided becomes unnecessary, so that the process can be shortened and the manufacturing cost can be reduced. Further, when the anode side and cathode side electrode formation is performed in separate steps, the impurity region (cathode layer and base layer) where the cathode electrode which is the cathode side electrode and the gate electrode are in contact is silicided, and the impurity where the anode electrode is in contact The region (anode layer) may not be silicided.
Further, although the refractory metal silicide has been described as the nickel silicide layer, it is needless to say that other refractory metal silicide layers such as a cobalt silicide layer and a titanium silicide layer may be used.

上記各実施形態においては、アノード層形成工程終了後、ベース層形成工程を行うこととしているが、本発明はこれに限定されるものではない。例えば、ベース層形成後アノード層形成、あるいは同時に形成してもよい。   In each of the above embodiments, the base layer forming step is performed after the anode layer forming step is finished, but the present invention is not limited to this. For example, the anode layer may be formed after the base layer is formed, or may be formed simultaneously.

上記実施形態においては、ベース層、アノード層およびカソード層形成工程においてイオン注入法を用いて不純物導入をしているが、本発明はこれに限定されるものではない。例えば熱拡散法を用いて不純物導入をしてもよい。このとき熱拡散法に用いる拡散源としては気体、液体または固体の拡散源を用いることが出来る。   In the above embodiment, the impurity introduction is performed using the ion implantation method in the base layer, anode layer, and cathode layer forming step, but the present invention is not limited to this. For example, impurities may be introduced using a thermal diffusion method. At this time, as a diffusion source used in the thermal diffusion method, a gas, liquid, or solid diffusion source can be used.

上記実施形態においては、ベース層、アノード層、カソード層に表面に形成される高濃度不純物層はイオン注入によるとしているが、本発明はこれに限定されるものではない。例えば、熱拡散法を用いて不純物導入をしてもよい。このとき熱拡散法に用いる拡散源としては気体、液体または固体の拡散源を用いることが出来る。   In the above embodiment, the high concentration impurity layer formed on the surface of the base layer, the anode layer, and the cathode layer is formed by ion implantation. However, the present invention is not limited to this. For example, impurities may be introduced using a thermal diffusion method. At this time, as a diffusion source used in the thermal diffusion method, a gas, liquid, or solid diffusion source can be used.

Ｎ１，Ｎ２…Ｎ型半導体領域、Ｐ１，Ｐ２…Ｐ型半導体領域、ＤＬ…空乏層、Ｊ１，Ｊ２，Ｊ３…ＰＮ接合、ＣＴ１ａ，ＣＴ１ｂ，ＣＴ２…開口、Ｍ１ａ，Ｍ１ｂ，Ｍ２…電極、Ｉ１，Ｉ２…保護膜、Ｔａ，Ｔｋ，Ｔｇ…端子、ＬＭ…高融点金属シリサイド層   N1, N2... N type semiconductor region, P1, P2... P type semiconductor region, DL... Depletion layer, J1, J2, J3... PN junction, CT1a, CT1b, CT2. I2 ... Protective film, Ta, Tk, Tg ... Terminal, LM ... Refractory metal silicide layer

Claims (4)

第１の一導電型領域の両主面に反対導電型領域を有し、
前記反対導電型領域の少なくとも一方の領域内に第２の一導電型領域を形成し、
前記各反対導電型領域と前記第２の一導電型領域とにそれぞれ電極を形成して構成される半導体装置において、
前記第２の一導電型領域が形成された反対導電型領域の電極側の領域は、高融点金属シリサイド層で形成されることを特徴とする半導体装置。 Having opposite conductivity type regions on both main surfaces of the first one conductivity type region;
Forming a second one conductivity type region in at least one region of the opposite conductivity type region;
In the semiconductor device configured by forming electrodes in each of the opposite conductivity type regions and the second one conductivity type region,
A region on the electrode side of the opposite conductivity type region where the second one conductivity type region is formed is formed of a refractory metal silicide layer. 前記第２の一導電型領域以外の電極を有する半導体領域は、その電極側の領域が高融点金属シリサイド層で形成されることを特徴とする請求項１記載の半導体装置。   2. The semiconductor device according to claim 1, wherein a semiconductor region having an electrode other than the second one-conductivity type region is formed of a refractory metal silicide layer in a region on the electrode side. 前記第１の一導電型領域はＮ型半導体基板であり
前記第２の一導電型領域はカソードとなるＮエミッタ領域であり、
前記第２の一導電型領域が形成された反対導電型領域は、ゲートとなるＰベース領域であり、
前記第２の一導電型領域が形成されない反対導電型領域の電極側は、アノードとなるＰエミッタ領域であり、
前記Ｐエミッタ領域と、前記Ｐベース領域と前記Ｐエミッタ領域とに挟まれる前記Ｎ型半導体基板の一部分のＮベース領域と、前記Ｐベース領域と、前記Ｎエミッタ領域と、からなるＰＮＰＮ４層構造を有するサイリスタであることを特徴とする請求項１又は請求項２に記載の半導体装置。 The first one-conductivity type region is an N-type semiconductor substrate, and the second one-conductivity type region is an N emitter region serving as a cathode,
The opposite conductivity type region in which the second one conductivity type region is formed is a P base region serving as a gate,
The electrode side of the opposite conductivity type region where the second one conductivity type region is not formed is a P emitter region serving as an anode,
A PNPN four-layer structure comprising the P emitter region, an N base region of a part of the N-type semiconductor substrate sandwiched between the P base region and the P emitter region, the P base region, and the N emitter region. The semiconductor device according to claim 1, wherein the semiconductor device is a thyristor. 前記高融点金属シリサイド層はニッケルシリサイド層であることを特徴とする請求項１乃至請求項３記載の半導体装置。   4. The semiconductor device according to claim 1, wherein the refractory metal silicide layer is a nickel silicide layer.
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