JP2012070418A - 半導体装置 - Google Patents
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Abstract
【解決手段】MEMSレゾネータの製造方法は、基板10上に形成された半導体デバイスとMEMS構造体部4とを有するMEMSレゾネータ2の製造方法であって、半導体デバイスは、上部電極30と下部電極26とを有するONOキャパシタ部6と、CMOS回路部8と、を含み、ONOキャパシタ部6の下部電極26を、第1シリコン層26を用いて、形成する。MEMS構造体部4の下部構造体16とONOキャパシタ部6の上部電極30とを、第2シリコン層52を用いて、形成する。及び、MEMS構造体部4の上部構造体18とCMOS回路部8のゲート電極34とを、第3シリコン層54を用いて、形成する。
【選択図】図2
Description
。
MSは、Micro Electro Mechanical Systemの略称であり、その包含する概念範囲には種
々の解釈があって、マイクロマシン、MST(Micro System Technology)と呼ばれる場
合もあるが、通常、「半導体製造技術を用いて作製された微小な機能素子」を意味するも
のとされる。それらは従来の半導体で培われた微細加工技術をベースとして製造されてい
る。ただ、現在ではMEMS単体での製造であるか又は、ICを製造後に後から作りこむ
などのプロセスにより製造されている。それらは電化製品・自動車などに採用され、新た
な市場を開拓している。MEMS製造のプロセスは、従来の半導体微細加工技術をベース
に、アレンジされている。例えば、同一の半導体基板上で能動素子のゲートを形成するの
と同時に形成されたダイアフラムを使用する容量型圧力センサが知られている(例えば、
特許文献1参照)。また、圧力センサの圧力検知部を電子回路の導電層を用いて形成する
ことにより圧力センサ混載半導体装置の小型化、高機能化、高信頼化を図ることが知られ
ている(例えば、特許文献2参照)。
ary Metal Oxide Semiconductor)回路部のみの同時形成である。特許文献2は、MEM
S構造体部、CMOS回路部、及びONO(酸化膜・窒化膜・酸化膜)キャパシタ部を1
チップに同時形成しているが、MEMS構造体部は配線層で作成されている。ONOキャ
パシタ部は下部電極がシリコン基板の拡散層を使用している。つまり、これまではCMO
S回路部とONOキャパシタ部やMEMS構造体部とCMOS回路部の同時形成は可能で
あったが、3つのデバイスの同時形成はなかった。その為、以下の不具合があった。ON
Oキャパシタ部がない場合は、ONOキャパシタ部が使えないので、CMOS回路部構成
に制限が掛かる(バリエーションが狭い)(例えば、AD変換回路、他の基板電極でない
容量が必要な他の回路など)。また、ONOキャパシタ部が別chipのSIP(System
in Package)構成となり、プロセスが増える、コストが掛かる、及びワイヤボンディン
グなどの配線からのノイズがのる。MEMS構造体部がない場合は、ノイズ増などの上記
不具合がでる。また、Pre−/Post−ProcessなどでMEMSを付加的に加
工する。これは加工工程を兼用することができないので、プロセス数増、コスト増の問題
が発生する。
を簡素化し低コスト化を実現するとともに、さらに、システムを簡素化しノイズ対策を可
能にするMEMSレゾネータ及びMEMSレゾネータの製造方法を提供することにある。
イスとMEMS構造体部とを有するMEMSレゾネータの製造方法であって、前記半導体
デバイスは、上部電極と下部電極とを有するONOキャパシタ部と、CMOS回路部と、
を含み、前記ONOキャパシタ部の前記下部電極を、第1シリコン層を用いて、形成する
こと、前記MEMS構造体部の下部構造体と前記ONOキャパシタ部の上部電極とを、第
2シリコン層を用いて、形成すること、及び、前記MEMS構造体部の上部構造体と前記
CMOS回路部のゲート電極とを、第3シリコン層を用いて、形成すること、を含む。
プ化できる。これにより、プロセスを簡素化し低コスト化を実現するとともに、さらに、
システムを簡素化しノイズ対策を可能にする。
MS構造体部とを有するMEMSレゾネータであって、前記半導体デバイスは、ONOキ
ャパシタ部とCMOS回路部とを含む。
プ化できる。これにより、プロセスを簡素化し低コスト化を実現するとともに、さらに、
システムを簡素化しノイズ対策を可能にする。
構造体とを含み、前記ONOキャパシタ部は、下部電極と上部電極とを含み、前記CMO
S回路部は、ゲート電極を含み、前記ONOキャパシタ部の前記下部電極は、第1シリコ
ン層を用いて、形成され、前記MEMS構造体部の前記下部構造体と前記ONOキャパシ
タ部の前記上部電極とは、第2シリコン層を用いて、形成され、前記MEMS構造体部の
前記上部構造体と前記CMOS回路部の前記ゲート電極とは、第3シリコン層を用いて、
形成されていてもよい。
る。図2は、本発明を適用した実施の形態に係るMEMSレゾネータの断面図である。本
実施の形態に係るMEMSレゾネータ2は、図1に示すように、基板10と、基板10上
に形成されたMEMS構造体部4と、半導体デバイスとしてのONOキャパシタ部6及び
CMOS回路部8と、によって構成されている。
)などの基板を用いることができる。特に、単結晶シリコン基板であることが望ましい。
基板10の厚さは、100〜1000μmである。
子分離酸化膜12は、熱酸化膜である。素子分離酸化膜12は、LOCOS(Local oxid
ation of silicon)法で形成したフィールド絶縁膜である。素子分離酸化膜12の膜厚は
、0.1〜2μmである。素子分離酸化膜12の上には、MEMS構造体部4及びONO
キャパシタ部6が配置されている。
14は、SiN膜である。ベース窒化膜14の膜厚は、0.1〜2μmである。ベース窒
化膜14は、MEMS構造体部4の下に必要である。ベース窒化膜14は、ONOキャパ
シタ部6の下にあってもよい。
部構造体16とMEMS構造体部4の上部構造体18とが形成されている。MEMS構造
体部4の下部構造体16は、第2シリコン層52(図4(A)参照)を用いて、形成され
ている。MEMS構造体部4の下部構造体16とONOキャパシタ部6の上部電極30と
は、第2シリコン層52を用いて、同時に形成されている。MEMS構造体部4の上部構
造体18は、第3シリコン層54(図4(C)参照)を用いて、形成されている。MEM
S構造体部4の上部構造体18とCMOS回路部8のゲート電極34とは、第3シリコン
層54を用いて、同時に形成されている。MEMS構造体部4の下部構造体16の材質は
、Poly−Si及びアモルファスSiなどである。MEMS構造体部4の下部構造体1
6の厚さは、0.05〜100μmである。MEMS構造体部4の上部構造体18の材質
は、Poly−Si及びアモルファスSiなどである。MEMS構造体部4の上部構造体
18の厚さは、0.05〜100μmである。
れている。MEMS構造体部4の下部構造体16の上部には、コンタクトホール24が形
成されている。
の下部電極26が形成されている。ONOキャパシタ部6の下部電極26は、第1シリコ
ン層26(図3(A)参照)を用いて、形成されている。ONOキャパシタ部6の下部電
極26の材質は、Poly−Si及びアモルファスSiなどである。ONOキャパシタ部
6の下部電極26の厚さは、0.05〜100μmである。
形成されている。ONOキャパシタ層間絶縁膜28は、下部層間絶縁膜28Aと中間層間
絶縁膜28Bと上部層間絶縁膜28Cとの3層で構成されている(図3(D)参照)。O
NOキャパシタ層間絶縁膜28の材質は、下部層間絶縁膜28Aの箇所がSiO2/中間
層間絶縁膜28Bの箇所がSi3N4/上部層間絶縁膜28Cの箇所がSiO2である。O
NOキャパシタ層間絶縁膜28の膜厚は、下部層間絶縁膜28Aの箇所が1〜50nm/
中間層間絶縁膜28Bの箇所が1〜50nm/上部層間絶縁膜28Cの箇所が1〜50n
mである。
形成されている。ONOキャパシタ部6の上部電極30は、第2シリコン層52(図4(
A)参照)を用いて、形成されている。ONOキャパシタ部6の上部電極30とMEMS
構造体部4の下部構造体16とは、第2シリコン層52を用いて、同時に形成されている
。ONOキャパシタ部6の上部電極30の材質は、Poly−Si及びアモルファスSi
などである。ONOキャパシタ部6の上部電極30の厚さは、0.05〜100μmであ
る。
ている。ONOキャパシタ部6の上部電極30の上部には、コンタクトホール24が形成
されている。
等を有するトランジスタが形成されている。CMOS回路部8のゲート電極34は、第3
シリコン層54(図4(C)参照)を用いて、形成されている。CMOS回路部8のゲー
ト電極34とMEMS構造体部4の上部構造体18とは、第3シリコン層54を用いて、
同時に形成されている。CMOS回路部8のゲート電極34の材質は、Poly−Si及
びアモルファスSiなどである。CMOS回路部8のゲート電極34の厚さは、0.05
〜100μmである。
路部8の拡散層(ソース、ドレイン)36の上部には、コンタクトホール24が形成され
ている。
とからなるプラグ38が形成されている。
が形成されている。第1金属配線層40の材質は、AL、Cu、Ti、TiN、及びWな
どである。第1金属配線層40の層間は、0.1〜3μmである。
される第2金属配線層44が形成されている。第2金属配線層44の材質は、AL、Cu
、Ti、TiN、及びWなどである。第2金属配線層44の層間は、0.1〜3μmであ
る。第1金属配線層40と第2金属配線層44とは、酸化シリコン系の配線層層間膜46
によって互いに絶縁されている。配線層層間膜46は、CVD酸化膜などである。配線層
層間膜46の膜厚は、0.2〜1μmである。本実施の形態の半導体装置の製造に当たっ
ては、要所でCMP(Chemical Mechanical Polishing)を用いている。このため、第1
金属配線層40と第2金属配線層44とは、概ね平坦に形成されている。
ベーション膜48は、CVD酸化膜、CVD−SiN膜、及びポリイミド膜などである。
パッシベーション膜48の膜厚は、酸化膜=0.1〜2μm、窒化膜=0.1〜5μm、
及びポリイミド膜=0.5〜20μmである。
部分にほぼ対応する領域で、下部構造体16と上部構造体18との間に所定の間隙が確保
されるように開口されている。
1チップ化できる。これにより、プロセスを簡素化し低コスト化を実現するとともに、さ
らに、システムを簡素化しノイズ対策を可能にする。
あってもよい。CMOS回路部8は、温度補償のための温度センサ、アナログ・デジタル
変換回路、論理回路、クロック、および電源制御回路等のアナログ・デジタル混載回路で
あってもよい。
を参照して説明する。
いて説明するための図である。本実施の形態に係るMEMSレゾネータの製造方法は、先
ず、図3(A)に示すように、第1シリコン層26を形成する。具体的には、基板10に
素子分離酸化膜(Locos、トレンチなど)12を形成後、リリース時のアンカーとな
る第1窒化シリコン膜14を形成する。第1窒化シリコン膜14は、ベース窒化膜14(
図2参照)である。その後、第1窒化シリコン膜14に第1シリコン層26を形成する。
第1シリコン層26の材質は、Poly−Si及びアモルファスSiなどである。第1シ
リコン層26の層間は、0.05〜100μmである。第1シリコン層26は、ONOキ
ャパシタ部6(図2参照)の下部電極26である。第1シリコン層26を用いることによ
り、ONOキャパシタ部6の下部電極26は、形成される。
シリコン層26の表面を酸化することにより、ONOキャパシタ部6のONOキャパシタ
層間絶縁膜28(図2参照)の下部層間絶縁膜28Aを形成する。
下部層間絶縁膜28A及びベース窒化膜14の一部に第2窒化シリコン膜28Bを形成す
る。第2窒化シリコン膜28Bは、中間層間絶縁膜28Bになる。中間層間絶縁膜28B
は、ONOキャパシタ層間絶縁膜28の一層である。
層間絶縁膜28Bの表面を酸化し、上部層間絶縁膜28Cを形成する。上部層間絶縁膜2
8Cは、ONOキャパシタ層間絶縁膜28の一層である。
窒化膜14及び上部層間絶縁膜28Cに第2シリコン層52を形成する。第2シリコン層
52の材質は、Poly−Si及びアモルファスSiなどである。第2シリコン層52の
層間は、0.05〜100μmである。第2シリコン層52は、不純物を導入してもよい
。例えば、イオン注入、熱拡散などである。第2シリコン層52は、MEMS構造体部4
(図2参照)の下部構造体16及びONOキャパシタ部6の上部電極30である。第2シ
リコン層52を用いることにより、MEMS構造体部4の下部構造体16及びONOキャ
パシタ部6の上部電極30は、同時に形成される。
実現している。
成されていた酸化膜は一度剥いで新しく酸化しなおす。ゲート酸化膜32を形成すること
により、第2シリコン層52の表面も同時に酸化される。第2シリコン層52の表面を酸
化することは、MEMS構造体部4の下部構造体16とONOキャパシタ部6の上部電極
30との表面を酸化することになる。MEMS構造体部4の下部構造体16の表面の酸化
は、MEMS構造体部4のギャップ厚みとなる。酸化工程は、Lv、Hv用などとゲート
酸化膜を作り分ける場合、必要に応じて、複数回行ってもよい。その場合、CMOS回路
部8の2nd−ゲート酸化とMEMS構造体部4のギャップ酸化、また、CMOS回路部
8の2nd以降のゲート酸化とMEMS構造体部4のギャップ酸化が兼用される工程にな
る。また、EEPROMなどのトンネル酸化膜形成も兼用が可能である。上記シリコン膜
のデポだけでなく、リソグラフィー工程も当然兼用である。
実現している。
S回路部8(図2参照)のゲート酸化膜32、ONOキャパシタ部6の上部電極30、及
びMEMS構造体部4の下部構造体16に第3シリコン層54を形成する。第3シリコン
層54の材質は、Poly−Si及びアモルファスSiなどである。第3シリコン層54
の層間は、0.05〜100μmである。第3シリコン層54は、MEMS構造体部4の
上部構造体18及びCMOS回路部8のゲート電極34である。第3シリコン層54を用
いることにより、MEMS構造体部4の上部構造体18及びCMOS回路部8のゲート電
極34は、同時に形成される。
実現している。
イドする領域(配線箇所)を分けて、酸化膜を除去する。その後、全体にTiを堆積させ
、熱処理を行うと、酸化膜が除去された部分がサリサイド化される。この工程は、リリー
スエッチングに体制のあるシリサイドの場合、第3シリコン層54をデポした後に全面シ
リサイドしてもよい。サリサイドされていないTiの領域は、RCA洗浄などで除去する
。サリサイド領域56の材質は、Ti、W、Mo、Co、Ni、Ta、Pt、及びPdな
どである。サリサイド領域56の厚さは、0.01〜1μmである。
(または熱拡散)を行ったり、シリサイド化したりして、抵抗を下げてもよい。ただし、
MEMS構造体部4はシリサイドの選択が可能(リリースで溶けるなどの場合により選択
する)である。
MEMS構造体部4の下部構造体16の上部、ONOキャパシタ部6の上部電極30の上
部、及びCMOS回路部8の上部に第2フィールド層間膜22を形成する。薄膜成膜加工
法は、LTO、HTO、PSG、BPSG、及びSOGなどを用いる。このため、第2フ
ィールド層間膜22は、概ね平坦に形成される。
線層44、及びパッシベーション膜48を形成する。具体的には、第2フィールド層間膜
22のMEMS構造体部4の下部構造体16の上部、ONOキャパシタ部6の上部電極3
0の上部、及びCMOS回路部8の拡散層(ソース、ドレイン)36の上部にコンタクト
ホール24を形成する。コンタクトホール24の内部にプラグ38を形成する。サリサイ
ド領域の表面上には、プラグ38が形成される。第2フィールド層間膜22の表面上にプ
ラグ38に接続される第1金属配線層40を形成する。第1金属配線層40の上部にヴィ
アホール42を介して第1金属配線層40に接続される第2金属配線層44を形成する。
第1金属配線層40と第2金属配線層44とは、配線層層間膜46によって互いに絶縁さ
れるように形成する。本実施の形態の半導体装置の製造に当たっては、要所でCMP(Ch
emical Mechanical Polishing)を用いている。このため、第1金属配線層40と第2金
属配線層44とは、概ね平坦に形成される。配線層は、複数層形成してもよい。第2金属
配線層44の表面上にパッシベーション膜48を形成する。
以外は、レジスト、ポリイミドなどの耐性有機膜で保護し、リリースエッチングを行う。
デバイスと同時に作成するプロセスにおいて、MEMS構造体部4とONOキャパシタ部
6とCMOS回路部8とを同時形成的に作成することができる。また、MEMS構造体部
4やCMOS回路部8のゲート電極34、ONOキャパシタ部6の電極26,30は全て
シリコンの堆積層で構成されている。さらに、MEMS構造体部4とONOキャパシタ部
6とCMOS回路部8との電極形成や層間絶縁膜の形成をそれぞれの工程で兼用しながら
、工程数を大幅に増やすことなく、効率的に作成するフローが実現できる。これにより、
3つのデバイスが、それぞれ不具合が出ることなく、1チップ上に作成できる。また、M
EMS構造体部4−CMOS回路部8のチップ上にONOキャパシタ部6が搭載できるこ
とにより、CMOS回路部8の設計バリエーションが広がり(検出、増幅、演算、AD変
換など様々)、製品の利便性が向上する。
1チップ化できる。これにより、プロセスを簡素化し低コスト化を実現するとともに、さ
らに、システムを簡素化しノイズ対策を可能にする。
バイス(CMOS、ONOキャパシタ)を1チップ化したい製品に活用できる。MEMS
構造体部の適用分野は、センサ類、RF関係、スイッチ、映像関係などに活用できる。
OS回路部、10…基板、12…素子分離酸化膜、14…ベース窒化膜(第1窒化シリコ
ン膜)、16…下部構造体、18…上部構造体、20…開口部、22…第2フィールド層
間膜、24…コンタクトホール、26…下部電極(第1シリコン層)、28…ONOキャ
パシタ層間絶縁膜、28A…下部層間絶縁膜、28B…第2窒化シリコン膜(中間層間絶
縁膜)、28C…上部層間絶縁膜、30…上部電極、32…ゲート酸化膜、34…ゲート
電極、36…拡散層(ソース、ドレイン)、38…プラグ、40…第1金属配線層、42
…ヴィアホール、44…第2金属配線層、46…配線層層間膜、48…パッシベーション
膜、52…第2シリコン層、54…第3シリコン層、56…サリサイド領域。
Claims (3)
- 基板上に形成された半導体デバイスとMEMS構造体部とを有するMEMSレゾネータ
の製造方法であって、
前記半導体デバイスは、上部電極と下部電極とを有するONOキャパシタ部と、CMO
S回路部と、を含み、
前記ONOキャパシタ部の前記下部電極を、第1シリコン層を用いて、形成すること、
前記MEMS構造体部の下部構造体と前記ONOキャパシタ部の上部電極とを、第2シ
リコン層を用いて、形成すること、及び、
前記MEMS構造体部の上部構造体と前記CMOS回路部のゲート電極とを、第3シリ
コン層を用いて、形成すること、
を含むことを特徴とするMEMSレゾネータの製造方法。 - 基板上に形成された半導体デバイスとMEMS構造体部とを有するMEMSレゾネータ
であって、
前記半導体デバイスは、ONOキャパシタ部とCMOS回路部とを含むことを特徴とす
るMEMSレゾネータ。 - 請求項2に記載のMEMSレゾネータにおいて、
前記MEMS構造体部は、下部構造体と上部構造体とを含み、
前記ONOキャパシタ部は、下部電極と上部電極とを含み、
前記CMOS回路部は、ゲート電極を含み、
前記ONOキャパシタ部の前記下部電極は、第1シリコン層を用いて、形成され、
前記MEMS構造体部の前記下部構造体と前記ONOキャパシタ部の前記上部電極とは
、第2シリコン層を用いて、形成され、
前記MEMS構造体部の前記上部構造体と前記CMOS回路部の前記ゲート電極とは、
第3シリコン層を用いて、形成されていることを特徴とするMEMSレゾネータ。
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