JP2012064652A - 半導体装置 - Google Patents

Abstract

【課題】トレンチゲートをゲート電極で完全に埋め込むトレンチゲート型ＭＯＳＦＥＴにおいて、パフォーマンスに優れた半導体回路装置を提供する。
【解決手段】第１の導電型のウェル層４内に形成された第２の導電型のウェル層５が、ゲート電極材料９で埋設された格子状のトレンチ溝７で囲まれたトレンチゲート型ＭＯＳＦＥＴであって、トレンチ溝７の側面と第２の導電型のウェル層５との間に形成される第１の絶縁膜８は、トレンチ溝７の側面と前記第１の導電型のウェル層４との間に形成される第２の絶縁膜１４よりも薄くしてある。
【選択図】図２

Description

本発明は、トレンチゲート型ＭＯＳ電界効果トランジスタを含む半導体装置に関する。

近年、多種多様な携帯機器が流通するようになり、その電源には高エネルギー密度を有し、メモリー効果が発生しないＬｉイオン電池が多用されている。それに伴い、Ｌｉイオン電池の過充電、過放電を検出する保護用ＩＣも必須となっている。例えば、携帯電話向けのＬｉイオン電池に関しては、３．６Ｖ程度の電池電圧となるが、充電する際は２０Ｖ以上の電圧がかかる事になり、ＩＣとしては高耐圧を有する素子を含むことが要求される。

この際、ＣＭＯＳトランジスタプロセスで上記ＩＣの仕様を満たそうとした場合、低耐圧に適したＭＯＳトランジスタおよび高耐圧に適したＭＯＳトランジスタを形成する必要がある。なぜなら、高耐圧素子はその仕様を満たす為には素子サイズをある程度大きくする必要があり、ＩＣの全体を高耐圧素子で構成した場合、最終的なチップサイズが増大し、コスト競争力のないＩＣとなり、市場の価格に対する要求を満たすことは困難になってしまうからである。その為、高電圧が印加される回路部分に高耐圧素子を使用し、その他の回路領域は低耐圧素子を使用することでチップサイズを抑制している。さらには、保護ＩＣにパワーＭＯＳ電界効果トランジスタ（以下パワーＭＯＳＦＥＴと略す）を内蔵することで、さらなるチップサイズ縮小とともに、パワーＭＯＳＦＥＴのオン抵抗低減が要求されている。

ここで、パワーＭＯＳＦＥＴのオン抵抗は、約５０ｍΩの低抵抗が求められるため、パワーＭＯＳＦＥＴがチップ全体に占める割合は非常に大きく、パワーＭＯＳＦＥＴの性能向上がチップサイズの縮小に大きく貢献する。

そこで、パワーＭＯＳＦＥＴに焦点を当てると、その回路は、図１に示すように２つのＮ型パワーＭＯＳＦＥＴのドレイン同士を短絡させたものを用いることがある。図３の断面図に示すように、ドレイン電極をＮ型埋め込み層２で形成し、かつドレイン同士をＮ型埋め込み層２で短絡させ、かつトレンチゲート７ａ、７ｂをゲート電極材料９ａ、９ｂで完全に埋め込むトレンチゲート型ＭＯＳＦＥＴを用いて前記回路を構成した場合、Ｎ型埋め込み層２の寄生抵抗成分を減らすために、ＭＯＳＦＥＴ間の距離は短いことが望ましい。しかし、ＭＯＳＦＥＴのＰ型ウェル５ａ、５ｂ間のパンチスルー耐圧を確保する必要があるため、ＭＯＳＦＥＴ間の距離を十分に開け、そこにＮ型緩和層４を設けた構造としている。

小柳光正、「サブミクロンデバイスＩ」、丸善株式会社、昭和６２年７月３１日、ｐ１７０

トレンチゲート型ＭＯＳＦＥＴのＰ型ウェル５間のパンチスルー耐圧を確保するために、Ｐ型ウェル５ａ、５ｂ間にＮ型緩和層４を設ける場合、Ｐ型ウェル５ａ、５ｂとＮ型緩和層４間のアバランシェブレークダウンを起こさないようにするため、Ｎ型緩和層４の濃度を薄くしなければならず、それにより、Ｐ型ウェル５ａ、５ｂ間の距離を大きく開ける必要がある。Ｐ型ウェル５ａ、５ｂ間の距離を大きく開けると、面積効率が悪化し、チップサイズの増大を招く。また、Ｐ型ウェル５ａ、５ｂ間の距離が離れることで、トレンチゲート型ＭＯＳＦＥＴのドレイン同士を接続しているＮ型高濃度埋め込み層２の距離が長くなり、ドレイン抵抗が高くなるため、トレンチゲート型ＭＯＳＦＥＴの性能を落とすことになる。

本発明は、トレンチゲート７をゲート電極材料９ａ、９ｂで完全に埋め込むトレンチゲート型ＭＯＳＦＥＴにおいて、パフォーマンスに優れた半導体回路装置を提供することを目的とする。

上記の課題を解決するために、本発明は以下の手段を用いた。
（１）第１の導電型のウェル層内に形成された第２の導電型のウェル層が、ゲート電極材料で埋設された格子状のトレンチ溝で囲まれたトレンチゲート型ＭＯＳＦＥＴであって、トレンチ溝の側面と第２の導電型のウェル層との間に形成される第１の絶縁膜が、トレンチ溝の側面と前記第１の導電型のウェル層との間に形成される第２の絶縁膜よりも薄いことを特徴とする半導体装置とした。
（２）（１）記載の半導体装置において、第１の絶縁膜の膜厚が２０ｎｍ以下で、第２の絶縁膜の膜厚が２０ｎｍより厚いことを特徴とする半導体装置とした。
（３）（１）および（２）記載の半導体装置において、ゲート電極材料がポリシリコンであることを特徴とする半導体装置とした。

請求項１に記載の本発明によれば、トレンチ溝をゲート電極材料で埋設するトレンチゲート型ＭＯＳＦＥＴにおいて、Ｐ型ウェル層をトレンチ溝で囲むことにより、ＭＯＳＦＥＴのＰ型ウェル間のパンチスルー耐圧が向上し、ＭＯＳＦＥＴ間の距離を最大でトレンチ溝の最小ピッチまで縮めることができる。これにより、ＭＯＳＦＥＴ間の距離を短くすることができるため、チップサイズが小さく、かつ性能が優れた半導体回路装置を提供することができる。

本発明にかかるパワーＭＯＳＦＥＴの回路図である。 実施の形態にかかるトレンチゲート型ＭＯＳＦＥＴを有する半導体回路装置の断面構造図である。 従来のトレンチゲート型ＭＯＳＦＥＴを有する半導体回路装置の断面構造の例を示す図である。

以下、本発明による半導体装置について、図２の本発明の実施例である半導体回路装置の概略断面図を用いて説明を行なう。なお、以下の説明においては、Ｎチャネル型のＭＯＳＦＥＴを例に説明を行う。

Ｐ型半導体基板１上に、高濃度のドレインとなるＮ型埋め込み層２と、Ｐ型エピタキシャル層３が形成されている。Ｐ型エピタキシャル層３表面には、低濃度のドレインとなるＮ型ウェル層４がＮ型埋め込み層２に届くように形成され、さらに、Ｎ型ウェル層４の内部には、ゲート電極材料９ａ、９ｂで埋設されたトレンチ溝７ａ、７ｂとチャネル領域を構成するＰ型ウェル層５ａ、５ｂが形成されていて、Ｐ型ウェル層５ａ、５ｂはトレンチ溝７ａ、７ｂに囲まれている。第１のゲート酸化膜８ａ、８ｂは、トレンチ溝内のＰ型ウェル層５ａ、５ｂと接する側に形成され、第２のゲート酸化膜１４ａ、１４ｂは、トレンチ溝内のＮ型ウェル層４と接する側に形成されていて、酸化膜厚は第２のゲート酸化膜１４ａ、１４ｂの方が第１のゲート酸化膜８ａ、８ｂよりも厚い。Ｐ型ウェル層５ａ、５ｂの内部には、選択的にＮ＋＋型ソース層１０ａ、１０ｂとＰ＋＋型ボディコンタクト層１３ａ、１３ｂが形成されている。図示はしないが、Ｐ型エピタキシャル層３の表面に中間絶縁膜が形成され、各ＭＯＳＦＥＴのＮ＋＋型高濃度のソース層１０ａ、１０ｂ、Ｐ＋＋型高濃度のボディコンタクト層１３ａ、１３ｂ、ゲート電極材料９ａ、９ｂ上にコンタクトホールが形成され、さらに、コンタクトホールを介して金属によってゲート電極及びソース電極が形成されている。ここで、Ｎ＋＋型ソース層１０ａ、１０ｂとＰ＋＋型ボディコンタクト層１３ａ、１３ｂはそれぞれソース電極で短絡されている。

実施の形態にかかるトレンチゲート型ＭＯＳＦＥＴの動作について説明する。当該トレンチゲート型ＭＯＳＦＥＴは、ゲート電極材料９ａ、９ｂに接続されたゲート電極に閾値電圧Ｖｔ以上の電圧が印加されると、第一のトレンチ溝７の側壁に接するＰ型ウェル層５ａ、５ｂが反転してチャネルとなり、ドレイン電流が流れる。

図１に示す回路におけるトレンチゲート型ＭＯＳＦＥＴの動作について詳細に説明する。第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴはドレイン同士が短絡しており、オン時の電流経路としては、例えば第１のＭＯＳＦＥＴのゲート電極９ａと第２のＰ＋＋型高濃度ボディコンタクト層１３ｂに順バイアスを印加した場合、第１のＭＯＳＦＥＴのＮ＋＋型ソース層１０ａ、チャネル領域、Ｎ型ウェル層４、Ｎ型埋め込み層２、Ｎ型ウェル層４、第２のＭＯＳＦＥＴのＰ型ウェル層５ｂ、Ｐ＋＋型高濃度ボディコンタクト層１３ｂが存在する。また、第１のＭＯＳＦＥＴのゲート電極９ａに電圧を加えず、Ｐ＋＋型高濃度ボディコンタクト層１３ｂに順バイアスを印加した場合はオフとなり、Ｐ型ウェル層５ａと５ｂ間に高電圧をかけることが可能で、この時の耐圧は、Ｎ型ウェル層４とＰ型ウェル層５ａからなるＰＮ接合耐圧、あるいはＰ型ウェル層５ｂ、Ｎ型ウェル層４、Ｐ型ウェル層５ａからなる寄生のバイポーラトランジスタのパンチスルー耐圧によって決まる。

本実施の形態にかかるトレンチゲート型ＭＯＳＦＥＴは、Ｐ型ウェル層５をトレンチ溝７で囲う構造としている。このことから、Ｐ型ウェル層５ａと５ｂ間のパンチスルー耐圧を十分に高くすることができる。

本実施例では、トレンチ溝７の内面に形成された酸化膜が、Ｎ型ウェル層４とトレンチ溝の側面で接しているが、この部分の酸化膜が使用する電圧の範囲で破壊されないような構造にしなければならない。パワーＭＯＳＦＥＴは低オン抵抗が求められるため、ゲート酸化膜を薄くすることが一般的である。そのため、Ｎ型ウェル層４とトレンチ溝の側面側に、ゲート酸化膜８よりも酸化膜厚の厚い酸化膜１４を形成した。酸化膜１４の膜厚は、例えばソース・ドレイン間電圧２０ＶのＭＯＳＦＥＴの場合、２０ｎｍ以上あれば酸化膜１４は破壊されない。

ゲート酸化膜８ａ、８ｂと酸化膜１４ａ、１４ｂの製造方法を簡単に説明する。まず、トレンチ溝７ａ、７ｂの全内面を熱酸化して酸化膜を形成した後、ホトリソグラフィにより酸化膜８ａ、８ｂを形成する部分を開口し、ウェットエッチングにより酸化膜８ａ、８ｂを形成する部分の酸化膜を除去する。そして、レジストを除去した後、再びトレンチ溝７の全内面を熱酸化することにより、ゲート酸化膜８と酸化膜１４が形成される。

Ｐ型ウェル層５ａ、５ｂをトレンチ溝７ａ、７ｂに囲まれるように形成すること、およびトレンチ溝７ａ、７ｂの側面とＮ型ウェル層とが接する部分の酸化膜厚を厚くすることにより、Ｐ型ウェル層５ａと５ｂ間のパンチスルー耐圧を高めつつ、ドレイン・ゲート間の耐圧を高めることができる。それにより、Ｐ型ウェル層５ａと５ｂ間のパンチスルー耐圧を確保するために開けていたトレンチゲートＭＯＳＦＥＴ間の距離を、製造方法で決まるトレンチ溝の最小ピッチにまで縮めることができる。

尚、本発明は、Ｎチャネルのトレンチゲート型ＭＯＳＦＥＴについての例を示したが、Ｐチャネルのトレンチゲート型ＭＯＳＦＥＴにも適用可能である。また、２つのトレンチゲート型ＭＯＳＦＥＴの素子分離について例を示したが、単体や３つ以上のトレンチゲート型ＭＯＳＦＥＴにも適用可能である。以上に説明したものは本発明の一実施の形態に過ぎないものであり、本発明の趣旨を逸脱することなく、この他にも種々の変形した実施の形態が考えられることは勿論のことである。

１ Ｐ型半導体基板
２ Ｎ型埋め込みドレイン層
３ Ｐ型エピタキシャル層
４ Ｎ型ウェル層
５ａ、５ｂ Ｐ型ウェル層
６ フィールド絶縁膜
７ａ、７ｂ トレンチ溝
８ａ、８ｂ 第１のゲート酸化膜
９ａ、９ｂ ゲート電極
１０ａ、１０ｂ Ｎ＋＋型ソース層
１１ 第１の縦型ＭＯＳＦＥＴ
１２ 第２の縦型ＭＯＳＦＥＴ
１３ａ、１３ｂ Ｐ＋＋型ボディコンタクト層
１４ａ、１４ｂ 第２のゲート酸化膜

Claims (3)

1. 第１導電型の半導体基板と
   前記半導体基板の上に設けられた、高濃度ドレインとなる第２導電型の埋め込み層と、
   前記埋め込み層の上および周囲に設けられた第１導電型のエピタキシャル層と、
   前記エピタキシャル層の表面に、前記埋め込み層に達するように設けられた低濃度ドレインとなる第２導電型の第１のウェル層と、
   前記第１のウェル層の表面に電気的に分離して配置されたチャネル領域を構成する第１導電型の複数の第２のウェル層と、
   前記複数の第２のウェル層の周囲をそれぞれ取り囲むトレンチ溝と、
   前記トレンチ溝が前記第１のウェル層に接する側の前記トレンチ溝の内部表面に形成された第１のゲート酸化膜と、
   前記トレンチ溝が取り囲む前記複数の第２のウェル層のうちのひとつに接する側の前記トレンチ溝の内部表面に形成された、前記第１のゲート酸化膜よりも膜厚が薄い第２のゲート酸化膜と、
   前記トレンチ溝に埋設されたゲート電極材料と
   前記複数の第２のウェル層の各々の表面に配置されたソース層およびボディコンタクト層と、
   を有する半導体装置
2. 前記第１のゲート酸化膜の膜厚が２０ｎｍ以下で、かつ前記第２のゲート酸化膜の膜厚が２０ｎｍよりも厚いことを特徴とする請求項１記載の半導体装置。
3. 前記ゲート電極材料がポリシリコンであることを特徴とする請求項１あるいは２記載の半導体装置。

Images