JP2012059843A - 半導体光デバイスの製造方法 - Google Patents

半導体光デバイスの製造方法 Download PDF

Info

Publication number
JP2012059843A
JP2012059843A JP2010200266A JP2010200266A JP2012059843A JP 2012059843 A JP2012059843 A JP 2012059843A JP 2010200266 A JP2010200266 A JP 2010200266A JP 2010200266 A JP2010200266 A JP 2010200266A JP 2012059843 A JP2012059843 A JP 2012059843A
Authority
JP
Japan
Prior art keywords
bcb resin
resin region
semiconductor optical
optical device
electrode pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010200266A
Other languages
English (en)
Other versions
JP5678528B2 (ja
Inventor
Koyo Tsuji
幸洋 辻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2010200266A priority Critical patent/JP5678528B2/ja
Priority to US13/224,546 priority patent/US8389395B2/en
Publication of JP2012059843A publication Critical patent/JP2012059843A/ja
Application granted granted Critical
Publication of JP5678528B2 publication Critical patent/JP5678528B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/04—Processes or apparatus for excitation, e.g. pumping, e.g. by electron beams
    • H01S5/042—Electrical excitation ; Circuits therefor
    • H01S5/0425—Electrodes, e.g. characterised by the structure
    • H01S5/04254—Electrodes, e.g. characterised by the structure characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05169—Platinum [Pt] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05555—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48644—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85203—Thermocompression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12043—Photo diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S2301/00—Functional characteristics
    • H01S2301/17—Semiconductor lasers comprising special layers
    • H01S2301/176—Specific passivation layers on surfaces other than the emission facet
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
    • H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
    • H01S5/227—Buried mesa structure ; Striped active layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Semiconductor Lasers (AREA)

Abstract

【課題】電極パッドとＢＣＢ樹脂との接合強度を高めることができる半導体光デバイスの製造方法を提供する。
【解決手段】この方法は、光を発生、吸収、若しくは導波する層を含む半導体光素子２上にＢＣＢ樹脂領域４を形成する樹脂層形成工程と、酸素原子を含むガスから生成された誘導結合プラズマＰ１によってＢＣＢ樹脂領域４の表面４ａを処理することにより、ＢＣＢ樹脂領域４の表面４ａに凹凸を形成するとともにＢＣＢ樹脂領域４の表面４ａ上にシリコン酸化膜６を形成するプラズマ処理工程と、金属からなる電極パッドをＢＣＢ樹脂領域４の表面４ａ上に形成する電極パッド形成工程とを含む。
【選択図】図３

Description

本発明は、半導体光デバイスの製造方法に関するものである。
特許文献１には、半導体光素子に関する技術が記載されている。この半導体光素子では、発光、受光、または光変調機能を有するメサ部の周囲が、ＢＣＢ樹脂により埋め込まれている。ＢＣＢ樹脂の上には、この半導体光素子との電気的接続を行うための金属製の電極パッド（ボンディングパッド）が設けられている。
特開２００２−１６４６２２号公報
光を発生、吸収、若しくは導波する層を有する半導体光素子上に電極パッドが設けられる場合、寄生容量を低減するために、半導体光素子と電極パッドとの間にＢＣＢ樹脂領域を介在させることが行われている（例えば特許文献１）。電極パッドにボンディングワイヤを実装する際、電極パッドには或る程度の引っ張り力が加わる。したがって、電極パッドとＢＣＢ樹脂との間には、この引っ張り力に耐え得るだけの接合強度が望まれる。しかしながら、電極パッドは一般に金属からなり、金属と樹脂とは、接合強度が得にくい組み合わせの一つである。特に、ＢＣＢ表面は炭素成分が多く含まれており、金属と強く接合することが困難である。これらの接合強度が不充分であると、電極パッドにボンディングワイヤを実装する際、電極パッドがＢＣＢ樹脂から剥がれてしまうおそれがある。
本発明は、このような問題点に鑑みてなされたものであり、電極パッドとＢＣＢ樹脂との接合強度を高めることができる半導体光デバイスの製造方法を提供することを目的とする。
上述した課題を解決するために、本発明による半導体光デバイスの製造方法は、光を発生、吸収、若しくは導波する層を含む半導体光素子上にＢＣＢ樹脂領域を形成する樹脂層形成工程と、酸素原子を含むガスから生成された誘導結合プラズマによってＢＣＢ樹脂領域の表面を処理することにより、ＢＣＢ樹脂領域の表面に凹凸を形成するとともにＢＣＢ樹脂領域の表面上にシリコン酸化膜を形成するプラズマ処理工程と、金属からなる電極パッドをＢＣＢ樹脂領域の表面上に形成する電極パッド形成工程とを含むことを特徴とする。
この半導体光デバイスの製造方法では、プラズマによってＢＣＢ樹脂領域の表面を処理することにより、ＢＣＢ樹脂領域の表面に凹凸が生じ、表面積が増大する。また、酸素原子を含むガスから生成されたプラズマを用いることにより、金属との接合強度が比較的高いシリコン酸化膜がＢＣＢ樹脂領域の表面に形成される。したがって、この半導体光デバイスの製造方法によれば、電極パッドとＢＣＢ樹脂との接合強度を高めることができる。
また、この半導体光デバイスの製造方法では、プラズマ処理工程の際に、誘導結合プラズマによってＢＣＢ樹脂領域の表面を処理する。従来より多く用いられている平行平板型の電極を用いたプラズマエッチングでは、プラズマパワーの変化に応じてバイアスパワーも変化してしまう。したがって、プラズマパワーを大きくするとバイアスパワーも大きくなるので、シリコン酸化膜が飛散してしまう。これに対し、本発明による製造方法ではプラズマ処理の為に誘導結合プラズマ（Inductively Coupled Plasma：ＩＣＰ）を用いている。ＩＣＰを発生させる際には、バイアスパワーとＩＣＰパワーとをそれぞれ独立して調整することが可能である。したがって、ＩＣＰパワーを高めてシリコン酸化膜を十分な厚さに形成しつつ、バイアスパワーを適度な範囲に調整して好適な表面粗さを実現できる。したがって、上述した半導体光デバイスの製造方法によれば、電極パッドとＢＣＢ樹脂との接合強度を更に高めることができる。
また、半導体光デバイスの製造方法は、プラズマ処理工程の際に、バイアスパワーを５０Ｗ以上１００Ｗ以下とすることを特徴としてもよい。
また、半導体光デバイスの製造方法は、プラズマ処理工程の際に、ＢＣＢ樹脂領域の表面粗さを３ｎｍ以上５ｎｍ以下とすることを特徴としてもよい。
また、半導体光デバイスの製造方法は、プラズマ処理工程の際に、誘導結合プラズマのパワーを５０Ｗ以上１００Ｗ以下とすることを特徴としてもよい。
また、半導体光デバイスの製造方法は、プラズマ処理工程の際に、シリコン酸化膜の厚さを４ｎｍ以上５０ｎｍ以下とすることを特徴としてもよい。
本発明による半導体光デバイスの製造方法によれば、電極パッドとＢＣＢ樹脂との接合強度を高めることができる。
図１は、第１実施形態に係る半導体光デバイスを模式的に示す平面図である。 図２は、図１に示されるII−II線に沿った断面図である。 図３は、樹脂層形成工程およびプラズマ処理工程を示す図である。 図４は、プラズマ生成装置を模式的に示す構成図である。 図５は、電極パッド形成工程を示す図である。 図６は、表面処理の効果を示す原子間力顕微鏡写真である。 図７は、表面処理前、従来の平行平板型ＲＩＥ装置を用いた表面処理後、及び本実施形態による表面処理後のそれぞれにおける、ＢＣＢ樹脂領域の中心線平均粗さ（Ｒａ）を示すグラフである。 図８は、本実施形態における、バイアスパワーとＢＣＢ樹脂領域の表面粗さＲａとの関係を示すグラフである。 図９は、本実施形態における、バイアスパワーとシリコン酸化膜の膜厚との関係を示すグラフである。 図１０は、第２実施形態に係る半導体光デバイスを模式的に示す平面図である。 図１１は、図１０に示されるXI−XI線に沿った断面図である。
以下、添付図面を参照しながら本発明による半導体光デバイスの製造方法の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
（第１実施形態）
図１は、第１実施形態に係る半導体光デバイスを模式的に示す平面図である。図２は、図１に示されるII−II線に沿った断面図である。図１及び図２に示される半導体光デバイス１０は、半導体光素子２と、半導体光素子２上に設けられたＢＣＢ樹脂領域４と、ＢＣＢ樹脂領域４上に設けられたシリコン酸化膜６と、シリコン酸化膜６上に設けられた電極パッド８とを備える。ＢＣＢ樹脂領域４とシリコン酸化膜６と電極パッド８とは、互いに密着して設けられている。
半導体光素子２とＢＣＢ樹脂領域４との間には、絶縁層（パッシベーション膜）１２が設けられていることが好ましい。絶縁層１２は、例えばＳｉＯ２といったシリコン酸化物からなる。絶縁層１２には開口１３が形成されており、開口１３内には電極パッド８が埋め込まれている。開口１３は、例えば所定方向に延びる溝である。
半導体光素子２としては、例えば、半導体レーザ、フォトダイオード、光変調器等が挙げられる。半導体光素子２が半導体レーザである場合、半導体光素子２は、光を発生する発光層を含む。半導体光素子２がフォトダイオードである場合、半導体光素子２は、光を吸収する光吸収層を含む。半導体光素子２が光変調器である場合、半導体光素子２は、光を導波する光導波層を含む。
ＢＣＢ樹脂領域４は、ベンゾシクロブテン（ＢＣＢ）樹脂からなる。ＢＣＢ樹脂は、低誘電率、高耐熱性といった良好な特性を有するので、ＢＣＢ樹脂領域４によって半導体光デバイス１０の静電容量（寄生容量）を低減することができる。その結果、半導体光デバイス１０の高速動作が可能となる。ＢＣＢ樹脂としては、例えば、Ｓｉ原子が２０〜３０原子％化合したジビニルテトラメチルシロキサン−ビスベンゾシクロブテン（ＤＶＳ−ｂｉｓＢＣＢ）が望ましい。また、ＢＣＢ樹脂としては、Ｓｉを含有するカルボシラン化合物、シロキサン化合物でもよい。ＢＣＢ樹脂領域４の厚さは、例えば２μｍ以上６μｍ以下である。
シリコン酸化膜６は、上述のＢＣＢ樹脂のＳｉが酸化して得られる膜である。シリコン酸化膜６の好適な膜厚は、４ｎｍ以上５０ｎｍ以下である。シリコン酸化膜６の膜厚が４ｎｍ以上であることによって、シリコン酸化膜６に残存する炭素成分を効果的に低減し、ＢＣＢ樹脂領域４と電極パッド８との十分な密着性を得ることができる。また、シリコン酸化膜６の膜厚が５０ｎｍ以下であることによって、シリコン酸化膜６内の空隙に起因するシリコン酸化膜６のひび割れ、ひいてはＢＣＢ樹脂領域４の割れを効果的に低減できる。シリコン酸化膜６の膜厚は、例えばＸＰＳ（Ｘ線光電子分光分析装置）等を用いて測定される。
電極パッド８は、パッド部７と、電極部１１と、接続部９とを有する。接続部９は、パッド部７と電極部１１とを接続する。パッド部７は、シリコン酸化膜６上に設けられた面状部材である。パッド部７は、ボンディングワイヤが実装されるためのボンディングパッドとして機能する。一実施例において、パッド部７は、直径６０μｍ厚さ３μｍの円盤形状を有する。電極部１１は、絶縁層１２の開口１３内に埋め込まれ、半導体光素子２と電気的に接続される。電極パッド８は、チタンからなることが好ましい。より好ましくは、電極パッド８は、チタン／白金／金の３層構造を有する。この場合、ＢＣＢ樹脂領域４と接触するのはチタンである。電極パッド８の材料としては、他に、ＡｕＧｅ、Ｎｉ、ＡｕＺｎ等を適用することができる。電極パッド８の好適な厚さは、２．５μｍ以上３．５μｍ以下である。
本実施形態の半導体光デバイス１０では、ＢＣＢ樹脂領域４と電極パッド８とがシリコン酸化膜６によって接続されているので、ＢＣＢ樹脂領域４と電極パッド８との密着性を向上できる。特に、シリコン酸化膜６の膜厚が４〜５０ｎｍである場合に、ＢＣＢ樹脂領域４と電極パッド８との密着性を向上できる。また、シリコン酸化膜６の表面粗さや弾性率を調整することによって、ＢＣＢ樹脂領域４と電極パッド８との密着性を更に向上できる。
また、電極パッド８がチタンからなる場合、例えば金や白金等からなる電極パッド８に比べて、ＢＣＢ樹脂領域４と電極パッド８との密着性を更に向上させることができる。さらに、ＢＣＢ樹脂領域４は無機物層等よりも低容量なので、半導体光素子２の高速動作が可能になる。
ここで、以上に述べた構成を備える半導体光デバイス１０の製造方法について説明する。
（樹脂層形成工程）
まず、図３（ａ）に示されるように、半導体光素子２上にＢＣＢ樹脂を塗布することによって、ＢＣＢ樹脂層４１を形成する。好ましくは、半導体光素子２上に絶縁層１２を形成した後にＢＣＢ樹脂層４１を形成する。そして、このＢＣＢ樹脂層４１の熱硬化（キュア）を行う。その後、図３（ｂ）に示されるように、ＢＣＢ樹脂層４１の一部にエッチングを施すことによって、図１及び図２に示されたＢＣＢ樹脂領域４が形成される。
一実施例において、ＢＣＢ樹脂領域４の表面４ａの表面粗さＲａは２．３７Åである。本明細書において、表面粗さＲａは、例えば原子間力顕微鏡（ＡＦＭ）により取得された画像から算出される。また、一実施例において、ＢＣＢ樹脂領域４の表層部（厚さ４〜５ｎｍ）における炭素原子の含有率は約８８原子％、酸素原子の含有率は約５．１原子％、シリコン原子の含有率は約７．２原子％である。本明細書において、原子の含有率は、例えばＸ線光電子分光分析（ＸＰＳ）によって測定される。
（プラズマ処理工程）
続いて、ＢＣＢ樹脂領域４の表面４ａを、図３（ｃ）に示されるように、酸素原子を含むガスと不活性ガスとの混合ガスから生成されたプラズマＰ１によって処理する。これにより、ＢＣＢ樹脂領域４の表面４ａに凹凸が形成されるとともに、ＢＣＢ樹脂領域４の表面４ａ上にシリコン酸化膜６が形成される。
酸素原子を含むガスとしては、酸素ガス（Ｏ２）を用いることが好ましい。不活性ガスとしては、窒素ガス（Ｎ２）を用いることが好ましい。なお、不活性ガスとしては、ヘリウムやネオン、アルゴン等の希ガスを用いても良い。
このプラズマ処理工程では、プラズマＰ１中に酸素原子が存在することによって、ＢＣＢ樹脂中の炭素原子が酸素原子と結合し、二酸化炭素となってＢＣＢ樹脂領域４の表面４ａから除去される。また、ＢＣＢ樹脂中のＳｉは酸素と結合してＳｉＯ２となり、ＢＣＢ樹脂領域４の表面４ａ上に堆積する。その結果、表面４ａはシリコン酸化膜６に覆われて無機化する。すなわち、ＢＣＢ樹脂領域４の表面４ａ上に、所望の膜厚（例えば４ｎｍ以上５０ｎｍ以下）のシリコン酸化膜６が形成される。また、同時に、ＢＣＢ樹脂領域４の表面４ａがプラズマＰ１中の窒素原子によって荒らされ、表面４ａの表面粗さが増加する。
本実施形態では、プラズマＰ１として、誘導結合プラズマ（Inductively Coupled Plasma；ＩＣＰ）を用いる。ここで、図４は、本実施形態において用いられるプラズマ生成装置を模式的に示す構成図（一部断面図）である。図４に示されるプラズマ生成装置１００は、その内部にＩＣＰを発生させるための真空チャンバ１０３を備えている。この真空チャンバ１０３の内部には、処理対象物１０２が載置されるサセプタ１０１が設けられている。また、真空チャンバ１０３は、ガス導入口Ｋｉｎ、ガス排出口Ｋｏｕｔ、及び高周波導入窓１０４を有している。
ガス導入口Ｋｉｎは、所望のガス（本実施形態では酸素原子を含むガスおよび窒素ガス）を真空チャンバ１０３内に導入するための開口部である。このガス導入口Ｋｉｎには、各ガスの供給源及びそれらの個々に接続された質量流入コントローラー（ＭＦＣ）を有するガス導入系Ｇ（ガス供給部）が接続されている。また、ガス排出口Ｋｏｕｔは、真空チャンバ１０３内のガスを排気するための開口部である。このガス排出口Ｋｏｕｔには、ターボポンプ及び排気コンダクタンスを調整する排気量調整バルブを含む図示しない排気系が接続されている。
さらに、サセプタ１０１は、図示しないヒータを内蔵する。サセプタ１０１には、冷却材循環パイプ１１０が接続されている。これらにより、サセプタ１０１が所望の一定温度に加熱保持され、或いは所望の一定温度以下に冷却維持される。また、サセプタ１０１には、サセプタ１０１にバイアス用の高周波電力を印加するための高周波電源１０７（バイアス出力用電源）がインピーダンス整合器（マッチングネットワーク）１０６を介して接続されている。真空チャンバ１０３の上壁を成す高周波導入窓１０４は、誘電体からなり、真空チャンバ１０３外に設置された誘導コイル１０５（高周波誘導コイル）により発生した高周波電磁場を真空チャンバ１０３内へと透過させる。誘導コイル１０５には、誘導コイル１０５に高周波電力を印加するための高周波電源１０９（ＩＣＰ出力用電源）がインピーダンス整合器１０８を介して接続されている。高周波電源１０７，１０９は、それぞれ所定の同電位に接地されている。
また、ガス導入系Ｇの各ＭＦＣ、及び高周波電源１０７，１０９には、制御系１１２（制御部）が接続されている。制御系１１２は、各ＭＦＣの流量調整弁の開度、及び高周波電源１０７，１０９の出力を独立に制御するためのものであり、それぞれの運転条件が予め入力又は記憶されており、又は入力手段（図示せず）によって適宜入力される。
処理対象物１０２に対してプラズマ処理を行う際には、サセプタ１０１に自己バイアス電圧（サセプタ１０１側がマイナス）を印加すると共に誘導コイル１０５にＩＣＰ電圧を印加した状態で、真空チャンバ１０３内に所望のガス（例えば、Ｎ２ガス及びＯ２ガス）を供給する。ガスは、誘導コイル１０５の作用によりプラズマ化してＩＣＰとなる。このように生成したＩＣＰ内のイオンは、自己バイアス電圧に応じて真空チャンバ１０３内に生成された直流バイアス電界によって加速され、処理対象物１０２に衝突する。また、ＩＣＰ内のラジカルは、拡散によって広がり、処理対象物１０２に到達する。このようなイオン及びラジカルによって、処理対象物１０２の表面に凹凸が生じる。
このようなプラズマ生成装置１００を用いてプラズマＰ１を生成する際には、プロセス圧力は、１Ｐａ以上１０Ｐａ以下であることが好ましい。プロセス圧力が１Ｐａ以上であることによって、安定な放電を得ることができる。また、プロセス圧力が１０Ｐａ以下であることによって、イオンの衝突によるＢＣＢ樹脂領域４の表面４ａの損傷を小さくすることができる。最も好ましいプロセス圧力は、４Ｐａである。
また、ＩＣＰパワーは、５０Ｗ以上１００Ｗ以下であることが好ましい。ＩＣＰパワーが１００Ｗ以下であることによって、ＢＣＢ樹脂領域４が過度に削れて表面４ａが平坦に近づいてしまうことを防ぐことができる。また、バイアスパワーは、５０Ｗ以上１００Ｗ以下であることが好ましい。バイアスパワーが５０Ｗ以上であることによって、プラズマ放電を安定させることができ、また、ＢＣＢ樹脂領域４の表面４ａの表面粗さを十分に大きくすることができる。また、バイアスパワーが１００Ｗ以下であることによって、表面４ａの表面粗さが大きくなり過ぎてＢＣＢ樹脂が脆くなり割れてしまうことを防ぐことができる。
（電極パッド形成工程）
続いて、図１、図２、図５（ａ）〜図５（ｃ）に示されるように、シリコン酸化膜６上に電極パッド８を形成する。電極パッド８は例えばリフトオフ法を用いて以下のように形成される。
まず、必要に応じて、図５（ａ）に示されるように、例えばフォトリソグラフィー法を用いて絶縁層１２をエッチングすることにより、開口１３を形成する。次に、図５（ｂ）に示されるように、例えばフォトリソグラフィー法を用いて、開口１５が形成されたレジスト１４をシリコン酸化膜６及び絶縁層１２上に形成する。開口１５は、開口１３が露出するように形成されることが好ましい。
次に、図５（ｃ）に示されるように、レジスト１４及び半導体光素子２上に、全面にわたって金属膜８ａを蒸着する。その後、レジスト１４を剥離することによって、金属膜８ａから電極パッド８を得る。電極パッド８を形成した後、電極パッド８上に実装用のワイヤをボンディングする。ワイヤは、例えば金からなり、超音波又は熱圧着によりボンディングされることができる。ワイヤの直径は、例えば１００μｍである。
上述の各工程を経ることによって、図１及び図２に示された半導体光デバイス１０が製造される。
本実施形態に係る半導体光デバイス１０の製造方法による作用効果について説明する。上述した製造方法によれば、プラズマＰ１によってＢＣＢ樹脂領域４の表面４ａを処理することにより、ＢＣＢ樹脂領域４の表面４ａに凹凸が生じ、表面積が増大する。また、酸素原子を含むガスを用いてプラズマ表面処理を行うと、ＢＣＢ樹脂領域に割れが生じるおそれがあるので従来はこのような方法は用いられなかったが、本実施形態では、酸素原子を含むガスから生成されたプラズマＰ１を用いる。これにより、金属との接合強度が比較的高いシリコン酸化膜６がＢＣＢ樹脂領域４の表面４ａに形成される。このように、本実施形態の製造方法によれば、ＢＣＢ樹脂領域４の表面積の増大、およびシリコン酸化膜６の形成という２つの作用によって、電極パッド８とＢＣＢ樹脂領域４との接合強度を高めることができる。
また、従来より、樹脂の表面処理には、平行平板型の電極を有する反応性イオンエッチング（ＲＩＥ）装置が多く用いられている。しかし、このような平行平板型のＲＩＥ装置では、樹脂表面の表面粗さを大きくするためにパワーを高めると自己バイアス電圧も上昇してしまい、シリコン酸化膜が損傷を受け、或いは除去されてしまうという問題がある。
このような問題点に対し、本実施形態に係る半導体光デバイス１０の製造方法では、プラズマ処理工程の際に、ＩＣＰによってＢＣＢ樹脂領域４の表面４ａを処理する。ＩＣＰを発生させる際には、バイアスパワーとＩＣＰパワーとをそれぞれ独立して調整することが可能である。また、自己バイアス電圧は、バイアスパワーとのみ相関を有する。したがって、ＢＣＢ樹脂領域４の表面処理をＩＣＰによって行うことにより、ＩＣＰパワーを高めてシリコン酸化膜６を十分な厚さに形成しつつ、バイアスパワーを適度な範囲に調整して好適な表面粗さを実現できる。
ここで、図６は、本実施形態における表面処理の効果を示す原子間力顕微鏡写真である。上述したプラズマ処理工程によってＢＣＢ樹脂領域４の表面処理を行うと、ＢＣＢ樹脂に含まれる骨格分子はプラズマ処理後も残り、それ以外の樹脂はプラズマによって削られる。したがって、図６に示されるように、ＢＣＢ樹脂領域４の表面４ａには、骨格分子を頂点に高さ２０ｎｍから４０ｎｍの円錐状の突起が無数に生じる。図７は、表面処理前、従来の平行平板型ＲＩＥ装置を用いた表面処理後、及び本実施形態による表面処理後のそれぞれにおける、ＢＣＢ樹脂領域の中心線平均粗さ（Ｒａ）を示すグラフである。図７に示されるように、本実施形態によれば、ＢＣＢ樹脂領域の中心線平均粗さ（Ｒａ）を約１ｎｍ（従来）から３ｎｍ以上に改善することができる。これにより、ＢＣＢ樹脂領域４の表面積が増加し、電極パッド８とＢＣＢ樹脂領域４の表面４ａ（及びシリコン酸化膜６）が相互に接触する面積が拡大するので、電極パッド８とＢＣＢ樹脂領域４との接合強度を高めることができる。
図８は、本実施形態における、バイアスパワーとＢＣＢ樹脂領域４の表面粗さＲａとの関係を示すグラフである。図８において、横軸はバイアスパワー（単位Ｗ）を示し、縦軸は中心線平均粗さＲａ（単位ｎｍ）を示している。また、グラフＧ１１〜Ｇ１５は、それぞれＩＣＰパワーが０Ｗ、５０Ｗ、１００Ｗ、１５０Ｗ、及び２００Ｗである場合を示している。電極パッド８とＢＣＢ樹脂領域４との十分な接合強度を得るためには中心線平均粗さＲａが３ｎｍ以上５ｎｍ以下であることが好ましいが、このような中心線平均粗さＲａを得るためには、図８より、好適なバイアスパワーは５０Ｗ以上１００Ｗ以下であることがわかる。
また、図９は、本実施形態における、バイアスパワーとシリコン酸化膜６の膜厚との関係を示すグラフである。図９において、横軸はバイアスパワー（単位Ｗ）を示し、縦軸はシリコン酸化膜６の膜厚（単位ｎｍ）を示している。また、グラフＧ２１〜Ｇ２５は、それぞれＩＣＰパワーが０Ｗ、５０Ｗ、１００Ｗ、１５０Ｗ、及び２００Ｗである場合を示している。電極パッド８とＢＣＢ樹脂領域４との十分な接合強度を得るためにはシリコン酸化膜６の膜厚が４ｎｍ以上５０ｎｍ以下であることが好ましいが、このようなシリコン酸化膜６の膜厚を得るためには、図９より、好適なＩＣＰパワーは５０Ｗ以上１００Ｗ以下（グラフＧ２２，Ｇ２３）であることがわかる。
なお、本実施形態によれば、１回のプラズマ処理によって、接合強度の向上に必要なＢＣＢ樹脂領域４の表面粗さを得ることができるので、複数回のプラズマ処理を必要としない。また、本実施形態によれば、表面処理を施さない場合には１０ｇ未満であったワイヤプル強度を、１０ｇ以上に改善することができる。
また、ＢＣＢ樹脂領域の表面にプラズマ処理を施す方法として、例えばＣＦ４及びＯ２を含む混合ガスによりドライエッチングを行い、炭素原子（Ｃ）が混ざったＳｉＯ２膜をＢＣＢ樹脂領域の表面上に生成し、その後、Ｎ２ガスによるプラズマ処理を行うことによって炭素原子を物理的にエッチングする方法が考えられる。しかし、この方法では、ＣＦ４及びＯ２を含む混合ガスによるドライエッチング、及びＮ２ガスによるプラズマ処理という２段階の処理が必要となる。これに対し、本実施形態による製造方法では、酸素を含むガスと不活性ガスとの混合ガスを用いてＩＣＰプラズマ処理を行い、且つバイアスパワーを調整することによって、シリコン酸化膜６の膜厚とＢＣＢ樹脂領域４の表面粗さとを同時に制御している。したがって、シリコン酸化膜６の膜厚を調整することが可能となり、シリコン酸化膜を厚く生成してしまい割れが生じるという問題を効果的に回避できる。
また、シリコン酸化膜６の膜厚を調整するために、酸素原子を含むガスと不活性ガスとの混合比を調整してもよい。例えば、Ｎ２：Ｏ２＝９：１〜８：２の範囲であれば、シリコン酸化膜６の膜厚を４ｎｍ以上５０ｎｍ以下の範囲内に調整することができる。Ｎ２の比率が高くなってＮ２：Ｏ２＝９：１以上になると、シリコン酸化膜６の膜厚は４ｎｍ以下となる。また、Ｏ２の比率が高くなってＮ２：Ｏ２＝８：２以上になると、シリコン酸化膜６の膜厚は５０ｎｍ以上となる。
また、ＢＣＢ樹脂領域４の表面４ａに対する表面処理時間（ＩＣＰプラズマの照射時間）は、１〜２分が望ましい。表面処理時間を１分以上とすることによって、表面処理を十分に行い、表面４ａの表面粗さに関する面内ばらつきを低減することができる。また、表面処理時間が２分を超えると表面粗さの変化が乏しくなるので、表面処理時間を２分以下とすることによって、効率的に表面処理を行うことができる。
（第２実施形態）
図１０は、第２実施形態に係る半導体光デバイスを模式的に示す平面図である。図１１は、図１０に示されるXI−XI線に沿った断面図である。図１０及び図１１に示される半導体光デバイス２０は、主としてIII−Ｖ族化合物半導体から構成される半導体レーザ（半導体光素子）３６と、半導体レーザ３６上に設けられたＢＣＢ樹脂領域４０と、ＢＣＢ樹脂領域４０上に設けられたシリコン酸化膜４４と、シリコン酸化膜４４上に設けられた電極パッド４６とを備える。ＢＣＢ樹脂領域４０、シリコン酸化膜４４及び電極パッド４６は、互いに密着して設けられている。ＢＣＢ樹脂領域４０、シリコン酸化膜４４及び電極パッド４６は、第１実施形態のＢＣＢ樹脂領域４、シリコン酸化膜６及び電極パッド８とそれぞれ同様の材料から構成される。また、シリコン酸化膜４４及び電極パッド４６は、シリコン酸化膜６及び電極パッド８とそれぞれ同様の形状を有する。
半導体レーザ３６は、例えば、電極パッド４６と電極５２との間に配置される。電極パッド４６と電極５２との間に電圧を印加することによって、半導体レーザ３６は発光する。半導体レーザ３６は、電極５２に電気的に接続された半導体基板２２と、半導体基板２２上に設けられた活性層３２を含むメサ部ｍとを有する。半導体基板２２は、例えば第１導電型のＩｎＰからなる。第１導電型は、例えばｎ型である。活性層３２は、多重量子井戸構造を有することが好ましい。活性層３２は、例えばＧａＩｎＡｓＰ又はＡｌＧａＩｎＡｓからなる。
メサ部ｍは、半導体基板２２と活性層３２との間に設けられた第１導電型のクラッド層３１と、活性層３２上に設けられた第２導電型のクラッド層３４とを有する。第２導電型は、例えばｐ型である。メサ部ｍの側面ｍｓ上及び半導体基板２２の主面２２ｓ上には、埋め込み層２４及び埋め込み層２６がこの順に設けられている。埋め込み層２４は、例えば第２導電型のＩｎＰからなる。埋め込み層２６は、例えば第１導電型のＩｎＰからなる。
クラッド層３４及び埋め込み層２６上には、第２導電型のクラッド層２８が設けられている。クラッド層２８上には、電極パッド４６に電気的に接続されたコンタクト層３０が設けられている。コンタクト層３０は、例えば第２導電型のＩｎＧａＡｓからなる。
また、半導体レーザ３６には、コンタクト層３０から半導体基板２２まで到達するトレンチＴ，Ｔが形成されていることが好ましい。メサ部ｍは、トレンチＴ，Ｔの間に位置する。さらに、半導体レーザ３６とＢＣＢ樹脂領域４０との間には、トレンチＴ，Ｔに沿って絶縁層３８が設けられていることが好ましい。絶縁層３８は、例えばＳｉＯ２といったシリコン酸化物からなる。絶縁層３８にはメサ部ｍ上に配置された開口３９が形成されており、開口３９内には電極パッド４６が埋め込まれている。開口３９は、例えば所定方向に延びる溝である。
ＢＣＢ樹脂領域４０は、一方のトレンチＴ上に設けられている。ＢＣＢ樹脂領域４０は、そのトレンチＴ内に埋め込まれた樹脂部４１を有している。他方のトレンチＴ内には、樹脂部４２が埋め込まれている。樹脂部４２は、ＢＣＢ樹脂領域４と同様の材料から構成される。
電極パッド４６は、パッド部４５と、電極部４９と、パッド部４５と電極部４９とを接続する接続部４７とを有することが好ましい。パッド部４５は、ＢＣＢ樹脂領域４０上に配置されている。電極部４９は、開口３９内に埋め込まれ、コンタクト層３０に電気的に接続されている。パッド部４５には、ワイヤ４８の端子５０が電気的に接続されている。
本実施形態の半導体光デバイス２０は、第１実施形態の半導体光デバイス１０と同様の方法によって製造される。すなわち、半導体光デバイス２０は、半導体レーザ３６上にＢＣＢ樹脂領域４０を形成する樹脂層形成工程と、酸素原子を含むガスから生成されたＩＣＰによってＢＣＢ樹脂領域４０の表面を処理することにより、ＢＣＢ樹脂領域４０の表面に凹凸を形成するとともにＢＣＢ樹脂領域４０の表面上にシリコン酸化膜４４を形成するプラズマ処理工程と、金属からなる電極パッド４６をＢＣＢ樹脂領域４０の表面上に形成する電極パッド形成工程とを経て製造される。したがって、第１実施形態と同様に、電極パッド４６とＢＣＢ樹脂領域４０との接合強度を高めることができる。
以上、本発明の好適な実施形態について詳細に説明したが、本発明は上記実施形態に限定されない。例えば、樹脂層形成工程とプラズマ処理工程との間に、ＢＣＢ樹脂領域を薄化するために、ＣＦ４ガス、またはＣＦ４とＯ２との混合ガスを用いたドライエッチングを行っても良い。
２…半導体光素子、４…樹脂領域、４ａ…表面、６…シリコン酸化膜、７…パッド部、８…電極パッド、１０，２０…半導体光デバイス、１１…電極部、１２…絶縁層、１３，１５…開口、１４…レジスト、２２…半導体基板、３２…活性層、３６…半導体レーザ、４０…樹脂領域、４４…シリコン酸化膜、４６…電極パッド、１００…プラズマ生成装置、１０１…サセプタ、１０２…処理対象物、１０３…真空チャンバ、１０４…高周波導入窓、１０５…誘導コイル、１０７，１０９…高周波電源、１０８…インピーダンス整合器、１１０…冷却材循環パイプ、１１２…制御系、ｍ…メサ部、Ｐ１…誘導結合プラズマ、Ｔ…トレンチ。

Claims (5)

  1. 光を発生、吸収、若しくは導波する層を含む半導体光素子上にＢＣＢ樹脂領域を形成する樹脂層形成工程と、
    酸素原子を含むガスから生成された誘導結合プラズマによって前記ＢＣＢ樹脂領域の表面を処理することにより、前記ＢＣＢ樹脂領域の表面に凹凸を形成するとともに前記ＢＣＢ樹脂領域の表面上にシリコン酸化膜を形成するプラズマ処理工程と、
    金属からなる電極パッドを前記ＢＣＢ樹脂領域の表面上に形成する電極パッド形成工程と
    を含むことを特徴とする、半導体光デバイスの製造方法。
  2. 前記プラズマ処理工程の際に、バイアスパワーを５０Ｗ以上１００Ｗ以下とすることを特徴とする、請求項１に記載の半導体光デバイスの製造方法。
  3. 前記プラズマ処理工程の際に、前記ＢＣＢ樹脂領域の表面粗さを３ｎｍ以上５ｎｍ以下とすることを特徴とする、請求項１または２に記載の半導体光デバイスの製造方法。
  4. 前記プラズマ処理工程の際に、誘導結合プラズマのパワーを５０Ｗ以上１００Ｗ以下とすることを特徴とする、請求項１〜３のいずれか一項に記載の半導体光デバイスの製造方法。
  5. 前記プラズマ処理工程の際に、前記シリコン酸化膜の厚さを４ｎｍ以上５０ｎｍ以下とすることを特徴とする、請求項１〜４のいずれか一項に記載の半導体光デバイスの製造方法。
JP2010200266A 2010-09-07 2010-09-07 半導体光デバイスの製造方法 Active JP5678528B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010200266A JP5678528B2 (ja) 2010-09-07 2010-09-07 半導体光デバイスの製造方法
US13/224,546 US8389395B2 (en) 2010-09-07 2011-09-02 Method for manufacturing semiconductor optical device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010200266A JP5678528B2 (ja) 2010-09-07 2010-09-07 半導体光デバイスの製造方法

Publications (2)

Publication Number Publication Date
JP2012059843A true JP2012059843A (ja) 2012-03-22
JP5678528B2 JP5678528B2 (ja) 2015-03-04

Family

ID=45771033

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010200266A Active JP5678528B2 (ja) 2010-09-07 2010-09-07 半導体光デバイスの製造方法

Country Status (2)

Country Link
US (1) US8389395B2 (ja)
JP (1) JP5678528B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10248000B2 (en) 2017-03-23 2019-04-02 Sumitomo Electric Industries, Ltd. Semiconductor optical element and method for manufacturing the same
US10901290B2 (en) 2018-07-06 2021-01-26 Sumitomo Electric Industries, Ltd. Method for fabricating Mach-Zehnder modulator, Mach-Zehnder modulator

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7109361B2 (ja) * 2015-11-16 2022-07-29 エスアイオーツー・メディカル・プロダクツ・インコーポレイテッド 生体分子の付着が低減された表面を有するポリマー基材、及びそのような基材の熱可塑性物品

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09172107A (ja) * 1995-10-16 1997-06-30 Toshiba Corp 高周波信号用配線基板およびこれを用いた高周波信号用半導体モジュール
JPH09306991A (ja) * 1996-05-15 1997-11-28 Toshiba Corp 配線基板の製造方法
JPH1079374A (ja) * 1996-09-05 1998-03-24 Nippon Telegr & Teleph Corp <Ntt> レジスト層の除去方法およびその装置
JPH1117333A (ja) * 1997-06-24 1999-01-22 Toshiba Corp 配線基板及びその製造方法
JPH11337973A (ja) * 1998-05-28 1999-12-10 Sharp Corp アクティブマトリクス基板の製造方法
JP2003318402A (ja) * 2002-04-23 2003-11-07 Semiconductor Energy Lab Co Ltd 半導体素子基板の作製方法
JP2007220756A (ja) * 2006-02-14 2007-08-30 Sumitomo Electric Ind Ltd 半導体デバイス及びその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002164622A (ja) 2000-11-22 2002-06-07 Toshiba Electronic Engineering Corp 半導体光素子
EP1895545B1 (en) * 2006-08-31 2014-04-23 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09172107A (ja) * 1995-10-16 1997-06-30 Toshiba Corp 高周波信号用配線基板およびこれを用いた高周波信号用半導体モジュール
JPH09306991A (ja) * 1996-05-15 1997-11-28 Toshiba Corp 配線基板の製造方法
JPH1079374A (ja) * 1996-09-05 1998-03-24 Nippon Telegr & Teleph Corp <Ntt> レジスト層の除去方法およびその装置
JPH1117333A (ja) * 1997-06-24 1999-01-22 Toshiba Corp 配線基板及びその製造方法
JPH11337973A (ja) * 1998-05-28 1999-12-10 Sharp Corp アクティブマトリクス基板の製造方法
JP2003318402A (ja) * 2002-04-23 2003-11-07 Semiconductor Energy Lab Co Ltd 半導体素子基板の作製方法
JP2007220756A (ja) * 2006-02-14 2007-08-30 Sumitomo Electric Ind Ltd 半導体デバイス及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10248000B2 (en) 2017-03-23 2019-04-02 Sumitomo Electric Industries, Ltd. Semiconductor optical element and method for manufacturing the same
US10901290B2 (en) 2018-07-06 2021-01-26 Sumitomo Electric Industries, Ltd. Method for fabricating Mach-Zehnder modulator, Mach-Zehnder modulator

Also Published As

Publication number Publication date
US20120058635A1 (en) 2012-03-08
US8389395B2 (en) 2013-03-05
JP5678528B2 (ja) 2015-03-04

Similar Documents

Publication Publication Date Title
JP4976372B2 (ja) 半導体材料から選択された材料で作られた２つのウェハを貼り合わせる方法
JP5932599B2 (ja) プラズマエッチング方法
US7601613B2 (en) Manufacturing method of bonded wafer
WO2010070826A1 (ja) 貫通電極の形成方法及び半導体装置
US7776719B2 (en) Method for manufacturing bonded wafer
JPH11162958A (ja) プラズマ処理装置及びその方法
JP2012038965A (ja) 半導体装置及びその製造方法
JP5678528B2 (ja) 半導体光デバイスの製造方法
KR102632799B1 (ko) 리소그래피를 위한 표면 접착력을 강화하기 위한 플라즈마 처리 방법
KR101898079B1 (ko) 플라즈마 처리 장치
WO2002052628A1 (fr) Procede et appareil de traitement au plasma
TW202111778A (zh) 排斥網及沉積方法
JP4123428B2 (ja) エッチング方法
JP5874051B2 (ja) 半導体発光装置の製造方法およびプラズマを利用したクリーニング方法
JP4692314B2 (ja) 半導体デバイスの製造方法
TWI497586B (zh) Plasma etching method
CN109716506B (zh) 电子部件的制造方法
JP3331795B2 (ja) 段差基体の平坦化方法
JP5988102B2 (ja) プラズマクリーニング方法
TW200400278A (en) Method of forming a fluorocarbon polymer film on a substrate using a passivation layer
JP6041676B2 (ja) 半導体装置の製造方法
JP5975294B2 (ja) プラズマクリーニング方法
JP6108085B2 (ja) プラズマクリーニング方法
JP5971481B2 (ja) プラズマクリーニング方法
EP1291915A2 (en) Bonding pad for optical semiconductor device and fabrication method thereof

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130822

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140219

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140715

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140910

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141209

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141222

R150 Certificate of patent or registration of utility model

Ref document number: 5678528

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250