JP2012054295A

JP2012054295A - Wiring board and method of manufacturing the same

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Publication number: JP2012054295A
Application number: JP2010193867A
Authority: JP
Inventors: Kiminori Tada; 公則多田
Original assignee: Kyocera SLC Technologies Corp
Current assignee: Kyocera SLC Technologies Corp
Priority date: 2010-08-31
Filing date: 2010-08-31
Publication date: 2012-03-15

Abstract

PROBLEM TO BE SOLVED: To provide a wiring board in which the electrode of a semiconductor integrated circuit element and a conductor pillar can be connected rigidly and three-dimensionally, a sufficient interval can be kept between the lower surface of the semiconductor integrated circuit element and the upper surface of the wiring board even if the volume of solder joining them is small, and the gap therebetween can be filled well with sealing resin, and to provide a method of manufacturing the same.SOLUTION: The wiring board comprises a semiconductor element connection pad 10 formed on the surface of an insulating substrate 3, a conductor pillar 12 formed on the semiconductor element connection pad 10, and a solder resist layer 6 which covers the side surface of the conductor pillar 12 and exposes the upper surface thereof. The conductor pillar 12 has a protrusion 12a which protrudes upward by 5-20 μm from the upper surface of the solder resist layer 6 in the center of the upper surface thereof.

Description

本発明は配線基板およびその製造方法に関し、より詳細には、例えば半導体素子をフリップチップ接続により搭載するのに好適な配線基板およびその製造方法に関する。 The present invention relates to a wiring board and a manufacturing method thereof, and more particularly to a wiring board suitable for mounting, for example, a semiconductor element by flip chip connection and a manufacturing method thereof.

従来から、半導体素子である半導体集積回路素子として、多数の電極を、その一方の主面の略全面に亘って格子状の並びに配設した、いわゆるエリアアレイ型の半導体集積回路素子がある。
このような半導体集積回路素子を配線基板に搭載する方法として、フリップチップ接続により接続する方法が採用されている。フリップチップ接続とは、配線基板上に設けた半導体素子接続パッドを半導体集積回路素子の電極の配置に対応した並びに露出させ、この半導体素子接続パッドと半導体集積回路素子の電極とを対向させ、これらの間を半田を介して電気的に接続する方法である。そして、搭載された半導体集積回路素子と配線基板との間には、アンダーフィルと呼ばれる封止樹脂が充填されて半導体集積回路素子が封止される。なお、近時は、配線基板の半導体素子接続パッド上に円柱状の導体柱を設け、この導体柱と半導体集積回路素子の電極とを半田を介して接続する方法も採用されている。 2. Description of the Related Art Conventionally, as a semiconductor integrated circuit element that is a semiconductor element, there is a so-called area array type semiconductor integrated circuit element in which a large number of electrodes are arranged in a lattice pattern over substantially the entire main surface.
As a method of mounting such a semiconductor integrated circuit element on a wiring board, a method of connecting by flip chip connection is employed. In flip chip connection, the semiconductor element connection pads provided on the wiring board are exposed corresponding to the arrangement of the electrodes of the semiconductor integrated circuit elements, and the semiconductor element connection pads and the electrodes of the semiconductor integrated circuit elements are opposed to each other. Is electrically connected through solder. A space between the mounted semiconductor integrated circuit element and the wiring board is filled with a sealing resin called underfill to seal the semiconductor integrated circuit element. Recently, a method of providing a cylindrical conductor column on a semiconductor element connection pad of a wiring board and connecting the conductor column and an electrode of a semiconductor integrated circuit element via solder is also employed.

図４は、半導体素子としてのエリアアレイ型の半導体集積回路素子Ｓをフリップチップ接続により搭載する従来の配線基板１００を示す概略断面図である。 FIG. 4 is a schematic cross-sectional view showing a conventional wiring substrate 100 on which an area array type semiconductor integrated circuit element S as a semiconductor element is mounted by flip chip connection.

この図４に示すように、従来の配線基板１００は、コア用の絶縁板１０１の上下面に複数のビルドアップ用の絶縁樹脂層１０２が積層されて成る絶縁基板１０３の内部および表面にコア用の配線導体１０４およびビルドアップ用の配線導体１０５が被着されているとともに、その最表面には保護用のソルダーレジスト層１０６が被着されている。 As shown in FIG. 4, a conventional wiring board 100 has a core for the inside and the surface of an insulating substrate 103 in which a plurality of build-up insulating resin layers 102 are laminated on the upper and lower surfaces of a core insulating plate 101. The wiring conductor 104 and the build-up wiring conductor 105 are deposited, and a protective solder resist layer 106 is deposited on the outermost surface.

コア用の絶縁板１０１の上面から下面にかけては複数のスルーホール１０７が形成されており、スルーホール１０７の内面にはコア用の配線導体１０４が被着されている。さらに、スルーホール１０７の内部には埋め込み樹脂１０８が充填されており、この埋め込み樹脂１０８上を含む絶縁板１０１の上下面にもコア用の配線導体１０４が被着されている。 A plurality of through holes 107 are formed from the upper surface to the lower surface of the core insulating plate 101, and the core wiring conductor 104 is attached to the inner surface of the through hole 107. Further, the through hole 107 is filled with a filling resin 108, and the core wiring conductor 104 is also attached to the upper and lower surfaces of the insulating plate 101 including the filling resin 108.

また、ビルドアップ用の絶縁樹脂層１０２には、それぞれに複数のビアホール１０９が形成されており、各絶縁樹脂層１０２の表面およびビアホール１０９の内面には、ビルドアップ用の配線導体１０５が被着形成されている。そしてビルドアップ用の配線導体１０５はビアホール１０９を介してコア用の配線導体１０４に接続している。このビルドアップ用の配線導体１０５のうち、配線基板１００の上面側における最外層の絶縁樹脂層１０２上に被着された一部は、半導体集積回路素子Ｓの電極Ｔに電気的に接続される円形の半導体素子接続パッド１１０を形成している。これらの半導体素子接続パッド１１０は格子状の並びに複数並んで形成されている。さらに、各半導体素子接続パッド１１０の上には半導体集積回路素子Ｓの電極Ｔが半田を介して接続される導体柱１１１が形成されている。導体柱１１１は、半導体素子接続パッド１１０よりも小さい円柱状である。そして、これらの半導体素子接続パッド１１０および導体柱１１１は、導体柱１１１の上面を露出させるようにしてソルダーレジスト層１０６中に埋設されている。 In addition, a plurality of via holes 109 are formed in each of the build-up insulating resin layers 102, and the build-up wiring conductor 105 is attached to the surface of each insulating resin layer 102 and the inner surface of the via holes 109. Is formed. The build-up wiring conductor 105 is connected to the core wiring conductor 104 through a via hole 109. A part of the build-up wiring conductor 105 deposited on the outermost insulating resin layer 102 on the upper surface side of the wiring substrate 100 is electrically connected to the electrode T of the semiconductor integrated circuit element S. A circular semiconductor element connection pad 110 is formed. A plurality of these semiconductor element connection pads 110 are formed in a grid. Furthermore, on each semiconductor element connection pad 110, a conductor column 111 to which the electrode T of the semiconductor integrated circuit element S is connected via solder is formed. The conductor pillar 111 has a cylindrical shape smaller than the semiconductor element connection pad 110. The semiconductor element connection pads 110 and the conductor pillars 111 are embedded in the solder resist layer 106 so that the upper surfaces of the conductor pillars 111 are exposed.

他方、配線基板１００の下面側における最外層の絶縁樹脂層１０２上に被着された一部は、外部電気回路基板の配線導体に電気的に接続される円形の外部接続パッド１１２であり、この外部接続パッド１１２は格子状の並びに複数並んで形成されている。この外部接続パッド１１２はその外周部がソルダーレジスト層１０６により覆われているとともに、その下面中央部がソルダーレジスト層１０６から露出しており、外部接続パッド１１２の露出部に、図示しない外部電気回路基板の配線導体が半田ボールを介して電気的に接続される。 On the other hand, a part deposited on the outermost insulating resin layer 102 on the lower surface side of the wiring board 100 is a circular external connection pad 112 electrically connected to the wiring conductor of the external electric circuit board. A plurality of external connection pads 112 are formed in a grid. The external connection pad 112 is covered with a solder resist layer 106 at the outer periphery thereof, and the central portion of the lower surface is exposed from the solder resist layer 106. An external electric circuit (not shown) is exposed on the exposed portion of the external connection pad 112. The wiring conductor of the board is electrically connected via the solder ball.

このような従来の配線基板１００における導体柱１１１の形成方法について図５を基にして説明する。まず、図５（ａ）に示すように、最上層の絶縁樹脂層１０２の上に半導体素子接続パッド１１０を従来周知のセミアディティブ法により形成するとともに、その上に導体柱１１１に対応する開口部を有するレジスト１２１を形成する。次に、図５（ｂ）に示すように、レジスト１２１の表面および開口部内に厚みが０．１〜１μｍ程度の無電解めっき層１２２を被着させる。次に、図５（ｃ）に示すように、無電解めっき層１２２の上に導体柱１１１に対応する開口部を有するめっきマスク１２３を形成する。次に、図５（ｄ）に示すように、めっきマスク１２３の開口部内に露出する無電解めっき層１２２の上に導体柱１１１を形成するための電解めっき層１２４を形成する。次に、図５（ｅ）に示すように、無電解銅めっき層１２２上からめっきマスク１２３を除去する。次に、図５（ｆ）に示すように、レジスト１２１上に露出する無電解めっき層１２２をエッチング除去する。これにより半導体素子接続パッド１１０上に導体柱１１１が形成される。次に、図５（ｇ）に示すように、レジスト１２１を除去する。次に、図５（ｈ）に示すように、最上層の絶縁樹脂層１０２の上にソルダーレジスト層１０６を半導体素子接続パッド１１０および導体柱１１１を完全に覆う厚みに被着させる。最後に、図５（ｉ）に示すように、導体柱１１１の上面が露出するまでソルダーレジスト層１０６の上面を研磨することにより、上面が露出するようにソルダーレジスト１０６内に埋設された導体柱１１１が形成される。 A method of forming the conductor pillar 111 in the conventional wiring board 100 will be described with reference to FIG. First, as shown in FIG. 5A, a semiconductor element connection pad 110 is formed on the uppermost insulating resin layer 102 by a conventionally known semi-additive method, and an opening corresponding to the conductor pillar 111 is formed thereon. A resist 121 is formed. Next, as shown in FIG. 5B, an electroless plating layer 122 having a thickness of about 0.1 to 1 μm is deposited on the surface of the resist 121 and in the opening. Next, as shown in FIG. 5C, a plating mask 123 having an opening corresponding to the conductor pillar 111 is formed on the electroless plating layer 122. Next, as shown in FIG. 5D, an electrolytic plating layer 124 for forming the conductive pillar 111 is formed on the electroless plating layer 122 exposed in the opening of the plating mask 123. Next, as shown in FIG. 5E, the plating mask 123 is removed from the electroless copper plating layer 122. Next, as shown in FIG. 5F, the electroless plating layer 122 exposed on the resist 121 is removed by etching. As a result, the conductor pillar 111 is formed on the semiconductor element connection pad 110. Next, as shown in FIG. 5G, the resist 121 is removed. Next, as shown in FIG. 5H, a solder resist layer 106 is deposited on the uppermost insulating resin layer 102 to a thickness that completely covers the semiconductor element connection pads 110 and the conductor pillars 111. Finally, as shown in FIG. 5I, the upper surface of the solder resist layer 106 is polished until the upper surface of the conductor column 111 is exposed, so that the conductor column embedded in the solder resist 106 so that the upper surface is exposed. 111 is formed.

しかしながら、この従来の配線基板１００によると、導体柱１１１は、その上面のみがソルダーレジスト層１０６から露出しているため、半導体集積回路素子Ｓの電極Ｔを半田を介して導体柱１１１に接続すると、その接続が平面的な接続となり、半導体集積回路素子Ｓの電極Ｔと導体柱１１１とを立体的に強固に接続することができなかった。また、導体柱１１１の上面がソルダーレジスト層１０６の上面と同一高さとなるため、半導体集積回路素子Ｓの電極と導体柱１１１とを接続する半田の体積が小さいと、半導体集積回路素子Ｓの下面と配線基板１００の上面との隙間が狭いものとなり、その隙間にアンダーフィルと呼ばれる封止樹脂を良好に充填することが困難となるという問題を有していた。 However, according to this conventional wiring substrate 100, since only the upper surface of the conductor column 111 is exposed from the solder resist layer 106, the electrode T of the semiconductor integrated circuit element S is connected to the conductor column 111 via solder. The connection becomes a planar connection, and the electrode T of the semiconductor integrated circuit element S and the conductor pillar 111 cannot be firmly connected in three dimensions. Further, since the upper surface of the conductor column 111 is flush with the upper surface of the solder resist layer 106, the lower surface of the semiconductor integrated circuit element S is reduced when the volume of solder connecting the electrode of the semiconductor integrated circuit element S and the conductor column 111 is small. And the upper surface of the wiring board 100 become narrow, and it is difficult to satisfactorily fill the gap with a sealing resin called underfill.

特開２００３−８２２８号公報JP 2003-8228 A

本発明の課題は、半導体集積回路素子の電極と導体柱とを半田を介して立体的に強固に接続することが可能であるとともに、両者を接続する半田の体積が小さいものであったとしても、半導体集積回路素子の下面と配線基板の上面との間隔を十分に保つことができ、両者の間に封止樹脂を良好に充填することが可能な配線基板およびその製造方法を提供することにある。 The problem of the present invention is that the electrode of the semiconductor integrated circuit element and the conductor column can be firmly connected three-dimensionally via solder, and even if the volume of the solder connecting the two is small An object of the present invention is to provide a wiring board capable of maintaining a sufficient distance between the lower surface of the semiconductor integrated circuit element and the upper surface of the wiring board and satisfactorily filling the sealing resin therebetween, and a method for manufacturing the same. is there.

本発明の配線基板は、絶縁基板の上面に被着された半導体素子接続パッドと、該半導体素子接続パッド上に形成された導体柱と、前記導体柱の側面を覆うとともに該導体柱の上面を露出させるソルダーレジスト層とを備えて成る配線基板であって、前記導体柱は、その上面の中央部に前記ソルダーレジスト層の上面から５〜２０μｍ上方に突出する突起部を有していることを特徴とするものである。 The wiring board of the present invention includes a semiconductor element connection pad deposited on the upper surface of an insulating substrate, a conductor column formed on the semiconductor element connection pad, a side surface of the conductor column, and an upper surface of the conductor column. A wiring board comprising a solder resist layer to be exposed, wherein the conductor pillar has a protrusion protruding from the upper surface of the solder resist layer by 5 to 20 μm at the center of the upper surface thereof. It is a feature.

本発明の配線基板の製造方法は、絶縁基板の上面に半導体素子接続パッドを形成する工程と、前記絶縁基板の上面に、前記半導体素子接続パッドの外周部を覆うとともに前記半導体素子接続パッドの上面中央部を露出させる第１の開口部を有するソルダーレジスト層を形成する工程と、前記ソルダーレジスト層の表面および前記第１の開口部内に露出する前記半導体素子接続パッドの上面に導体柱を形成するための下地金属層を被着させる工程と、前記下地金属層上に、前記第１の開口部の中央部に該第１の開口部よりも小さな径で開口する第２の開口部を有するめっきマスクを形成する工程と、前記第１の開口部内に被着された前記下地金属層上に、前記第１の開口部内を充填するとともに前記ソルダーレジスト層の上面から前記第２の開口部内に５〜２０μｍの高さで突出するめっき金属層を被着させる工程と、前記めっきマスクを除去するとともに前記めっき金属層から露出する前記下地金属層をエッチング除去して前記半導体素子接続パッド上に、側面が前記ソルダーレジスト層で覆われているとともに、上面の中央部に前記ソルダーレジスト層の上面から５〜２０μｍ上方に突出する突起部を有する導体柱を形成する工程と、を行なうことを特徴とするものである。 The method for manufacturing a wiring board according to the present invention includes a step of forming a semiconductor element connection pad on an upper surface of an insulating substrate, and an upper surface of the insulating substrate covering an outer periphery of the semiconductor element connection pad and an upper surface of the semiconductor element connection pad. Forming a solder resist layer having a first opening that exposes the central portion; and forming conductor columns on the surface of the solder resist layer and the upper surface of the semiconductor element connection pad exposed in the first opening. And a plating having a second opening that opens at a smaller diameter than the first opening at the center of the first opening on the underlying metal layer. Forming a mask; filling the first opening on the base metal layer deposited in the first opening; and opening the second opening from the upper surface of the solder resist layer. A step of depositing a plating metal layer projecting at a height of 5 to 20 μm in the portion; and removing the plating mask and etching away the base metal layer exposed from the plating metal layer on the semiconductor element connection pad And a step of forming a conductive pillar having a side surface covered with the solder resist layer and having a protrusion protruding 5 to 20 μm above the upper surface of the solder resist layer at the center of the upper surface. It is a feature.

本発明の配線基板によれば、半導体集積回路素子の電極に接続される導体柱の上面中央部にソルダーレジスト層の上面よりも５〜２０μｍ上方に突出する突起部を有していることから、半導体集積回路素子の電極と導体柱とを接続する際、この突起部により半導体集積回路素子の電極と導体柱とを半田を介して立体的に強固に接続することが可能な配線基板を提供できる。また、半導体集積回路素子の電極と導体柱とを接続する半田の体積が小さいものであったとしても、突起部により半導体集積回路素子の下面と配線基板の上面との間隔を十分に保つことができ、それにより両者間に封止樹脂を良好に充填することが可能な配線基板を提供することができる。 According to the wiring board of the present invention, the conductive pillar connected to the electrode of the semiconductor integrated circuit element has a protruding portion that protrudes 5 to 20 μm above the upper surface of the solder resist layer at the center of the upper surface of the conductor column. When connecting the electrode of the semiconductor integrated circuit element and the conductor column, it is possible to provide a wiring board capable of solidly connecting the electrode of the semiconductor integrated circuit element and the conductor column via the solder by means of this protrusion. . Further, even if the volume of the solder connecting the electrode of the semiconductor integrated circuit element and the conductor column is small, the protrusion can keep a sufficient distance between the lower surface of the semiconductor integrated circuit element and the upper surface of the wiring board. Thus, it is possible to provide a wiring board that can be satisfactorily filled with a sealing resin therebetween.

また本発明の配線基板の製造方法によれば、半導体集積回路素子の電極に接続される導体柱の中央部にソルダーレジスト層の上面よりも上方に突出する突起部を形成することから、半導体集積回路素子の電極と導体柱とを接続する際、この突起部により半導体集積回路素子の電極と導体柱とを半田を介して立体的に強固に接続することが可能な配線基板を提供できる。また、半導体集積回路素子の電極と導体柱とを接続する半田の体積が小さいものであったとしても、突起部により半導体集積回路素子の下面と配線基板の上面との間隔を十分に保つことができ、それにより両者間に封止樹脂を良好に充填することが可能な配線基板を提供することができる。 Further, according to the method for manufacturing a wiring board of the present invention, the protrusion protruding above the upper surface of the solder resist layer is formed in the central portion of the conductor column connected to the electrode of the semiconductor integrated circuit element. When connecting the electrode of the circuit element and the conductor column, it is possible to provide a wiring board capable of firmly connecting the electrode of the semiconductor integrated circuit element and the conductor column three-dimensionally via solder by the protrusion. Further, even if the volume of the solder connecting the electrode of the semiconductor integrated circuit element and the conductor column is small, the protrusion can keep a sufficient distance between the lower surface of the semiconductor integrated circuit element and the upper surface of the wiring board. Thus, it is possible to provide a wiring board that can be satisfactorily filled with a sealing resin therebetween.

図１は、本発明の配線基板における実施形態の一例を示す概略断面図である。FIG. 1 is a schematic cross-sectional view showing an example of an embodiment of a wiring board according to the present invention. 図２は、図１に示す配線基板の要部拡大断面図である。FIG. 2 is an enlarged cross-sectional view of a main part of the wiring board shown in FIG. （ａ）〜（ｆ）は、本発明の配線基板の製造方法における実施形態の一例を説明するための要部断面図である。(A)-(f) is principal part sectional drawing for demonstrating an example of embodiment in the manufacturing method of the wiring board of this invention. 図４は、従来の配線基板を示す概略断面図である。FIG. 4 is a schematic cross-sectional view showing a conventional wiring board. （ａ）〜（ｉ）は、従来の配線基板の製造方法を説明するための要部断面図である。(A)-(i) is principal part sectional drawing for demonstrating the manufacturing method of the conventional wiring board.

以下、本発明にかかる配線基板およびその製造方法について、図面を参照して詳細に説明する。
図１は、本発明における配線基板５０の実施形態の一例を示す概略断面図であり、半導体素子としてのエリアアレイ型の半導体集積回路素子Ｓをフリップチップ接続により搭載する場合を示している。 Hereinafter, a wiring board and a manufacturing method thereof according to the present invention will be described in detail with reference to the drawings.
FIG. 1 is a schematic sectional view showing an example of an embodiment of a wiring board 50 according to the present invention, and shows a case where an area array type semiconductor integrated circuit element S as a semiconductor element is mounted by flip chip connection.

図１に示すように、本例の配線基板５０は、コア用の絶縁板１の上下面に複数のビルドアップ用の絶縁樹脂層２が積層されて成る絶縁基板３の内部および表面にコア用の配線導体４とビルドアップ用の配線導体５とが被着されているとともに、その絶縁基板１の上下面にソルダーレジスト層６が被着されて成る。 As shown in FIG. 1, the wiring board 50 of this example is provided for the core inside and on the surface of an insulating substrate 3 formed by laminating a plurality of buildup insulating resin layers 2 on the upper and lower surfaces of the core insulating plate 1. The wiring conductor 4 and the build-up wiring conductor 5 are attached, and the solder resist layer 6 is attached to the upper and lower surfaces of the insulating substrate 1.

コア用の絶縁板１は、厚みが４００〜８００μｍ程度であり、例えばガラス繊維束を縦横に織ったガラスクロスにビスマレイミドトリアジン樹脂やエポキシ樹脂等の熱硬化性樹脂を含浸させた電気絶縁材料から成る。 The core insulating plate 1 has a thickness of about 400 to 800 μm, and is made of, for example, an electrically insulating material obtained by impregnating a glass cloth in which glass fiber bundles are woven vertically and horizontally with a thermosetting resin such as bismaleimide triazine resin or epoxy resin. Become.

コア用の絶縁板１の上面から下面にかけては直径が７５〜３００μｍ程度の複数のスルーホール７が形成されている。このようなスルーホール７は、絶縁板１にドリル加工やレーザ加工を施すことにより形成される。スルーホール７の内面にはコア用の配線導体４が被着されている。さらに、スルーホール７の内部には埋め込み樹脂８が充填されており、この埋め込み樹脂８上を含む絶縁板１の上下面にもコア用の配線導体４が被着されている。埋め込み樹脂８は、例えばエポキシ樹脂等の熱硬化性樹脂から成る。スルーホール７内の配線導体４は、銅めっき等のめっき導体層から成る。また、絶縁板１上下面の配線導体４は、銅箔等の金属箔およびその上の銅めっき等のめっき導体層から成る。 A plurality of through holes 7 having a diameter of about 75 to 300 μm are formed from the upper surface to the lower surface of the core insulating plate 1. Such a through hole 7 is formed by subjecting the insulating plate 1 to drilling or laser processing. A core wiring conductor 4 is attached to the inner surface of the through hole 7. Further, the through hole 7 is filled with an embedded resin 8, and the core wiring conductor 4 is also attached to the upper and lower surfaces of the insulating plate 1 including the embedded resin 8. The embedding resin 8 is made of a thermosetting resin such as an epoxy resin. The wiring conductor 4 in the through hole 7 is made of a plating conductor layer such as copper plating. The wiring conductors 4 on the upper and lower surfaces of the insulating plate 1 are composed of a metal foil such as a copper foil and a plating conductor layer such as copper plating thereon.

ビルドアップ用の絶縁樹脂層２は、厚みが２０〜５０μｍ程度であり、例えばエポキシ樹脂等の熱硬化性樹脂から成る。各絶縁樹脂層２には、それぞれに直径が３５〜１００μｍ程度の複数のビアホール９が形成されている。これらのビアホール９は、レーザ加工により形成される。各絶縁樹脂層２の表面およびビアホール９の内面には、ビルドアップ用の配線導体５が被着形成されている。配線導体５は、銅めっき等のめっき導体層からなり、１０〜３０μｍ程度の厚みである。これらの配線導体５は、周知のセミアディティブ法により形成されており、ビアホール９の一部を介してコア用の配線導体４に接続している。 The build-up insulating resin layer 2 has a thickness of about 20 to 50 μm and is made of a thermosetting resin such as an epoxy resin. Each insulating resin layer 2 has a plurality of via holes 9 each having a diameter of about 35 to 100 μm. These via holes 9 are formed by laser processing. A buildup wiring conductor 5 is deposited on the surface of each insulating resin layer 2 and the inner surface of the via hole 9. The wiring conductor 5 is made of a plating conductor layer such as copper plating and has a thickness of about 10 to 30 μm. These wiring conductors 5 are formed by a known semi-additive method, and are connected to the core wiring conductor 4 through a part of the via hole 9.

ビルドアップ用の配線導体５のうち、配線基板５０の上面側における最外層の絶縁樹脂層２上に被着された一部は、半導体集積回路素子Ｓの電極Ｔに電気的に接続される円形の半導体素子接続パッド１０を形成している。これらの半導体素子接続パッド１０は格子状の並びに複数並んで形成されている。半導体素子接続パッド１０の直径は、５０〜２００μｍ程度ある。他方、配線基板５０の下面側における最外層の絶縁樹脂層２上に被着された一部は、外部電気回路基板の配線導体に電気的に接続される円形の外部接続パッド１１である。これらの外部接続パッド１１は格子状の並びに複数並んで形成されている。外部接続パッド１１の直径は２００〜７００μｍである。 A part of the build-up wiring conductor 5 deposited on the outermost insulating resin layer 2 on the upper surface side of the wiring substrate 50 is a circle electrically connected to the electrode T of the semiconductor integrated circuit element S. The semiconductor element connection pad 10 is formed. A plurality of these semiconductor element connection pads 10 are formed in a grid. The diameter of the semiconductor element connection pad 10 is about 50 to 200 μm. On the other hand, a part of the lower surface side of the wiring board 50 that is deposited on the outermost insulating resin layer 2 is a circular external connection pad 11 that is electrically connected to the wiring conductor of the external electric circuit board. A plurality of these external connection pads 11 are formed in a grid. The diameter of the external connection pad 11 is 200 to 700 μm.

絶縁基板３の上下面にはソルダーレジスト層６が被着されている。ソルダーレジスト層６は、例えばアクリル変性エポキシ樹脂等の感光性を有する熱硬化性樹脂から成る。上面側のソルダーレジスト層６は、半導体素子接続パッド１０の外周部を覆うとともに半導体素子接続パッド１０の上面中央部に対応する位置に開口部６ａを有している。下面側のソルダーレジスト層６は、外部接続パッド１１の外周部を覆うととともに外部接続パッドの中央部に対応する位置に開口部６ｂを有している。ソルダーレジスト層６の厚みは１０〜３５μｍである。 Solder resist layers 6 are deposited on the upper and lower surfaces of the insulating substrate 3. The solder resist layer 6 is made of a thermosetting resin having photosensitivity such as an acrylic-modified epoxy resin. The solder resist layer 6 on the upper surface side covers the outer periphery of the semiconductor element connection pad 10 and has an opening 6 a at a position corresponding to the center of the upper surface of the semiconductor element connection pad 10. The solder resist layer 6 on the lower surface side covers the outer peripheral portion of the external connection pad 11 and has an opening 6b at a position corresponding to the central portion of the external connection pad. The thickness of the solder resist layer 6 is 10 to 35 μm.

さらに、各半導体素子接続パッド１０の上には図２に要部拡大断面図で示すように、半導体集積回路素子Ｓの電極Ｔが半田を介して接続される導体柱１２が形成されている。導体柱１２は、半導体素子接続パッド１０よりも小さい円柱状である。この導体柱１２は、その側面がソルダーレジスト層６で覆われている。導体柱１２のソルダーレジスト層６で覆われている部分の直径は３０〜１５０μｍである。さらに導体柱１２の上面中央部には、ソルダーレジスト層６の上面から５〜２０μｍ上方に突出する突起部１２ａが一体的に形成されている。突起部１２ａの直径は１０〜１１０μｍ程度であり、高さは５〜２０μｍ程度である。そして、この導体柱１２の上面および突起部１２ａに半導体集積回路素子Ｓの電極Ｔが半田を介して接続される。この導体柱１２は半導体素子接続パッド１０と同じくめっき導体層により形成されている。なお、半導体集積回路素子Ｓが搭載された後は、半導体素子集積回路素子Ｓと配線基板５０との間にアンダーフィルと呼ばれる封止樹脂が充填される。 Further, on each semiconductor element connection pad 10, as shown in the enlarged cross-sectional view of the main part in FIG. 2, a conductor column 12 to which the electrode T of the semiconductor integrated circuit element S is connected via solder is formed. The conductor pillar 12 has a cylindrical shape smaller than the semiconductor element connection pad 10. The side surfaces of the conductor pillars 12 are covered with the solder resist layer 6. The diameter of the portion of the conductor pillar 12 covered with the solder resist layer 6 is 30 to 150 μm. Further, a protrusion 12 a that protrudes 5 to 20 μm above the upper surface of the solder resist layer 6 is integrally formed at the center of the upper surface of the conductor column 12. The protrusion 12a has a diameter of about 10 to 110 μm and a height of about 5 to 20 μm. The electrode T of the semiconductor integrated circuit element S is connected to the upper surface of the conductor pillar 12 and the protrusion 12a via solder. The conductor pillars 12 are formed of a plated conductor layer like the semiconductor element connection pads 10. After the semiconductor integrated circuit element S is mounted, a sealing resin called underfill is filled between the semiconductor element integrated circuit element S and the wiring board 50.

このように、本例の配線基板５０によれば、半導体集積回路素子Ｓの電極Ｔに接続される導体柱１２の上面中央部にソルダーレジスト層６の上面よりも５〜２０μｍ上方に突出する突起部１２ａを有していることから、半導体集積回路素子Ｓの電極Ｔと導体柱１２とを接続する際、この突起部１２ａにより半導体集積回路素子Ｓの電極Ｔと導体柱１２とを半田を介して立体的に強固に接続することができる。また、半導体集積回路素子Ｓの電極Ｔと導体柱１２を接続する半田の体積が小さいものであったとしても、突起部１２ａにより半導体集積回路素子Ｓの下面と配線基板５０の上面との間隔を十分に保つことができ、それにより両者間に封止樹脂を良好に充填することができる。 As described above, according to the wiring substrate 50 of this example, the protrusion protruding 5 to 20 μm above the upper surface of the solder resist layer 6 at the center of the upper surface of the conductor column 12 connected to the electrode T of the semiconductor integrated circuit element S. Since the portion 12a is provided, when the electrode T of the semiconductor integrated circuit element S and the conductor column 12 are connected, the electrode T and the conductor column 12 of the semiconductor integrated circuit element S are connected via the solder by the protrusion 12a. Can be firmly connected in three dimensions. Even if the volume of the solder connecting the electrode T of the semiconductor integrated circuit element S and the conductor column 12 is small, the distance between the lower surface of the semiconductor integrated circuit element S and the upper surface of the wiring board 50 is set by the protrusion 12a. It can be kept sufficiently, whereby the sealing resin can be satisfactorily filled between them.

このような本発明の配線基板５０における導体柱１２の形成方法について、図３を基にして説明する。 A method for forming the conductor pillar 12 in the wiring board 50 of the present invention will be described with reference to FIG.

まず、図３（ａ）に示すように、絶縁基板３を構成する最上層の絶縁樹脂層２の上面に半導体素子接続パッド１０を従来周知のセミアディティブ法により形成するとともに、この絶縁基板３の上面に、半導体素子接続パッド１０の外周部を覆うとともに半導体素子接続パッド１０の上面中央部を露出させる開口部６ａを有するソルダーレジスト層６を形成する。ソルダーレジスト層６は、絶縁基板３の上面の全面に感光性を有するソルダーレジスト用の樹脂ペーストを半導体素子接続パッド１０を覆うようにして印刷塗布するとともに開口部６ａを有するように露光および現像した後、熱硬化させることにより形成される。 First, as shown in FIG. 3A, a semiconductor element connection pad 10 is formed on the upper surface of the uppermost insulating resin layer 2 constituting the insulating substrate 3 by a well-known semi-additive method. A solder resist layer 6 having an opening 6 a that covers the outer peripheral portion of the semiconductor element connection pad 10 and exposes the center of the upper surface of the semiconductor element connection pad 10 is formed on the upper surface. The solder resist layer 6 was exposed and developed so that a resin paste for photosensitive solder resist was printed and applied to the entire upper surface of the insulating substrate 3 so as to cover the semiconductor element connection pads 10 and had openings 6a. Thereafter, it is formed by thermosetting.

次に、図３（ｂ）に示すように、ソルダーレジスト層６の表面および開口部６ａ内に露出する半導体素子接続パッド１０の上面に導体柱１２を形成するための下地金属層２１を被着させる。下地金属層２１の厚みは、０．１〜１μｍ程度である。下地金属層２１としては、例えば無電解銅めっきが好適に用いられる。 Next, as shown in FIG. 3B, a base metal layer 21 for forming the conductor pillars 12 is deposited on the surface of the solder resist layer 6 and the upper surface of the semiconductor element connection pad 10 exposed in the opening 6a. Let The thickness of the base metal layer 21 is about 0.1 to 1 μm. As the base metal layer 21, for example, electroless copper plating is suitably used.

次に、図３（ｃ）に示すように、ソルダーレジスト層６の開口部６ａの中央部に開口部６ａよりも小さな径で開口する開口部２２ａを有するめっきマスク２２を形成する。めっきマスク２２の厚みは、２０〜５０μｍ程度である。また開口部２２ａの直径は１０〜１１０μｍ程度である。このようなめっきマスク２２は、厚みが２０〜５０μｍ程度の感光性のドライフィルムレジストを下地金属層２１上に貼着した後、開口部２２ａを有するように露光および現像することにより形成される。 Next, as shown in FIG. 3C, a plating mask 22 having an opening 22 a that opens with a smaller diameter than the opening 6 a is formed at the center of the opening 6 a of the solder resist layer 6. The thickness of the plating mask 22 is about 20 to 50 μm. The diameter of the opening 22a is about 10 to 110 μm. Such a plating mask 22 is formed by sticking a photosensitive dry film resist having a thickness of about 20 to 50 μm on the base metal layer 21, and then exposing and developing so as to have an opening 22a.

次に、図３（ｄ）に示すように、ソルダーレジスト６の開口部６ａ内に被着された下地金属層２１上に、ソルダーレジスト層６の開口部６ａ内を充填するとともにソルダーレジスト層６の上面からめっきマスク２２の開口部２２ａ内に５〜２０μｍの高さで突出するめっき金属層２３を被着させる。このようなめっき金属層２３としては、電解銅めっきが好適に用いられる。このとき、ソルダーレジスト層６の開口部６ａ内へ被着されるめっき金属層２３に押されてめっきマスク２２の開口部２２ａ周辺が上方に最大で１０μｍ程度撓む。 Next, as shown in FIG. 3 (d), the inside of the opening 6 a of the solder resist layer 6 is filled on the base metal layer 21 deposited in the opening 6 a of the solder resist 6 and the solder resist layer 6. A plating metal layer 23 protruding at a height of 5 to 20 μm is deposited in the opening 22 a of the plating mask 22 from the upper surface of the plating mask 22. As such a plated metal layer 23, electrolytic copper plating is preferably used. At this time, the periphery of the opening 22 a of the plating mask 22 is bent upward by about 10 μm at the maximum by being pressed by the plating metal layer 23 deposited in the opening 6 a of the solder resist layer 6.

次に、図３（ｅ）に示すように、めっきマスク２２を剥離して除去する。めっきマスク２２の剥離には、例えばアルカリ系の剥離液を用いる。 Next, as shown in FIG. 3E, the plating mask 22 is peeled off and removed. For stripping the plating mask 22, for example, an alkaline stripping solution is used.

最後に、図３（ｆ）に示すように、めっき金属層２３から露出する下地金属層２１をエッチング除去して半導体素子接続パッド１０上に側面がソルダーレジスト層６で覆われているとともに、上面の中央部にソルダーレジスト層６の上面から５〜２０μｍ上方に突出する突起部１２ａを有する導体柱１２を形成する。 Finally, as shown in FIG. 3 (f), the base metal layer 21 exposed from the plating metal layer 23 is removed by etching, and the side surface is covered with the solder resist layer 6 on the semiconductor element connection pad 10. A conductor column 12 having a protrusion 12a protruding upward from 5 to 20 μm from the upper surface of the solder resist layer 6 is formed at the center of the solder resist layer 6.

このように、本例の配線基板５０の製造方法によれば、半導体集積回路素子Ｓの電極Ｔに接続される導体柱１２の中央部にソルダーレジスト層６の上面よりも上方に突出する突起部１２ａを形成することから、半導体集積回路素子Ｓの電極Ｔと導体柱１２とを接続する際、この突起部１２ａにより半導体集積回路素子Ｓの電極Ｔと導体柱１２とを半田を介して立体的に強固に接続することが可能な配線基板５０を提供できる。また、半導体集積回路素子Ｓの電極Ｔと導体柱１２を接続する半田の体積が小さいものであったとしても、突起部１２ａにより半導体集積回路素子Ｓの下面と配線基板５０の上面との間隔を十分に保つことができ、それにより両者間に封止樹脂を良好に充填することが可能な配線基板５０を提供することができる。 As described above, according to the method for manufacturing the wiring substrate 50 of this example, the protrusion protruding above the upper surface of the solder resist layer 6 at the center of the conductor column 12 connected to the electrode T of the semiconductor integrated circuit element S. Since 12a is formed, when connecting the electrode T of the semiconductor integrated circuit element S and the conductor column 12, the electrode T and the conductor column 12 of the semiconductor integrated circuit element S are three-dimensionally connected via solder by the projection 12a. It is possible to provide the wiring board 50 that can be firmly connected to the wiring board. Even if the volume of the solder connecting the electrode T of the semiconductor integrated circuit element S and the conductor column 12 is small, the distance between the lower surface of the semiconductor integrated circuit element S and the upper surface of the wiring board 50 is set by the protrusion 12a. It is possible to provide the wiring board 50 that can be sufficiently maintained and can be satisfactorily filled with the sealing resin therebetween.

３：絶縁基板
６：ソルダーレジスト層
６ａ：第１の開口部
１０：半導体素子接続パッド
１２：導体柱
１２ａ：突起部
２１：下地金属層
２２：めっきマスク
２２ａ：第２の開口部 3: Insulating substrate 6: Solder resist layer 6a: First opening 10: Semiconductor element connection pad 12: Conductor column 12a: Projection 21: Underlying metal layer 22: Plating mask 22a: Second opening

Claims

絶縁基板の上面に被着された半導体素子接続パッドと、該半導体素子接続パッド上に形成された導体柱と、前記導体柱の側面を覆うとともに該導体柱の上面を露出させるソルダーレジスト層とを備えて成る配線基板であって、前記導体柱は、その上面の中央部に前記ソルダーレジスト層の上面から５〜２０μｍ上方に突出する突起部を有していることを特徴とする配線基板。 A semiconductor element connection pad deposited on the upper surface of the insulating substrate; a conductor column formed on the semiconductor element connection pad; and a solder resist layer covering a side surface of the conductor column and exposing the upper surface of the conductor column. The wiring board according to claim 1, wherein the conductor column has a protrusion protruding upward from 5 to 20 μm from the upper surface of the solder resist layer at a central portion of the upper surface thereof.

絶縁基板の上面に半導体素子接続パッドを形成する工程と、前記絶縁基板の上面に、前記半導体素子接続パッドの外周部を覆うとともに前記半導体素子接続パッドの上面中央部を露出させる第１の開口部を有するソルダーレジスト層を形成する工程と、前記ソルダーレジスト層の表面および前記第１の開口部内に露出する前記半導体素子接続パッドの上面に導体柱を形成するための下地金属層を被着させる工程と、前記下地金属層上に、前記第１の開口部の中央部に該第１の開口部よりも小さな径で開口する第２の開口部を有するめっきマスクを形成する工程と、前記第１の開口部内に被着された前記下地金属層上に、前記第１の開口部内を充填するとともに前記ソルダーレジスト層の上面から前記第２の開口部内に５〜２０μｍの高さで突出するめっき金属層を被着させる工程と、前記めっきマスクを除去するとともに前記めっき金属層から露出する前記下地金属層をエッチング除去して前記半導体素子接続パッド上に側面が前記ソルダーレジスト層で覆われているとともに、上面の中央部に前記ソルダーレジスト層の上面から５〜２０μｍ上方に突出する突起部を有する導体柱を形成する工程と、を行なうことを特徴とする配線基板の製造方法。 Forming a semiconductor element connection pad on the upper surface of the insulating substrate; and a first opening for covering an outer peripheral portion of the semiconductor element connection pad and exposing a central portion of the upper surface of the semiconductor element connection pad on the upper surface of the insulating substrate. And a step of depositing a base metal layer for forming a conductor column on the surface of the solder resist layer and the upper surface of the semiconductor element connection pad exposed in the first opening. And forming a plating mask having a second opening that opens at a smaller diameter than the first opening at the center of the first opening on the base metal layer; and The first opening is filled on the base metal layer deposited in the opening, and protrudes from the upper surface of the solder resist layer into the second opening at a height of 5 to 20 μm. A step of depositing a plating metal layer to be removed, and removing the plating mask and etching away the base metal layer exposed from the plating metal layer so that the side surface is covered with the solder resist layer on the semiconductor element connection pad And a step of forming a conductor post having a protruding portion protruding 5 to 20 μm above the upper surface of the solder resist layer at the center of the upper surface of the solder resist layer.