JP2012043832A - 半導体装置 - Google Patents
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Abstract
【課題】安定した静電気保護機能を有する半導体装置を提供すること。
【解決手段】半導体装置は、シリコン柱を有するシリコン基板、シリコン柱の側壁に沿って形成されたゲート電極、ゲート電極とシリコン柱との間に形成されたゲート絶縁膜シリコン柱の上部に形成された上部拡散層、及びシリコン基板において上部拡散層より下方に形成された下部拡散層、を有する縦型MOSトランジスタと、下部拡散層と電気的に接続されたパッドと、を備える。サージ電圧が印加された際に下部拡散層と基板との間においてブレイクダウンが発生する。
【選択図】図1
【解決手段】半導体装置は、シリコン柱を有するシリコン基板、シリコン柱の側壁に沿って形成されたゲート電極、ゲート電極とシリコン柱との間に形成されたゲート絶縁膜シリコン柱の上部に形成された上部拡散層、及びシリコン基板において上部拡散層より下方に形成された下部拡散層、を有する縦型MOSトランジスタと、下部拡散層と電気的に接続されたパッドと、を備える。サージ電圧が印加された際に下部拡散層と基板との間においてブレイクダウンが発生する。
【選択図】図1
Description
本発明は、縦型MOS(Metal Oxide Semiconductor)トランジスタを有する半導体装置に関する。特に、本発明は、縦型MOSトランジスタを静電気保護素子に使用した半導体装置に関する。
半導体装置の微細化及び高集積化に伴い、平面型(横型)MOSトランジスタに比べて占有面積を縮小可能な縦型MOSトランジスタを有する半導体装置が提案されている(例えば、特許文献1及び特許文献2参照)。
縦型MOSトランジスタは、シリコン柱と、シリコン柱を取り囲むようにシリコン柱の側壁に沿って形成されたゲート電極と、シリコン柱の上下に形成されたソース及びドレインと、を備える。縦型MOSトランジスタにおいては、シリコン柱の側壁がチャネル領域となる。このような縦型トランジスタはSGT(Surrounding Gate Transistor)と呼ばれている。
また、半導体装置は、通常、静電気放電(ESD;Electro Static Discharge)によるサージ電圧から内部回路を保護するためのESD保護素子(例えば、特許文献3参照)を有する。例えば、ESD保護素子は、外部端子に接続され、そのクランプ動作により、外部端子からのサージ電圧が内部回路に印加しないように機能する。
以下の分析は、本発明の観点から与えられる。
ESD保護素子は、特許文献3に記載のESD保護素子のように、MOSトランジスタを使用して構成することができる。この場合、半導体装置に形成するMOSトランジスタを縦型とする場合には、ESD保護素子に使用するMOSトランジスタも縦型とする必要がある。しかしながら、縦型MOSトランジスタは新規な構造のトランジスタであるため、半導体装置としての最適化が不十分な面があり、縦型MOSトランジスタでESD保護素子を構成した場合に、被保護素子を保護できなかったり、ESD保護素子自体が破壊されたりしてしまうことがある。
MOSトランジスタで構成したESD保護素子においては、一般的には、クランプ動作には、ソース・ドレイン電極を構成する不純物拡散層と半導体基板間におけるPN接合のブレイクダウン特性が利用される。したがって、ESD保護のためにはブレイクダウン特性を安定化させることが重要である。しかしながら、後述する図13に示すような半導体装置においては、縦型MOSトランジスタの製造方法に起因するブレイクダウン電圧のばらつきや低下が生じるため、ブレイクダウン特性の安定化が得られないことがある。
ここで、縦型MOSトランジスタを有する半導体装置の製造方法の一例について説明する。図10及び図11に、縦型MOSトランジスタを有する半導体装置の製造方法の一例を説明するための概略工程図を示す。図12に、当該製造方法によって製造した縦型MOSトランジスタにおける各要素の位置関係を示すための概略投影図を示す。図10及び図11は、図12のXIII−XIII線に沿った概略断面を図示する。
まず、第1導電型(例えばp型、以下同じ)の半導体基板901に、素子分離領域としてSTI(Shallow Trench Isolation)絶縁膜902をシリコン酸化膜等で形成し、表面を平坦化する(図10(a))。
次に、半導体基板901をエッチングして第1シリコン柱901a及び第2シリコン柱901bを形成する。エッチングする際、半導体基板901において、第1シリコン柱901a及び第2シリコン柱901bを形成する領域上には、第1マスク903及び第2マスク904を順次形成しておく(図10(b))。第1マスク903としては例えばシリコン酸化膜(SiO2)を使用することができ、第2マスク904としては例えばシリコン窒化膜(Si3N4)を使用することができる。第1シリコン柱901aは、縦型MOSトランジスタの本体(チャネル部)となる。第2シリコン柱901bは、縦型MOSトランジスタのゲート電極に電位を与えるためのコンタクトプラグ(後述)を配置するために使用される。
次に、ヒ素(As)等の第2導電型(例えばn型、以下同じ)の不純物をイオン注入法等で、第1シリコン柱901a及び第2シリコン柱901b以外の領域に注入して、下部拡散層905を形成する。下部拡散層905は、ソース電極及びドレイン電極のうちの一方の電極として機能する。次に、熱酸化処理を施し、第1シリコン柱901a及び第2シリコン柱901bの側面にゲート絶縁膜906となる酸化膜を形成する(図10(c))。
次に、リン(P)等の不純物を含有した多結晶シリコン等のゲート電極前駆層907Aを全面に堆積させる(図10(d))。
次に、第1シリコン柱901a及び第2シリコン柱901bの側面にゲート電極前駆層907Aが残存するようにゲート電極前駆層907Aをエッチバックする。これにより、第1シリコン柱901a及び第2シリコン柱901bの側面に沿ってゲート電極907が形成される(図10(e))。第1シリコン柱901aと第2シリコン柱901bとの間隔の設定によって、ゲート電極907は、第1シリコン柱901a及び第2シリコン柱901bの側面を覆い、電気的に導通する一体のゲート電極として形成することができる。このとき、STI絶縁膜902の側壁にもゲート電極前駆層907Aが残存するが、この残存物はトランジスタ動作には影響しない。なお、STI絶縁膜902の側壁に残存したゲート電極前駆層907Aは、フローティングのままでもよいし、接地電位に接続してもよい。
次に、シリコン酸化膜等で第1層間絶縁膜908を形成し、化学機械研磨法(CMP;Chemical Mechanical Polishing)等により第1層間絶縁膜908の上面を平坦化する(図11(f))。
次に、第1層間絶縁膜908上に、シリコン酸化膜等で第3マスク909を形成する。次に、第1シリコン柱901aの上方の第3マスクに第1開口909aを形成する。次に、第1開口909aを利用して、湿式エッチング等によって第1シリコン柱901a上の第2マスク904を除去する。これにより、第1層間絶縁膜908に第2開口908aが形成される(図11(g))。このとき、第2シリコン柱901b上の第2マスク904は第3マスク909でマスクして除去されないようにしておく。
次に、第2開口908aの内壁に、第4マスク910となるサイドウォールを形成する。第4マスク910は、例えば、シリコン窒化膜を形成した後にエッチバックすることにより形成することができる。次に、第4マスク910をマスクとして、第1シリコン柱901a上の第1マスク903をエッチングして第1シリコン柱901aの上面(シリコン面)を露出させる(図11(h))。
次に、選択エピタキシャル成長法によって第2開口908aを充填するように半導体層911を形成する。次に、ヒ素等の第2導電型の不純物をイオン注入法等で、第1シリコン柱901aの上部に注入して、上部拡散層912を形成する(図11(i))。上部拡散層912は、ソース電極及びドレイン電極のうちの他方の電極、すなわち下部拡散層905の対極として機能する。
次に、第1層間絶縁膜908上に、シリコン酸化膜等で第2層間絶縁膜913を形成して、その上面をCMP法等によって平坦化する。第2層間絶縁膜913は、第3マスク909をエッチング等で除去してから形成してもよい。次に、下部拡散層905、上部拡散層912及びゲート電極907と電気的に接続される第1〜第3コンタクトプラグ914〜916を形成する。第3コンタクトプラグ916は、第1シリコン柱901aの側面と対向していない第2シリコン柱901bの側面に配置されることでゲート電極907と電気的に接続される。微細化した縦型MOSトランジスタでは、第1シリコン柱901aの上部に第2コンタクトプラグ915と第3コンタクトプラグ916の双方を短絡しないように配置することは困難となる。そこで、第2シリコン柱901bの側面を利用して、ゲート電極907を第1シリコン柱901aの側面から離れた位置まで引き出すことによって、第3コンタクトプラグ916を第2コンタクトプラグ915と短絡しない位置に配置することが可能となる。
以上の工程により、縦型MOSトランジスタQn9を有する半導体装置900を製造することができる。
ここで、縦型MOSトランジスタQn9を有する半導体装置900を基にして製造方法に起因する問題について説明する。
図10(e)に示すようにゲート電極907はエッチバック処理によって形成される。このため、ゲート電極907の上端の位置にばらつきが生じやすい。一方、上部拡散層912の位置は、第1シリコン柱901aの上方から不純物を導入して形成するので、ゲート電極907の上端位置のばらつきの影響を受けない。すなわち、上部拡散層912は、ゲート電極907の上端の位置に関係なく独立にシリコン柱の上部に形成される。このため、上部拡散層912の底面(下端)とゲート電極907の上端との相対位置は不均一になりやすい。したがって、ゲート電極907の電界が及ぼす状態が変動し、上部拡散層912と半導体基板901間のブレイクダウン電圧にもばらつきが発生しやすくなってしまう。
この他にも、第1シリコン柱901a上の第1マスク903をエッチングする際にゲート絶縁膜906にダメージを与えてしまったり、半導体層911を選択エピタキシャル成長させる際に半導体層911が異常成長してしまったりすることによってもブレイクダウン電圧は低下しやすくなってしまう。
ブレイクダウン電圧がばらつけば、ESD保護素子の安定した作用は期待できない。また、ブレイクダウン電圧が低下すると、サージ電圧を十分に放電できずに被保護素子の破壊を防止できなかったり、ESD保護素子自体が破壊されてしまったりするという問題が生じる。
図13に、図10及び図11に示す製造方法で製造した縦型MOSトランジスタQn9をパッド及び接地電位配線に接続した半導体装置の概略断面図を示す。図13は、図12に示す概略平面図のXIII−XIII線に沿った断面図である。半導体装置900においては、下部拡散層905は、第1コンタクトプラグ914を介して接地電位配線921に電気的に接続されている。上部拡散層912は、半導体層911及び第2コンタクトプラグ915を介してボンディング用のパッド920に電気的に接続されている。ゲート電極907は、第3コンタクトプラグ916を介して接地電位配線921に電気的に接続されている。
半導体装置900において、パッド920にサージ電圧(静電気ストレス)が印加された場合、上部拡散層912と半導体基板901との間でブレイクダウンが発生する。このとき、ゲート電極907の上端と上部拡散層912の下端との相対的距離が一定でないと、ブレイクダウン電圧もばらついてしまう。このため、クランプ特性が不安定となり、半導体装置の外部から印加された静電気ストレスを十分に放電することができない。
本発明の第1視点によれば、ソース/ドレイン電極として、上部拡散層及び上部拡散層より下方に位置する下部拡散層を有する縦型MOSトランジスタを備える半導体装置が提供される。サージ電圧が印加された際に、下部拡散層と、下部拡散層が形成されている半導体基板との間においてブレイクダウンが発生する。
本発明の第2視点によれば、半導体基板と、半導体基板上に形成されたゲート電極、ソース/ドレイン電極の一方としてゲート電極の上端側の半導体基板に形成された上部拡散層、及びソース/ドレイン電極の他方としてゲート電極の下端側の半導体基板に形成された下部拡散層を有する縦型MOSトランジスタと、下部拡散層と電気的に接続されたパッドと、を備える半導体装置が提供される。
本発明の第3視点によれば、シリコン柱を有する半導体基板、シリコン柱の側壁に沿って形成されたゲート電極、ゲート電極とシリコン柱との間に形成されたゲート絶縁膜シリコン柱の上部にソース/ドレイン電極の一方として形成された上部拡散層、及び半導体基板において上部拡散層より下方にソース/ドレイン電極の他方として形成された下部拡散層、を有する縦型MOSトランジスタと、下部拡散層と電気的に接続されたパッドと、を備える半導体装置が提供される。サージ電圧が印加された際に、下部拡散層と半導体基板の間にブレイクダウンが発生してサージ電圧の放電が行われる。
本発明は、以下の効果のうち少なくとも1つを有する。
本発明においては、ゲート電極との相対的位置関係が均一的な下部拡散層にサージ電圧を印加させる。これにより、本発明によれば、ブレイクダウン電圧を安定化させ、静電保護素子の機能を安定化させることができる。
また、本発明によれば、静電保護素子の耐圧低下を抑制することができ、静電保護素子自体がサージ電圧によって破壊されることを抑制することができる。
上記第1〜第3視点の好ましい形態を以下に記載する。
上記第1〜第3視点の好ましい形態によれば、半導体装置は、外部から信号を入出力するための外部端子をさらに備える。外部端子とパッドとは電気的に接続されている。
上記第1〜第3視点の好ましい形態によれば、ゲート電極の上端の位置は、上部拡散層の底面の位置と独立に形成されている。
上記第1〜第3視点の好ましい形態によれば、半導体装置は、上部拡散層と電気的に接続された固定電位配線をさらに備える。
上記第1〜第3視点の好ましい形態によれば、縦型MOSトランジスタとして、nチャネル型縦型MOSトランジスタ及びpチャネル型縦型MOSトランジスタを備える。nチャネル型縦型MOSトランジスタの上部拡散層は接地電位配線に電気的に接続されている。pチャネル型縦型MOSトランジスタの上部拡散層は電源電位配線に電気的に接続されている。
上記第1〜第3視点の好ましい形態によれば、nチャネル型縦型MOSトランジスタ及びpチャネル型縦型MOSトランジスタは、各々のゲート電極に入力された信号に応答して出力トランジスタとして動作し、パッドを介して出力を行う。
上記第1〜第3視点の好ましい形態によれば、縦型MOSトランジスタは静電気保護素子として動作し、ブレイクダウンによってサージ電圧の放電を行うことで半導体装置の保護を行う。
上記第1〜第3視点の好ましい形態によれば、半導体装置は、静電気保護素子を別に備える。縦型MOSトランジスタは、静電気保護素子の動作開始に寄与するトリガートランジスタである。
上記第1〜第3視点の好ましい形態によれば、半導体装置は、半導体基板に素子分離領域を備える。静電気保護素子は、バイポーラトランジスタを有する。バイポーラトランジスタの拡散層の少なくとも1つは、縦型MOSトランジスタの下部拡散層と素子分離領域を介して水平方向に隣接して配置されている。
上記第1〜第3視点の好ましい形態によれば、半導体装置は、静電気保護素子としての縦型MOSトランジスタが保護する被保護トランジスタをさらに備える。縦型MOSトランジスタは静電気保護素子として動作する。縦型MOSトランジスタは、パッドと被保護トランジスタとの間に配置されている。
上記第1〜第3視点の好ましい形態によれば、半導体基板は固定電位に接続されている。
本発明の第1実施形態に係る半導体装置について説明する。図1に、本発明の第1実施形態に係る半導体装置の概略断面図を示す。図2に、図1に示す半導体装置100の回路図の一例を示す。
半導体装置100は、第1シリコン柱101a及び第2シリコン柱101bを有する第1導電型の半導体基板101と、STI絶縁膜102と、半導体基板101に静電気保護素子として形成された縦型MOSトランジスタQn1と、を備える。図2に示す回路図においては、縦型MOSトランジスタQn1をn型トランジスタとしている。縦型MOSトランジスタQn1は、パッド120に接続された信号用配線122と、接地電位配線121との間に接続されている。信号用配線122は保護抵抗123(図1において不図示)を介して内部回路(不図示)に接続されている。
縦型MOSトランジスタQn1は、第1シリコン柱101a及び第2シリコン柱101bの側壁に沿って形成されたゲート電極107と、第1シリコン柱101a及び第2シリコン柱101bとゲート電極107との間に形成されたゲート絶縁膜106と、第1シリコン柱101aの上部に形成された第2導電型の上部拡散層112と、第1シリコン柱101a周囲の下部に形成された第2導電型の下部拡散層105と、を有する。上部拡散層112及び下部拡散層105は、ソース電極及びドレイン電極として機能する。ゲート電極107の上端はエッチング処理(エッチバック)されており、第1および第2シリコン柱101a、101bの側面に沿ってゲート電極107が残存するように形成されている。
半導体装置100は、さらに、下部拡散層105に電気的に接続された第1コンタクトプラグ114と、半導体層111を介して上部拡散層112と電気的に接続された第2コンタクトプラグ115と、第2シリコン柱101bの側壁においてゲート電極107と電気的に接続された第3コンタクトプラグ116と、第1コンタクトプラグ114と電気的に接続されたパッド120と、第2コンタクトプラグ115及び第3コンタクトプラグ116と電気的に接続された接地電位配線121と、を有する。すなわち、縦型MOSトランジスタの下部拡散層105は、パッド120と電気的に接続されている。上部拡散層112及びゲート電極107は、接地電位配線121と電気的に接続されている。これにより、縦型MOSトランジスタQn1はクランプ素子として機能する。第3コンタクトプラグ116は、第1シリコン柱101aの側面と対向しない第2シリコン柱101bの側面に形成することにより、第2コンタクトプラグとの短絡を防止することができる。なお、パッド120は、例えば、半導体装置100に信号を入出力するために設けられた外部端子と半導体装置内部の回路素子とを電気的に接続するためのワイヤボンディング等に使用する導電体(ボンディングパッド)である。パッドにはワイヤボンディングを用いずに、貫通電極等を介して外部端子と接続する際に配置される導電体も含まれる。
また、半導体装置100は、半導体基板101の電位を固定するための第1導電型の基板拡散層117と、基板拡散層117と接地電位配線121とを電気的に接続する第4コンタクトプラグ118と、をさらに有すると好ましい。基板拡散層117は、例えばp型拡散層として半導体基板101に形成され、その外周をSTI絶縁膜102によって区画されている。これにより、縦型MOSトランジスタQn1の基板電位を接地電位に固定することができる。
半導体装置100において、外部からパッド120を介して印加されたサージ電圧(静電気ストレス)は、縦型MOSトランジスタQn1を介して接地電位配線121へ放電される。これにより、信号用配線122が接続された内部回路が、静電気ストレスの印加から保護される。
このとき、ブレイクダウンは、下部拡散層105と半導体基板101との間で発生する。すなわち、縦型MOSトランジスタQn1においては、サージ電圧は、上部拡散層112と比較して、ゲート電極107との相対的位置関係が安定している下部拡散層105を経由して放電される。これにより、ブレイクダウン電圧の安定化を図ることができ、静電気保護素子としての機能を安定化させることができる。また、下部拡散層105を経由させることにより、静電気保護素子の耐圧低下も抑制できるので、静電気保護素子自体がサージ電圧の印加によって破壊されることも防止することができる。
縦型MOSトランジスタQn1の放電能力を高めるには、トランジスタ本体である第1シリコン柱101aの平面寸法(例えば幅)w1を大きくすると好ましい。また、第1コンタクトプラグ114とゲート電極107との間隔d1、及び平面投影上における第2コンタクトプラグ115とゲート電極107との間隔d2を、内部回路を構成するMOSトランジスタに配置するコンタクトプラグとゲート電極の間隔より大きくとることにより、放電電流によりゲート電極107が損傷するのを防止することができる。間隔d1,d2を大きくすれば、放電電流がゲート電極に到達するまでに分散されて、ゲート電極の特定の部位に電流集中することを防止することができるからである。そのため、間隔d1,d2が大きいほど、この効果も大きくなるが、静電気保護素子の占有面積も大きくなるという問題が生じる。このため、第1シリコン柱101aの寸法、間隔d1,d2は、想定される静電気放電の電圧と電流に応じて最適となるように設定することが好ましい。
半導体装置100は、例えば、図10及び図11を用いて説明した縦型MOSトランジスタの製造方法を利用して製造することができる。基板拡散層117は、例えば、下部拡散層105と同時にSTI絶縁膜102で区画されたパターンを形成した後に、ホウ素(B)等のp型不純物をイオン注入することによって形成することができる。
図2においては、静電気保護素子としてnチャネル型MOSトランジスタの例を示したが、静電気保護素子としてpチャネル型MOSトランジスタを使用することもできる。縦型MOSトランジスタQn1をpチャネル型にする場合には、下部拡散層105をパッド120と接続することは図1に示す形態と同様であるが、上部拡散層112は電源電位配線(VDD)等の固定電位配線に接続するようにする。半導体基板101としてp型の基板を用いる場合には、n型のウェルを形成して、そのn型ウェル領域内にpチャネル型MOSトランジスタを配置すればよい。
次に、本発明の第2実施形態に係る半導体装置について説明する。図3に、本発明の第2実施形態に係る半導体装置の概略断面図を示す。図4に、図3に示す半導体装置200の回路図の一例を示す。半導体装置200は、出力トランジスタを備える。第2実施形態においては、この出力トランジスタが静電保護素子としても機能している。
半導体装置200は、第1導電型半導体基板201と、半導体基板201に形成された第2導電型ウェル221と、半導体基板201に形成された第2導電型(図4においてはnチャネル型)第1縦型MOSトランジスタQn2aと、ウェル221に形成された第1導電型(図4においてはpチャネル型)第2縦型MOSトランジスタQp2bと、第1縦型MOSトランジスタQn2a及び第2縦型MOSトランジスタQp2bと電気的に接続されたパッド240と、第1縦型MOSトランジスタQn2aと電気的に接続された接地電位配線241と、第2縦型MOSトランジスタQp2bと電気的に接続された電源電位配線242と、を備える。ウェル221は、半導体基板201に、n型の場合にはリン、p型の場合にはホウ素等の不純物をイオン注入法にて注入することによって形成することができる。
第1縦型MOSトランジスタQn2a及び第2縦型MOSトランジスタQp2bの構成及び製造方法は、導電型以外は第1実施形態における縦型MOSトランジスタと同様である。
第1縦型MOSトランジスタQn2aは、第1シリコン柱201a、第2シリコン柱201b、第2導電型第1下部拡散層205、第2導電型第1上部拡散層212、第1ゲート電極207及び第1ゲート絶縁膜206を有する。第1下部拡散層205は、第1コンタクトプラグ214を介してパッド240に電気的に接続されている。第1上部拡散層212は、第2コンタクトプラグ215を介して接地電位配線241に電気的に接続されている。第1ゲート電極207は、第3コンタクトプラグ216を介して内部回路(不図示)に電気的に接続されている。ゲート電極207には、第1縦型MOSトランジスタQn2aを駆動するための信号が入力される。第1縦型MOSトランジスタQn2aは出力トランジスタとして機能する。
第2縦型MOSトランジスタQp2bは、第1シリコン柱221a、第2シリコン柱221b、第1導電型第2下部拡散層225、第1導電型第2上部拡散層232、第2ゲート電極227及び第2ゲート絶縁膜226を有する。第2下部拡散層225は、第5コンタクトプラグ234を介してパッド240に電気的に接続されている。第2上部拡散層232は、第6コンタクトプラグ235を介して電源電位配線242に電気的に接続されている。第2ゲート電極227は、第7コンタクトプラグ236を介して内部回路(不図示)に電気的に接続されている。ゲート電極227には、第2縦型MOSトランジスタQp2bを駆動するための信号が入力される。第2縦型MOSトランジスタQp2bは出力トランジスタとして機能する。
また、半導体装置200は、第1実施形態と同様にして、半導体基板201の電位を固定するための第1導電型の第1基板拡散層217を有する。第1基板拡散層217は第4コンタクトプラグ218を介して接地電位配線241に電気的に接続されている。これにより、第1縦型MOSトランジスタQn2aのチャネル部の電位を固定することができる。
さらに、半導体装置200は、ウェル221の電位を固定するための第2導電型の第2基板拡散層237を有する。第2基板拡散層227は第8コンタクトプラグ238を介して電源電位配線242に電気的に接続されている。これにより、ウェル221の電位を固定することができる。
半導体装置200においては、パッド240は、第1縦型MOSトランジスタQn2aの第1下部拡散層205及び第2縦型MOSトランジスタQp2bの第2下部拡散層225と電気的に接続されている。これにより、静電気放電時において、下部拡散層205,225と半導体基板201,221との間でブレイクダウンを起こすことができる。ブレイクダウン動作によって、第1及び第2縦型MOSトランジスタQn2a、Qp2bは、それぞれ静電保護素子として機能し、いずれのトランジスタにおいてもブレイクダウン電圧のばらつきを抑制することができる。第2実施形態によれば、出力トランジスタを縦型MOSトランジスタで構成した形態においても、静電気保護素子の機能を安定化させることができる。
次に、本発明の第3実施形態に係る半導体装置について説明する。図5に、本発明の第3実施形態に係る半導体装置の概略断面図を示す。図6に、図5に示す半導体装置300の回路図の一例を示す。半導体装置300は、第2導電型(図6においてはnチャネル型)縦型MOSトランジスタQn3と、縦型MOSトランジスタQn3に隣接して形成されたバイポーラトランジスタQb3と、を備える。第3実施形態においては、バイポーラトランジスタQb3が静電保護素子として機能する。縦型MOSトランジスタQn3は、バイポーラトランジスタQb3の動作開始電圧を下げるトリガートランジスタとして機能する。
縦型MOSトランジスタQn3は、第1シリコン柱301a、第2シリコン柱301b、第2導電型第1下部拡散層305、第2導電型上部拡散層312、ゲート電極307及びゲート絶縁膜306を有する。第1下部拡散層305は、第1コンタクトプラグ314を介してパッド330に電気的に接続されている。上部拡散層312は、第2コンタクトプラグ315を介して接地電位配線331に電気的に接続されている。ゲート電極307は、第3コンタクトプラグ316を介して接地電位配線331に電気的に接続されている。ゲート電極307には、第1縦型MOSトランジスタQn2aを駆動するための信号が入力される。
また、半導体装置300は、第1実施形態と同様にして、半導体基板301の電位を固定するための第1導電型基板拡散層317を有する。基板拡散層317は第4コンタクトプラグ318を介して接地電位配線331に電気的に接続されている。これにより、縦型MOSトランジスタQn3のチャネル部の電位を固定することができる。
縦型MOSトランジスタQn3の構成及び製造方法は、第1実施形態における縦型MOSトランジスタと同様である。
バイポーラトランジスタQb3は、例えば、半導体基板301としてp型の基板を用いる場合において、縦型MOSトランジスタQn3の下部拡散層305と同じ層(同様の高さ)に形成されたn型の第1拡散層321及びn型の第2拡散層322を有するnpnバイポーラトランジスタである。第1拡散層321及び第2拡散層322は、それぞれ、STI絶縁膜302で区画されている。第1拡散層321は、STI絶縁膜302を介して縦型MOSトランジスタQn3の下部拡散層305に隣接している。第1拡散層321は、第5コンタクトプラグ323を介してパッド330に電気的に接続されている。第2拡散層322は、第6コンタクトプラグ324を介して接地電位配線331に電気的に接続されている。第1拡散層321及び第2拡散層322は、例えば、下部拡散層305と同時にSTI絶縁膜302で区画するように形成した後に、ヒ素(As)等のn型不純物を半導体基板301にイオン注入して形成することができる。
半導体装置300において、パッド330にサージ電圧が印加された場合、まずブレイクダウン電圧の低い下部拡散層305においてブレイクダウンが生じる。これにより、半導体基板301に電流が流れる。この電流により下部拡散層305周囲の基板電位が上昇する。基板電位の上昇によって、バイポーラトランジスタQb3の第1拡散層321から半導体基板301へも電流が流れ始め、バイポーラトランジスタQb3の動作が開始する。
第1拡散層321を、下部拡散層305にSTI絶縁膜302を介して水平方向に隣接して、かつ上部拡散層312よりも下部拡散層305寄り(好ましくは同層)に形成することにより、第1拡散層321は、縦型MOSトランジスタQn3による基板電位上昇の影響を効率よく受けることができる。
縦型MOSトランジスタQn3をトリガートランジスタとすることにより、バイポーラトランジスタQb3の動作開始電圧を低下させることができる。これにより、保護すべき内部回路のMOSトランジスタにおけるゲート絶縁膜が薄い場合であっても、耐圧電圧よりもブレイクダウン電圧を下げることができる。
本実施形態においても、トリガーとなるブレイクダウンを縦型MOSトランジスタの下部拡散層において起こすことができる。これにより、静電保護機能を安定化させることができる。また、ブレイクダウン電圧を安定化させることができる。
次に、本発明の第4実施形態に係る半導体装置について説明する。図7に、本発明の第4実施形態に係る半導体装置の概略断面図を示す。図8に、図7に示す半導体装置400の回路図の一例を示す。半導体装置400は、縦型MOSトランジスタQn4(図8においてはnチャネル型)と、第1バイポーラトランジスタQb4a及び第2バイポーラトランジスタQb4bを有するサイリスタTy4と、を備える。縦型MOSトランジスタQn4とサイリスタTy4は隣接して配置されている。第4実施形態においては、サイリスタTy4が静電保護素子として機能する。縦型MOSトランジスタQn4は、第3実施形態と同様にして、サイリスタの動作開始電圧を下げるトリガートランジスタとして機能する。図8に示す回路図において、pnpn構造を有するサイリスタは、電源供給用のパッドに接続されている。
縦型MOSトランジスタQn4は、第1シリコン柱401a、第2シリコン柱401b、第2導電型下部拡散層405、第2導電型上部拡散層412、ゲート電極407及びゲート絶縁膜406を有する。下部拡散層405は、第1コンタクトプラグ414を介してパッド430に電気的に接続されている。上部拡散層412は、第2コンタクトプラグ415を介して接地電位配線431に電気的に接続されている。ゲート電極407は、第3コンタクトプラグ416を介して接地電位配線431に電気的に接続されている。
また、半導体装置400は、第1実施形態と同様にして、半導体基板401の電位を固定するための第1導電型第1基板拡散層421を有する。第1基板拡散層421は第4コンタクトプラグ425を介して接地電位配線431に電気的に接続されている。これにより、縦型MOSトランジスタQn4のチャネル部の電位を固定することができる。
縦型MOSトランジスタQn4の構成及び製造方法は、第1実施形態における縦型MOSトランジスタと同様である。
npn型第1バイポーラトランジスタQb4aは、n型の第1拡散層422、p型の半導体基板401、及びn型のウェル420で構成されている。pnp型第2バイポーラトランジスタQb4bは、p型の半導体基板401、n型のウェル420、及びp型の第2拡散層423で構成されている。第1拡散層422は、第5コンタクトプラグ426を介して接地電位配線431に電気的に接続されている。第2拡散層423は、第6コンタクトプラグ427を介してパッド430に電気的に接続されている。
第1拡散層422及び第2拡散層423は、半導体基板401において、縦型MOSトランジスタQn4の下部拡散層405と同じ層(同様の高さ)に形成されている。
さらに、半導体装置400は、ウェル420の電位を固定するための第2導電型第2基板拡散層424を有する。第2基板拡散層424は第7コンタクトプラグ428を介して所定の電位に電気的に接続されている。これにより、ウェル420の電位を固定することができる。
縦型MOSトランジスタQn4の動作は、第3実施形態と同様である。すなわち、パッド430にサージ電圧が印加された場合、まず下部拡散層405においてブレイクダウンが生じる。これにより、基板電位が上昇し、サイリスタTy4のクランプ動作が開始される。
本実施形態においても、トリガーとなるブレイクダウンを縦型MOSトランジスタの下部拡散層において起こすことができる。これにより、静電保護機能を安定化させることができる。また、ブレイクダウン電圧を安定化させることができる。
次に、本発明の第5実施形態に係る半導体装置について説明する。図9に、本発明の第5実施形態に係る半導体装置の回路図の一例を示す。第1実施形態〜第4実施形態においては、半導体装置の外部(帯電した人体や機器)から印加される静電気ストレスに対する静電破壊モデル、すなわちHBM(Human Body Model)やMM(Machine Model)に対するものであったが、本実施形態は、半導体装置自体が帯電する静電破壊モデルCDM(Charged Device Model)に対するものである。
本実施形態においては、縦型MOSトランジスタを静電保護素子として使用しているが、CDM対策として複数の縦型MOSトランジスタを使用している。CDM対策としては、パッドからの信号が接続される最初の内部回路素子のゲート・ソース電極間に第2の保護素子を接続することが効果的である。図9に示す形態においては、第1縦型MOSトランジスタQn5aは、第1実施形態で説明した静電気保護素子と同じものであり、保護抵抗の先に、最初の内部回路素子に相当するpチャネル型MOSトランジスタQp5d(第4MOSトランジスタ)とnチャネル型MOSトランジスタQn5e(第5MOSトランジスタ)が接続されている。そして、CDM対策として、nチャネル型の縦型MOSトランジスタQn5b(第2縦型MOSトランジスタ)とnチャネル型の縦型MOSトランジスタQn5c(第3縦型MOSトランジスタ)が、それぞれ第4MOSトランジスタQp5dと第5MOSトランジスタQn5eを保護する目的で接続されている。第1縦型MOSトランジスタQn5aはnチャネル型である。このとき、第1〜第3縦型MOSトランジスタQn5a,Qn5b,Qn5cの下部拡散層をパッド530と電気的に接続するようにする。
pチャネル型の第4MOSトランジスタQp5dに対しては、帯電した半導体装置500がパッド530から放電する際に第4MOSトランジスタQp5dのゲート電極とソース電極(又は基板)との間に生じる電位差により第4MOSトランジスタQp5dが破壊されないように、nチャネル型の第2縦型MOSトランジスタQn5bをパッド530と電源電位配線532との間に接続している。
nチャネル型の第5MOSトランジスタQn5eに対しては、帯電した半導体装置500がパッド530から放電する際に第4MOSトランジスタQp5dのゲート電極とソース電極(又は基板)との間に生じる電位差により第5MOSトランジスタQp5eが破壊されないように、nチャネル型第3縦型MOSトランジスタQn5cをパッド530と接地電位配線531との間に接続している。
CDM対策として導入した第2縦型MOSトランジスタQn5b及び第3縦型MOSトランジスタQn5cにおいても、放電時には大きな電圧が加わることになるので、各縦型MOSトランジスタの下部拡散層をパッド530と電気的に接続することにより、安定したブレイクダウン特性と静電保護機能を維持することができる。
なお、第5実施形態において、上記に示す導電型は一例であり、第2縦型MOSトランジスタにpチャネル型の縦型MOSトランジスタを用いても構わない。その場合も、パッドに接続された入力信号を下部拡散層に接続する事で同様の効果が得られる。
本発明の半導体装置は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の範囲内において、かつ本発明の基本的技術思想に基づいて、上記実施形態に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の請求の範囲の枠内において、種々の開示要素の多様な組み合わせ・置換ないし選択が可能である。縦型MOSトランジスタの導電型は、nチャネル型、pチャネル型のいずれでも、本発明を適用して静電気保護素子を構成することが可能である。
本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。
100,200,300,400,500 半導体装置
101a,201a,221a,301a,401a 第1シリコン柱
101b,201b,221b,301b,401b 第2シリコン柱
101,201,301,401 半導体基板
102,202,302,402 STI絶縁膜
104 第2マスク
105,205,225,305,405 下部拡散層
106,206,226,306,406 ゲート絶縁膜
107,207,227,307,407 ゲート電極
111 半導体層
112,212,232,312,412 上部拡散層
117,217,237,317,421,424 基板拡散層
114〜116,118,214〜216,218,234〜236,238,314〜316,318,323,324,414〜416,425〜428 コンタクトプラグ
120,240,330,430,530 パッド
121,241,331,431,531 接地電位配線
122 信号用配線
123 保護抵抗
221,420 ウェル
242,432,532 電源電位配線
321,322,422,423 拡散層
Qn1,Qn2a,Qp2b,Qn3,Qn4,Qn5a〜5c 縦型MOSトランジスタ
Qb3,Qb4a,Qb4b バイポーラトランジスタ
Qn5d,Qn5e MOSトランジスタ
900 半導体装置
901a 第1シリコン柱
901b 第2シリコン柱
901 半導体基板
902 STI絶縁膜
903 第1マスク
904 第2マスク
905 下部拡散層
906 ゲート絶縁膜
907 ゲート電極
907A ゲート電極前駆層
908 第1層間絶縁膜
908a 第2開口
909 第3マスク
909a 第1開口
910 第4マスク
911 半導体層
912 上部拡散層
913 第2層間絶縁膜
914〜916 コンタクトプラグ
920 パッド
921 接地電位配線
101a,201a,221a,301a,401a 第1シリコン柱
101b,201b,221b,301b,401b 第2シリコン柱
101,201,301,401 半導体基板
102,202,302,402 STI絶縁膜
104 第2マスク
105,205,225,305,405 下部拡散層
106,206,226,306,406 ゲート絶縁膜
107,207,227,307,407 ゲート電極
111 半導体層
112,212,232,312,412 上部拡散層
117,217,237,317,421,424 基板拡散層
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121,241,331,431,531 接地電位配線
122 信号用配線
123 保護抵抗
221,420 ウェル
242,432,532 電源電位配線
321,322,422,423 拡散層
Qn1,Qn2a,Qp2b,Qn3,Qn4,Qn5a〜5c 縦型MOSトランジスタ
Qb3,Qb4a,Qb4b バイポーラトランジスタ
Qn5d,Qn5e MOSトランジスタ
900 半導体装置
901a 第1シリコン柱
901b 第2シリコン柱
901 半導体基板
902 STI絶縁膜
903 第1マスク
904 第2マスク
905 下部拡散層
906 ゲート絶縁膜
907 ゲート電極
907A ゲート電極前駆層
908 第1層間絶縁膜
908a 第2開口
909 第3マスク
909a 第1開口
910 第4マスク
911 半導体層
912 上部拡散層
913 第2層間絶縁膜
914〜916 コンタクトプラグ
920 パッド
921 接地電位配線
Claims (13)
- ソース/ドレイン電極として、上部拡散層及び前記上部拡散層より下方に位置する下部拡散層を有する縦型MOSトランジスタを備え、
サージ電圧が印加された際に、前記下部拡散層と、前記下部拡散層が形成されている半導体基板との間においてブレイクダウンが発生することを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上に形成されたゲート電極、ソース/ドレイン電極の一方として前記ゲート電極の上端側の前記半導体基板に形成された上部拡散層、及び前記ソース/ドレイン電極の他方として前記ゲート電極の下端側の前記半導体基板に形成された下部拡散層
を有する縦型MOSトランジスタと、
前記下部拡散層と電気的に接続されたパッドと、
を備えることを特徴とする半導体装置。 - シリコン柱を有する半導体基板、
前記シリコン柱の側壁に沿って形成されたゲート電極、
前記ゲート電極と前記シリコン柱との間に形成されたゲート絶縁膜
前記シリコン柱の上部にソース/ドレイン電極の一方として形成された上部拡散層、及び
前記半導体基板において前記上部拡散層より下方に前記ソース/ドレイン電極の他方として形成された下部拡散層、
を有する縦型MOSトランジスタと、
前記下部拡散層と電気的に接続されたパッドと、
を備え、
サージ電圧が印加された際に、前記下部拡散層と前記半導体基板の間にブレイクダウンが発生して前記サージ電圧の放電が行われることを特徴とする半導体装置。 - 外部から信号を入出力するための外部端子をさらに備え、
前記外部端子と前記パッドとが電気的に接続されていることを特徴とする請求項2又は3に記載の半導体装置。 - 前記ゲート電極の上端の位置は、前記上部拡散層の底面の位置と独立に形成されていることを特徴とする請求項2〜4のいずれか一項に記載の半導体装置。
- 前記上部拡散層と電気的に接続された固定電位配線をさらに備えることを特徴とする請求項2〜5のいずれか一項に記載の半導体装置。
- 前記縦型MOSトランジスタとして、nチャネル型縦型MOSトランジスタ及びpチャネル型縦型MOSトランジスタを備え、
前記nチャネル型縦型MOSトランジスタの前記上部拡散層は接地電位配線に電気的に接続され、
前記pチャネル型縦型MOSトランジスタの前記上部拡散層は電源電位配線に電気的に接続されていることを特徴とする請求項2〜6のいずれか一項に記載の半導体装置。 - 前記nチャネル型縦型MOSトランジスタ及び前記pチャネル型縦型MOSトランジスタは、各々の前記ゲート電極に入力された信号に応答して出力トランジスタとして動作し、前記パッドを介して出力を行うことを特徴とする請求項7に記載の半導体装置。
- 前記縦型MOSトランジスタは静電気保護素子として動作し、前記ブレイクダウンによって前記サージ電圧の放電を行うことで前記半導体装置の保護を行うことを特徴とする請求項1に記載の半導体装置。
- 静電気保護素子を別に備え、
前記縦型MOSトランジスタは、前記静電気保護素子の動作開始に寄与するトリガートランジスタであることを特徴とする請求項1又は2に記載の半導体装置。 - 前記半導体基板に素子分離領域を備え、
前記静電気保護素子は、バイポーラトランジスタを有し、
前記バイポーラトランジスタの拡散層の少なくとも1つは、前記縦型MOSトランジスタの前記下部拡散層と前記素子分離領域を介して水平方向に隣接して配置されていることを特徴とする請求項10に記載の半導体装置。 - 前記縦型MOSトランジスタは静電気保護素子として動作し、
前記縦型MOSトランジスタが保護する被保護トランジスタをさらに備え、
前記縦型MOSトランジスタは、前記パッドと被保護トランジスタとの間に配置されていることを特徴とする請求項1〜6のいずれか一項に記載の半導体装置。 - 前記半導体基板は固定電位に接続されていることを特徴とする請求項1〜12のいずれか一項に記載の半導体装置。
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