JP2012042815A - 画像表示装置及びその制御方法 - Google Patents

Abstract

【課題】 フレームメモリの転送レートを上げることなく、動画像表示時の妨害感及び画像全体の輝度低下を抑制した画像表示装置を提供する。
【解決手段】 入力画像データに基いて、メイン画像のフレームと、メイン画像より低輝度のサブ画像のフレームとを含む映像信号を生成する画像処理回路を有し、画像処理回路は、メイン画像のフレームでの水平走査期間がサブ画像のフレームでの水平走査期間よりも長くなるようにそれぞれのフレーム同期信号を変換する変換回路と、変換前の同期信号と、変換後の同期信号とが共に垂直ブランキング期間となる期間内で、２つのフレームメモリに対する書込みと読み出しとを切替えるメモリ制御回路とを含む。
【選択図】 図１

Description

本発明は、フレームメモリに対する画像データの書込み及び読出しを制御した画像表示装置に関する。

画像表示装置は、ＣＲＴに代表されるインパルス型表示装置と、ＬＣＤに代表されるホールド型表示装置とに区別することができる。インパルス型表示装置は、動画質に優れるが、フリッカが目立ち易い。ホールド型表示装置は、フリッカは目立ち難いが、動画ボケ等の妨害感を生じさせ易い。

特許文献１には、１フレーム期間を２つの期間に分割し、第１期間に画素データを画素に集中的に書込み、表示可能レンジを超えた残余の画像データを第２期間に書込むことが記載されている。それによって、映像全体の輝度を下げずに動画質を改善したホールド型表示装置が開示されている。

特許文献２には、画像信号のフレーム周波数を２倍にし、画像信号の高域成分の利得を動き検出信号に応じて可変させることにより、映像全体の輝度を下げずに動画質を改善したホールド型表示装置が開示されている。

特開２００４−２４０３１７号公報 特開２００２−３５１３８２号公報

一般に、インパルス型表示装置で、フリッカを抑制するためにフレーム周波数を高くした場合に、単純に同じフレームを２回続けて表示すると、動画ボケ等の妨害感が認識されやすい。単純に同じフレームを２回続けて表示するのではなく、輝度の異なるメイン画像とサブ画像としてそれぞれのフレームを表示すると、妨害感は抑制される。但し、この場合、変調信号のパルス幅変調により階調制御されるときには、分割後のフレーム期間が制限されるため、表示画像全体が暗くなることがある。

上記課題に対する改善策として、メイン画像のフレームでの水平走査期間がサブ画像のフレームでの水平走査期間よりも長くなるように、それぞれの水平走査期間の長さを設定する方法が考えられる。この方法は、画像処理回路としては、２つのフレームメモリを設け、書込みを行うメモリと読出しを行うメモリとをフレーム毎に切替える、所謂デュアルバッファ方式を用いることにより実現される。

この方式を用いた場合の課題について以下に説明する。図１０は、メイン画像をサブ画像より高輝度にした場合の、フレームメモリに対する書込み及び読出しのタイミングを示す。書込み動作においては、メイン画像とサブ画像のフレーム期間が等しいが、読出し動作においては、メイン画像の方がサブ画像よりフレーム期間が長くなる。そのため、フレーム毎に書込みと読出しを切替える通常の制御方法では、書込みと読出しとが衝突する期間１００１が発生ずる。書込みと読出しとを並列的に行うには、書込み又は読出しのどちらか一方のみを行う場合に比べて、２倍程度の転送レートが必要となる。転送レートの上昇は、メモリの周辺回路の回路規模を大きくする。

本発明の画像表示装置は、表示部と、該表示部を駆動するための駆動部と、入力信号に基づいて該駆動部に映像信号を出力する画像処理部とからなる画像表示装置であって、
前記映像信号は、前記入力信号に基づくオリジナル画像より輝度の低いメイン画像の信号と、該メイン画像より輝度の低いサブ画像の信号とを含んだ映像信号であり、
前記画像処理部は、
前記メイン画像と前記サブ画像との輝度比に応じて、前記メイン画像のフレームでの水平走査期間が前記サブ画像のフレームでの水平走査期間よりも長くなるように、水平同期信号及び垂直同期信号を変換し、
少なくとも２つのフレームメモリのそれぞれに、変換前の同期信号に同期して映像信号を書込み、それぞれのフレームメモリから変換後の同期信号に同期して映像信号を読出し、
前記変換前の垂直同期信号に対応した垂直ブランキング期間と、前記変換後の垂直同期信号に対応した垂直ブランキング期間とが重なる期間内で、それぞれのフレームメモリに対する書込みと読出しとを切替えることを特徴とする。

本発明によれば、フレームメモリへの転送レートを上げることなく、画質の低下を抑制することができるので、小型で安価な画像表示装置を提供することができる。

時間分配ブロックの構成を示すブロック図。 時間分配ブロックに係る各信号のタイミングを示すタイミングチャート。 本発明に係る画像表示装置の構成を示すブロック図。 駆動波形のタイミングを示すタイミングチャート。 フレーム変換回路に係る各信号のタイミングを示すタイミングチャート。 メモリ制御回路の回路構成を示すブロック図。 時間分配ブロックに係る各信号の別のタイミングを示すタイミングチャート。 輝度分配ブロックの構成を示すブロック図。 輝度分配ブロックに係る各信号のタイミングを示すタイミングチャート。 本発明の課題を説明するための、メモリへの書込み・読出しのタイミングを示すタイミングチャート。

本発明に係る画像表示装置は、以下の構成からなる。表示パネル（表示部）と、表示パネルに画像を表示させるための駆動信号を供給する駆動回路（駆動部）、入力画像データを表示パネルに適した映像信号に変換する画像処理回路（画像処理部）、表示タイミングを制御するタイミングコントローラである。画像処理回路は、１フレームの入力画像データ（入力信号）に基いて、メイン画像のフレーム（メインフレーム）と、サブ画像のフレーム（サブフレーム）とからなる複数フレームの映像信号を生成する。サブ画像は、メイン画像と同じ内容でメイン画像よりも暗いＮ枚（Ｎは正数）フレームとからなる。「メイン画像とサブ画像の内容が同じ」とは、メイン画像とサブ画像とは、同一の又は１組の入力画像データから生成された画像であり、画像の明るさや周波数成分が異なった画像である。従って、メイン画像とサブ画像との間では、実質的に画像の動きは無い。また、画像処理回路は、メインフレームでの水平走査期間がサブフレームでの水平走査期間よりも長くなるように、それぞれの水平走査期間を設定する。水平走査期間（以後、１Ｈ）の変換に伴い各フレーム期間も変わるため、フレームメモリのライト／リードのタイミングを、垂直ブランキング期間内で切替える。

表示パネルとしては、インパルス型表示装置及びホールド型表示装置の何れも用いることができるが、輝度の低下を抑制できるという利点から、インパルス型表示装置が好ましい。インパルス型表示装置では、マトリクス状に配列された各画素が線順走査によりアドレスされる際に、アドレスされた時点で画素が発光し、アドレス終了後から輝度が減衰することによって、１フレームの画像が形成される。表示パネルの例としては、電界放出型ディスプレイやＤＬＰ（Ｄｉｇｉｔａｌ Ｌｉｇｈｔ Ｐｒｏｃｅｓｓｉｎｇ）がある。

また、入力画像データは、メインフレームとＮ枚のサブフレームとを１組としたフレーム群からなる画像データとすることができる（実施例１、２）。又は、入力画像データは、メインフレームとサブフレームとを区別しない、１フレームの画像が１コマに対応する単純な画像データとすることもできる（実施例３）。メイン画像及びサブ画像は、入力画像データに基くオリジナル画像の輝度を互いに異なる低下率で低下させることによって得られる分配画像である。このように、１フレームの画像を輝度の異なる複数の画像に分割（分配）する駆動方法を「輝度分配」と呼ぶ。

本実施形態では、変調信号をパルス幅変調することにより階調表示するインパルス型表示装置を用いる。さらに、サブ画像をメイン画像に比べて低輝度で表示することにより、動画像の妨害感を抑制する（但し、メイン画像、サブ画像ともに、オリジナル画像よりは低輝度である）。変調信号の振幅の絶対定格はディスプレイ固有の特性で決定されるので、より高い輝度を得るためには、パルス幅を大きく配分する必要がある。本実施形態では、メインフレームの１Ｈが、サブフレームの１Ｈよりも長くなるように、１画面を形成するためのフレーム期間を保持しながら、それぞれに適切な１Ｈを割り当てる（時間分配と呼ぶ）。

（実施例１）
以下、映像信号のフレーム群が１枚のメインフレームと１枚のサブフレームからなる場合（Ｎ＝１の場合）について説明する。表示パネルは、通常のフレーム分割されない場合の駆動（フレーム周波数６０Ｈｚ）に対して２倍速駆動（１２０Ｈｚ）される。

図３は、本発明に係る画像表示装置のブロック図である。表示パネル８０２にマトリクス配置された画素は、走査回路８０１と、変調回路８０４とからなる駆動回路により線順次駆動される。走査回路８０１は、表示パネル８０２の走査線に走査信号を出力する。変調回路８０４は、映像信号に基いて、表示パネル８０２の信号線に変調信号を出力する。画像処理回路８０６は、入力画像データに基いて変調回路に映像信号を出力するとともに、入力同期信号を変換した同期信号をタイミングコントローラ８０７に出力する。タイミングコントローラ８０７は、変換された同期信号に基づいて、駆動回路から表示パネル８０２に出力される駆動信号（走査信号、変調信号）の出力タイミングを制御する。

表示パネル８０２に表示される画像の階調は、１水平走査期間内に印加される変調信号のパルス幅を変えることにより制御される。

時間分配を用いた場合の駆動波形について説明する。図４は、水平同期信号（Ｈｓｙｎｃ）と、走査信号（Ｓｃａｎ Ｗａｖｅｆｏｒｍ）及び変調信号（Ｄｒｉｖｅ Ｗａｖｅｆｏｒｍ）の印加タイミングを表している。図４（ａ）、（ｂ）は、時間分配を用いない場合の駆動波形である。メインフレームとサブフレームとが同じパルス幅の走査信号により駆動される。

それに対して、図４（ｃ）、（ｄ）は本発明に係る時間分配された場合の駆動波形である。メインフレームとサブフレームとで異なるパルス幅の走査信号を用いて、それぞれの１Ｈを異ならせることにより、変調信号の変調可能なパルス幅を大きくすることができる。即ち、低輝度に制限されたサブ画像を表示するサブフレームの１Ｈに基づいて、メインフレームの１Ｈを拡大することができる。

メインフレームの１Ｈとサブフレームの１Ｈとの合計（和）は、入力画像データの１Ｈに対応付けられている。即ち、メインフレームの１Ｈを長くした分、サブフレームの１Ｈを短くして、その合計を入力画像データの１Ｈに一致するように設定することができる。さらに、メインフレーム期間とサブフレーム期間との和が、入力画像データのフレーム期間と一致するようにそれぞれの垂直ブランキング期間を調整する。

次に、フレーム期間設定の回路構成について説明する。図１は、画像処理回路８０６の時間分配ブロックを示す。フレーム変換回路４０１には、同期信号（Ｖｓｙｎｃ／Ｈｓｙｎｃ）Ｓ２０９及びＭＦＲ信号Ｓ２１１、及び分割数Ｓ２０３が外部より入力される。分割数は、メインフレームとサブフレームの合計フレーム数であり、メインフレームとＮ枚のサブフレームとを含む映像信号の場合、分割数はＮ＋１である。本実施例では、Ｎ＝１であり、分割数＝２である。ＭＦＲ信号は、メインフレームとサブフレームとを識別するための識別信号であり、メインフレームの開始を示す垂直同期信号Ｖｓｙｎｃの立ち上がりと同時にハイ（Ｈ）となり、サブフレームの開始を示す立ち上がりと同時にロー（Ｌ）となる信号である。

フレーム変換回路４０１（変換部）は、メイン画像とサブ画像の輝度比に対応するように、それぞれのフレームの１Ｈを設定する（水平同期信号のデューティを変更する）。フレーム変換回路４０１の各信号の入出力の関係を図５に示す。メイン画像、サブ画像の輝度から、それぞれ、メイン画像、サブ画像を表示するために必要な変調信号の最大パルス幅が決まり、必要な１Ｈが決まる。本実施例では、分割数と、メイン画像とサブ画像との輝度比とが予め関連付けられているものとする。フレーム変換回路４０１は、分割数に応じてそれぞれのフレームでの１Ｈを設定し、時間分配された同期信号（Ｖｓｙｎｃ’／Ｈｓｙｎｃ’）及び時間分配されたＭＦＲ信号（ＭＦＲ’）として出力する。なお、フレーム変換回路４０１は、入力画像データとして入力されたフレームデータが、メイン画像のフレームデータなのかサブ画像のフレームデータなのかを、ＭＦＲ信号により判定する。時間分配された同期信号（Ｖｓｙｎｃ’／Ｈｓｙｎｃ’）及び時間分配されたＭＦＲ信号（ＭＦＲ’）は、メモリ制御回路４０２に出力され、後述するフレームメモリの読み出しタイミングとして使用される。また、フレーム変換回路は後述するメモリ切替信号Ｓ４０７を生成し、メモリ制御回路に出力する。

尚、分割数と１Ｈを関連付けるテーブルを用いる代わりに、ユーザ操作により１Ｈを直接指定しても良いし、検出されたフレーム内の最大輝度に基づいて１Ｈを動的に決定しても良い。

メモリ制御回路４０２（メモリ制御部）には、入力画像データを構成するメイン画像、サブ画像それぞれのフレームデータ（ＤＡＴＡ）Ｓ２１０が、変換前の垂直同期信号に同期して入力される。そしてフレーム変換回路４０１で変換された変換後の垂直同期信号に同期して、出力画像データ（ＤＡＴＡ’）Ｓ４０４を出力する。また、メモリ制御回路４０２は、フレーム変換回路４０１で変換された同期信号（Ｖｓｙｎｃ’／Ｈｓｙｎｃ’）Ｓ４０６を出力する。入力されたメイン画像、サブ画像のフレームデータと出力画像データでは、それぞれのフレーム期間が異なるため、フレームメモリを用いてフレームレート変換を行う。入力画像データの１フレームのフレームデータの全部をフレームメモリ４０３に一旦記憶させ、時間分配された同期信号（Ｖｓｙｎｃ’／Ｈｓｙｎｃ’）Ｓ４０６に同期して読み出して、出力画像データとして出力する。

以下に、フレームメモリの制御について説明する。図６は、メモリ制御回路４０２の詳細を示すブロック図である。ライトアドレス発生部９０４は、入力された同期信号（Ｖｓｙｎｃ／Ｈｓｙｎｃ）Ｓ２０９（メインフレーム／サブフレームのフレーム期間及び１Ｈが等しい同期信号）に基いてライトアドレスを生成する。リードアドレス発生部９０６は、フレーム変換回路４０１で生成された同期信号（Ｖｓｙｎｃ’／Ｈｓｙｎｃ’）Ｓ４０６に基いてリードアドレスを生成する。メモリ切替信号Ｓ４０７がＬの期間は、入力画像データは、メモリＡ９０１にライトされ、メモリＢ９０２からリードされたデータが出力画像データとして出力される。メモリ切替信号がＨの期間は逆に、入力画像データはメモリＢ９０２にライトされ、メモリＡ９０１からリードされたデータが出力画像データとして出力される。制御回路（不図示）は、ライトデータセレクタ９０３、ライトアドレスセレクタ９０５、リードアドレスセレクタ９０７、リードデータセレクタ９０８を連携制御する。制御回路は、ライトとリードの同期信号により設定されるアドレス期間が共に垂直ブランキング期間となるタイミングで、２フレーム毎にメモリ切替信号がトグルされるように、フレーム変換回路４０１を制御する。即ち、変換前の垂直同期信号に対応した垂直ブランキング期間と、変換後の垂直同期信号に対応した垂直ブランキング期間とが重なる期間内で、それぞれのフレームメモリに対する書込みと読出しとを切替える。メモリＡ９０１とメモリＢ９０２は、それぞれメインフレームとサブフレームとからなる１組の画像データを記憶できる容量をもつ。

以上の動作を図２のタイミングチャートを用いて詳細に説明する。入力画像データの１番目の入力フレームデータであるメイン画像データ（１−Ｍａｉｎ）及びサブ画像データ（１−Ｓｕｂ）は、メモリ切替信号がＬなのでメモリＡ９０１にライトされる。２フレームの画像が入力された後、サブ画像（１−Ｓｕｂ）に続く垂直ブランキング期間において、メモリ切替信号がＨに変化する。続いて、２番目の入力フレームデータであるメイン画像データ（２−Ｍａｉｎ）、サブ画像データ（２−Ｓｕｂ）は、メモリ切替信号がＨなのでメモリＢ９０２にライトされる。同時に、メモリＡ９０１からは先ほどライトされた１番目の入力フレームデータのメイン画像データ（１−Ｍａｉｎ）、サブ画像データ（１−Ｓｕｂ）がリードされ、出力画像データとして時間分配ブロックから出力される。２フレームの画像が入力された後、再びメモリ切替信号がＬに変化し、以降、同様の処理が繰り返される。このように、書込みと読出しが異なるフレームメモリで別々に行われ、それぞれのメモリへの画像データの書込みと読出しとが２フレーム単位で同期がとれているため、書込みと読出しの衝突が発生しない。また、一方のフレームメモリに所定フレームの映像信号を書込んでいる間に、他方のフレームメモリから該所定フレームより前のフレームの映像信号を読出すことができる。その結果、フレームメモリの転送レートを上げずに、分配画像のそれぞれのフレームデータの書込み／読出しが可能となる。

尚、メモリ切替信号のトグルは、メモリの記憶容量に応じて、書込みと読出しとが同期する複数フレーム毎に行うことができる。また、本実施例では、垂直同期信号Ｖｓｙｎｃ及び水平同期信号Ｈｓｙｎｃに従ってフレームデータを出力する構成としたが、フレームデータの出力はＤＥ（Ｄａｔａ Ｅｎａｂｌｅ）によって制御されてもよい。

（実施例２）
本実施例では、複数のサブ画像のフレームデータを入力する場合（Ｎ＝３の場合、４倍速駆動）について説明する。尚、実施例１と同様の機能、構成については説明を省略する。

時間分配ブロックの構成は実施例１と同様である。時間分配ブロックでは、メイン／サブ画像のフレームデータ（ＤＡＴＡ）Ｓ２１０、同期信号（Ｖｓｙｎｃ／Ｈｓｙｎｃ）Ｓ２０９、及び分割数Ｓ２０３が入力される。実施例１と同様に各分配画像のフレームの１Ｈを設定し、各分配画像のフレームデータ及び変換された同期信号を出力する。本実施例では、図７に示すように、４フレーム毎にフレームメモリのリード／ライトを切り替えることで、リード／ライトの衝突を回避する。書込まれた画像データは、４フレーム遅延で読出される。

（実施例３）
本実施例では、入力画像データの１フレームから１枚のメイン画像のフレームとＮ枚のサブ画像のフレームを生成するステップについて説明する。特に、表示パネルを２倍速駆動（Ｎ＝１）する場合について説明する。尚、実施例１、２と同様の機能、構成については説明を省略する。

図８は、画像処理回路８０６の輝度分配ブロックを示している。入力画像データの１フレームから、生成するフレーム数（分割数Ｓ２０３）に基づいて、メイン画像及びサブ画像のそれぞれの低下率を決定する。分割数Ｓ２０３はユーザが設定してもよいし、予め定められていてもよいが、本実施例では分割数は２と予め決められているものとする。そして、所定の低下率でメイン画像のフレームとサブ画像のフレームデータが生成される。

まず、入力画像データ（ＤＡＴＡ＿ｉｎ）Ｓ２０２及び入力同期信号（Ｖｓｙｎｃ＿ｉｎ／Ｈｓｙｎｃ＿ｉｎ）Ｓ２０１が周波数変換回路２０４に入力される。また、分割数Ｓ２０３が周波数変換回路２０４及び低下率テーブル２０５に入力される。そして、周波数変換回路２０４が、分割数に応じてフレーム周波数を変換する。本実施例ではフレーム周波数が入力時の２倍（分割数倍）に変換される。低下率テーブル２０５には、メインフレームとＮ枚のサブフレームからなるフレーム群におけるフレームの総数（即ち、分割数）と、メイン画像／サブ画像の輝度比とが関連付けられている。具体的には、低下率テーブル２０５には、分割数とサブ画像の低下率とが関連付けられて格納されている。

周波数変換回路２０４は、周波数変換された同期信号（Ｖｓｙｎｃ／Ｈｓｙｎｃ）Ｓ２０９（入力同期信号に対してデューティが１／２の信号）をスイッチ回路２０８へ出力する。また、入力画像データ（ＤＡＴＡ＿ｉｎ）Ｓ２０２を差分検出回路２０７及び乗算回路２０６へ出力する。低下率テーブル２０５は、分割数（＝２）に関連付けられている低下率（０．２５）を乗算回路２０６へ出力する。

乗算回路２０６は、入力画像のフレームデータ（ＤＡＴＡ＿ｉｎ）Ｓ２０２の各画素値に低下率を乗算することにより、オリジナル画像に対して輝度が０．２５倍されたサブ画像のフレームデータを生成する。サブ画像のフレームデータは、差分検出回路２０７及びスイッチ回路２０８に出力される。

差分検出回路２０７は、入力画像のフレームデータ（ＤＡＴＡ＿ｉｎ）Ｓ２０２からサブ画像のフレームデータを減算することにより、メイン画像のフレームデータを生成する。オリジナル画像に対して輝度が０．７５倍されたメイン画像のフレームデータが、スイッチ回路２０８に出力される。

スイッチ回路２０８は、同期信号（Ｖｓｙｎｃ／Ｈｓｙｎｃ）Ｓ２０９に従って、フレームデータを切替えて出力する。スイッチ回路２０８は、同期信号（Ｖｓｙｎｃ／Ｈｓｙｎｃ）Ｓ２０９及び出力されたフレームデータがメイン画像のフレームデータなのかサブ画像のフレームデータなのかを判別するためのＭＦＲ信号Ｓ２１１を出力する。ＭＦＲ信号Ｓ２１１は、垂直同期信号Ｖｓｙｎｃに同期して、メインフレームの開始を示す立ち上がりと同時にＨとなり、サブフレームの開始を示す立ち上がりと同時にＬとなる。図９は、輝度配分ブロックにおける各信号のタイミングを示している。

尚、低下率やメイン画像とサブ画像の輝度比は外部から入力されてもよい（ユーザが設定してもよい）し、入力画像データ（ＤＡＴＡ＿ｉｎ）Ｓ２０２の特徴に基づいてフレーム毎に算出されてもよい。また、メイン画像の低下率を取得することによって、メイン画像のフレームデータを生成してもよい。但し、そのような場合には、各分配画像のフレームにおける１Ｈの合計が入力画像データ（ＤＡＴＡ＿ｉｎ）Ｓ２０２のフレームにおける１Ｈを超えないように、それぞれの低下率を設定する必要がある。

本発明者らは、サブ画像に対するメイン画像の輝度比が１．２以上であれば、動画像の妨害感を低減できる効果があることを実験により確認している。また、現実的な表示パネルでは、設計上、メインフレームの１Ｈは、サブフレームの１Ｈの５倍よりも短く設定される。従って、輝度比は、１．２以上５．０以下に設定されるのが好ましい。

時間分配ブロックの構成及び動作は実施例１、２と同様である。メモリ制御回路４０２には、輝度分配ブロックで生成された分配画像のフレームデータ（ＤＡＴＡ）Ｓ２１０が入力される。フレーム変換回路４０１には、輝度分配ブロックで生成された同期信号（Ｖｓｙｎｃ／Ｈｓｙｎｃ）Ｓ２０９及びＭＦＲ信号Ｓ２１１、及び分割数Ｓ２０３が入力される。実施例１と同様な、時間分配された分配画像のフレームデータが出力される。

８０１ 走査回路
８０２ 表示パネル
８０４ 変調回路
８０６ 画像処理回路
４０１ フレーム変換回路
４０２ メモリ制御回路、
４０３ フレームメモリ

Claims (6)

1. 表示部と、該表示部を駆動するための駆動部と、入力信号に基づいて該駆動部に映像信号を出力する画像処理部とからなる画像表示装置であって、
   前記映像信号は、前記入力信号に基づくオリジナル画像より輝度の低いメイン画像の信号と、該メイン画像より輝度の低いサブ画像の信号とからなる映像信号であり、
   前記画像処理部は、
   前記メイン画像と前記サブ画像との輝度比に応じて、前記メイン画像のフレームでの水平走査期間が前記サブ画像のフレームでの水平走査期間よりも長くなるように、水平同期信号及び垂直同期信号を変換し、
   少なくとも２つのフレームメモリのそれぞれに、変換前の垂直同期信号に同期して映像信号を書込み、それぞれのフレームメモリから変換後の垂直同期信号に同期して映像信号を読出し、
   前記変換前の垂直同期信号に対応した垂直ブランキング期間と、前記変換後の垂直同期信号に対応した垂直ブランキング期間とが重なる期間内で、それぞれのフレームメモリに対する書込みと読出しとを切替えることを特徴とする画像表示装置。
2. 前記画像処理部は、
   変換前のメイン画像のフレーム期間とサブ画像のフレーム期間との和が、変換後のメイン画像のフレーム期間とサブ画像のフレーム期間との和に等しくなるように、それぞれのフレームの同期信号を変換することを特徴とする請求項１記載の画像表示装置。
3. 前記画像処理部は、
   一方のフレームメモリに所定フレームの映像信号を書込んでいる間に、他方のフレームメモリから該所定フレームより前のフレームの映像信号を読出すことを特徴とする請求項１又は２記載の画像表示装置。
4. 前記入力信号は、メイン画像の信号、サブ画像の信号及び前記メイン画像の信号と前記サブ画像の信号とを識別するための識別信号を含んだ信号であり、前記画像処理部は、前記識別信号に基づいて、前記メイン画像と前記サブ画像との輝度比を設定することを特徴とする請求項１乃至３記載の画像表示装置。
5. 前記画像処理部は、前記入力信号の１フレームからフレーム期間を分割し、前記メイン画像のフレームと前記サブ画像のフレームとを含む複数のフレームからなる映像信号を生成することを特徴とする請求項１乃至３記載の画像表示装置。
6. 表示部と、該表示部を駆動するための駆動部と、入力信号に基づいて該駆動部に映像信号を出力する画像処理部と、少なくとも２つのフレームメモリとからなる画像表示装置の制御方法であって、
   前記映像信号は、前記入力信号に基づくオリジナル画像より輝度の低いメイン画像の信号と、該メイン画像より輝度の低いサブ画像の信号とを含んだ映像信号であり、
   前記メイン画像と前記サブ画像との輝度比に応じて、前記メイン画像のフレームでの水平走査期間が前記サブ画像のフレームでの水平走査期間よりも長くなるように、水平同期信号及び垂直同期信号を変換するステップと、
   それぞれのフレームメモリに、変換前の垂直同期信号に同期して映像信号を書込み、それぞれのフレームメモリから変換後の垂直同期信号に同期して映像信号を読出し、
   前記変換前の垂直同期信号に対応した垂直ブランキング期間と、前記変換後の垂直同期信号に対応した垂直ブランキング期間とが重なる期間内で、それぞれのフレームメモリに対する書込みと読出しとを切替えるステップとを有することを特徴とする画像表示装置の制御方法。

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