JP2012039771A

JP2012039771A - 電源装置

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Publication number: JP2012039771A
Application number: JP2010178072A
Authority: JP
Inventors: Satoshi Ashitani; 智史芦谷
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2010-08-06
Filing date: 2010-08-06
Publication date: 2012-02-23

Abstract

【課題】マルチ入力型電源のように複数の入力電圧を持つ電源回路において、どの入力電圧条件においても最適な位相特性を持つことを可能にした電源回路を提供すること。
【解決手段】入力電圧の定格が相異なる複数の入力部１１，１２を有する電源回路は、入力電圧検知回路３０と、位相定数調整回路４０とを有する。入力電圧検知回路３０は、上記複数の入力部１１，１２のうちのいずれかに印加された入力電圧を検知する。位相定数調整回路４０は、入力電圧検知回路３０で検知された入力電圧に応じて電源回路の位相定数を調整する。
【選択図】図１

Description

本発明は、電源装置に関し、特に、複数の入力電圧に対応する電源装置に関する。

世界各国でそれぞれ電圧規格が異なることや、装置の利用環境に適した電源が使用できるよう、複数の入力電圧に対応可能なマルチ入力型の電源装置が必要とされている。例えば、ネットワークカメラでは、イーサネット（登録商標）ケーブルに重畳して給電を行うPoE(Power Over Ethernet)給電口と、DC12VまたはAC24Vの給電口とを設けた電源回路がある。このような例では、入力電圧の範囲は最小12Vから最大57Vまでと非常に広範囲に対応することが求められる。

電源の安定性向上、高効率化を図る上で、電源回路の位相特性の設計は重要である。位相特性によって、指令電圧への応答性や入力電圧変動・出力負荷変動に対する安定性が決定される。最適な位相定数の設計ができていないと、出力電圧の発振が生じ、回路動作が不安定となる。またラインノイズ、発生ノイズ(EMI)の増加や、電源効率の低下を招く。さらにリンギングやスイッチングリプルが増加すれば、アルミ電解コンデンサの容量低減が早まり、製品寿命の短縮にもつながる。このようなことが生じないよう、電源回路の位相定数の最適化設計が重要となる。

図１８にDC12V、AC24V、PoEの３種類の入力電圧に対応するマルチ入力型電源例にて入力電圧を変えた場合の周波数特性の変化を示す。図１８に示されるように、電源回路の入力電圧が変化することにより、ゲイン及び位相特性が大きく変化する。そのため、各入力電圧条件によって最適な位相定数は異なる。このことから、マルチ入力型電源のように入力電圧の範囲が広い電源回路の位相定数を一意に決めることは難しい。電源の位相特性によって決定される応答性と安定性は相反するパラメータであり、応答性の速さを重視した位相設計を行うと、発振現象は生じやすくなり、安定性は悪くなってしまう。反対に、発振現象が生じないように安定性を重視した設計では、応答性は悪くなってしまう。このようなことから、全ての条件において応答性・安定性ともに最適となる設計を行うことは難しい。

特許文献１には、２つの入力電圧に対応する電流経路をそれぞれ２経路設け、入力電圧によってその２経路を切り替えることにより、２つの入力電圧に対応する方法が開示されている。

特開平０５−３１６６４５号公報

しかしながら、上述の特許文献１に開示された従来技術では、電源回路の位相特性を向上させるものではない。また、この方法を用いて、位相特性を向上させるとしても、複数の入力電圧に対して、それぞれ複数の電流経路が必要であるので、入力電圧の数に伴い回路規模が増加し、装置が大型化、コストが増大してしまう。

そこで、本発明の目的は、マルチ入力型電源のように複数の入力電圧を持つ電源回路において、どの入力電圧条件においても最適な位相特性を持つことを可能にした電源回路を提供することである。

上記目的を達成するために、本発明の電源回路は、入力電圧の定格が相異なる複数の入力部を有する電源回路であって、前記複数の入力部のうちのいずれかに印加された入力電圧を検知する入力電圧検知回路と、前記入力電圧検知回路で検知された入力電圧に応じて前記電源回路の位相定数を調整する位相定数調整回路とを有することを特徴とする。

本発明によれば、マルチ入力型電源のように複数の入力電圧を持つ電源回路において最適な位相定数を設定でき、入力電圧によらず安定した出力電圧を得られる電源回路を提供することができる。

従来、マルチ入力型電源の電源回路の開発においては、位相定数の決定には膨大なシミュレーションを行い、さらに長期にわたる実機環境試験を行っていた。本発明によれば、かかる開発期間を大幅に短縮することができる。

また、本発明によれば、不安定な発振を防止できるので、発生ノイズ(EMI)を低減でき、発生ノイズ対策に要する期間を短縮できる。加えて、安定した出力電圧を得ることができるので、コンデンサのチャージ、ディスチャージが頻繁に行われて寿命が短くなってしまうことを防止できる。

また、本発明によれば、入力電圧の許容幅、出力電流、及び温度変化による素子定数の変化を加味して位相定数の調整が行われるので、より広い条件で安定した出力電圧を得られる電源回路を提供することができる。

第１及び第２の実施例における電源回路の全体構成を示す図。実施例の電源回路におけるエラーアンプ部を示す図。実施例の電源回路における制御回路部を示す図。（Ａ）は第１の実施例における入力電圧検知回路を示す図、（Ｂ）は第２の実施例における入力電圧検知回路を示す図。入力電圧と入力電圧信号の関係を示す図。第１の実施例における位相定数調整回路を示す図。第１の実施例における電源回路の周波数特性を示す図。第２の実施例における位相定数調整回路を示す図。第２の実施例における入力電圧と位相定数の関係を示す図。第３の実施例における電源回路の全体構成を示す図。第３の実施例における電流検知回路を示す図。第３の実施例における位相定数調整回路を示す図。（Ａ）は第３の実施例における入力電圧と出力電流の関係を示す図、（Ｂ）は第４の実施例における入力電圧と出力電流の関係を示す図。第４の実施例における電源回路の全体構成を示す図。第４の実施例における温度検知回路を示す図。第４の実施例における位相定数調整回路を示す図。第５の実施例における電源回路の全体構成を示す図。マルチ入力型電源における各入力電圧条件での周波数特性を示す図。

以下に、本発明の好ましい実施の形態を、添付の図面に基づいて詳細に説明する。
（実施例１）
以下、図１乃至図６を参照して、本発明の第１の実施例における電源回路の位相定数調整方法について説明する。

図１は本発明を適用した実施形態を示す電源回路の全体構成である。図１の電源回路はフライバックコンバータ型の電源回路であり、入力電圧はDC12V、AC24V、PoEの３種類に対応する。図１において、11は第１の入力部(外部入力)、12は第２の入力部(LANケーブル)である。21,22はダイオードブリッジ、31,32,33,34は電解コンデンサ、41,42,43はダイオード、5はスイッチング素子、6はトランスである。トランス6は、一次巻線61及び二次巻線62を有する。7はPoE入力制御部、8は出力部、9は負荷、10はエラーアンプ、20は制御回路、30は入力電圧検知回路、40は位相定数調整回路、Viは入力電圧、Voは出力電圧である。

まず、本実施例の電源回路における入力部について説明する。
本実施例の電源回路は、入力電圧の定格が相異なる第１の入力部11及び第２の入力部12を有する。第１の入力部11には、DC12VまたはAC24Vが外部から供給される。また第２の入力部12には、PoE対応のイーサネット（登録商標）ケーブルが接続される。PoE対応のイーサネット（登録商標）ケーブルには、情報のネットワーク配信のため、デジタル信号が送受信されるとともに、図１の電源回路を含む機器に接続されている不図示のハブから、デジタル信号に重畳した直流電圧48Ｖの給電を受ける。なお、PoE対応のイーサネット（登録商標）については、国際標準のIEEE802.3.afに定義されている。そして、PoE入力制御回路7はPoEによる給電の開始及び停止を制御する。

第１の入力部11から入力された電圧は、ダイオードブリッジ21により整流され、電解コンデンサ31により平滑化され、ダイオード41を介して一次巻線61に印加される。また、同様に、第２の入力部12から入力された電圧はダイオードブリッジ22により整流され、電解コンデンサ32により平滑化され、ダイオード42を介して一次巻線61に印加される。

一次巻線61に印加される電圧は、ダイオードブリッジ21,22及びダイオード41,42の順方向電圧Vfによる降下分1V程度を考慮し、次のようになる。すなわち、DC12V入力時は(1)式により11V、AC24V入力時は(2)式により33V程度、PoE入力時は(3)式により47V程度となる。

また、第１の入力部11、第２の入力部12のどちらにも電力が供給されている場合には、ダイオード41及び42により、電圧の高いPoE入力部からの電圧が一次巻線61に印加される。上記構成にて、一次巻線61には11V、33V、47Vのいずれかが入力される。

次に、本実施例のフライバックコンバータ型電源回路の基本動作を説明する。
スイッチング素子5をON状態に制御すると、一次巻線61に印加された電圧によりトランス6の一次巻線61に電流が流れる。この電流によりトランス6に励磁エネルギーが発生し、励磁エネルギーが蓄積される。次に、スイッチング素子5をOFF状態に制御すると、トランス6に蓄積された励磁エネルギーに基づき、二次巻線62に誘起電圧が発生する。発生した電圧は電解コンデンサ34により平滑化された後、出力部8に出力される。

従来、出力電圧を安定化させるためにフィードバック制御が行われる。本実施例の電源回路も出力電圧のフィードバック制御系を持つ。出力電圧はエラーアンプ部10にて基準電圧と比較され、出力電圧と基準電圧の差分が制御回路20にフィードバックされる。制御回路20はこのフィードバックに基づき、スイッチング素子5を制御し、出力電圧は安定化される。

本実施例でのフィードバック制御系の詳細について、図２及び図３を参照して説明する。
図２に本実施例におけるエラーアンプ部10の詳細を示す。図２において、101はエラーアンプ、R104、R105は分圧抵抗、R101、R102、R103、C101、C102、C103は位相定数、Voは出力電圧、Vrefは基準電圧である。出力電圧Voは、分圧抵抗R104、R105により分圧される。分圧された出力電圧は、位相定数R101,R102,C102で構成される並列回路を介してエラーアンプ101の反転入力端子に入力される。エラーアンプ101の非反転入力端子には基準電圧Vrefが入力される。エラーアンプの出力端子は位相定数R103,C102,C103で構成される並列回路を介して、反転入力端子に帰還される。エラーアンプの出力Verrは次段の制御回路20に伝達される。

図３に本実施例での制御回路20の詳細を示す。図３において、201はPWMコンパレータ、202は鋸波発生器、203はスイッチング素子5を制御する制御回路である。前段のエラーアンプ部10の出力Verrは、PWMコンパレータ201の非反転入力端子に入力される。反転入力端子には鋸波発生器202から出力された鋸波Vsawが入力される。PWMコンパレータ201はエラーアンプの出力Verrと鋸波Vsawとを比較し、エラーアンプの出力Verrが鋸波Vsawより高い場合はHIGHを、エラーアンプの出力Verrが鋸波Vsawより低い場合はLOWを出力する。スイッチング制御回路203は、PWMコンパレータ201の出力に基づき、スイッチング素子5をON・OFF制御する。

この電源回路における位相特性は、エラーアンプ部10の位相定数である抵抗R101、R102、R103、及びコンデンサC101、C102、C103により決定される。従来の電源回路設計においては、応答性と安定性のバランスを考慮して上記位相定数を最適化していた。しかし、入力電圧によって位相特性は変化するため、最適な位相定数は入力電圧条件によって異なる。そのため、マルチ入力型電源電源回路の全ての入力電圧条件を満足する設計及びその評価を行うのは、単一の入力電圧条件のみの電源回路に比べて、多大な時間を要する。

図１の電源回路においては、入力電圧検知回路30及び位相定数調整回路40が設けれている。入力電圧検知回路30は、入力電圧Viを検知する。位相定数調整回路40は、検知された入力電圧Viに応じて、エラーアンプ部10の位相定数を制御し、それぞれの入力電圧条件において最適な位相定数に変更する。

入力電圧検出回路30及び位相定数調整回路40は本実施例の特徴となす回路であり、図4、図５、図６を参照してその詳細を説明する。
図４（Ａ）に本実施例での入力電圧検知回路30を示す。図４（Ａ）において、Viは入力電圧、R301、R302は分圧抵抗、Vo2は分圧した入力電圧、301、302はコンパレータ、Vref1、Vref2は基準電圧、Sv1、Sv2は入力電圧信号である。図４（Ａ）の入力電圧検知回路では、コンパレータを用いて、DC12V、AC24V、PoE入力であるかを判別する。入力電圧Viは分圧抵抗R301、R302を用いて分圧される。分圧された電圧Vo2は、コンパレータ301及びコンパレータ302の非反転入力端子に入力される。基準電圧Vref1及びVref2は、入力電圧がDC12Vであるか、AC24VであるかPoE入力であるかを判別するのに適した電圧に設定される。コンパレータ301では、分圧電圧Vo2と基準電圧Vref1が比較され、分圧電圧Vo2が基準電圧Vref1より高い場合、コンパレータ301の出力はHIGHとなる。反対に、分圧電圧Vo2が基準電圧Vref1より低い場合、コンパレータ301の出力はLOWとなる。同様に、コンパレータ302では、分圧電圧Vo2と基準電圧Vref2が比較され、分圧電圧Vo2が基準電圧Vref2より高い場合、コンパレータ302の出力はHIGHとなる。反対に、分圧電圧Vo2が基準電圧Vref1より低い場合、コンパレータ302の出力はLOWとなる。

例えば、分圧抵抗をR301＝10kΩ、R302＝1kΩと設定する。この場合、入力電圧Viは(4)式により1/11に分圧される。

このとき、入力電圧ViがDC入力時11V、AC入力時33V、PoE入力時47Vであれば、それぞれ分圧電圧Vo2は1V、3V、4.3Vとなる。また、基準電圧Vref1＝2V、基準電圧Vref2＝4Vに設定する。コンパレータ301では、分圧電圧Vo2と基準電圧Vref1が比較され、分圧電圧Vo2が基準電圧Vref1(=2V)より高い場合、つまり入力電圧Viが22Vより高い場合、コンパレータ301の出力はHIGHとなる。反対に、分圧電圧Vo2が基準電圧Vref2(＝2V)より低い場合、つまり入力電圧Viが22Vより低い場合、コンパレータ301の出力はLOWとなる。同様に、コンパレータ302では、分圧電圧Vo2と基準電圧Vref2が比較され、分圧電圧Vo2が基準電圧Vref2(=4V)より高い場合、つまり入力電圧Viが44Vより高い場合、コンパレータ302の出力はHIGHとなる。反対に、分圧電圧Vo2が基準電圧Vref2(＝4V)より低い場合、つまり入力電圧Viが44Vより低い場合、コンパレータ302の出力はLOWとなる。

入力電圧Viとコンパレータ301の出力Sv1、コンパレータ302の出力Sv2の関係をまとめると図５のようになる。コンパレータ301、302の出力がともにLOWであるとき、入力はDC12V入力であると判別できる。またコンパレータ301の出力がHIGH、302の出力がLOWであるとき、入力はAC24V入力であると判別できる。さらに、コンパレータ301、302の出力がともにHIGHであるとき、入力はPoE入力であると判別できる。以上のように、コンパレータの出力Sv1及びSv2により入力がDC12V入力、AC24V入力、PoE入力であるかを判別することができる。これら入力電圧信号Sv1及びSv2は、次段の位相定数調整回路40に伝達される。

図６に本実施例での位相定数調整回路部を示す。図６（Ａ）は、位相定数としてコンデンサを変化させる場合、図６（Ｂ）は、位相定数として抵抗を変化させる場合、図６（Ｃ）は、位相定数としてコンデンサと抵抗の両方を変化させる場合を示す。図６において、10はエラーアンプ部、C401,C402,C403はエラーアンプ部10のコンデンサ、R401,R402,R403はエラーアンプ部10の抵抗である。401,402,403はスイッチング素子、40は位相定数調整回路、Sv1,Sv2は入力電圧信号、406,405,406はスイッチング素子401,402,403のオン／オフを制御する制御信号である。

図６（Ａ）に示した位相定数調整回路部は、エラーアンプの位相定数であるコンデンサC401及びスイッチング素子401の直列回路を複数並列に接続した回路を含む。そして位相定数調整回路40からのスイッチング制御信号404,405,406により、スイッチング素子401,402,403のオン／オフ状態を切り替えてその合成容量値を変化させることで位相定数を調整する。

コンデンサC401はDC12V入力の場合において最適な位相定数に、コンデンサC402はAC24V入力の場合において最適な位相定数に、コンデンサC403はPoE入力の場合において最適な位相定数にそれぞれ設定する。位相定数調整回路40は、入力電圧検知回路30から出力された入力電圧検知信号Sv1,Sv2を受け取る。位相定数調整回路40は、受け取った入力電圧検知信号Sv1,Sv2に基づいて入力電圧を判別し、その判別の結果に応じて位相定数を調整する。具体的には、入力電圧がDC12Vであると判別された場合は、スイッチング素子401をONに、スイッチング素子402、402はOFFにする。入力電圧がAC24Vであると判別された場合は、スイッチング素子402をONに、スイッチング素子401、403はOFFにする。入力電圧がPoE入力であると判別された場合は、スイッチング素子403をONに、スイッチング素子401、402はOFFにする。

上記の説明では、３つのスイッチング素子のうち、１つのスイッチング素子のみON状態にすることで切り替える方法を説明したが、３つのスイッチング素子のうち複数個をON状態にし、その合成容量値を適切な値に設定する方法でもかまわない。

また、上記の説明では、位相定数として、接続されるコンデンサを切り替えて、容量値を変化させる方法を説明した。ただし、位相定数として容量値ではなく、抵抗値の変更が必要な場合は図６（Ｂ）のように抵抗を並列に複数個接続し、上記の説明と同様にスイッチング素子を切り替えて合成抵抗値を変化させる。また、位相定数として容量値、抵抗値ともに変更が必要な場合は、図６（Ｃ）のように抵抗とコンデンサ両方を並列に複数個接続し、上記の説明と同様に切り替えることで、位相定数を変化させる。

以上のように、異なる値を持つ素子を並列に接続し、それらの接続状態をスイッチング素子により切り替えることで、位相定数を切り替える。

位相定数調整回路部の説明において、切り替える位相定数の値をDC12V、AC24V、PoEの各入力電圧条件において、それぞれ最適な位相定数に設定すると説明した。以下、その位相定数の最適な設定方法について、入力電圧がDC12Vの場合の例を挙げて、詳細に説明を行う。本方法は、電源位相定数の従来の基本的な設計方法である。

図７は、本電源回路において、入力電圧がDC12V、負荷が抵抗負荷5Ωの場合の周波数特性を示したものである。図７（Ａ）はオープンループ特性を示したボード線図、図７（Ｂ）はエラーアンプ特性を示したボード線図、図７（Ｃ）はオープンループ特性とエラーアンプ特性を掛け合わせたループ特性を示したボード線図である。

図７（Ａ）に示したオープンループ特性は主にトランス6と電解コンデンサ34により決定される。トランス6のインダクタンスをL[H]、電界コンデンサ34の容量値をC[F]、負荷を抵抗のみとしRL [Ω] とすると、オープンループゲインの伝達関数K_EAは(5)式にて表される。

(5)式においてω₀は共振角周波数、QはQ値、f₀は共振角周波数を示す。図７（Ａ）に示したオープンループ特性を示したボード線図からも分かるように、オープンループ特性はLとCによる二次遅れ系の特性となる。したがってゲイン特性は低周波数域では一定、共振周波数f₀より高い周波数では-40dB/decの傾きで低下する。また位相特性は、低周波数域では0°、共振周波数f₀近傍にて反転し、高周波数域では-180°となる。

180°反転した位相を戻して安定したフィードバック制御を行うために、エラーアンプ部10の各位相定数R101、R102、R103、C101、C102、C103を設定する。エラーアンプ部10の伝達関数KEAを(6)式に示す。

ここで、R1≫R2、C2≫C3と設定すれば、(7)式が得られる。

また、R102・C101＝R103・C103、R103・C102＝R101・C101と設定すれば、エラーアンプ部10の伝達関数における極周波数f_Pは(8)式、零点周波数f_Zは(9)式で表される。

図７（Ｂ）に示したエラーアンプ特性のボード線図からも分かるように、(8)式で示される極周波数f_Pで極、(9)式で示される零点周波数f_Zにて零点をもつ特性となる。

これら極周波数f_P、零点周波数f_Zを基に、各位相定数を設定する。まず、エラーアンプ特性の極周波数f_P、零点周波数f_Z及び、ループ特性のクロスゲイン周波数f_cの設定を行う。ループ特性のクロスゲイン周波数f_cはスイッチング周波数f_SWの1/10程度に設定する。零点周波数f_Zは、クロスゲイン周波数f_cの1/5以下に設定する。極周波数f_Pは、クロスゲイン周波数f_cの5倍以上に設定する。

(8)式、(9)式を変形すると、(10)式、(11)式が得られる。

設定した極周波数f_P、零点周波数f_Zから(10)式、(11)式の関係を満たすよう図２のエラーアンプ部10の各位相定数R101、R102、R103、C101、C102、C103を設定する。例えば、スイッチング周波数f_SW＝100kHzの場合、クロスゲイン周波数f_c＝10kHzに設定する。クロスゲイン周波数f_cより、零点周波数f_Z＝2kHz、ポール点周波数f_P＝50kHzとする。そしてR101＝1kΩと設定すれば、(10)式、(11)式より、R102＝40Ω, R103＝47kΩ, C101＝80nF, C102＝1.68nF, C103＝677pFとなる。

図７（Ｃ）にループゲイン特性のボード線図を示す。ループゲインの位相が-180°反転している周波数において、ゲインが1倍以上つまり0dB以上であると、フィードバック制御系が不安定となり出力の発振が生じる。ゲインが0dBよりもどのくらい負になっているかという値がゲイン余裕であり、通常6dB以上のゲイン余裕を持つよう設計を行う。また、ゲインが0dBになる周波数において、位相が-180°よりもどのくらいプラスになっているかという値が位相余裕であり、通常45°以上の位相余裕を持つよう設計を行う。図７（Ｃ）に示したループ特性から分かる通り、位相余裕、ゲイン余裕共に十分であり、安定な制御系である特性が得られている。

上記の説明では、各素子が理想系であるものとして理論式から基本的な位相定数の設定方法を示した。しかし、実際の回路中の素子には、ESR(等価直列抵抗)等の寄生分の抵抗や容量等が存在する。そのため、シミュレーション及び実機環境試験により各々最適な値に微調整を行い決定する。

以上、DC12V入力時の位相定数の設定方法について説明したが、AC24V入力時及びPoE入力時のおいても同様に、最適な位相定数の設定を行う。

以上説明した通り、本実施例では、各入力電圧条件において最適な位相定数を設定し、それらの位相定数を切り替えられるよう回路を構成する。これにより、入力電圧検知回路にて検知した入力電圧に応じて位相定数調整回路にて位相定数を切り替えることによって、どの入力電圧条件においても電源の位相特性を最適化することができる。

上記の説明では、入力電圧が３種類の場合の電源回路例を示したが、入力電圧が２種類や４種類以上の電源回路の場合でも、上記の方法により同様の効果が得られる。

また、上記の説明では、フライバックコンバータ型の電源回路例で示したが、降圧コンバータ型等の他の電源回路においても、上記の方法により同様の効果が得られる。

（実施例２）
以下、図１、図４（Ｂ）、図８、図９を参照して、本発明の第２の実施例による電源の位相定数調整方法について説明する。
図１は本発明の実施形態を示す電源回路の全体構成である。本実施例は、実施例１の構成と同様、フライバックコンバータ型の電源回路であり、入力電圧はDC12V、AC24V、PoEの3種類に対応する。また、このような電源回路において、入力電圧検知回路と位相定数調整回路を設ける。

実施例１では、DC12V、AC24V、PoE の３種類の入力電圧に対してそれぞれ最適な位相定数に切り替える構成を説明した。しかし、入力電圧はある一定の許容幅を持ち、DC12V入力の場合には10.8Vから13Vまで、またPoE入力の場合も37Vから57Vまでの電圧値を許容する。そのため、実施例１のように、３種類の定数を単に切り替えるのみだと、３種類の入力電圧においてそれぞれ１点のみでしか最適化できない。そこで、本実施例では、入力電圧を線形的に検知し、それに応じて位相定数を線形的に変化させ、位相定数の最適化を行う。本実施例の説明では、実施例１と異なる部分である入力電圧検知回路30、及び位相定数調整回路40を中心に説明を行う。

図４（Ｂ）に本実施例での入力電圧検知回路30を示す。図４（Ｂ）において、Viは入力電圧、Vi2は分圧電圧、R301,R302は分圧抵抗、R303,R304は増幅係数抵抗、303はオペアンプ、Svは入力電圧信号である。図４（Ｂ）の入力電圧検知回路30では、オペアンプを用いて、入力電圧を線形的に検知する。

入力電圧Viは、分圧抵抗R301、R302を用いて分圧される。分圧された電圧Vi2は、抵抗R303を介して、オペアンプ303の反転入力端子に入力される。非反転出力端子にはGNDが接続される。オペアンプ303の出力端子は抵抗R304を介して反転入力端子に帰還される。この回路は反転増幅回路であり、オペアンプ303の出力Svは(12)式で表され、入力電圧Vi2の-R304／R303倍となる。

例えば、分圧抵抗をR301＝10kΩ、R302＝1kΩとすれば、入力電圧Viは1k／(1k＋10k)で1/11に分圧される。このとき、入力電圧ViがDC入力時11V、AC入力時33V、PoE入力時47Vであれば、それぞれ分圧電圧Vo2は1V、3V、4.3Vとなる。また抵抗R303＝20kΩ、R304＝10kΩと設定すれば、Sv＝-(R1/R2)×Vi＝-1/2×Viとなり、分圧電圧の-1/2倍が出力される。

以上のようにして、入力電圧Viに比例した電圧値を持つ入力電圧信号Svを作成する。この入力電圧信号Svは、次段の位相定数調整回路40に伝達される。

図８に本実施例での位相定数調整回路部を示す。図８（Ａ）は、位相定数としてコンデンサを変化させる場合、図８（Ｂ）は、位相定数として抵抗を変化させる場合、図８（Ｃ）は、位相定数としてコンデンサと抵抗の両方を変化させる場合を示す。図８において、10はエラーアンプ部、C404は可変コンデンサ、R404は可変抵抗、40は位相定数調整回路、Svは入力電圧検知信号、407は容量値制御信号、408は抵抗値制御信号である。

図８（Ａ）に示した位相定数調整回路部は、エラーアンプ部10の位相定数に関わるコンデンサを可変コンデンサC404とし、位相定数調整回路40からの容量値制御信号407により可変コンデンサC404の容量値を変更し、位相定数を変化させる。可変コンデンサの容量値は入力電圧検知回路30から伝達された入力電圧信号Svに基づき変化させる。このとき、図９に示すような各入力電圧値における最適な位相定数を示す入力電圧−位相定数変換係数を用意し、この関数を用いて、可変コンデンサを最適な値に変化させる。最適な位相定数の設定方法は実施例１の中で述べた方法と同様に行う。

上記の説明では位相定数として、可変コンデンサを用いてその容量を変化させる方法を説明した。ただし、位相定数として容量値ではなく、抵抗値の変更が必要な場合は図８（Ｂ）のように可変抵抗を用いて行うことができる。また、位相定数として容量値、抵抗値ともに変更が必要な場合は、図８（Ｃ）のように可変抵抗と可変コンデンサの両方を並列に接続し、それら両方を変化させる。

以上説明した通り、本実施例では、各入力電圧値における最適な位相定数を示す入力電圧−位相定数変換係数を用意し、入力電圧検知回路にて検知した入力電圧に応じて、位相定数調整回路にて変換係数に基づき位相定数である可変素子の値を変化させる。これにより、どの入力電圧条件においても電源の位相特性を最適化することができる。

上記の説明では、入力電圧が３種類の場合の電源回路例を示したが、入力電圧が２種類や４種類以上の電源回路の場合でも、上記の方法により同様の効果が得られる。
また、上記の説明では、フライバックコンバータ型の電源回路例で示したが、降圧コンバータ型等の他の電源回路においても、上記の方法により同様の効果が得られる。

（実施例３）
以下、図１０、図１１、図１２を参照して、本発明の第３の実施例による電源の位相定数調整方法について説明する。
図１０は本発明の実施形態を示す電源回路の全体構成である。本実施例は、実施例１の構成と同様、フライバックコンバータ型の電源回路であり、入力電圧はDC12V、AC24V、PoEの３種類に対応する。この電源回路は、実施例１で示した入力電圧検知回路30及び位相定数調整回路40を設けるとともに、本実施例ではさらに出力電流検知回路50を設ける。

電源の位相特性は、入力電圧の変化の他、出力電流の変化によっても変化する。そこで、本実施例では、入力電圧及び出力電流を検知し、検知した入力電圧及び出力電流に応じて位相定数の調整を行う。本実施例の説明では、実施例１，２と異なる部分である出力電流検知回路50、及び位相定数調整回路40を中心に説明を行う。

図１１に本実施例での出力電流検知回路50を示す。図１１において、8は電源回路の出力部、9は負荷、Voは出力電圧、Ioは出力電流、R401は電流検知抵抗、401は電流センスアンプ、Siは出力電流検知信号である。

図１１のように出力ラインに電流センス抵抗R401を接続する。この電流センス抵抗R401の両端電圧を電流センスアンプで増幅する。電流センス抵抗R401の両端電圧は、出力ラインに流れる電流に比例するので、電流センスアンプの出力を所定の値で割ることで電流値を求める。

以上のように、出力電流を検知し出力電流信号Siを作成する。この出力電流信号Siを次段の位相定数調整回路40に伝達する。

入力電圧値検知回路30は、実施例１で説明したものと同様に、入力電圧を検知し、入力電圧信号Svを出力する。この入力電圧信号Svは次段の位相定数調整回路40に伝達される。

図１２に本実施例での位相定数調整回路部を示す。図１２（Ａ）は、位相定数としてコンデンサを変化させる場合、図１２（Ｂ）は、位相定数として抵抗を変化させる場合、図１２（Ｃ）は、位相定数としてコンデンサと抵抗の両方を変化させる場合を示す。図１２において、10はエラーアンプ部、C401、C402、C403はエラーアンプ部の位相定数であるコンデンサ、401、402、403はスイッチング素子である。40は位相定数調整回路、Svは入力電圧信号、Siは出力電流信号、404、405、406はスイッチング素子401、402、403のON・OFFを制御する制御信号である。

図１２（Ａ）に示した位相定数調整回路部は、実施例１で説明した方法と同様に、位相定数を複数個並列に接続し、それらの接続状態をスイッチング素子により切り替えることで位相定数を変化させる。位相定数調整回路40には前段の入力電圧検知回路30からの入力電圧信号Sv及び、出力電流検知回路50からの出力電流Siが伝達される。また位相定数調整回路40は図１３に示した入力電圧および出力電流が変化した際の各条件にて、それぞれ最適な位相定数値を整理した位相定数設定テーブルを持つ。各条件での最適な位相定数の設定方法は実施例１の中で述べた方法と同様に行う。この位相定数設定テーブルを用いて、入力電圧条件及び出力電流条件に応じて、位相定数を切り替える。

位相定数設定テーブルは、図１３（Ａ）に示すように、出力電流を0〜0.7A、0.7〜1.4A、1.4〜2.0Aの３段階に分け、出力電流条件３種類と入力電圧３種類の組み合わせで、合計９種類の条件において、最適な位相定数を設定する。例えば入力電圧がDC12Vで、出力電流が0.7〜1.4Aの条件の場合、R101＝1kΩ, R102＝40Ω, R103＝47kΩ, C101＝80nF, C102＝1.68nF, C103＝677pFと設定する。他の入力電圧及び出力電流の各条件８種類についても、同様に最適な位相定数に設定する。

上記の説明では、出力電流値のレベルを３段階に分けて位相定数を設定する方法を説明したが、出力電流値のレベルを２段階や４段階以上に分けて位相定数を設定する方法でもかまわない。

以上説明した通り本実施例では、各入力電圧条件及び各出力電流条件において最適な位相定数を設定し、それらの位相定数を切り替えられるよう回路を構成する。また、各入力電圧条件及び各出力電流条件における最適な位相定数の変換テーブルを用意する。そして、入力電圧検知回路にて検知した入力電圧、及び出力電流検知回路にて検知した出力電流に応じて、位相定数調整回路にて位相定数変換テーブルに基づき位相定数を切り替える。これにより、どの入力電圧条件及び出力電流条件においても電源の位相特性を最適化することができる。

上記の説明では、入力電圧が３種類の場合の電源回路例を示したが、入力電圧が２種類や４種類以上の電源回路の場合でも、上記の方法により同様の効果が得られる。また、上記の説明では、フライバックコンバータ型の電源回路例で示したが、降圧コンバータ型等の他の電源回路でも、上記の方法により同様の効果が得られる。

（実施例４）
以下、図１４、図１５を参照して、本発明の第４の実施例による電源の位相定数調整方法について説明する。
図１４は本発明の実施形態を示す電源回路の全体構成である。本実施例は、実施例１の構成と同様、フライバックコンバータ型の電源回路であり、入力電圧はDC12V、AC24V、PoEの3種類に対応する。この電源回路に、実施例１で示した入力電圧検知回路30及び位相定数調整回路40を設けるとともに、本実施例ではさらに温度検知回路60を設ける。

回路の温度が変化すれば、回路の各素子はそれぞれの温度特性により素子定数は変化する。素子定数が変化すれば電源の位相特性が変化する。そこで、本実施例では、入力電圧を検知するとともに電源回路における温度を検知し、検知した入力電圧及び出力電流に応じて位相定数の調整を行う。本実施例の説明では、実施例１，２で異なる部分である温度検知回路60、及び位相定数調整回路40を中心に説明を行う。

図１５に本実施例での温度検知回路60を示す。図１５において、R601は抵抗、THはサーミスタ、Stは温度検知信号である。図１５のように温度によって抵抗値が変化する素子サーミスタTHを用いて、温度に比例した電圧を出力する温度信号Stを作成する。この温度信号Stは次段の位相定数調整回路40に伝達される。

図１６に本実施例での位相定数調整回路部を示す。図１６（Ａ）は、位相定数としてコンデンサを変化させる場合、図１６（Ｂ）は、位相定数として抵抗を変化させる場合、図１６（Ｃ）は、位相定数としてコンデンサと抵抗の両方を変化させる場合を示す。図１６において、10はエラーアンプ部、C401,C402,C403はエラーアンプ部のコンデンサ、R401,R402,R403はエラーアンプ部の抵抗、401,402,403はスイッチング素子である。40は位相定数調整回路、Sv1,Sv2は入力電圧信号、406,405,406はスイッチング素子401,402,403のON・OFFを制御する制御信号である。

図１６に示した位相定数調整回路部は、実施例１で説明した方法と同様に、位相定数を複数個並列に接続し、それらの接続状態をスイッチング素子により切り替えることで位相定数を変化させる。位相定数調整回路40には前段の入力電圧検知回路30からの入力電圧信号Sv及び、温度検知回路60からの温度信号Stが伝達される。また位相定数調整回路40は図１３（Ｂ）に示したような、入力電圧および温度が変化した際の各条件においてそれぞれ最適な位相定数を整理した位相定数設定テーブルを持つ。各条件での最適な位相定数の設定方法は実施例１の中で述べた方法と同様に行う。この位相定数設定テーブルを用いて、各入力電圧条件及び温度条件に応じて、位相定数を切り替える。またこのときの位相定数は、その素子の温度特性を加味し設定する。

位相定数設定テーブルは、図１３（Ｂ）に示すように、温度を-20〜10℃, 10〜40℃, 40〜70℃の３段階に分け、温度条件３種類と入力電圧３種類の組み合わせで、合計９種類の条件において、最適な位相定数を設定する。例えば入力電圧がDC12Vで、温度が10〜40℃の条件の場合、R101＝1kΩ, R102＝40Ω, R103＝47kΩ, C101＝80nF, C102＝1.68nF, C103＝677pFと設定する。他の入力電圧及び出力電流の各条件８種類についても、同様に最適な位相定数に設定する。

上記の説明では、温度レベルを３段階に分けて位相定数を設定する方法を説明したが、温度レベルを２段階や４段階以上に分けて位相定数を設定する方法でもかまわない。

以上説明した通り、本実施例では、各入力電圧条件及び温度条件において最適な位相定数を設定し、それらの位相定数を切り替えられるよう回路を構成する。また各入力電圧条件及び温度条件における最適な位相定数の変換テーブルを用意する。そして、入力電圧検知回路にて検知した入力電圧、及び出力電流検知回路にて検知した出力電流に応じて、位相定数調整回路にて変換テーブルに基づき位相定数を切り替える。これにより、どの入力電圧条件及び温度条件においても電源の位相特性を最適化することができる。

また、図１７に示すように、入力電圧検知回路30及び温度検知回路60に加えて、実施例３で説明した出力電流検知回路50を追加した構成をとることもかのうである。この場合、入力電圧、出力電流、および温度に応じて位相定数を変化させる方法によって、より広い条件において電源の位相特性の最適化を図ることができる。

以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。

Claims

入力電圧の定格が相異なる複数の入力部を有する電源回路であって、
前記複数の入力部のうちのいずれかに印加された入力電圧を検知する入力電圧検知回路と、
前記入力電圧検知回路で検知された入力電圧に応じて前記電源回路の位相定数を調整する位相定数調整回路と、
を有することを特徴とする電源回路。
前記電源回路の出力電流を検知する出力電流検知回路を更に有し、
前記位相定数調整回路は、前記入力電圧検知回路で検知された入力電圧と前記出力電流検知回路で検知された出力電流とに応じて前記電源回路の位相定数を調整する
ことを特徴とする請求項１に記載の電源回路。
前記電源回路における温度を検知する温度検知回路を更に有し、
前記位相定数調整回路は、前記入力電圧検知回路で検知された入力電圧と前記温度検知回路で検知された温度とに応じて前記電源回路の位相定数を調整する
ことを特徴とする請求項１に記載の電源回路。
前記電源回路の出力電流を検知する出力電流検知回路と、
前記電源回路における温度を検知する温度検知回路と、
を更に有し、
前記位相定数調整回路は、前記入力電圧検知回路で検知された入力電圧と、前記出力電流検知回路で検知された出力電流と、前記温度検知回路で検知された温度とに応じて前記電源回路の位相定数を調整する
ことを特徴とする請求項１に記載の電源回路。
前記複数の入力部は、PoE入力部を含むをことを特徴とする請求項１乃至４のいずれか１項に記載の電源回路。
前記入力電圧検知回路は、検知した前記入力電圧に基づいて、前記複数の入力部のいずれに該入力電圧が印加されたのかを判別する回路を含み、
前記位相定数調整回路は、前記電源回路の位相定数を、前記判別の結果に応じた値に調整する
ことを特徴とする請求項１に記載の電源回路。
前記位相定数調整回路は、前記電源回路の位相定数を、前記入力電圧検知回路で検知された入力電圧に比例した値に調整することを特徴とする請求項１に記載の電源回路。
前記位相定数調整回路は、コンデンサ及びスイッチング素子の直列回路を複数並列に接続した回路を含み、前記スイッチング素子のオン／オフを切り替えて該回路の合成容量値を変化させることで前記位相定数を調整することを特徴とする請求項１乃至７のいずれか１項に記載の電源回路。
前記位相定数調整回路は、抵抗及びスイッチング素子の直列回路を複数並列に接続した回路を含み、前記スイッチング素子のオン／オフを切り替えて該回路の合成抵抗値を変化させることで前記位相定数を調整することを特徴とする請求項１乃至７のいずれか１項に記載の電源回路。
前記位相定数調整回路は、可変コンデンサ及び可変抵抗の少なくともいずれかを含み、該可変コンデンサ及び可変抵抗の少なくともいずれかを変化させることで前記位相定数を調整することを特徴とする請求項１乃至７のいずれか１項に記載の電源回路。