JP2012033694A

JP2012033694A - Method of manufacturing semiconductor device, and semiconductor device

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Publication number: JP2012033694A
Application number: JP2010171773A
Authority: JP
Inventors: Takeo Matsuki; 武雄松木; Takayuki Suzuki; 隆之鈴木
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2010-07-30
Filing date: 2010-07-30
Publication date: 2012-02-16

Abstract

PROBLEM TO BE SOLVED: To manufacture a highly reliable semiconductor device by efficiently controlling threshold value of a CMOS circuit by a simple process.SOLUTION: A method for manufacturing a semiconductor device comprises the steps of: forming an underlying gate insulating film; selectively forming a mask film on the underlying gate insulating film; forming a first cap film including a first metal element on the underlying gate insulating film and the mask film; diffusing the first metal element to the underlying gate insulating film of an nMOS transistor region; selectively removing the mask film and the first cap film; forming a second cap film including a second metal element on the underlying gate insulating film of the nMOS transistor region to which the first metal element is diffused and on the underlying gate insulating film of a pMOS transistor region; and diffusing a second metal element to the underlying gate insulating film.

Description

本発明は、半導体装置の製造方法、及び、半導体装置に関する。 The present invention relates to a semiconductor device manufacturing method and a semiconductor device.

近年、トランジスタのゲート絶縁膜にシリコン酸化膜より誘電率の高い高誘電率絶縁膜を用いる技術が知られている。 In recent years, a technique using a high dielectric constant insulating film having a dielectric constant higher than that of a silicon oxide film as a gate insulating film of a transistor is known.

非特許文献１には、ゲート絶縁膜として、ＨｆＬａＯｘを用いてキャパシタのＶ_ＦＢ（フラットバンド電圧）特性を検討したことが記載されている。非特許文献１では、Ｖ_ＦＢ値は、ＨｆＬａＯｘ中のＬａ濃度に依存し、ＨｆＬａＯｘ／ＳｉＯ_２界面で、ＨｆＬａＯｘ中にＬａ濃度に依存した双極子層を存在させることでＶ_ＦＢ値を負方向にシフトできると記載されている。 Non-Patent Document 1 describes that the V _FB (flat band voltage) characteristics of a capacitor were studied using HfLaOx as a gate insulating film. In Non-Patent Document _{1, V FB} value depends on the La concentration in HfLaOx, in HfLaOx / SiO ₂ interface, the negative direction of the _{V FB} value by the presence of dipole layers which depends on the La concentration in HfLaOx It is stated that it can be shifted.

また、双補型金属酸化膜半導体装置（ｃｏｍｐｌｅｍｅｎｔａｒｙｍｅｔａｌ−ｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒ；ＣＭＯＳ）のゲート絶縁膜として高誘電率絶縁膜を用いる技術も知られている（例えば、特許文献１、非特許文献２〜６）。 In addition, a technique using a high dielectric constant insulating film as a gate insulating film of a complementary metal-oxide semiconductor (CMOS) is also known (for example, Patent Document 1, Non-Patent Documents 2 to 6). ).

特許文献１には、Ｌａ及びＡｌを含むゲート絶縁膜を形成し、ｐ型ＭＩＳトランジスタとｎ型ＭＩＳトランジスタとでＡｌのＬａに対する原子濃度比Ａｌ／Ｌａを変えることにより、メタルゲート電極及び高誘電率ゲート絶縁膜を用いたｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタの双方において適正な閾値電圧を得ることができると記載されている。 In Patent Document 1, a gate insulating film containing La and Al is formed, and by changing the atomic concentration ratio Al / La of Al to La between the p-type MIS transistor and the n-type MIS transistor, a metal gate electrode and a high dielectric constant are disclosed. It is described that an appropriate threshold voltage can be obtained in both an n-type MIS transistor and a p-type MIS transistor using a rate gate insulating film.

非特許文献２では、ｐ型ＭＯＳＦＥＴでＨｆ−シリケートにＡｌ_２Ｏ_３キャップ層を積層することでフラットバンド／閾値電圧（Ｖ_ｆｂ／Ｖ_ｔｈ）が減少することが記載されている。 Non-Patent Document 2 describes that a flat band / threshold voltage (V _fb / V _th ) is reduced by stacking an Al ₂ O ₃ cap layer on Hf-silicate using a p-type MOSFET.

非特許文献３では、ＨｆＳｉＯ上にＡｌＯｘを追加することで、閾値電圧を０．５２Ｖ（ｎＭＯＳ）／−０．５１Ｖ（ｐＭＯＳ）と対照的にできることが記載されている。また、ＭＩＰＳ（ＭｅｔａｌＩｎｓｅｒｔｅｄＰｏｌｙ−ＳｉＳｔａｃｋ）ゲートに挿入する窒化タンタル（ＴａＮ）層の厚みを調節することで、同様な閾値電圧が得られるとされている。 Non-Patent Document 3 describes that the threshold voltage can be contrasted with 0.52 V (nMOS) / − 0.51 V (pMOS) by adding AlOx on HfSiO. Further, it is said that a similar threshold voltage can be obtained by adjusting the thickness of a tantalum nitride (TaN) layer inserted into a MIPS (Metal Inserted Poly-Si Stack) gate.

非特許文献４では、ＨｆＳｉＯＮ又はＳｉＯＮホスト誘電体上にＤｙＯキャップ層を用いることで、閾値電圧の低いＮｉ−ＦＵＳＩ（ｆｕｌｌｙｓｉｌｉｃａｔｅｄ）ＣＭＯＳが得られることが記載されている。また、非特許文献４には、図６で示すフローにより、ＮＭＯＳのみにＤｙＯキャップ層を形成することが記載されている。 Non-Patent Document 4 describes that a Ni-FUSI (fully siliconized) CMOS with a low threshold voltage can be obtained by using a DyO cap layer on HfSiON or a SiON host dielectric. Non-Patent Document 4 describes that a DyO cap layer is formed only on NMOS by the flow shown in FIG.

非特許文献５では、図７で示すＳＭＤＤ（ＳｉｎｇｌｅＭｅｔａｌＤｕａｌＤｉｅｌｅｃｔｒｉｃ）プロセスフローにより、バルクｈｉｇｈ−ｋ誘電体の下に位置するｎＭＯＳキャップ、及び、バルクｈｉｇｈ−ｋ誘電体の上に位置するｐＭＯＳキャップが形成できることが記載されている。 In Non-Patent Document 5, an nMOS cap positioned below the bulk high-k dielectric and a pMOS cap positioned above the bulk high-k dielectric by the SMDD (Single Metal Dual Dielectric) process flow shown in FIG. It is described that can be formed.

また、非特許文献６では、以下の方法でゲート絶縁膜を形成することが記載されている。まず、有機金属ＣＶＤ法（ｍｅｔａｌ−ｏｒｇａｎｉｃ−ＣＶＤ；ＭＯＣＶＤ）を用いて、急速熱酸化によりＳｉ基板表面に形成した２ｎｍ厚のＳｉＯ_２上に、ＨｆＳｉＯｘ膜を膜厚３．２ｎｍで成膜する。次に、プラズマ窒化、及び、酸素、及び、窒素の混合雰囲気中で温度８００℃、３０秒の条件でポスト窒化アニーリングを行う。その後、Ａｌ_２Ｏ_３、Ｌａ_２Ｏ_３、Ｄｙ_２Ｏ_３、Ｓｃ_２Ｏ_３を膜厚１ｎｍで形成する。また、非特許文献６には、図８に示す構造例が記載されている。図８で示す構造は、第１のキャップ層を選択的に除去し、第２のキャップ層を堆積することで形成できると記載されている。 Non-Patent Document 6 describes forming a gate insulating film by the following method. First, an HfSiOx film having a film thickness of 3.2 nm is formed on SiO ₂ having a thickness of ₂ nm formed on the surface of the Si substrate by rapid thermal oxidation using metal organic chemical vapor deposition (MOCVD). Next, plasma nitridation and post-nitridation annealing are performed in a mixed atmosphere of oxygen and nitrogen at a temperature of 800 ° C. for 30 seconds. Thereafter, Al ₂ O ₃ , La ₂ O ₃ , Dy ₂ O ₃ , and Sc ₂ O ₃ are formed with a film thickness of 1 nm. Non-Patent Document 6 describes a structural example shown in FIG. The structure shown in FIG. 8 is described as being formed by selectively removing the first cap layer and depositing a second cap layer.

特開２００９−１１７５５７号公報JP 2009-117557 A

ＹｏｓｈｉｋｉＹａｍａｍｏｔｏ，ｅｔａｌ．，"ＳｔｕｄｙｏｆＬａＣｏｎｃｅｎｔｒａｔｉｏｎＤｅｐｅｎｄｅｎｔＶＦＢＳｈｉｆｔｉｎＭｅｔａｌ／ＨｆＬａＯｘ／ＳｉＣａｐａｃｉｔｏｒｓ"，ＥｘｔｅｎｄｅｄＡｂｓｔｒａｃｔｓｏｆｔｈｅ２００６ＩｎｔｅｒｎａｔｉｏｎａｌＣｏｎｆｅｒｅｎｃｅｏｎＳｏｌｉｄＳｔａｔｅＤｅｖｉｃｅｓａｎｄＭａｔｅｒｉａｌｓ，Ｙｏｋｏｈａｍａ，２００６，ｐｐ．２１２−２１３Yoshiki Yamamoto, et al. , "Study of La Concentration Dependent VFB Shift in Metal / HfLaOx / Si Capacitors." 212-213 Ｅ．Ｃａｒｔｉｅｒ，ｅｔａｌ．，"ＳｙｓｔｅｍａｔｉｃｓｔｕｄｙｏｆｐＦＥＴＶｔｗｉｔｈＨｆ−ｂａｓｅｄｇａｔｅｓｔａｃｋｓｗｉｔｈｐｏｌｙ−ＳｉａｎｄＦＵＳＩｇａｔｅｓ"，２００４ＳｙｍｐｏｓｉｕｍｏｎＶＬＳＩＴｅｃｈｎｏｌｏｇｙＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ，ｐｐ．４４−４５E. Cartier, et al. , “Systematic study of pFET Vt with Hf-based gate stacks with poly-Si and FUSI gates”, 2004 Symposium on VLSI Technology Digest tech. 44-45 Ｈｙｕｎｇ−ＳｕｋＪｕｎｇ，ｅｔａｌ．，"ＡＨｉｇｈｌｙＭａｎｕｆａｃｔｕｒａｂｌｅＭＩＰＳ（ＭｅｔａｌＩｎｓｅｒｔｅｄＰｏｌｙ−ＳｉＳｔａｃｋ）ＴｅｃｈｎｏｌｏｇｙｗｉｔｈＮｏｖｅｌＴｈｒｅｓｈｏｌｄＶｏｌｔａｇｅＣｏｎｔｒｏｌ"，２００５ＳｙｍｐｏｓｉｕｍｏｎＶＬＳＩＴｅｃｈｎｏｌｏｇｙＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ，ｐｐ．２３２−２３３Hyung-Suk Jung, et al. , “A Highly Manufacturable MIPS (Metal Inserted Poly-Si Stack), Technology with Novel Threshold Preference Control. 2005 Symposium on VLSI TG 232-233 Ｈ．Ｙ．Ｙｕ，ｅｔａｌ．，"ＬｏｗＶｔＮｉ−ＦＵＳＩＣＭＯＳＴｅｃｈｎｏｌｏｇｙｕｓｉｎｇａＤｙＯｃａｐｌａｙｅｒｗｉｔｈｅｉｔｈｅｒｓｉｎｇｌｅｏｒｄｕａｌＮｉ−ｐｈａｓｅｓ"，２００７ＳｙｍｐｏｓｉｕｍｏｎＶＬＳＩＴｅｃｈｎｏｌｏｇｙＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ，ｐｐ．１８−１９H. Y. Yu, et al. , "Low Vt Ni-FUSI CMOS Technology using a DyO capa with whistle single or dual Ni-phases", 2007 Symposium on VLSI Technology Dips. 18-19 Ｔ．Ｓｃｈｒａｍ，ｅｔａｌ．"，ＮｏｖｅｌＰｒｏｃｅｓｓＴｏＰａｔｔｅｒｎＳｅｌｅｃｔｉｖｅｌｙＤｕａｌＤｉｅｌｅｃｔｒｉｃＣａｐｐｉｎｇＬａｙｅｒｓＵｓｉｎｇＳｏｆｔ−ＭａｓｋＯｎｌｙ"，２００８ＳｙｍｐｏｓｉｕｍｏｎＶＬＳＩＴｅｃｈｎｏｌｏｇｙＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ，ｐｐ．４４−４５T.A. Schram, et al. ", Novel Process To Pattern Selective Dual Dual Capturing Layers USING Soft-Mask Only", 2008 Symposium on VLSI Technology Digestology. 44-45 Ｈａｇ−ＪｕＣｈｏ，ｅｔａｌ．，"ＴｈｅＩｍｐａｃｔｏｆＳｔａｃｋｅｄＣａｐＬａｙｅｒｓｏｎＥｆｆｅｃｔｉｖｅＷｏｒｋＦｕｎｃｔｉｏｎＷｉｔｈＨｆＳｉＯＮａｎｄＳｉＯＮＧａｔｅＤｉｅｌｅｃｔｒｉｃｓ"，ＩＥＥＥＥｌｅｃｔｒｏｎＤｅｖｉｃｅＬｅｔｔｅｒｓ，Ｖｏｌ．２９，Ｎｏ．７，ＪＵＬＹ２００８，ｐｐ．７４３−７４５Hag-Ju Cho, et al. , "The Impact of Stacked Cap Layers on Effective Work Function With HfSiON and SiON Gate Directories", IEEE Electron Devices Letters. 29, no. 7, JULY 2008, pp. 743-745

しかしながら、上記文献記載の技術では、以下の問題を有していた。 However, the technique described in the above literature has the following problems.

特許文献１の技術では、ダミー電極を選択的に除去した後、ダミーゲート絶縁膜を溶解、除去させることにより、ゲート埋め込み溝を形成し、ゲート絶縁膜及びゲート電極をゲート埋め込み溝に形成させている。したがって、ゲート絶縁膜を形成させるため、多数の追加工程が必要である。 In the technique of Patent Document 1, after the dummy electrode is selectively removed, the dummy gate insulating film is dissolved and removed to form a gate buried groove, and the gate insulating film and the gate electrode are formed in the gate buried groove. Yes. Therefore, many additional steps are required to form the gate insulating film.

非特許文献５の技術では、図７で示すように、２回もマスク材を選択的に配置させる工程が必要となる。また、２回のマスク材の配置マージンをとらなければならないため、ｎＭＯＳ領域とｐＭＯＳ領域とを隔てる素子分離領域幅を大きくする必要がある。また、非特許文献５では、レジスト剥離を容易にするため、レジスト除去のＷｅｔＢＡＲＣ層をレジストとキャップ材料との間に配置させることが記載されているが、露光及び現像を行った後の断面寸法を同じにするのが困難となり、微細な寸法パターンには対応できなくなる。したがって、非特許文献５の技術は、微細なＣＭＯＳ回路の製造プロセスにも適していない。 The technique of Non-Patent Document 5 requires a step of selectively arranging the mask material twice as shown in FIG. In addition, since the arrangement margin of the mask material needs to be taken twice, it is necessary to increase the element isolation region width separating the nMOS region and the pMOS region. In addition, Non-Patent Document 5 describes that a WetBARC layer for resist removal is disposed between a resist and a cap material in order to facilitate resist peeling, but a cross-sectional dimension after exposure and development. It becomes difficult to make them the same, and it becomes impossible to deal with fine dimensional patterns. Therefore, the technique of Non-Patent Document 5 is not suitable for a manufacturing process of a fine CMOS circuit.

非特許文献４の技術では、図６で示すように、ｎＭＯＳ領域のＤｙＯキャップ層に選択的に親水性レジストを形成して、ｐＭＯＳ領域の下地ゲート絶縁膜に対して選択的にＤｙ_２Ｏ_３を除去する。しかしながら、吸湿性の高い金属キャップ層上に親水性レジストを形成するのは困難であるため、エッチング中にレジストが剥離するということがある。 In the technique of Non-Patent Document 4, as shown in FIG. 6, a hydrophilic resist is selectively formed on the DyO cap layer in the nMOS region, and Dy ₂ O _{3 is} selectively formed on the base gate insulating film in the pMOS region. Remove. However, since it is difficult to form a hydrophilic resist on a highly hygroscopic metal cap layer, the resist may be peeled off during etching.

また、非特許文献６の技術では、ｐＭＯＳから第１のキャップ層を選択的に除去するため、下地ゲート絶縁膜にダメージを与えることがある。 Further, in the technique of Non-Patent Document 6, since the first cap layer is selectively removed from the pMOS, the underlying gate insulating film may be damaged.

したがって、ＣＭＯＳ回路の閾値電圧を簡易なプロセスで制御し、かつ、信頼性の高い半導体装置を製造できる技術が求められた。 Therefore, a technique for controlling a threshold voltage of a CMOS circuit by a simple process and manufacturing a highly reliable semiconductor device has been demanded.

本発明によれば、
ｎＭＯＳトランジスタ領域とｐＭＯＳトランジスタ領域とが設けられた半導体基板の前記ｎＭＯＳトランジスタ領域、及び、前記ｐＭＯＳトランジスタ領域に、シリコン酸化膜より誘電率の高い下地ゲート絶縁膜を形成する工程と、
前記ｐＭＯＳトランジスタ領域の前記下地ゲート絶縁膜上に選択的にマスク膜を形成する工程と、
前記ｎＭＯＳトランジスタ領域の前記下地ゲート絶縁膜、及び、前記ｐＭＯＳトランジスタ領域の前記マスク膜上に第１の金属元素を含む第１のキャップ膜を形成する工程と、
前記ｎＭＯＳトランジスタ領域の前記下地ゲート絶縁膜に前記第１の金属元素を拡散させる工程と、
前記マスク膜、及び、前記第１のキャップ膜を選択的に除去する工程と、
前記第１の金属元素が拡散した前記ｎＭＯＳトランジスタ領域の前記下地ゲート絶縁膜、及び、前記ｐＭＯＳトランジスタ領域の前記下地ゲート絶縁膜上に第２の金属元素を含む第２のキャップ膜を形成する工程と、
前記ｎＭＯＳトランジスタ領域の前記第１の金属元素が拡散した前記下地ゲート絶縁膜、及び、前記ｐＭＯＳトランジスタ領域の前記下地ゲート絶縁膜にそれぞれ前記第２の金属元素を拡散させる工程と、
を含む、半導体装置の製造方法が提供される。 According to the present invention,
forming a base gate insulating film having a dielectric constant higher than that of a silicon oxide film in the nMOS transistor region and the pMOS transistor region of the semiconductor substrate provided with the nMOS transistor region and the pMOS transistor region;
Selectively forming a mask film on the underlying gate insulating film in the pMOS transistor region;
Forming a first cap film containing a first metal element on the base gate insulating film in the nMOS transistor region and the mask film in the pMOS transistor region;
Diffusing the first metal element into the underlying gate insulating film in the nMOS transistor region;
Selectively removing the mask film and the first cap film;
Forming a second cap film containing a second metal element on the base gate insulating film in the nMOS transistor region in which the first metal element is diffused and on the base gate insulating film in the pMOS transistor region; When,
Diffusing the second metal element into the base gate insulating film in which the first metal element in the nMOS transistor region has diffused and the base gate insulating film in the pMOS transistor region, respectively.
A method for manufacturing a semiconductor device is provided.

また、本発明によれば、
半導体基板と、
前記半導体基板上に形成されたｎＭＯＳトランジスタ及びｐＭＯＳトランジスタと、
を有し、
前記ｎＭＯＳトランジスタ、及び、前記ｐＭＯＳトランジスタは、それぞれ、シリコン酸化膜より誘電率の高いゲート絶縁膜を備え、
前記ｎＭＯＳトランジスタの前記ゲート絶縁膜は、第１、第２の金属元素を含み、前記第１の金属元素の含有量が前記半導体基板に向かって垂直方向に小さくなる濃度勾配を有し、
前記ｐＭＯＳトランジスタの前記ゲート絶縁膜は、前記第１の金属元素を含まず、かつ、前記第２の金属元素を含み、前記第２の金属元素の含有量が前記半導体基板に向かって垂直方向に小さくなる濃度勾配を有する、半導体装置が提供される。 Moreover, according to the present invention,
A semiconductor substrate;
An nMOS transistor and a pMOS transistor formed on the semiconductor substrate;
Have
Each of the nMOS transistor and the pMOS transistor includes a gate insulating film having a dielectric constant higher than that of a silicon oxide film,
The gate insulating film of the nMOS transistor includes first and second metal elements, and has a concentration gradient in which the content of the first metal element decreases in the vertical direction toward the semiconductor substrate,
The gate insulating film of the pMOS transistor does not contain the first metal element and contains the second metal element, and the content of the second metal element is perpendicular to the semiconductor substrate. A semiconductor device having a decreasing concentration gradient is provided.

この発明によれば、ｎＭＯＳトランジスタ領域には、下地ゲート絶縁膜、及び、第１のキャップ膜からなる積層構造を形成し、ｐＭＯＳトランジスタ領域には、下地ゲート絶縁膜、マスク膜及び第１のキャップ膜からなる積層構造を形成し、その後、第１のキャップ膜に含まれる第１の金属元素を拡散させる。これにより、ｎＭＯＳトランジスタ領域の下地ゲート絶縁膜には、第１の金属元素を拡散させるが、ｐＭＯＳトランジスタ領域の下地ゲート絶縁膜には、第１の金属元素を拡散させないようにすることができる。したがって、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとを１回のマスク形成で作りわけることができる。また、本発明の方法では、下地ゲート絶縁膜から金属キャップ膜を剥離する工程がないため、下地ゲート絶縁膜にダメージを与える懸念は低減される。さらに、下地ゲート絶縁膜に第２の金属元素を拡散させることで、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとの閾値電圧を効果的に制御することができる。したがって、ＣＭＯＳ回路の閾値を簡易なプロセスで制御し、かつ、信頼性の高い半導体装置を得ることが可能になる。 According to the present invention, a stacked structure including a base gate insulating film and a first cap film is formed in the nMOS transistor region, and the base gate insulating film, the mask film and the first cap are formed in the pMOS transistor region. A laminated structure composed of films is formed, and then the first metal element contained in the first cap film is diffused. As a result, the first metal element is diffused into the base gate insulating film in the nMOS transistor region, but the first metal element can be prevented from diffusing into the base gate insulating film in the pMOS transistor region. Therefore, the nMOS transistor and the pMOS transistor can be formed by one mask formation. Further, in the method of the present invention, since there is no step of peeling the metal cap film from the base gate insulating film, the concern of damaging the base gate insulating film is reduced. Furthermore, the threshold voltage of the nMOS transistor and the pMOS transistor can be effectively controlled by diffusing the second metal element into the base gate insulating film. Therefore, the threshold value of the CMOS circuit can be controlled by a simple process, and a highly reliable semiconductor device can be obtained.

本発明によれば、ＣＭＯＳ回路の閾値を簡易なプロセスで制御して、信頼性の高い半導体装置を得ることができる。 According to the present invention, a highly reliable semiconductor device can be obtained by controlling the threshold value of a CMOS circuit with a simple process.

実施の形態に係る製造方法を説明する模式的な断面図である。It is typical sectional drawing explaining the manufacturing method which concerns on embodiment. 実施の形態に係る製造方法を説明する模式的な断面図である。It is typical sectional drawing explaining the manufacturing method which concerns on embodiment. 実施の形態に係る製造方法を説明する模式的な断面図である。It is typical sectional drawing explaining the manufacturing method which concerns on embodiment. 実施の形態に係る製造方法を説明する模式的な断面図である。It is typical sectional drawing explaining the manufacturing method which concerns on embodiment. 実施の形態に係る製造方法を説明する模式的な断面図である。It is typical sectional drawing explaining the manufacturing method which concerns on embodiment. 非特許文献４に記載された図である。FIG. 6 is a diagram described in Non-Patent Document 4. 非特許文献５に記載された図である。FIG. 10 is a diagram described in Non-Patent Document 5. 非特許文献６に記載された図である。It is the figure described in the nonpatent literature 6. FIG.

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In all the drawings, the same reference numerals are given to the same components, and the description will be omitted as appropriate.

図１〜５は、本実施形態の半導体装置の製造方法を示す図である。本実施形態の半導体装置の製造方法は、ｎＭＯＳトランジスタ領域１０とｐＭＯＳトランジスタ領域２０とが設けられた半導体基板１０１のｎＭＯＳトランジスタ領域１０、及び、ｐＭＯＳトランジスタ領域２０に、シリコン酸化膜より誘電率の高い下地ゲート絶縁膜１０６を形成する工程（図１（ｂ））と、ｐＭＯＳトランジスタ領域２０の下地ゲート絶縁膜１０６上に選択的にマスク膜１０７を形成する工程（図１（ｃ））と、ｎＭＯＳトランジスタ領域１０の下地ゲート絶縁膜１０６、及び、ｐＭＯＳトランジスタ領域２０のマスク膜１０７上に第１の金属元素（Ｍ_１）を含む第１のキャップ膜１０８を形成する工程（図２（ａ））と、ｎＭＯＳトランジスタ領域１０の下地ゲート絶縁膜１０６に第１の金属元素（Ｍ_１）を拡散させる工程（図２（ｂ））と、マスク膜１０７、及び、第１のキャップ膜１０８を選択的に除去する工程（図３（ａ））と、第１の金属元素（Ｍ_１）が拡散したｎＭＯＳトランジスタ領域１０の下地ゲート絶縁膜１０６、及び、ｐＭＯＳトランジスタ領域２０の下地ゲート絶縁膜１０６上に第２の金属元素（Ｍ_２）を含む第２のキャップ膜１１１を形成する工程（図３（ｂ））と、ｎＭＯＳトランジスタ領域１０の第１の金属元素（Ｍ_１）が拡散した下地ゲート絶縁膜１１２、及び、ｐＭＯＳトランジスタ領域２０の下地ゲート絶縁膜１０６にそれぞれ第２の金属元素（Ｍ_２）を拡散させる工程（図４（ａ））と、を含む。 1 to 5 are views showing a method for manufacturing the semiconductor device of this embodiment. The manufacturing method of the semiconductor device of this embodiment has a higher dielectric constant than the silicon oxide film in the nMOS transistor region 10 and the pMOS transistor region 20 of the semiconductor substrate 101 provided with the nMOS transistor region 10 and the pMOS transistor region 20. A step of forming the base gate insulating film 106 (FIG. 1B), a step of selectively forming the mask film 107 on the base gate insulating film 106 in the pMOS transistor region 20 (FIG. 1C), an nMOS A step of forming a first cap film 108 containing a _first metal element (M ₁ ) on the base gate insulating film 106 in the transistor region 10 and the mask film 107 in the pMOS transistor region 20 (FIG. 2A). Then, the first metal element (M ₁ ) is diffused into the base gate insulating film 106 in the nMOS transistor region 10. The step (FIG. 2B), the step of selectively removing the mask film 107 and the first cap film 108 (FIG. 3A), and the first metal element (M ₁ ) is diffused. Forming a second cap film 111 containing a _second metal element (M ₂ ) on the underlying gate insulating film 106 in the nMOS transistor region 10 and the underlying gate insulating film 106 in the pMOS transistor region 20 (FIG. 3). (B)), the base metal insulating film 112 in which the _first metal element (M ₁ ) in the nMOS transistor region 10 is diffused, and the base metal gate insulating film 106 in the pMOS transistor region 20 are respectively provided with the second metal element (M ₂ ) (FIG. 4 (a)).

本実施形態において、ｎＭＯＳトランジスタ領域１０とは、ｎＭＯＳＦＥＴが形成される領域であり、ｐＭＯＳトランジスタ領域２０とは、ｐＭＯＳＦＥＴが形成される領域である。以下、具体的に本実施形態の製造方法の一例について説明する。半導体基板１０１としては、例えばｐ型シリコン基板を用いる。公知の技術を用いて、半導体基板１０１に素子分離層１０２を形成した後、半導体基板１０１に不純物をイオン注入し、ｎＭＯＳトランジスタ領域１０にｐウェル１０３、ｐＭＯＳトランジスタ領域２０にｎウェル２０３を形成する（図１（ａ））。 In the present embodiment, the nMOS transistor region 10 is a region where an nMOSFET is formed, and the pMOS transistor region 20 is a region where a pMOSFET is formed. Hereinafter, an example of the manufacturing method of this embodiment will be specifically described. For example, a p-type silicon substrate is used as the semiconductor substrate 101. An element isolation layer 102 is formed on the semiconductor substrate 101 using a known technique, and then impurities are ion-implanted into the semiconductor substrate 101 to form a p-well 103 in the nMOS transistor region 10 and an n-well 203 in the pMOS transistor region 20. (FIG. 1 (a)).

ついで、例えば、高速熱酸化（Ｒａｐｉｄｔｈｅｒｍａｌｏｘｉｄａｔｉｏｎ）法などを用いて、膜厚０．２〜２ｎｍの界面ゲート絶縁膜１０５を形成する。界面ゲート絶縁膜１０５は、少なくともシリコン（Ｓｉ）を含む絶縁膜とすることができ、ＳｉＯ_２膜とすることが好ましい。界面ゲート絶縁膜１０５の形成工程の一例として、例えば、酸素雰囲気中、温度７００℃の条件下で膜厚０．５ｎｍのＳｉＯ_２膜を形成するものが挙げられる。その後、界面ゲート絶縁膜１０５の上に、例えば、原子層堆積（ＡＬＤ）法、又は、化学蒸着（ＣＶＤ）法を用いて下地ゲート絶縁膜１０６を形成する（図１（ｂ））。本実施形態において、下地ゲート絶縁膜１０６は、シリコン酸化膜より誘電率の高い絶縁膜であり、例えば、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）等の金属元素を含む金属酸化膜とすることができる。具体的には、下地ゲート絶縁膜１０６は、ＨｆＯ_２膜とすることができる。下地ゲート絶縁膜１０６の膜厚は、１〜３ｎｍ程度とし、例えば、２ｎｍとすることができる。 Next, the interface gate insulating film 105 having a film thickness of 0.2 to 2 nm is formed by using, for example, a rapid thermal oxidation method. The interface gate insulating film 105 can be an insulating film containing at least silicon (Si), and is preferably an SiO ₂ film. As an example of the formation process of the interface gate insulating film 105, for example, a process of forming a 0.5 nm-thickness SiO ₂ film under a temperature of 700 ° C. in an oxygen atmosphere. Thereafter, a base gate insulating film 106 is formed on the interface gate insulating film 105 by using, for example, an atomic layer deposition (ALD) method or a chemical vapor deposition (CVD) method (FIG. 1B). In this embodiment, the base gate insulating film 106 is an insulating film having a dielectric constant higher than that of the silicon oxide film, and can be a metal oxide film containing a metal element such as hafnium (Hf) or zirconium (Zr), for example. . Specifically, the base gate insulating film 106 can be an HfO ₂ film. The film thickness of the base gate insulating film 106 is about 1 to 3 nm, for example, 2 nm.

ついで、マスク膜１０７を形成する（図１（ｃ））。マスク膜１０７は、例えばシリコン酸化膜とすることができる。シリコン酸化膜は、テトラエエトキシシラン（ＴＥＯＳ）又は、シランを用いた、ＣＶＤ法により形成させることができる。マスク膜１０７は、スパッタ法により形成させてよい。マスク膜１０７の膜厚は、第１のキャップ膜１０８の種類と成膜量によって決めることができるが、例えば、１〜１０ｎｍとすることができる。マスク膜１０７をシリコン酸化膜とし、第１の金属元素がシリケートを容易に形成する場合は、マスク膜１０７の膜厚は、第１のキャップ膜１０８より厚くすることが好ましく、例えば、３ｎｍとすることができる。その後、公知のリソグラフィー技術、及び、エッチング技術を用いて、ｎＭＯＳトランジスタ領域１０のマスク膜１０７を選択的に除去する。マスク膜１０７をシリコン酸化膜とする場合、エッチングには、弗化水素酸を用いることが好ましい。 Next, a mask film 107 is formed (FIG. 1C). The mask film 107 can be a silicon oxide film, for example. The silicon oxide film can be formed by a CVD method using tetraethoxysilane (TEOS) or silane. The mask film 107 may be formed by a sputtering method. The film thickness of the mask film 107 can be determined depending on the type of the first cap film 108 and the amount of film formation, and can be set to 1 to 10 nm, for example. When the mask film 107 is a silicon oxide film and the first metal element easily forms silicate, the thickness of the mask film 107 is preferably larger than that of the first cap film 108, for example, 3 nm. be able to. Thereafter, the mask film 107 in the nMOS transistor region 10 is selectively removed using a known lithography technique and etching technique. When the mask film 107 is a silicon oxide film, hydrofluoric acid is preferably used for etching.

ついで、例えば、ＡＬＤ法、又は、スパッタ法を用いて、第１のキャップ膜１０８を成膜する（図２（ａ））。本実施形態において、第１のキャップ膜１０８は、第１の金属元素（Ｍ_１）を含有する金属酸化膜（Ｍ_１Ｏｘ膜）とすることができる。Ｍ_１としては、ＩＩａ族又はＩＩＩａ族とすることができ、具体的には、ランタン（Ｌａ）、イットリウム（Ｙ）、マグネシウム（Ｍｇ）とすることができ、Ｌａ酸化膜とすると好ましい。第１のキャップ膜１０８の膜厚は、界面ゲート絶縁膜１０５、及び、下地ゲート絶縁膜１０６のそれぞれの膜厚を考慮して設計することができる。具体的には、界面ゲート絶縁膜１０５の膜厚と下地ゲート絶縁膜１０６の膜厚との合計より薄くすることが好ましく、例えば、０．４ｎｍとすることができる。 Next, the first cap film 108 is formed by using, for example, an ALD method or a sputtering method (FIG. 2A). In the present embodiment, the first cap film 108 can be a metal oxide film (M ₁ Ox film) containing the _first metal element (M ₁ ). M ₁ can be a group IIa or a group IIIa, specifically, can be lanthanum (La), yttrium (Y), or magnesium (Mg), and is preferably a La oxide film. The thickness of the first cap film 108 can be designed in consideration of the thickness of each of the interface gate insulating film 105 and the base gate insulating film 106. Specifically, the thickness is preferably smaller than the sum of the thickness of the interface gate insulating film 105 and the thickness of the base gate insulating film 106, for example, 0.4 nm.

その後、第１のキャップ膜１０８の表面を熱処理し、ｎＭＯＳトランジスタ領域１０の界面ゲート絶縁膜１０５、及び、下地ゲート絶縁膜１０６内に第１の金属元素を拡散させる（図２（ｂ））。熱処理温度としては、９５０℃以上とすることができ、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）又は窒素（Ｎ_２）等の不活性ガス雰囲気下で熱処理することが好ましい。これにより、ｎＭＯＳトランジスタ領域１０では、界面ゲート絶縁膜１０５及び下地ゲート絶縁膜１０６に第１の金属元素Ｍ_１が熱拡散する。したがって、ｎＭＯＳトランジスタ領域１０の界面ゲート絶縁膜１０５は、第１の金属元素を含有する界面ゲート絶縁膜（Ｍ_１含有界面ゲート絶縁膜）１０９となり、ｎＭＯＳトランジスタ領域１０の下地ゲート絶縁膜１０６は、第１の金属元素を含有する下地ゲート絶縁膜（Ｍ_１含有下地ゲート絶縁膜）１１０となる。一方、ｐＭＯＳトランジスタ領域２０では、マスク膜１０７が第１の金属元素の拡散を遮断するため、第１の金属元素は、下地ゲート絶縁膜１０６には、到達しない。なお、マスク膜１０７と第１のキャップ膜１０８との界面には、マスク膜１０７と第１のキャップ膜１０８との反応層が形成されていてもよい。 Thereafter, the surface of the first cap film 108 is heat-treated, and the first metal element is diffused into the interface gate insulating film 105 and the base gate insulating film 106 in the nMOS transistor region 10 (FIG. 2B). The heat treatment temperature can be 950 ° C. or higher, and the heat treatment is preferably performed in an inert gas atmosphere such as argon (Ar), helium (He), or nitrogen (N ₂ ). As a result, in the nMOS transistor region 10, the first metal element M ₁ is thermally diffused into the interface gate insulating film 105 and the base gate insulating film 106. Therefore, the interface gate insulating film 105 in the nMOS transistor region 10 becomes an interface gate insulating film (M ₁ -containing interface gate insulating film) 109 containing the first metal element, and the base gate insulating film 106 in the nMOS transistor region 10 is underlying gate insulating film (M ₁ containing base gate insulating film) 110 containing a first metal element. On the other hand, in the pMOS transistor region 20, since the mask film 107 blocks the diffusion of the first metal element, the first metal element does not reach the base gate insulating film 106. Note that a reaction layer of the mask film 107 and the first cap film 108 may be formed at the interface between the mask film 107 and the first cap film 108.

ついで、マスク膜１０７を選択的に除去する（図３（ａ））。このとき、ｐＭＯＳトランジスタ領域２０のマスク膜１０７と第１のキャップ膜１０８との界面にマスク膜１０７と第１のキャップ膜１０８との反応層が形成されている場合は、この反応層も除去できる条件を採用する。具体的な条件は、第１のキャップ膜１０８の組成に依存するが、Ｌａ酸化物又はＹ酸化物の場合、ジヒドロフラン（ＤＨＦ）のみで処理してもよいし、硝酸、又は、硫酸と過酸化水素水との混合水溶液で処理した後、ＤＨＦで処理してもよい。また、第１のキャップ膜１０８として、Ｍｇ酸化膜を選択した場合は、ＤＨＦを用いることが好ましい。 Next, the mask film 107 is selectively removed (FIG. 3A). At this time, if the reaction layer of the mask film 107 and the first cap film 108 is formed at the interface between the mask film 107 and the first cap film 108 in the pMOS transistor region 20, this reaction layer can also be removed. Adopt conditions. The specific conditions depend on the composition of the first cap film 108, but in the case of La oxide or Y oxide, it may be treated only with dihydrofuran (DHF), or with nitric acid or sulfuric acid and excess. You may process with DHF, after processing with the mixed aqueous solution with hydrogen oxide water. Further, when an Mg oxide film is selected as the first cap film 108, it is preferable to use DHF.

その後、例えば、ＡＬＤ法、又は、スパッタ法により、第２のキャップ膜１１１を形成する（図３（ｂ））。本実施形態において、第２のキャップ膜１１１とは、第２の金属元素（Ｍ_２）を含有する金属酸化膜（Ｍ_２Ｏｘ膜）とすることができる。第２の金属元素は、アルミニウム（Ａｌ），チタン（Ｔｉ）及びタンタル（Ｔａ）のいずれか１種、又は組み合わせとすることが好ましい。具体的には、第２のキャップ膜１１１は、Ａｌ_２Ｏ_３膜とすることができる。第２のキャップ膜１１１の膜厚は、第１のキャップ膜１０８より厚くすることが好ましく、例えば、０．６ｎｍとすることができる。 Thereafter, the second cap film 111 is formed by, for example, ALD or sputtering (FIG. 3B). In the present embodiment, the second cap film 111 can be a metal oxide film (M ₂ Ox film) containing a _second metal element (M ₂ ). The second metal element is preferably one or a combination of aluminum (Al), titanium (Ti), and tantalum (Ta). Specifically, the second cap film 111 can be an Al ₂ O ₃ film. The film thickness of the second cap film 111 is preferably thicker than that of the first cap film 108, and can be 0.6 nm, for example.

ついで、第２のキャップ膜１１１の表面を熱処理し、下地に第２の金属元素を拡散させる（図４（ａ））。熱処理条件としては、第１のキャップ膜１０８の熱拡散と同様な条件とすることができる。これにより、ｎＭＯＳトランジスタ領域１０では、Ｍ_１含有下地ゲート絶縁膜１１０に第２の金属元素が熱拡散して、第１、第２の金属元素を含有する下地ゲート絶縁膜（Ｍ_１／Ｍ_２含有下地ゲート絶縁膜）１１２となり、ｐＭＯＳトランジスタ領域２０では、下地ゲート絶縁膜１０６に第２の金属元素が熱拡散して、第２の金属元素を含有する下地ゲート絶縁膜（Ｍ_２含有下地ゲート絶縁膜）２１２となる。このとき、ｎＭＯＳトランジスタ領域１０のＭ_１含有界面ゲート絶縁膜１０９、及び、ｐＭＯＳトランジスタ領域２０の界面ゲート絶縁膜１０５は一度熱処理されているため、第２の金属元素の熱拡散が抑制される。 Next, the surface of the second cap film 111 is heat-treated to diffuse the second metal element into the base (FIG. 4A). As the heat treatment conditions, the same conditions as the thermal diffusion of the first cap film 108 can be used. Thus, the nMOS transistor region 10 and the second metal element is thermally diffused to _{M 1} containing base gate insulating film 110, first, underlying gate insulating film containing a second metal element _(M 1 / _{M 2} In the pMOS transistor region 20, the second metal element is thermally diffused into the base gate insulating film 106, so that the base gate insulating film (M ₂ containing base gate) containing the second metal element is formed. Insulating film) 212. At this time, since the M ₁ -containing interface gate insulating film 109 in the nMOS transistor region 10 and the interface gate insulating film 105 in the pMOS transistor region 20 are once heat-treated, thermal diffusion of the second metal element is suppressed.

その後、Ｍ_１／Ｍ_２含有下地ゲート絶縁膜１１２、及び、Ｍ_２含有下地ゲート絶縁膜２１２の上面に金属電極膜１１４ａ、及び、ポリシリコン膜１１５ａを順に形成し（図４（ｂ））、反応性イオンエッチング（ＲＩＥ）などの公知のエッチング技術を用いて、金属電極１１４、２１４、及び、ポリシリコン電極１１５、２１５に加工し、ゲート電極構造を形成する（図５（ａ））。金属電極膜１１４ａの材料は、仕事関数が、４．３〜４．８ｅＶとなる金属、又は、金属窒化物とすることができる。 Thereafter, a metal electrode film 114a and a polysilicon film 115a are sequentially formed on the upper surfaces of the M ₁ / M ₂ containing base gate insulating film 112 and the M ₂ containing base gate insulating film 212 (FIG. 4B), Using a known etching technique such as reactive ion etching (RIE), the metal electrodes 114 and 214 and the polysilicon electrodes 115 and 215 are processed to form a gate electrode structure (FIG. 5A). The material of the metal electrode film 114a can be a metal or a metal nitride having a work function of 4.3 to 4.8 eV.

さらに、公知の技術を用いて、ゲート電極構造をマスクとして、ｎＭＯＳトランジスタ領域１０及びｐＭＯＳトランジスタ領域２０の半導体基板１０１内にそれぞれｎ型不純物及びｐ型不純物をイオン注入し、浅いエクステンション層１１６、２１６を含むソース／ドレイン領域１１７、２１７を形成する。ついで、公知の方法でゲート側壁絶縁膜１１９、２１９を形成した後、ソース／ドレイン領域１１７、２１７にＮｉＳｉなどからなるコンタクト層１１８、２１８を形成する。その後、ＳｉＯ_２等の層間絶縁膜１２０を形成して（図５（ｂ））、配線構造等を作製し、半導体装置を完成させる。 Further, using a known technique, n-type impurities and p-type impurities are ion-implanted into the semiconductor substrate 101 of the nMOS transistor region 10 and the pMOS transistor region 20 using the gate electrode structure as a mask, respectively, and the shallow extension layers 116, 216 are implanted. Source / drain regions 117 and 217 containing are formed. Next, after forming gate sidewall insulating films 119 and 219 by a known method, contact layers 118 and 218 made of NiSi or the like are formed in the source / drain regions 117 and 217. Thereafter, an interlayer insulating film 120 such as SiO ₂ is formed (FIG. 5B), a wiring structure and the like are manufactured, and a semiconductor device is completed.

このように製造された半導体装置は、図５（ｂ）で示すように、半導体基板１０１のｎＭＯＳトランジスタ領域１０にｎＭＯＳトランジスタが形成され、ｐＭＯＳトランジスタ領域２０に、ｐＭＯＳトランジスタが形成されている。ｎＭＯＳトランジスタは、界面ゲート絶縁膜１０９、及び、下地ゲート絶縁膜１１２の二層のゲート絶縁膜を備え、ｐＭＯＳトランジスタは、界面ゲート絶縁膜１０５、及び、下地ゲート絶縁膜２１２の二層のゲート絶縁膜を備えている。界面ゲート絶縁膜１０９の膜厚と下地ゲート絶縁膜１１２の膜厚の合計は、第１のキャップ膜１０８の厚みの分だけ、界面ゲート絶縁膜１０５の膜厚と下地ゲート絶縁膜２１２の膜厚との合計よりも大きくなっている。 In the semiconductor device manufactured in this way, as shown in FIG. 5B, an nMOS transistor is formed in the nMOS transistor region 10 of the semiconductor substrate 101, and a pMOS transistor is formed in the pMOS transistor region 20. The nMOS transistor includes a two-layer gate insulating film of an interface gate insulating film 109 and a base gate insulating film 112, and the pMOS transistor includes a two-layer gate insulating film of an interface gate insulating film 105 and a base gate insulating film 212. It has a membrane. The sum of the thickness of the interface gate insulating film 109 and the thickness of the base gate insulating film 112 is the thickness of the interface gate insulating film 105 and the thickness of the base gate insulating film 212 by the thickness of the first cap film 108. And is greater than the sum.

下地ゲート絶縁膜１１２は、第１、第２の金属元素を含み、第１の金属元素の含有量がそれぞれ半導体基板１０１に向かって垂直方向に小さくなる濃度勾配を有している。具体的には、下地ゲート絶縁膜１１２とゲート電極１１４との界面における第１の金属元素の濃度は、界面ゲート絶縁膜１０９とｐウェル１０３との界面における第１の金属元素の濃度よりも高い。 The base gate insulating film 112 includes first and second metal elements and has a concentration gradient in which the content of the first metal element decreases in the vertical direction toward the semiconductor substrate 101. Specifically, the concentration of the first metal element at the interface between the base gate insulating film 112 and the gate electrode 114 is higher than the concentration of the first metal element at the interface between the interface gate insulating film 109 and the p-well 103. .

一方、下地ゲート絶縁膜２１２は、第１の金属元素を含んでおらず、かつ、第２の金属元素を含み、第２の金属元素の含有量が半導体基板１０１に向かって垂直方向に小さくなる濃度勾配を有している。具体的には、下地ゲート絶縁膜２１２とゲート電極２１４との界面における第２の金属元素の濃度は、界面ゲート絶縁膜１０６とｎウェル２０３との界面における第１の金属元素の濃度よりも高い。 On the other hand, the base gate insulating film 212 does not contain the first metal element and contains the second metal element, and the content of the second metal element decreases in the vertical direction toward the semiconductor substrate 101. It has a concentration gradient. Specifically, the concentration of the second metal element at the interface between the base gate insulating film 212 and the gate electrode 214 is higher than the concentration of the first metal element at the interface between the interface gate insulating film 106 and the n-well 203. .

このように本実施形態の方法で得られた半導体装置では、下地ゲート絶縁膜とゲート電極と第１、第２の金属元素を設計することにより、閾値電圧を所望のものに制御してパファーマンスの高い半導体装置とすることができる。 As described above, in the semiconductor device obtained by the method of the present embodiment, by designing the base gate insulating film, the gate electrode, and the first and second metal elements, the threshold voltage is controlled to a desired value and the performance is improved. The semiconductor device can be made high.

つづいて本実施形態の効果について説明する。本実施形態の方法によれば、ｎＭＯＳトランジスタ領域１０には、下地ゲート絶縁膜１０６、及び、第１のキャップ膜１０８からなる積層構造を形成し、ｐＭＯＳトランジスタ領域２０には、下地ゲート絶縁膜１０６、マスク膜１０７及び第１のキャップ膜１０８からなる積層構造を形成し、その後、第１のキャップ膜１０８に含まれる第１の金属元素を拡散させる。これにより、ｎＭＯＳトランジスタ領域１０の下地ゲート絶縁膜１０６には、第１の金属元素を拡散させるが、ｐＭＯＳトランジスタ領域２０の下地ゲート絶縁膜１０６には、第１の金属元素を拡散させないようにすることができる。したがって、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとを１回のマスク形成で作りわけることができる。また、本実施形態の方法では、下地ゲート絶縁膜１０６から金属キャップ膜を剥離する工程がないため、下地ゲート絶縁膜１０６にダメージを与える懸念は低減される。さらに、下地ゲート絶縁膜１０６に第２の金属元素を拡散させることで、ｎＭＯＳトランジスタ１０とｐＭＯＳトランジスタ２０との閾値電圧を効果的に制御することができる。したがって、ＣＭＯＳ回路の閾値を簡易なプロセスで制御し、かつ、信頼性の高い半導体装置を得ることが可能になる。 Next, the effect of this embodiment will be described. According to the method of the present embodiment, the nMOS transistor region 10 is formed with a stacked structure including the base gate insulating film 106 and the first cap film 108, and the base gate insulating film 106 is formed in the pMOS transistor region 20. Then, a laminated structure including the mask film 107 and the first cap film 108 is formed, and then the first metal element contained in the first cap film 108 is diffused. As a result, the first metal element is diffused into the base gate insulating film 106 in the nMOS transistor region 10, but the first metal element is prevented from diffusing into the base gate insulating film 106 in the pMOS transistor region 20. be able to. Therefore, the nMOS transistor and the pMOS transistor can be formed by one mask formation. Further, in the method according to the present embodiment, since there is no step of peeling the metal cap film from the base gate insulating film 106, the risk of damaging the base gate insulating film 106 is reduced. Further, the threshold voltage of the nMOS transistor 10 and the pMOS transistor 20 can be effectively controlled by diffusing the second metal element in the base gate insulating film 106. Therefore, the threshold value of the CMOS circuit can be controlled by a simple process, and a highly reliable semiconductor device can be obtained.

ｎＭＯＳＦＥＴのゲートリーク電流は、半導体基板１０１からの電子注入が主である一方、ｐＭＯＳＦＥＴは逆に正孔電流が半導体基板１０１から流れる。一般的には、電子電流の方が流れやすいとされやすいが、本実施形態の製造方法で製造されたＣＭＯＳでは、第１のキャップ膜１０８の膜厚分だけ、ｎＭＯＳＦＥＴの酸化膜換算膜厚（ＥＯＴ）が、ｐＭＯＳＦＥＴに比べて厚くなっている。したがって、より効果的にゲートリーク電流を抑制させることができる。 The gate leakage current of the nMOSFET is mainly electron injection from the semiconductor substrate 101, whereas the hole current of the pMOSFET flows from the semiconductor substrate 101. In general, an electron current is likely to flow more easily. However, in a CMOS manufactured by the manufacturing method of this embodiment, the equivalent oxide thickness (nMOSFET equivalent film thickness) of the first cap film 108 is obtained. EOT) is thicker than pMOSFET. Therefore, the gate leakage current can be suppressed more effectively.

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。 As mentioned above, although embodiment of this invention was described with reference to drawings, these are the illustrations of this invention, Various structures other than the above are also employable.

１０ｎＭＯＳトランジスタ領域
２０ｐＭＯＳトランジスタ領域
１０１半導体基板
１０２素子分離層
１０３ｐウェル
１０５界面ゲート絶縁層
１０６下地ゲート絶縁膜
１０７マスク膜
１０８第１のキャップ膜
１０９第１の金属元素を含有する界面ゲート絶縁膜
１１０第１の金属元素を含有する下地ゲート絶縁膜
１１１第２のキャップ膜
１１２第１、第２の金属元素を含有する下地ゲート絶縁膜
１１４金属電極
１１４ａ金属電極膜
１１５ポリシリコン電極
１１５ａポリシリコン膜
１１６エクステンション層
１１７ソース／ドレイン領域
１１８コンタクト層
１１９ゲート側壁絶縁膜
１２０層間絶縁膜
２０３ｎウェル
２１２第２の金属元素を含有する下地ゲート絶縁膜
２１４金属電極
２１５ポリシリコン電極
２１６エクステンション層
２１７ソース／ドレイン領域
２１８コンタクト層
２１９ゲート側壁絶縁膜 DESCRIPTION OF SYMBOLS 10 nMOS transistor region 20 pMOS transistor region 101 Semiconductor substrate 102 Element isolation layer 103 P well 105 Interface gate insulating layer 106 Base gate insulating film 107 Mask film 108 First cap film 109 Interface gate insulating film containing first metal element 110 Base gate insulating film 111 containing first metal element Second cap film 112 Base gate insulating film 114 containing first and second metal elements Metal electrode 114a Metal electrode film 115 Polysilicon electrode 115a Polysilicon film 116 Extension layer 117 Source / drain region 118 Contact layer 119 Gate sidewall insulating film 120 Interlayer insulating film 203 N well 212 Base gate insulating film 214 containing second metal element Metal electrode 215 Polysilicon electrode 216 Extension 217 source / drain regions 218 contact layer 219 gate side wall insulating film

Claims

ｎＭＯＳトランジスタ領域とｐＭＯＳトランジスタ領域とが設けられた半導体基板の前記ｎＭＯＳトランジスタ領域、及び、前記ｐＭＯＳトランジスタ領域に、シリコン酸化膜より誘電率の高い下地ゲート絶縁膜を形成する工程と、
前記ｐＭＯＳトランジスタ領域の前記下地ゲート絶縁膜上に選択的にマスク膜を形成する工程と、
前記ｎＭＯＳトランジスタ領域の前記下地ゲート絶縁膜、及び、前記ｐＭＯＳトランジスタ領域の前記マスク膜上に第１の金属元素を含む第１のキャップ膜を形成する工程と、
前記ｎＭＯＳトランジスタ領域の前記下地ゲート絶縁膜に前記第１の金属元素を拡散させる工程と、
前記マスク膜、及び、前記第１のキャップ膜を選択的に除去する工程と、
前記第１の金属元素が拡散した前記ｎＭＯＳトランジスタ領域の前記下地ゲート絶縁膜、及び、前記ｐＭＯＳトランジスタ領域の前記下地ゲート絶縁膜上に第２の金属元素を含む第２のキャップ膜を形成する工程と、
前記ｎＭＯＳトランジスタ領域の前記第１の金属元素が拡散した前記下地ゲート絶縁膜、及び、前記ｐＭＯＳトランジスタ領域の前記下地ゲート絶縁膜にそれぞれ前記第２の金属元素を拡散させる工程と、
を含む、半導体装置の製造方法。 forming a base gate insulating film having a dielectric constant higher than that of a silicon oxide film in the nMOS transistor region and the pMOS transistor region of the semiconductor substrate provided with the nMOS transistor region and the pMOS transistor region;
Selectively forming a mask film on the underlying gate insulating film in the pMOS transistor region;
Forming a first cap film containing a first metal element on the base gate insulating film in the nMOS transistor region and the mask film in the pMOS transistor region;
Diffusing the first metal element into the underlying gate insulating film in the nMOS transistor region;
Selectively removing the mask film and the first cap film;
Forming a second cap film containing a second metal element on the base gate insulating film in the nMOS transistor region in which the first metal element is diffused and on the base gate insulating film in the pMOS transistor region; When,
Diffusing the second metal element into the base gate insulating film in which the first metal element in the nMOS transistor region has diffused and the base gate insulating film in the pMOS transistor region, respectively.
A method for manufacturing a semiconductor device, comprising:

前記下地ゲート絶縁膜を形成する前記工程の前に、前記半導体基板の前記ｎＭＯＳトランジスタ領域、及び、前記ｐＭＯＳトランジスタ領域にシリコン（Ｓｉ）を含む界面ゲート絶縁膜を形成させる工程を含み、
前記第１の金属元素を拡散させる前記工程において、前記界面ゲート絶縁膜に前記第１の金属元素を拡散させる、請求項１に記載の半導体装置の製造方法。 Before the step of forming the base gate insulating film, including a step of forming an interface gate insulating film containing silicon (Si) in the nMOS transistor region and the pMOS transistor region of the semiconductor substrate;
The method of manufacturing a semiconductor device according to claim 1, wherein in the step of diffusing the first metal element, the first metal element is diffused in the interface gate insulating film.

前記下地ゲート絶縁膜は、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）を含む、請求項１又は２に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 1, wherein the base gate insulating film contains hafnium (Hf) or zirconium (Zr).

前記第１の金属元素は、ＩＩａ族、又は、ＩＩＩａ族の金属元素を含む、請求項１乃至３いずれか１項に記載の半導体装置の製造方法。 4. The method of manufacturing a semiconductor device according to claim 1, wherein the first metal element includes a group IIa or group IIIa metal element. 5.

前記第２の金属元素は、少なくともアルミニウム（Ａｌ）、チタン（Ｔｉ）及びタンタル（Ｔａ）のいずれかを含む、請求項１乃至４いずれか１項に記載の半導体装置の製造方法。 5. The method of manufacturing a semiconductor device according to claim 1, wherein the second metal element includes at least one of aluminum (Al), titanium (Ti), and tantalum (Ta).

前記第２の金属元素が拡散した前記下地ゲート絶縁膜上にゲート電極を形成する工程をさらに含み、
前記ゲート電極を形成する前記工程において、仕事関数が４．３〜４．８ｅＶとなる金属、又は、金属窒化物を含有する層を前記下地ゲート絶縁膜上に形成する、請求項１乃至５いずれか１項に記載の半導体装置の製造方法。 Forming a gate electrode on the underlying gate insulating film in which the second metal element is diffused;
6. The method according to claim 1, wherein in the step of forming the gate electrode, a layer containing a metal or metal nitride having a work function of 4.3 to 4.8 eV is formed on the base gate insulating film. A method for manufacturing a semiconductor device according to claim 1.

半導体基板と、
前記半導体基板上に形成されたｎＭＯＳトランジスタ及びｐＭＯＳトランジスタと、
を有し、
前記ｎＭＯＳトランジスタ、及び、前記ｐＭＯＳトランジスタは、それぞれ、シリコン酸化膜より誘電率の高いゲート絶縁膜を備え、
前記ｎＭＯＳトランジスタの前記ゲート絶縁膜は、第１、第２の金属元素を含み、前記第１の金属元素の含有量が前記半導体基板に向かって垂直方向に小さくなる濃度勾配を有し、
前記ｐＭＯＳトランジスタの前記ゲート絶縁膜は、前記第１の金属元素を含まず、かつ、前記第２の金属元素を含み、前記第２の金属元素の含有量が前記半導体基板に向かって垂直方向に小さくなる濃度勾配を有する、半導体装置。 A semiconductor substrate;
An nMOS transistor and a pMOS transistor formed on the semiconductor substrate;
Have
Each of the nMOS transistor and the pMOS transistor includes a gate insulating film having a dielectric constant higher than that of a silicon oxide film,
The gate insulating film of the nMOS transistor includes first and second metal elements, and has a concentration gradient in which the content of the first metal element decreases in the vertical direction toward the semiconductor substrate,
The gate insulating film of the pMOS transistor does not contain the first metal element and contains the second metal element, and the content of the second metal element is perpendicular to the semiconductor substrate. A semiconductor device having a decreasing concentration gradient.

前記ｎＭＯＳトランジスタ、及び、前記ｐＭＯＳトランジスタは、それぞれ、前記ゲート絶縁膜上にゲート電極を備え、
前記ｎＭＯＳトランジスタの前記ゲート絶縁膜は、前記半導体基板に形成されたｐウェルに接しており、
前記ｐＭＯＳトランジスタの前記ゲート絶縁膜は、前記半導体基板に形成されたｎウェルに接しており、
前記ｎＭＯＳトランジスタにおいて、前記ゲート絶縁膜と前記ゲート電極との界面における前記第１の金属元素の濃度が、前記ゲート絶縁膜と前記ｎウェルとの界面における前記第１の金属元素の濃度よりも高く、
前記ｐＭＯＳトランジスタにおいて、前記ゲート絶縁膜と前記ゲート電極との界面における前記第２の金属元素の濃度が、前記ゲート絶縁膜と前記ｐウェルとの界面における前記第２の金属元素の濃度よりも高い、請求項７に記載の半導体装置。 Each of the nMOS transistor and the pMOS transistor includes a gate electrode on the gate insulating film,
The gate insulating film of the nMOS transistor is in contact with a p-well formed in the semiconductor substrate;
The gate insulating film of the pMOS transistor is in contact with an n well formed in the semiconductor substrate,
In the nMOS transistor, the concentration of the first metal element at the interface between the gate insulating film and the gate electrode is higher than the concentration of the first metal element at the interface between the gate insulating film and the n well. ,
In the pMOS transistor, the concentration of the second metal element at the interface between the gate insulating film and the gate electrode is higher than the concentration of the second metal element at the interface between the gate insulating film and the p-well. The semiconductor device according to claim 7.

前記ｎＭＯＳトランジスタの前記ゲート絶縁膜の膜厚が前記ｐＭＯＳトランジスタの前記ゲート絶縁膜の膜厚よりも大きい、請求項７又は８に記載の半導体装置。 The semiconductor device according to claim 7 or 8, wherein a film thickness of the gate insulating film of the nMOS transistor is larger than a film thickness of the gate insulating film of the pMOS transistor.