JP2012021965A - プローブカードのリペア方法及びこれを利用するプローブ基板 - Google Patents
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Abstract
【課題】本発明は、プローブカードのリペア方法及びリペアされたプローブ基板に関する。
【解決手段】相対する位置に第1及び第2の主面を有するセラミック焼結体からなる基板本体において、上記第1の主面に形成された第1のパッドと前記第2の主面に形成された第2のパッドとを電気的に連結するための複数のメインチャンネルと、当該メインチャンネルに隣接して損傷されたメインチャンネルをリペアするための予備チャンネルとを備える基板本体を用意する段階と、メインチャンネルが損傷された場合に当該メインチャンネルと上記予備チャンネルとに形成された第1及び第2のパッドを除去する段階と、上記損傷されたメインチャンネルと当該メインチャンネルに隣接する予備チャンネルとの間の基板を一部除去してキャビティーを形成する段階と、当該キャビティーに損傷されたメインチャンネルと上記隣接する予備チャンネルが電気的に連結されるようにリペア連結部を形成する段階とを含む。
【選択図】図1
【解決手段】相対する位置に第1及び第2の主面を有するセラミック焼結体からなる基板本体において、上記第1の主面に形成された第1のパッドと前記第2の主面に形成された第2のパッドとを電気的に連結するための複数のメインチャンネルと、当該メインチャンネルに隣接して損傷されたメインチャンネルをリペアするための予備チャンネルとを備える基板本体を用意する段階と、メインチャンネルが損傷された場合に当該メインチャンネルと上記予備チャンネルとに形成された第1及び第2のパッドを除去する段階と、上記損傷されたメインチャンネルと当該メインチャンネルに隣接する予備チャンネルとの間の基板を一部除去してキャビティーを形成する段階と、当該キャビティーに損傷されたメインチャンネルと上記隣接する予備チャンネルが電気的に連結されるようにリペア連結部を形成する段階とを含む。
【選択図】図1
Description
本発明は、プローブ基板において配線の不良が生じた場合、簡単な工程でリペアして、プローブ基板の製造コストが低減できるプローブカードのリペア方法及びこれを利用するプローブ基板に関する。
近年、製品の高集積化及び小型化の傾向に応じて、小さい面積に多くの機能を有する基板が求められている。
このような傾向に応じるために、電気的な特性を有する製品は、信号線の厚さを益々微細に考案して製作するようになる。
このような場合、工程の水準が高くなり、これにより工程の収率が悪くなる。特に、多数の機能を個別の回路配線基板に用いていたことが、現在では小型化のために一つの回路配線基板にすべて集積するようになり、これにより当該回路基板に用いられる配線の密度が高くなる。したがって、実際に連結すべきネットやパスが幾何級数的に増えるようになり、当該パスのいずれかで不良が生じる場合には、基板を廃棄しなければならない。
また、回路配線基板(PCB、LTCC、HTCC、セラミック回路配線基板など)の製作の際、基板の製作後に素子のパッケージングや他の後工程の前に基板の良否検査を行う。この場合、通常電気的信号の流れを作るネットやパス等のオープン(open)不良又はショート(short)不良のテストを行う。
しかしながら、既に焼成した製品は、不良が生じた場合、特定のネットやパスに対してリペアするのが非常に困難である。したがって、通常不良が生じた基板は、廃棄処理され、再び新たな基板を用いなければならない。
特に、基板の内層において、特定のネットにおけるオープン不良又はショートが生じた場合は、基板のリペアに困難があるため、基板全体を交替しなければならない不便がある。
本発明は、上記の問題点を解決するためのものであって、本発明の目的は、プローブ基板の配線で不良が生じた場合、簡単な工程でプローブ基板をリペアして製造コストを低減できるプローブカードのリペア方法及びこれを利用するプローブ基板を提供することである。
上記の目的を達成するために、本発明の一実施形態に係るプローブカードのリペア方法は、対向する第1及び第2の主面と、当該第1及び第2の主面に形成された第1及び第2のパッドと、当該第1及び第2の主面を貫通し当該第1及び第2のパッドを電気的に連結するための複数のメインチャンネルと、当該メインチャンネルに隣接して損傷されたメインチャンネルをリペアするための予備チャンネルとを備えるプローブ基板を用意する段階と、複数のメインチャンネルのうち損傷されたメインチャンネルと上記隣接する予備チャンネルとに形成された第1及び第2のパッドを除去する段階と、損傷されたメインチャンネルと上記隣接する予備チャンネルとの間の基板を一部除去してキャビティーを形成する段階と、キャビティーに上記損傷されたメインチャンネルと上記隣接する予備チャンネルとが電気的に連結されるようにリペア連結部を形成する段階とを含む。
上記メインチャンネルが損傷された場合、当該損傷されたメインチャンネルに伝達される電気的信号は、上記リペア連結部を介して上記予備チャンネルに伝達されることができる。
第1及び第2のパッドは、ラッピング(lapping)方法で除去されることができる。
上記リペア連結部を形成する段階は、上記キャビティーに上記損傷されたメインチャンネルと上記隣接する予備チャンネルとを電気的に連結する導電層を形成する段階と、上記基板を平坦にするように上記導電層の上に絶縁層を形成する段階とを含むことができる。
上記導電層は、伝導性物質を含むペーストで形成されることができる。
上記絶縁層は、誘電体を含むペーストで形成されることができる。
上記キャビティーは、レーザ蝕刻、化学的蝕刻又はレーザドリリングのいずれか一つの方法で形成されることができる。
上記リペア連結部を形成した後、基板の第1の主面及び第2の主面にそれぞれ第1のパッド及び第2のパッドを形成する段階を含むことができる。
上記の目的を達成するために、本発明の一実施形態のプローブ基板は、対向する第1及び第2の主面と、当該第1及び第2の主面に形成された第1及び第2のパッドを有するプローブ基板本体と、当該第1及び第2のパッドを電気的に連結するための上記基板本体の内部に形成された複数のメインチャンネルと、当該メインチャンネルに隣接し当該複数のメインチャンネルのうち損傷されたメインチャンネルが代替できる少なくとも一つの予備チャンネルと、当該損傷されたメインチャンネルと当該隣接する予備チャンネルとの間の基板一部が除去されて形成されたキャビティーと、当該キャビティーに形成され上記損傷されたメインチャンネルと上記隣接する予備チャンネルとを電気的に連結するリペア連結部とを含むことができる。
上記リペア連結部は、上記キャビティーに形成されて上記損傷されたメインチャンネルと上記隣接する予備チャンネルとを電気的に連結する導電層と、上記基板を平坦にするように上記導電層の上に形成された絶縁層とを含むことができる。
上記導電層は、伝導性物質を含むペーストで形成されることができる。
上記絶縁層は、誘電体を含むペーストで形成されることができる。
上記リペア連結部は、上記キャビティーに形成されて上記損傷されたメインチャンネルと上記隣接する予備チャンネルとを電気的に連結する導電層と、上記基板を平坦にするように上記導電層の上に形成された絶縁層とを含み、上記絶縁層に形成された第1のパッド及び第2のパッドを含むことができる。
上記予備チャンネルは、基板をテストするためのテストチャンネルとしても用いることができる。
上記予備チャンネルは、基板に配線を追加するための追加配線としても用いることができる。
本発明によると、不良発生の際、簡単な工程でプローブ基板をリペアでき、非破壊方式でプローブ基板をリペアして損傷されたプローブ基板を再使用できることから、製造コストを低減することができる。
また、プローブ基板に予備チャンネルを備えることによって、基板の不良発生時に簡単な工程でリペアできるのみでなく、基板をテストするテストチャンネルとしても用いられ、基板の追加配線としても用いられることができる。
以下、添付の図面を参照して、本発明の属する技術分野において通常の知識を有する者が本発明を容易に実施することができるように、好ましい実施形態を詳述する。但し、本発明の好ましい実施形態を詳述するにおいて、関連した公知の機能又は構成に対する具体的な説明が本発明の要旨が不要にできると判断される場合にはその詳細な説明を省略する。
また、類似する機能及び作用を行う箇所に対しては、全図面にわたって同一の符号を用いる。
なお、明細書全体において、ある構成要素を「含む」ということは、特に反対の記載がない限り、他の構成要素を除くことでなく、他の構成要素をさらに含むことができるということを意味する。
前述した技術的課題を達成するために、本発明の一実施形態に係るプローブカードのリペア方法は、相対する位置に第1及び第2の主面を有するセラミック焼結体からなる基板の第1の主面に形成された第1のパッドと第2の主面に形成された第2のパッドとを電気的に連結するための複数のメインチャンネルと、当該メインチャンネルに隣接して損傷されたメインチャンネルをリペアするための予備チャンネルとを備える基板本体を用意する。
上記メインチャンネルに電気的不良が生じた場合、上記メインチャンネルと上記予備チャンネルとに形成された第1及び第2のパッドをラッピング(lapping)等の方法で除去する。
その後、損傷されたメインチャンネルと、当該メインチャンネルに隣接して形成された予備チャンネルとの間の基板本体を除去してキャビティーを形成する。
上記キャビティーに、損傷されたメインチャンネルと上記隣接する予備チャンネルとが電気的に連結されるようにリペア連結部を形成して、損傷されたメインチャンネルと隣接する予備チャンネルとが電気的に導通されるようにする。
上記リペアされたメインチャンネルに印加される電気的信号は、リペア連結部を介して予備チャンネルに連結されて、再びメインチャンネルに伝達されることができるように形成される。
上記リペア連結部は、上記キャビティーに、上記損傷されたメインチャンネルと上記隣接する予備チャンネルとを電気的に連結する導電層を形成し、
上記基板を平坦にするように、上記導電層の上に絶縁層を形成してなる。
上記導電層は、伝導性物質からなるペーストで形成されて、上記メインチャンネルと上記予備チャンネルとを電気的に連結する役割をし、上記絶縁層は、誘電体からなるペーストで形成されて、上記導電層を外部から絶縁させ且つ基板を平坦にする。
上記リペア連結部は、基板内部に形成されるため、基板がリペアされているとしても、リペアされていない基板と同一の導電性パターンが適用されて用いることができる。
上記リペア連結部を形成した後、基板を用いるために、当該基板の第1の主面及び第2の主面にそれぞれ第1のパッド及び第2のパッドを形成する。上記第1及び第2のパッドが形成されると、リペアされていない基板とリペアされている基板は同一の外観を有することができる。
すなわち、リペア部が基板の内部に形成されて、リペアされていない基板と同一の方式で外部パターンが形成されることができる。
なお、本発明は、基板に形成された予備チャンネルを、基板をテストするためのテストチャンネルとしても、基板の設計時に考慮していない配線を追加するための追加配線としても用いることができる。
以下では、図1、図2aから図2gを参照して、本発明の一実施形態に係るプローブ基板のリペア工程を説明する。
図1は、本発明の実施形態によりリペアされたプローブ基板を概略的に示す断面図である。
本発明は、プローブ基板に関し、プローブカードは、パフォーマンスボードとプローブ基板とプローブとを含む。
パフォーマンスボードは、円板で形成され、上面と下面とを有する。上面には、検査工程のためのプローブ回路パターンが形成され、隣り合うプローブ回路パターン間にはグルーブが形成される。下面には、インタポーザが取り付けられることができ、インタポーザにはプローブ基板が連結されている。
テスト装置から所定の電気信号がパフォーマンスボードを介してプローブ基板に伝達される。
プローブ基板に形成されたプローブが、ウエハ上に具現されたチップの電極パッドと接触する。パフォーマンスボードを介して伝達された所定の電気信号は、ウエハ上の電極パッドを経た後、再びテスターに伝達されて、ウエハ上に具現されたチップの正常及び非正常の有無をテストすることになる。
上記プローブ基板は、セラミック焼結体と、当該セラミック焼結体の上面に形成された多数の導電性バンプと、当該セラミック焼結体の上面に形成された有機保護層と、当該導電性バンプに形成された導電性パッドとを含む。
上記セラミック焼結体は、複数の誘電体層が積層された構造であって、基板本体を構成する。上記誘電体層には、内部回路パターンと、当該内部回路パターンを連結するビア電極とが形成される。
上記内部回路パターンは、抵抗、インダクタンス、コンデンサ等の手動素子を含むことができる。
本発明の一実施形態に係るセラミック焼結体は、相対する位置に第1及び第2の主面を有し、セラミック焼結体からなる基板本体100で構成される。上記基板本体100には、第1の主面に形成された第1のパッド150aと上記第2の主面に形成された第2のパッド150bとが形成される。
上記第1のパッド150aと第2のパッド150bとを電気的に連結するための上記基板本体の内部に形成されたメイン配線からなる複数のメインチャンネル110が形成され、
当該メインチャンネル110に隣接し、メインチャンネルのうち損傷されたメインチャンネル110’を代替できる基板の内部に形成された予備配線からなる少なくとも一つの予備チャンネル130が形成される。
上記損傷されたメインチャンネル110’の第1のパッド150a及び第2のパッド150bが予備チャンネル130を介して電気的に連結されるように、上記基板本体の内部に形成されて上記損傷されたメインチャンネル110’と隣接する予備チャンネル130とを電気的に連結するリペア連結部200が形成される。
上記リペア連結部200は、上記損傷されたメインチャンネル110’と上記隣接する予備チャンネル130とを電気的に連結する導電性物質からなるペーストで形成された導電層210を含む。
また、上記リペア連結部200は、上記導電層210の上に形成されて、導電層210を基板の外部から絶縁させる絶縁層230をさらに含む。上記絶縁層230は、損傷されたメインチャンネル110’に伝達される信号のみがリペア連結部200の導電層210を介して伝達されるように、導電層210を絶縁させる役割をする。また、上記絶縁層230は、基板を平坦にする役割をし、基板の外観を基板がリペアされる前の状態と同様にする。
また、上記リペア連結部200が形成された基板の第1の主面及び第2の主面にそれぞれ形成された第1のパッド150a及び第2のパッド150bを再び形成することができる。
したがって、実質的にリペアされた基板本体100の性能及び外観は、リペアされていない正常な基板と同様になる。
すなわち、正常な基板の場合は、第1のパッド150aに電気的信号が印加されてメインチャンネル110を介して第2のパッド150bに伝達され、
リペアされた基板本体100の場合は、第1のパッド150aに電気的信号が印加されると、損傷されたメインチャンネル110’を通過し、リペア連結部200の導電層210を通過し、予備チャンネル130を通過するようになる。
その後、当該予備チャンネル130を通過した電気的信号は、再び損傷されたメインチャンネル110’を通過して第2のパッド150bに伝達される。
したがって、正常な基板とリペアされた基板は、同一に作動し、当該リペアされた基板のリペア連結部200は基板の内部に存在し絶縁層230を含むため、実質的に同一の外観を有することとなる。
また、上記予備チャンネル130は、基板の追加的なテストが必要な場合、テストするためのテストチャンネルとしても用いることができる。
また、基板のデザイン時に考慮していなかった追加の配線が必要な場合、基板を再び生産することなく、上記予備チャンネル130を追加配線として用いて基板を用いることができる。
すなわち、基板を多様な用途に用いることができて、基板の融通性が増加するようになる。
図2aから図2gは、基板のリペア方法を示す工程の流れ図である。
図2aは、相対する位置に第1及び第2の主面を有するセラミック焼結体からなる基板本体において、当該第1の主面に形成された第1のパッド150aと当該第2の主面に形成された第2のパッド150bとを電気的に連結するための複数のメインチャンネル110と、リペアするための予備チャンネル130とを備える基板本体を用意する段階を示す。
上記基板本体100は、セラミック焼結体からなる多層基板の形態に製作され、上記メインチャンネル110及び予備チャンネル130は、電気的信号を伝達するチャンネルであって導電性物質で形成される。
上記基板本体100には、上記第1の主面に形成された第1のパッド150aと上記第2の主面に形成された第2のパッド150bとを電気的に連結するための複数のメイン配線からなる複数のメインチャンネル110a、110b、110c、110dが形成される。
さらに、上記基板本体100には、上記メインチャンネルに隣接して形成され、損傷されたメインチャンネルをリペアするための予備配線からなる予備チャンネル130が形成される。
図2b及び図2cは、メインチャンネルが損傷された場合、当該メインチャンネルと上記予備チャンネルとに形成された第1及び第2のパッドを除去する段階を示す。
図2bは、損傷された基板を示す断面図である。上記プローブ基板1に電気的不良が生じる場合、基板本体100に損傷されたメインチャンネル110b’、110c’が存在することになる。
図2cを参照すると、上記損傷されたメインチャンネル110b’、110c’が存在する基板本体100は、基板をリペアするために、基板の第1の主面及び第2の主面に付着された第1のパッド150a及び第2のパッド150bが伝導性物質からなるため、以後の基板をリペアする工程で障害物となり得る。したがって、基板の表面に露出されている第1のパッド150a及び第2のパッド150bは、ラッピング(lapping)等の工程を通じて除去される。
図2dは、上記損傷されたメインチャンネルと、当該メインチャンネルに隣接する予備チャンネルとの間の基板を一部除去してキャビティー170を形成する段階を示す。
上記損傷されたメインチャンネル110b’、110c’とキャビティー170は、これらに制限されるものではないが、レーザ蝕刻、化学的蝕刻又はレーザドリリングのいずれか一つの方法で、上記損傷されたメインチャンネル110b’、110c’と隣接する予備チャンネル130a、130bとの間の基板本体100の一部を除去する。
図2e及び図2fは、上記キャビティー170に、損傷されたメインチャンネル110b’、110c’と上記隣接する予備チャンネル130a、130bとが電気的に連結されるように、リペア連結部200を形成する段階を示す。
レーザ蝕刻等の方法で基板本体100に形成されたキャビティー170は、上記損傷されたメインチャンネル110b’、110c’と、当該損傷されたメインチャンネル110b’、110c’を代替するための予備チャンネル130a、130bとの間に形成される。さらに、上記キャビティー170には、導電層210と絶縁層230とからなるリペア連結部200が形成される。
図2eを参照すると、上記リペア連結部200は、損傷されたメインチャンネル110b’、110c’と上記予備チャンネル130a、130bとを電気的に連結するように、導電性物質からなるペーストで形成された上記導電層210を含む。上記リペア連結部200の導電層210によって、上記損傷されたメインチャンネル110b’、110c’と、当該損傷されたメインチャンネル110b’、110c’を替えるための予備チャンネル130a、130bとは、電気的に連結される。
図2fを参照すると、上記リペア連結部200は、導電層210が形成された上記キャビティー170に誘電体からなるペーストを塗布して導電層を外部から電気的に絶縁させる絶縁層230を含む。したがって、上記リペア連結部200は、基板の外部から電気的に絶縁される。
上記誘電体からなるペーストは、基板を平坦にする役割をする。すなわち、上記損傷されたメインチャンネル110b’、110c’と予備チャンネル130a、130bとの間に形成されたキャビティー170を埋める役割をする。基板本体100における損傷されたメインチャンネル110b’、110c’と予備チャンネル130a、130bとの間は、上記キャビティー170を形成する前と同様に平らになる。したがって、基板本体100の外観は、基板をリペアする前と同様になる。上記リペア連結部200は、基板の内部に形成される。
図2gは、上記リペア連結部を形成した後、上記基板の第1の主面及び第2の主面にそれぞれ第1のパッド150a及び第2のパッド150bを形成する段階を示す。
上記のような方法でリペアされた基板本体110の上には、第1のパッド150a及び第2のパッド150bが再び生成されて用いられる。
これらに制限されるものではないが、上記第1のパッド150a及び第2のパッド150bは、スクリーンプリンティング、フォトリソグラフィー、蒸着、メッキ又は化学的蝕刻等の方法で形成される。
本発明によりリペアされたプローブ基板は、正常なプローブ基板と同一の外観を有する。また、上記メインチャンネルが損傷された場合、当該損傷されたメインチャンネルに伝達される電気的信号は上記リペア連結部を介して上記予備チャンネルに伝達される。
正常なプローブ基板の第1のパッド150aに電気的信号を印加すると、メインチャンネル110を通過して、第2のパッド150bに到達する。
これと同様に、リペアされたプローブ基板の第1のパッド150aに電気的信号を印加すると、メインチャンネル110を通過して、リペア連結部200、すなわち予備チャンネル130を通過し、再びメインチャンネル110を通過して第2のパッド150bに到達するようになる。
つまり、リペアされたプローブ基板は、正常なプローブ基板と同一の外観を有し、同一に作動するようになる。
本発明に係るプローブ基板に形成された予備チャンネル130a、130bは、別の用途にも用いることができる。
基板を製作した後、追加のテストが必要な場合、上記予備チャンネル130a、130bは、テストポート(test port)として用いることができる。
また、基板の製作時に考慮していなかった追加の配線が必要な場合及び上記メインチャンネルが損傷された場合、当該損傷されたメインチャンネルに伝達される電気的信号は、上記リペア連結部を介して上記予備チャンネルに伝達されるようにプローブカードをリペアすることができる。また、予備チャンネル130a、130bは、追加の配線としても用いることができる。
上記リペアのための予備チャンネル130a、130bを形成することによって、プローブ基板を多様な用途に融通をきかせて用いることができるようになる。
Claims (15)
- 対向する第1及び第2の主面と、当該第1及び第2の主面に形成された第1及び第2のパッドと、当該第1及び第2の主面を貫通し当該第1及び第2のパッドを電気的に連結するための複数のメインチャンネルと、当該メインチャンネルに隣接して損傷されたメインチャンネルをリペアするための予備チャンネルとを備えるプローブ基板を用意する段階と、
前記複数のメインチャンネルのうち損傷されたメインチャンネルと、前記隣接する予備チャンネルとに形成された前記第1及び第2のパッドを除去する段階と、
前記損傷されたメインチャンネルと前記隣接する予備チャンネルとの間の基板を一部除去してキャビティーを形成する段階と、
前記キャビティーに、前記損傷されたメインチャンネルと前記隣接する予備チャンネルとが電気的に連結されるように、リペア連結部を形成する段階と、
を含む、プローブカードのリペア方法。 - 前記メインチャンネルが損傷された場合、当該損傷されたメインチャンネルに伝達される電気的信号は、前記リペア連結部を介して前記予備チャンネルに伝達されるようにリペアされる、請求項1に記載のプローブカードのリペア方法。
- 前記第1及び第2のパッドは、ラッピング(lapping)方法で除去される、請求項1に記載のプローブカードのリペア方法。
- 前記リペア連結部を形成する段階は、
前記キャビティーに、前記損傷されたメインチャンネルと前記隣接する予備チャンネルとを電気的に連結する導電層を形成する段階と、
前記基板を平坦にするように、当該導電層の上に絶縁層を形成する段階と、
を含む、請求項1に記載のプローブカードのリペア方法。 - 前記導電層は、伝導性物質を含むペーストで形成される、請求項4に記載のプローブカードのリペア方法。
- 前記絶縁層は、誘電体を含むペーストで形成される、請求項4に記載のプローブカードのリペア方法。
- 前記キャビティーは、レーザ蝕刻、化学的蝕刻又はレーザドリリングのいずれか一つの方法で形成される、請求項1に記載のプローブカードのリペア方法。
- 前記リペア連結部を形成した後、前記基板の第1の主面及び第2の主面にそれぞれ第1のパッド及び第2のパッドを形成する段階を含む、請求項1に記載のプローブカードのリペア方法。
- 対向する第1及び第2の主面と、当該第1及び第2の主面に形成された第1及び第2のパッドとを有するプローブ基板本体と、
前記第1及び第2のパッドを電気的に連結するための前記基板本体の内部に形成された複数のメインチャンネルと、
前記メインチャンネルに隣接し、前記複数のメインチャンネルのうち損傷されたメインチャンネルが代替できる少なくとも一つの予備チャンネルと、
前記損傷されたメインチャンネルと前記隣接する予備チャンネルとの間の基板の一部が除去されて形成されたキャビティーと、
前記キャビティーに形成され、前記損傷されたメインチャンネルと前記隣接する予備チャンネルとを電気的に連結するリペア連結部と、
を含む、プローブ基板。 - 前記リペア連結部は、
前記キャビティーに形成されて、前記損傷されたメインチャンネルと前記隣接する予備チャンネルとを電気的に連結する導電層と、
前記基板を平坦にするように、前記導電層の上に形成された絶縁層と、
を含む、請求項9に記載のプローブ基板。 - 前記導電層は、伝導性物質を含むペーストで形成される、請求項10に記載のプローブ基板。
- 前記絶縁層は、誘電体を含むペーストで形成される、請求項10に記載のプローブ基板。
- 前記リペア連結部は、
前記キャビティーに形成されて、前記損傷されたメインチャンネルと前記隣接する予備チャンネルとを電気的に連結する導電層と、
前記基板を平坦にするように、前記導電層の上に形成された絶縁層と、
を含み、
前記絶縁層に形成された第1のパッド及び第2のパッドを含む、請求項9に記載のプローブ基板。 - 前記予備チャンネルは、基板をテストするためのテストチャンネルとして用いることができる、請求項9に記載のプローブ基板。
- 前記予備チャンネルは、基板に配線を追加するための追加配線としても用いることができる、請求項9に記載のプローブ基板。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2021158881A1 (en) * | 2020-02-05 | 2021-08-12 | Invensas Bonding Technologies, Inc. | Selective alteration of interconnect pads for direct bonding |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9470715B2 (en) * | 2013-01-11 | 2016-10-18 | Mpi Corporation | Probe head |
US9423424B2 (en) * | 2013-01-11 | 2016-08-23 | Mpi Corporation | Current-diverting guide plate for probe module and probe module using the same |
JP6385075B2 (ja) * | 2013-04-15 | 2018-09-05 | キヤノン株式会社 | プリント配線板、プリント回路板及び電子機器 |
US9606142B2 (en) | 2014-09-24 | 2017-03-28 | International Business Machines Corporation | Test probe substrate |
US10006943B2 (en) * | 2014-10-30 | 2018-06-26 | Tongfu Microelectronics Co., Ltd. | Semiconductor testing fixture and fabrication method thereof |
US10001509B2 (en) * | 2014-10-30 | 2018-06-19 | Tongfu Microelectronics Co., Ltd. | Semiconductor testing fixture and fabrication method thereof |
US10716210B2 (en) * | 2015-09-15 | 2020-07-14 | Hewlett Packard Enterprise Development Lp | Printed circuit board including through-hole vias |
KR102520449B1 (ko) * | 2021-04-29 | 2023-05-03 | (주)샘씨엔에스 | 프로브 카드용 공간 변환기의 리페어 방법 및 이를 이용한 공간 변환기 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0216790A (ja) * | 1988-07-04 | 1990-01-19 | Nippon Telegr & Teleph Corp <Ntt> | 配線層形成法 |
JPH0215693A (ja) * | 1988-07-01 | 1990-01-19 | Nec Corp | プリント配線板の断線修理方法 |
JPH09237956A (ja) * | 1996-02-28 | 1997-09-09 | Fujitsu Ltd | プリント基板の配線パターン改造方法、プリント基板の配線パターンの切断方法及び配線パターンの改造されたプリント基板 |
JP2009521697A (ja) * | 2005-12-29 | 2009-06-04 | パイコム コーポレイション | プローブカードのプローブ基板及びその基板の再生方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6288346A (ja) | 1985-10-15 | 1987-04-22 | Hitachi Ltd | 多層配線基板 |
JP2712100B2 (ja) | 1986-10-15 | 1998-02-10 | 株式会社日立製作所 | 多層配線基板 |
KR970010108B1 (en) | 1994-07-12 | 1997-06-21 | Samsung Electronics Co Ltd | Chip mounting board module and repairing method of failing chip |
US6916670B2 (en) | 2003-02-04 | 2005-07-12 | International Business Machines Corporation | Electronic package repair process |
KR101101552B1 (ko) | 2009-09-11 | 2012-01-02 | 삼성전기주식회사 | 세라믹 기판의 리페어 방법 및 이를 이용하여 리페어된 세라믹기판 |
KR101141385B1 (ko) * | 2010-08-13 | 2012-05-03 | 삼성전기주식회사 | 프로브 기판의 리페어 방법 및 이를 이용한 프로브 기판 |
-
2010
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0215693A (ja) * | 1988-07-01 | 1990-01-19 | Nec Corp | プリント配線板の断線修理方法 |
JPH0216790A (ja) * | 1988-07-04 | 1990-01-19 | Nippon Telegr & Teleph Corp <Ntt> | 配線層形成法 |
JPH09237956A (ja) * | 1996-02-28 | 1997-09-09 | Fujitsu Ltd | プリント基板の配線パターン改造方法、プリント基板の配線パターンの切断方法及び配線パターンの改造されたプリント基板 |
JP2009521697A (ja) * | 2005-12-29 | 2009-06-04 | パイコム コーポレイション | プローブカードのプローブ基板及びその基板の再生方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2021158881A1 (en) * | 2020-02-05 | 2021-08-12 | Invensas Bonding Technologies, Inc. | Selective alteration of interconnect pads for direct bonding |
Also Published As
Publication number | Publication date |
---|---|
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