JP2012019481A - パススルー付き増幅器 - Google Patents
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Abstract
【解決手段】パススルーモード時に、信号伝達用トランジスタ(M1)とともにバイアス制御用トランジスタ(M2)をオンさせて、出力端子OUTの電圧をバイアス制御用トランジスタ及び抵抗(R1)を介してグランド電位に維持させる。これにより、信号伝達用トランジスタの制御端子には電源電圧が印加され、信号伝達用トランジスタの一方の主端子はグランド電位に維持されるので、信号伝達用トランジスタのオン抵抗が最大限に減少する。
【選択図】図1
Description
(第1の実施の形態)
[パススルー付き増幅器の構成]
図1は本発明の第1の実施の形態に係るパススルー付き増幅器の構成を示す回路図である。
増幅回路102は、増幅モードの場合に信号入力端子INに入力された入力信号を増幅して出力する回路である。本実施の形態では、増幅回路102は、負荷インピーダンス要素Z1と、NPNトランジスタQ1(第1の増幅用トランジスタ)と、利得調整用インピーダンス要素Z2と、を備えたエミッタ接地増幅回路として構成されている。
[パススルーモード時の通過特性]
図2は図1に示したパススルー付き増幅器100の動作を説明するための図である。なお、図2(a)は増幅モードの場合の入力信号の流れを示した図であり、図2(b)はパススルーモードの場合の入力信号の流れを示した図である。
つまり、パススルーモード時の利得Gを大きくする場合(最大で0dB)、NMOSトランジスタM1のオン抵Ronを小さくする必要がある。なお、NMOSトランジスタM1のオン抵抗Ronは、ゲート−ソース間電圧Vgsと反比例の関係にあるので、ゲート−ソース間電圧Vgsを高くすれば、NMOSトランジスタM1のオン抵抗Ronは小さくなる。
これに対し、図1に示すようにバイアス回路106が設けられている場合、NMOSトランジスタM1のゲート−ソース間電圧Vgsは「電源電圧VCC−グランド電位GND」となるため、NMOSトランジスタM1のオン抵抗Ronは次式で表現される。
ここで、(式2)と(式3)との対比により、例えば、電源電圧VCCが1.2Vであり、かつパススルーモード時のベースバイアス電圧VB1が0.3Vとした場合、NMOSトランジスタM1のオン抵抗Ronは、(式2)によれば「α/0.9」となり、(式3)によれば「α/1.2」となる。
増幅回路102は、NPNトランジスタQ1をPNPトランジスタに置き換えるとともに、PNPトランジスタの特性に応じた回路構成に変えることでエミッタ接地増幅回路を構成してもよいし、NPNトランジスタQ1をNMOSトランジスタ又はPMOSトランジスタ(PNPトランジスタの場合と同様に、PMOSトランジスタの特性に応じた回路構成に変更することが必要である)に置き換えてソース接地増幅回路として構成してもよい。
(第2の実施の形態)
[パススルー付き増幅器の構成]
図3は本発明の第2の実施の形態に係るパススルー付き増幅器の構成を示す回路図である。なお、図3に示すパススルー付き増幅器100は、狭帯域のカスコード接続型の低雑音増幅器として構成されており、図1に示した構成と同様の効果が得られる。
図4は本発明の第2の実施の形態に係るパススルー付き増幅器の変形例を示す回路図である。
(第3の実施の形態)
[パススルー付き増幅器の構成]
図5は本発明の第3の実施の形態に係るパススルー付き増幅器の構成を示す回路図である。
図6は本発明の第3の実施の形態に係るパススルー付き増幅器の変形例を示す回路図である。
M2…NMOSトランジスタ(バイアス制御用トランジスタ)
Q1…NPNトランジスタ(第1の増幅用トランジスタ)
Q2…NPNトランジスタ(第2の増幅用トランジスタ)
L1…コイル
R7…抵抗負荷
P1、P2…制御端子
C1…直流遮断コンデンサ
C2、C3…外付け直流遮断コンデンサ
R1…抵抗
Z1…負荷インピーダンス要素
Z2…利得調整用インピーダンス要素
Z3…高インピーダンス要素
100…パススルー付き増幅器
102…増幅回路
103…バイアス回路(第1のバイアス回路)
105…信号バイパス回路
106…バイアス回路(第2のバイアス回路)
M8…PMOSトランジスタ(スイッチング素子)
L2…コイル
R6…抵抗
Claims (7)
- グランド電位に維持されるグランド端子と、
電源電圧が印加される電源端子と、
前段回路から直流遮断コンデンサを介して入力信号が入力される信号入力端子と、
後段回路へ直流遮断コンデンサを介して出力信号が出力される信号出力端子と、
負荷インピーダンス要素と第1の増幅用トランジスタとを備え、当該第1の増幅用トランジスタは、その制御端子には第1のバイアス電圧が重畳された前記入力信号が供給され、その一方の主端子は当該負荷インピーダンス要素を介して前記電源端子と接続され、その他方の主端子は直接的又は間接的に前記グランド端子と接続され、当該負荷インピーダンス要素における当該第1の増幅用トランジスタの一方の主端子側の端から前記入力信号が反転増幅されて成る前記出力信号が取り出される増幅回路と、
前記負荷インピーダンス要素における前記第1の増幅用トランジスタの一方の主端子側の端から取り出される前記出力信号の直流成分を遮断して前記出力端子へ出力する直流遮断部と、
増幅モード又はパススルーモードを指示するモード制御信号が入力され、当該増幅モードの場合には前記第1の増幅用トランジスタをオンさせる前記第1のバイアス電圧を生成し、当該パススルーモードの場合には前記第1の増幅用トランジスタをオフさせる前記第1のバイアス電圧を生成する第1のバイアス回路と、
信号伝達用トランジスタを備え、当該信号伝達用トランジスタは、その制御端子には電源電圧又はグランド電位が印加されて前記増幅用モードの場合にはオフするとともに前記パススルーモードの場合にはオンし、その一方の主端子は前記出力端子と接続され、その他方の主端子には前記第1のバイアス電圧に重畳された前記入力信号が入力される信号バイパス回路と、
バイアス制御用トランジスタと高インピーダンス要素とを備え、当該バイアス制御用トランジスタは、その制御端子には電源電圧又はグランド電位が印加されて前記増幅用モードの場合にはオフするとともに前記パススルーモードの場合にはオンし、その一方の主端子は前記出力端子と接続され、その他方の主端子は前記高インピーダンス要素を介して前記グランド端子と接続された第2のバイアス回路と、
を備えるパススルー付き増幅器。 - 前記増幅回路は、前記負荷インピーダンス要素にその一方の主端子が接続され、前記第1の増幅用トランジスタの一方の主端子にその他方の主端子が接続され、その制御端子に第2のバイアス電圧が供給される第2の増幅用トランジスタをさらに備え、
前記第1のバイアス回路は、前記増幅モードの場合には前記第2の増幅用トランジスタをオンさせる前記第2のバイアス電圧を生成し、前記パススルーモードの場合には前記第2の増幅用トランジスタをオフさせる前記第2のバイアス電圧を生成する、
請求項1に記載のパススルー付き増幅器。 - 前記高インピーダンス要素のインピーダンスが、前記前段回路の出力インピーダンス及び前記後段回路の入力インピーダンスよりも大きい、請求項1又は2に記載のパススルー付き増幅器。
- 前記高インピーダンス要素が抵抗である、請求項3に記載のパススルー付き増幅器。
- 前記第1の増幅用トランジスタの他方の主端子が利得調整用インピーダンス要素を介して前記グランド端子に接続されている、請求項1乃至4のいずれか1項に記載のパススルー付き増幅器。
- 前記負荷インピーダンス要素及び利得調整用インピーダンス要素がコイルである、請求項5に記載のパススルー付き増幅器。
- 前記負荷インピーダンス要素及び利得調整用インピーダンス要素が抵抗である、請求項5に記載のパススルー付き増幅器。
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