JP2012009142A - フラッシュメモリ装置 - Google Patents
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Abstract
【解決手段】メモリセルアレイと、クロックバッファと、アドレス発生器と、読み出し回路と、複数のデータラッチと、選択部と、を備え、選択部は、複数のデータラッチに対応して設けられ複数のデータラッチに選択信号を供給する複数のシフトレジスタを備え、シフトレジスタは入力された信号をアドレス初期化信号に同期して転送する第1の入力端子および内部クロックに同期して転送する第2の入力端子を備え、選択部は、初期アドレスが指示するデータラッチに対応したシフトレジスタの第1の入力端子を介して、初期アドレスが指示するデータラッチに選択信号を供給して選択し、内部クロックによりインクリメントされる内部アドレスが次に指示するデータラッチに対応したシフトレジスタの第2の入力端子を介して、内部アドレスが次に指示するデータラッチに選択信号を供給して選択する。
【選択図】図13
Description
図2および図3は、図1に示される本発明のバーストモード・フラッシュメモリ回路におけるクロックバッファおよびバーストサスペンド部の一実施例を概略的に示す。内部出力イネーブル信号/OE 216(図1)は、バーストサスペンド部121に入力として提供される。バーストサスペンド部の入力は、第1のインバータ31aの入力および第1および第2のトランジスタ33および35のゲートに結合される。第1のトランジスタ33および第2のトランジスタ35のソースは、両方とも接地されている。内部出力イネーブル信号/OEがハイ(高レベル)の時、第1および第2のトランジスタはオンになるので、接地に至るパスが作られる。
図3は、図1に示される本発明のバーストモード・フラッシュメモリにおけるクロックバッファ3の一実施例の概略を示す。外部クロック信号CLKESDR、外部パワーダウン信号PDADおよびストップクロック信号STCLKは、クロックバッファに入力として提供される。クロックバッファは、バッファクロック信号CLKBおよび内部クロック信号CLK−ATDBを出力する。内部クロック信号CLK−ATDBは、外部パワーダウン信号PDADおよび外部クロック信号CLKESDRに依存する。外部パワーダウン信号PDADは、第1のNORゲート131aの入力に結合される。外部クロック信号CLKESDRは、第1のNORゲートの他の入力および第1のNANDゲート133aの入力に結合される。第1のNANDゲート133aの他の入力は、第1のインバータ135aの出力に結合される。第1のインバータ135aの入力は、外部パワーダウン信号PDADを与えられる。したがって、反転外部パワーダウン信号が第1のNANDゲート133aに送られる。
図5は、本発明のバーストモード・フラッシュメモリにおけるハンドシェイクモードの一実施例の概略図を示す。初期アドレスビットA0およびA1に基づいて、カウンタ回路49は、内部クロック信号CLK−ATDB(図1)のクロック周期の数をカウントする。次に、デコーダ回路はトリガ信号TRG1を生成し、これが図6に示される内部クロックジェネレータに送られる。
図6は、本発明の内部クロックジェネレータの一実施例の概略を示している。トリガ信号TRG1は、内部クロックジェネレータの第1の入力に結合される。外部クロック信号CLKESDRは、内部クロックジェネレータの第2の入力に結合される。第1の入力は、第1の入力インバータ61に結合される。第2の入力は、第2の入力インバータ63および第1のNANDゲート65に結合される。第2の入力インバータ63の出力は、第1の入力インバータ61の出力に結合され、これら両方が第1のラッチインバータ67aの入力および第2のラッチインバータ67bの出力に結合される。第1のラッチインバータの出力および第2のラッチインバータの入力は、第1のNANDゲート65に結合される。第1のNANDゲートの出力は、第3のインバータ69の入力に結合される。第3のインバータは、バッファクロック信号CLKBを出力する。したがって、バッファクロック信号CLKBは、外部クロック信号CLKESDR及びトリガ信号TRG1の両方がハイの場合に限りハイに遷移する。外部クロック信号CLKESDRまたはトリガ信号TRG1或いはその両方がローの場合、バッファクロック信号CLKBもローである。
一実施例において、バッファクロック信号CLKBの最初のクロックは、追加内部クロックジェネレータによって、外部クロック信号CLKESDRの最初の4つの初期クロック周期の後に送られる。追加内部クロックを送ることにより、データ出力を「順番に関係なく」トリガすることでデータをより迅速に出力する。図8は、追加内部クロックジェネレータの実施例の概略を示している。第1の転送トランジスタ71aのゲートは、アドレス遷移検出信号ATD(図1)を含む入力ラインに結合される。第2の転送トランジスタ71bのゲートは、ラッチアクティブ信号LT1を含む入力ラインに結合される。第1の転送トランジスタ71aおよび第2の転送トランジスタ71bの両方のソースは、接地される。したがって、ラッチアクティブ信号LT1およびアドレス遷移検出信号ATDの両方がハイになると、第1および第2の転送トランジスタは接地に至るパスを確立する。第1の転送トランジスタ71aのドレインは、第1のラッチインバータ73aの入力に結合される。第2のラッチインバータ73bの出力も、第1の転送トランジスタ71aのドレインに結合される。第1のラッチインバータ73aの出力および第2のラッチインバータ73bの入力は、同様に第2の転送トランジスタ71bのドレイン、第1のNORゲート77および第1の遅延インバータ75aに結合される。第1の遅延インバータの出力は、第2の遅延インバータ75bに結合される。同様に、第2の遅延インバータの出力は第3の遅延インバータ75cに結合される。第3の遅延インバータの出力は、第1のNORゲート77に結合される。第1のNORゲート77の出力は、出力インバータ79の入力に結合される。出力インバータの出力は、追加内部クロック信号EXCLK1を含む出力ラインに結合される。
図10は、本発明のパワーダウンディテクタの一実施例の概略を示している。パワーダウンディテクタは、図5を参照して上述したハンドシェイクモード部111に対してバイパス信号INFを生成する。パワーダウンディテクタは、3つのインバータ83a〜83cおよび3つの転送トランジスタ81a〜81cを含む。第1の転送トランジスタ81aのゲートは、アドレス遷移検出信号ATD(図1)に結合される。前述したように、アドレス遷移検出信号ATDは、アドレス遷移ディテクタ141によって提供される。第1の転送トランジスタ81aのソースは、接地される。第1の転送トランジスタのドレインは、第1のラッチインバータ83aおよび第2のラッチインバータ83bによって構成されるラッチに結合される。ラッチは、ラッチの入力または出力で与えられる信号の電圧レベルを維持するのに役立つループを作る。特に、第1の転送トランジスタ81aのドレインは、第1のラッチインバータ83aの入力および第2のラッチインバータ83bの出力に、すなわちラッチの入力に結合される。
図12は、本発明の出力バッファの一実施例の概略を示している。一実施例において、出力バッファは、図1の出力バッファ19に代替する。出力バッファは、入力としてアドレス検出信号ATDA、バーストアドレス検出信号ATDC、出力イネーブル信号/OEおよびバッファクロック信号CLKBを受信する。出力バッファは、また、入力として、ラッチバッファ17a〜17dからデータを受け取る。ラッチバッファからのデータは、第1の転送トランジスタ601aのドレインおよび第1のインバータ603aの入力に送られる。第1のインバータの出力は、バイパストランジスタ605aに結合される。バイパストランジスタ605aのソースは、第1のラッチ607aの入力に結合される。第1のラッチの出力は、第1のNORゲート609aの入力、および、第1のNANDゲート611aの入力に結合される。第1のNORゲートの他方の入力は、出力イネーブル信号/OEに結合される。第1のNANDゲート611aの他方の入力は、入力として出力イネーブル信号/OEを受信する第2のインバータ603bに結合される。出力イネーブル信号/OEがハイのとき、第1のNANDゲート611aは、論理“1”の出力を生成する。第1のNANDゲートの出力は、第1の出力トランジスタ613aのゲートに結合される。第1の出力トランジスタのドレインは基準電圧に結合され、第1の出力トランジスタのソースは出力信号OUTのための接続となる。出力信号OUTはバーストモード・フラッシュメモリ装置(図1)からの出力である。
図13は、本発明のバーストモード・フラッシュメモリにおけるデコーダカウンタセレクタの一実施例の概略を示している。デコーダカウンタセレクタは、4つのNANDゲート91a〜91d、6つのインバータ93a〜93f、および、4つのシフトレジスタ95a〜95dを含む。デコーダカウンタセレクタは、入力としてアドレス信号A0〜A1(アドレス信号A0〜ANにおける最初の2つのビット)を受信する。アドレス信号A0は、第5のインバータ93eに結合され、アドレス信号A1は、第6のインバータ93fに結合される。第5のインバータの出力は、第1のNANDゲート91aの入力および第3のNANDゲート91cの入力に結合される。第6のインバータ93fの出力は、第1のNANDゲート91aおよび第2のNANDゲート91bに結合される。アドレス信号A0は、第2のNANDゲート91bおよび第4のNANDゲート91dに結合される。アドレス信号A1は、第3のNANDゲート91cの入力および第4のNANDゲート91dの入力に結合される。
予め定義された制御信号を受信すると、少なくとも1クロック周期分、内部クロックの生成を遅延させる遅延回路を含み、前記複数のメモリセルからメモリセルのサブセットを選択すると共に、外部クロックと同期化される内部クロックを生成する入力回路と、
選択された前記メモリセルのサブセットに記憶されるデータをフェッチする読み出し回路と、
前記入力回路が予め定義された制御信号を受信すると、前記内部クロックの生成が少なくとも1クロック周期遅延されるように、予め定められたグループでフェッチされたデータを前記内部クロックと同期して出力する出力回路と、を備えることを特徴とする外部クロックと同期して動作するバーストモード・フラッシュメモリ装置。
前記予め定義された制御信号に対応する信号を受信し、該予め定義された制御信号の遅延された変形である内部イネーブル信号を生成する遅延回路と、
前記内部イネーブル信号が第1の状態である場合に限って少なくとも1つの内部クロック信号が生成され、外部クロック信号を使って該内部クロック信号を生成する内部クロックジェネレータ回路と、を備えることを特徴とするバーストモード・フラッシュメモリ装置。
出力イネーブル信号を受信し、
該出力イネーブル信号を複数のクロック周期だけ遅延することにより遅延された出力イネーブル信号を構成し、
内部クロック信号をイネーブルにするために使用される前記遅延された出力イネーブル信号を内部クロックジェネレータに供給し、そして、
前記遅延された出力イネーブル信号に基づいて、前記メモリセルアレイにアクセスする際に使用される内部クロック信号を生成することを備えることを特徴とするフラッシュメモリ装置。
前記アドレス信号ジェネレータによって生成される最下位アドレス信号を比較し、該比較に基づいて制御信号を構成するコンパレータと、
前記外部クロックを位相シフトし、それによりシフトされたクロック信号を構成するシフト回路と、
前記制御信号を使用して前記シフトされたクロック信号の出入りを制御するゲート回路を備え、
それによって、前記シフトされたクロック信号が前記内部クロック信号の生成において前記クロックバッファで使用されることを特徴とするフラッシュメモリ装置。
入力信号を受信して出力信号を出力し、複数のラッチを含む第1のデータパスと、
前記入力信号を受信して前記出力信号を出力し、前記第1のデータパスの一部および該第1のデータパスの少なくとも1つのラッチをバイパスするバイパス部分を含み、アドレス信号の遷移を示す信号により制御されるゲートによって制御される第2のデータパスと、を備えることを特徴とするフラッシュメモリ装置。
前記アドレス選択回路によって生成される複数のアドレス信号のビットパターンを検出し、複数のマッチ信号を出力するコンパレータと、
各シフトレジスタが、連続する隣接したシフトレジスタにより受信された2つのマッチ信号を受信し、且つ、該2つのマッチ信号が予め定められた順番を有するとき、前記メモリの出力を駆動するためにラッチバッファを選択する出力信号を出力する、連続する複数のシフトレジスタと、を備えることを特徴とするデコーダカウンタセレクタ。
5 アドバンスアドレスバッファ
7 アドレスバッファ
9 デコーダ
11 コアセルアレイ
13 デコーダカウンタセレクタ
19 出力バッファ
21 出力イネーブルバッファ
111 ハンドシェイクモード部
121 バーストサスペンド部
131 パワーダウンディテクタ
141 アドレス遷移ディテクタ
Claims (1)
- 複数のメモリセルを有するメモリセルアレイと、
外部クロックを受信して内部クロックを発生するクロックバッファと、
外部から初期アドレスを受信し、前記内部クロックに同期して前記初期アドレスをインクリメントして内部アドレスを生成するアドレス発生器と、
前記内部アドレスに基づき、前記複数のメモリセルから連続した複数のアドレスに対応するメモリセルのサブセットを選択して、前記メモリセルに記憶される複数のデータをフェッチする読み出し回路と、
前記フェッチされた複数のデータを保持し、出力バッファに転送する複数のデータラッチと、
前記複数のデータラッチを順次選択し、保持している前記データを前記出力バッファに転送させる選択部と、
を備え、
前記選択部は、前記複数のデータラッチに対応して設けられ前記複数のデータラッチに選択信号を供給する複数のシフトレジスタを備え、前記シフトレジスタは入力された信号をアドレス初期化信号に同期して転送する第1の入力端子および前記内部クロックに同期して転送する第2の入力端子を備え、
前記選択部は、前記初期アドレスが指示するデータラッチに対応した前記シフトレジスタの前記第1の入力端子を介して、前記初期アドレスが指示する前記データラッチに前記選択信号を供給して選択し、前記内部クロックによりインクリメントされる前記内部アドレスが次に指示する前記データラッチに対応した前記シフトレジスタの前記第2の入力端子を介して、前記内部アドレスが次に指示する前記データラッチに前記選択信号を供給して選択する、
ことを特徴とするフラッシュメモリ装置。
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