JP2011525015A - 試験動作モードの間に集積回路のデジタル情報を保護するための方法及び装置 - Google Patents
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Abstract
実施形態は試験容易化設計(DFT)又は他の試験モード攻撃からICを保護する。レジスタ又はラッチ、RAM内に記憶されている一時的な機密、及び/又はROM及び/又はPROM内に記憶されている永続的な機密が保護される。ICの情報を保護するための1つの実施形態は、試験モードに入ることと、試験モードの動作に入ることに応答して、試験モード命令を受け取るよりも前に各レジスタをリセットすることとを含む。集積回路の実施形態は、集積回路を試験モードに設定し且つ試験モードの間は集積回路を制御するように動作する試験制御論理と、一連のレジスタと、試験制御論理及び一連のレジスタに結合され試験制御論理からリセット命令を受け取り且つ試験モードに入るための命令に応答してリセット命令を一連のレジスタに供給するように動作する機能リセット制御器とを含む。
【選択図】図1
Description
RAM123はステップ913において機能モード動作に起因して機密情報を有しているとみなされる。その結果ステップ915では、試験制御論理106は外部試験命令を許可することを拒否することとなり、全ての試験動作、例えばDFT動作は無効にされることになる。しかし、ステップ909において署名パスワードがない場合には、試験制御論理106はステップ911に示されるように通常のRAM123アクセスを許可してよい。
Claims (26)
- 集積回路の情報を保護する方法であって、
試験モードの動作に入ることと、
前記試験モードの動作に入ることに応答して、試験モード命令を受け取るよりも前に一連のレジスタの各レジスタをリセットすることと、を備えた方法。 - 走査モードに入るための命令を受け取ることと、
前記一連のレジスタを少なくとも1つの走査チェインに設定することと、
走査動作を実行することと、
前記走査モードを終了するための命令を受け取ることと、
前記走査モードを終了するための前記命令を受け取ることに応答して、機能モードに入るよりも前に前記一連のレジスタの各レジスタを試験制御論理によりリセットすることと、を更に備えた、請求項1に記載の方法。 - 前記リセットすることは、機能リセット制御器によって提供されるリセット命令を介している、請求項1に記載の方法。
- 一連のレジスタの各レジスタをリセットすることは、一連のフリップフロップの各フリップフロップをリセットすることを更に備えている、請求項1に記載の方法。
- 前記試験モードの動作に入ることに応答してランダムアクセスメモリ(RAM)の全てのロケーションに既知のビットパターンを書き込むことと、
後続のRAM読み出し命令を許可することと、を更に備えた、請求項1に記載の方法。 - 前記試験モードの動作に入った後で、且つ前記リセットすることよりも前に、クロック制御信号をクロック制御器へ送って前記一連のレジスタに対するレジスタクロックを同期させることを更に備えた、請求項1に記載の方法。
- 集積回路の情報を保護する方法であって、
試験モードの動作に入ることと、
前記試験モードの動作に入ることに応答して、前記試験モードの動作に入るよりも前に前記集積回路が機能モードの動作で動作させられていたことを決定することと、
前記試験モードの動作に入るよりも前に前記集積回路が前記機能モードの動作で動作させられていたことを決定することに応答して、前記試験モードの動作にある場合にランダムアクセスメモリ(RAM)読み出し命令を遮断することと、を備えた方法。 - 前記試験モードの動作に入るよりも前に前記集積回路が前記機能モードの動作で動作させられていたことを決定することは、一連のレジスタが先験的に知られたデータを含んでいることを前記試験モードの動作に入ることに応答して決定することを更に備えており、
前記一連のレジスタは走査チェイン構成から分離されている、請求項7に記載の方法。 - 前記一連のレジスタが前記先験的に知られたデータを含んでいることを決定することは、
前記一連のレジスタの内容を、記憶されたデータと比較することと、
前記内容が前記記憶されたデータとの一致であることを決定することと、
前記試験モードの動作に入るよりも前に前記集積回路が前記機能モードの動作で動作していたこと、及び前記機能モードの動作で動作することに起因してRAMが機密情報を含むであろうことを前記一致に応答して決定することと、
前記RAM読み出し命令を前記集積回路の試験ユーザインタフェースから遮断することと、を更に備えている、請求項8に記載の方法。 - 前記集積回路が前記機能モードの動作にある間は前記RAMに含まれているデータに実行されるハッシング動作によって暗号化されたデータが得られ、前記暗号化されたデータは前記RAMに含まれている前記データを表している、請求項9に記載の方法。
- 前記一連のレジスタが前記先験的に知られたデータを含んでいることを決定することは、
前記一連のレジスタの内容を、記憶されたデータと比較することと、
前記内容が前記記憶されたデータとの一致であることを決定することと、
前記試験モードの動作に入るよりも前に前記集積回路が前記機能モードの動作で動作していたこと、及び前記機能モードの動作で動作することに起因してRAMが機密情報を含むであろうことを前記一致に応答して決定することと、
前記RAM読み出し命令を遮断することの後に、前記RAMが前記機能モードで動作していたことを決定することに応答して前記RAMの全てのロケーションに既知のビットパターンを書き込むことと、
後続のRAM読み出し命令を許可することと、を更に備えている、請求項8に記載の方法。 - 集積回路の情報を保護する方法であって、
試験モードの動作に入ることと、
前記試験モードの動作に入ることに応答してランダムアクセスメモリ(RAM)の全てのロケーションに既知のビットパターンを書き込むことと、
後続のRAM読み出し命令を許可することと、を備えた方法。 - 集積回路の情報を保護する方法であって、
試験モードの動作に入ることと、
前記試験モードの動作に入ることに応答して、試験モード命令を受け取るよりも前に一連のレジスタの各レジスタをリセットすることと、
前記試験モードの動作に入ることに応答して、前記試験モードの動作に入るよりも前に前記集積回路が機能モードの動作で動作させられていたことを決定することと、
前記試験モードの動作に入るよりも前に前記集積回路が前記機能モードの動作で動作させられていたことを決定することに応答して、前記試験モードの動作にある場合にランダムアクセスメモリ(RAM)読み出し命令を遮断することと、
前記RAMが前記機能モードで動作していたことを決定することに応答して前記RAMの全てのロケーションに既知のビットパターンを書き込むことと、
後続のRAM読み出し命令を許可することと、
リードオンリメモリ(ROM)読み出し命令を受け取ることと、
前記ROM読み出し命令を受け取ることに応答して複数のROMアドレスロケーションから暗号化論理へデータを書き込むことと、
前記複数のROMアドレスロケーションからの前記データを表す前記暗号化論理の暗号化論理出力を試験制御論理へ書き込むことと、
前記試験モードの動作に入ることの後に、読み出しアドレスを指定するプログラム可能リードオンリメモリ(PROM)読み出し命令を受け取ることと、
前記読み出しアドレスが機密情報に向けられていることを決定することと、
前記PROM読み出し命令に応答して悪意のない出力パターンを提供することと、を備えた方法。 - 走査モードの動作を終了することと、
前記走査モードの動作を終了することに応答して一連のレジスタの各レジスタをリセットすることと、を更に備えた、請求項13に記載の方法。 - 集積回路であって、
前記集積回路を試験モードに設定し且つ前記試験モードの間は前記集積回路を制御するように動作する試験制御論理と、
一連のレジスタと、
前記試験制御論理及び前記一連のレジスタに結合され前記試験制御論理からリセット命令を受け取り、且つ前記試験モードに入るための命令に応答して前記リセット命令を前記一連のレジスタに供給するように動作する機能リセット制御器と、を備えた集積回路。 - 前記試験制御論理は更に、
走査モードに入るための命令を受け取り、
前記走査モードに入るための前記命令に応答して前記一連のレジスタを少なくとも1つの走査チェインに設定し、
前記少なくとも1つの走査チェインにて走査動作を実行し、
前記走査モードを終了するための命令を受け取り、
前記走査モードを終了するための前記命令を受け取ることに応答して、機能モードに入るよりも前に前記一連のレジスタの各レジスタをリセットするように動作する、請求項15に記載の集積回路。 - 前記試験制御論理及び前記機能リセット制御器に結合され前記試験制御論理から前記リセット命令を受け取るように動作する一連のフリップフロップを更に備えた、請求項15に記載の集積回路。
- 前記一連のレジスタに結合される複数のクロック回路と、
前記複数のクロック回路及び前記試験制御論理に結合され前記試験制御論理からクロックリセット信号を受け取り、且つ前記クロックリセット信号を受け取ることに応答して前記複数のクロック回路に同期信号を供給するように動作するクロック制御器と、を更に備えた、請求項15に記載の集積回路。 - 前記試験制御論理に結合される少なくとも1つのランダムアクセスメモリ(RAM)を更に備え、
前記試験制御論理は更に、前記試験モードに入ることに応答して、走査モードに入るための命令を受け取るよりも前に前記少なくとも1つのRAMの全てのロケーションに既知のビットパターンを書き込むように動作する、請求項15に記載の集積回路。 - 前記試験制御論理に結合され前記試験モードに入るための前記命令を受け取る試験入力ポートと、
前記試験制御論理に結合され前記一連のレジスタからの出力データを受け取るための試験出力ポートと、を更に備え、
前記試験制御論理は前記機能リセット制御器が前記リセット命令を受け取るための試験命令リセット信号線を介して前記機能リセット制御器に結合され、前記機能リセット制御器はリセットツリーを介して前記一連のレジスタに結合され、前記リセットツリーは前記リセット命令を前記一連のレジスタへ供給する、請求項15に記載の集積回路。 - 少なくとも1つのランダムアクセスメモリ(RAM)と、前記少なくとも1つのRAMに結合される試験制御論理とを備えた集積回路であって、
前記試験制御論理は、
前記集積回路を試験モードに設定し、且つ前記試験モードの間は前記集積回路を制御し、
前記試験モードに入ることに応答して、前記試験モードに入るよりも前に前記集積回路が機能モードで動作させられていたことを決定し、
前記試験モードに入るよりも前に前記集積回路が前記機能モードで動作させられていたことを決定することに応答して、前記試験モードにある場合にRAM読み出し命令を遮断するように動作する集積回路。 - 前記試験制御論理に結合される一連のレジスタを更に備え、前記一連のレジスタは前記試験モードの走査チェイン構成から分離されており、
前記試験制御論理は更に、
前記一連のレジスタが先験的に知られたデータを含んでいることを前記試験モードに入ることに応答して決定することによって、前記試験モードに入るよりも前に前記集積回路が前記機能モードで動作させられていたことを決定するように動作する、請求項21に記載の集積回路。 - 前記一連のレジスタの内容を、記憶されたデータと比較することと、
前記内容が前記記憶されたデータとの一致であることを決定することと、
前記試験モードに入るよりも前に前記集積回路が前記機能モードで動作していたこと及び、前記機能モードの動作で動作することに起因してRAMが機密情報を含むであろうことを前記一致に応答して決定することと、
前記RAM読み出し命令を前記集積回路の試験ユーザインタフェースから遮断することと、により、
前記一連のレジスタが前記先験的に知られたデータを含むことを決定するように前記試験制御論理が更に動作する、請求項22に記載の集積回路。 - 前記試験制御論理に結合され前記RAM読み出し命令を受け取る試験入力ポートと、
前記試験制御論理に結合され前記RAMからの出力データを受け取るための試験出力ポートと、を更に備え、
前記試験制御論理は前記RAMに結合される少なくとも1つのメモリ試験制御論理を更に備えており、
前記メモリ試験制御論理は、前記試験モードに入るよりも前に前記集積回路が前記機能モードで動作させられていたことを決定することに応答して、前記試験モードにある場合に前記RAM読み出し命令を遮断するように動作する、請求項22に記載の集積回路。 - 前記集積回路はRAM集積回路である、請求項24に記載の集積回路。
- 集積回路であって、
前記集積回路を試験モードに設定し、且つ前記試験モードの間は前記集積回路を制御するように動作する試験制御論理と、
一連のレジスタと、
前記試験制御論理及び前記一連のレジスタに結合され前記試験制御論理からリセット命令を受け取り、且つ前記試験モードに入るための命令に応答して前記リセット命令を前記一連のレジスタに供給するように動作する機能リセット制御器と、
前記試験制御論理に結合される少なくとも1つのランダムアクセスメモリ(RAM)と、
前記試験制御論理に結合される少なくとも1つのリードオンリメモリ(ROM)と、
前記試験制御論理に結合される暗号化論理と、
前記試験制御論理に結合される少なくとも1つのプログラム可能リードオンリメモリ(PROM)と、を備え、
前記試験制御論理は更に、
前記試験モードに入ることに応答して、前記試験モードに入るよりも前に前記集積回路が機能モードで動作させられていたことを決定し、
前記試験モードに入るよりも前に前記集積回路が前記機能モードで動作させられていたことを決定することに応答して、前記試験モードにある場合にRAM読み出し命令を遮断し、
ROM読み出し命令を受け取り、
前記ROM読み出し命令を受け取ることに応答して複数のROMアドレスロケーションから前記暗号化論理へデータを書き込み、
前記複数のROMアドレスロケーションからの前記データを表す前記暗号化論理の暗号化論理出力を受け取り、
前記試験モードに入ることの後に、読み出しアドレスを指定するPROM読み出し命令を受け取り、
前記読み出しアドレスが機密情報に向けられていることを決定し、
前記PROM読み出し命令に応答して悪意のない出力パターンを提供するように動作する集積回路。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/133,173 | 2008-06-04 | ||
US12/133,173 US8051345B2 (en) | 2008-06-04 | 2008-06-04 | Method and apparatus for securing digital information on an integrated circuit during test operating modes |
PCT/US2009/046094 WO2009149160A1 (en) | 2008-06-04 | 2009-06-03 | Method and apparatus for securing digital information on an integrated circuit during test operating modes |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011525015A true JP2011525015A (ja) | 2011-09-08 |
Family
ID=40999923
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011512607A Pending JP2011525015A (ja) | 2008-06-04 | 2009-06-03 | 試験動作モードの間に集積回路のデジタル情報を保護するための方法及び装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US8051345B2 (ja) |
EP (1) | EP2291667A1 (ja) |
JP (1) | JP2011525015A (ja) |
KR (1) | KR20110034631A (ja) |
CN (1) | CN102066963A (ja) |
WO (1) | WO2009149160A1 (ja) |
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Publication number | Publication date |
---|---|
US20090307411A1 (en) | 2009-12-10 |
CN102066963A (zh) | 2011-05-18 |
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EP2291667A1 (en) | 2011-03-09 |
WO2009149160A1 (en) | 2009-12-10 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A602 | Written permission of extension of time |
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