JP2003058426A - 集積回路およびその回路構成方法ならびにプログラム - Google Patents
集積回路およびその回路構成方法ならびにプログラムInfo
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- 238000000034 method Methods 0.000 title claims abstract description 43
- 230000008859 change Effects 0.000 claims abstract description 19
- 238000012545 processing Methods 0.000 claims description 9
- 230000002401 inhibitory effect Effects 0.000 claims description 5
- 239000011159 matrix material Substances 0.000 abstract description 16
- 238000010586 diagram Methods 0.000 description 16
- 239000000872 buffer Substances 0.000 description 10
- 230000008569 process Effects 0.000 description 10
- 239000000470 constituent Substances 0.000 description 8
- 230000006870 function Effects 0.000 description 5
- 238000011160 research Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 102100033029 Carbonic anhydrase-related protein 11 Human genes 0.000 description 1
- 101000867841 Homo sapiens Carbonic anhydrase-related protein 11 Proteins 0.000 description 1
- 101001075218 Homo sapiens Gastrokine-1 Proteins 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
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- G—PHYSICS
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
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Abstract
(57)【要約】
【課題】供給される構成データに応じた回路を構成し、
当該構成データの機密を保護することができる集積回
路、およびその回路構成方法、ならびにそのような集積
回路の構成データを生成するデータ処理装置のプログラ
ムを提供する。 【解決手段】回路セルアレイ４を構成する複数の回路セ
ル１、これらの回路セル１間を結線する複数のマトリク
ス・スイッチ部２およびスイッチ部３、ならびに回路セ
ルアレイ４の周囲に配置されたＩ／Ｏセル部５は、何れ
も供給される構成データ（コンフィギュレーション・デ
ータ）に応じて回路構成を変化させる。これらのうちの
幾つかの回路ブロックには、その回路の少なくとも一部
が予め所定の回路構成に固定されており、構成データの
供給元では、その固定回路に関する秘密の情報に基づい
て構成データの変換が行われる。これにより、固定回路
部分を除く差分の回路の構成データが生成され、集積回
路に供給される。
当該構成データの機密を保護することができる集積回
路、およびその回路構成方法、ならびにそのような集積
回路の構成データを生成するデータ処理装置のプログラ
ムを提供する。 【解決手段】回路セルアレイ４を構成する複数の回路セ
ル１、これらの回路セル１間を結線する複数のマトリク
ス・スイッチ部２およびスイッチ部３、ならびに回路セ
ルアレイ４の周囲に配置されたＩ／Ｏセル部５は、何れ
も供給される構成データ（コンフィギュレーション・デ
ータ）に応じて回路構成を変化させる。これらのうちの
幾つかの回路ブロックには、その回路の少なくとも一部
が予め所定の回路構成に固定されており、構成データの
供給元では、その固定回路に関する秘密の情報に基づい
て構成データの変換が行われる。これにより、固定回路
部分を除く差分の回路の構成データが生成され、集積回
路に供給される。
Description
【０００１】
【発明の属する技術分野】本発明は、供給される構成デ
ータに応じて回路構成の変更が可能な集積回路およびそ
の回路構成方法ならびにプログラムに係り、特に、構成
データの改竄や不正利用に対する耐タンパー性を有した
集積回路およびその回路構成方法ならびにプログラムに
関するものである。
ータに応じて回路構成の変更が可能な集積回路およびそ
の回路構成方法ならびにプログラムに係り、特に、構成
データの改竄や不正利用に対する耐タンパー性を有した
集積回路およびその回路構成方法ならびにプログラムに
関するものである。
【０００２】
【従来の技術】ＦＰＧＡ（field programmable gate ar
ray）やＣＰＬＤ（complex programmable logic devic
e）など、ユーザが回路構成を自由に変更できるプログ
ラマブル・デバイスの性能は年々向上しており、価格や
性能面においてゲートアレイ（gate array）に近づきつ
つある。
ray）やＣＰＬＤ（complex programmable logic devic
e）など、ユーザが回路構成を自由に変更できるプログ
ラマブル・デバイスの性能は年々向上しており、価格や
性能面においてゲートアレイ（gate array）に近づきつ
つある。
【０００３】さらに、これらのプログラマブル・デバイ
スは回路構成をシステムの動作中に動的に変化させるこ
とも可能であり、リコンフィギャラブル・デバイス（re
configurable device）とも呼ばれている。リコンフィ
ギャラブル・デバイスは、回路構成が固定されているゲ
ートアレイでは実現不能な種々の応用が可能である。
スは回路構成をシステムの動作中に動的に変化させるこ
とも可能であり、リコンフィギャラブル・デバイス（re
configurable device）とも呼ばれている。リコンフィ
ギャラブル・デバイスは、回路構成が固定されているゲ
ートアレイでは実現不能な種々の応用が可能である。
【０００４】例えば、システムの動作モードに応じて最
適な回路構成に変化させ、１つのリコンフィギャラブル
・デバイスで何倍もの機能を実現させることが可能とな
る。これにより、回路の集積度を実質的に高めることが
できる。また、リコンフィギャラブル・デバイスの回路
構成を指定する構成データ（configuration data）をソ
フトウェアのようにネットワークを介して配信すること
も可能なので、従来は困難だったハードウェア機能の不
具合修正や性能拡張などの対策を製品の出荷後にも行う
ことができる。例えば、配信される構成データに応じて
任意の通信規格に対応可能な携帯電話への応用が期待さ
れている。
適な回路構成に変化させ、１つのリコンフィギャラブル
・デバイスで何倍もの機能を実現させることが可能とな
る。これにより、回路の集積度を実質的に高めることが
できる。また、リコンフィギャラブル・デバイスの回路
構成を指定する構成データ（configuration data）をソ
フトウェアのようにネットワークを介して配信すること
も可能なので、従来は困難だったハードウェア機能の不
具合修正や性能拡張などの対策を製品の出荷後にも行う
ことができる。例えば、配信される構成データに応じて
任意の通信規格に対応可能な携帯電話への応用が期待さ
れている。
【０００５】ところで、このようなプログラマブル・デ
バイスの構成データは、多大な資本と労力を投じて開発
されるものでありながら、ソフトウェアと同様にリバー
スエンジニアリング（reverse-engineering）の実行者
によって容易に改竄や不正利用される可能性が高いた
め、この機密を保護する何らかの措置を講ずる必要があ
る。
バイスの構成データは、多大な資本と労力を投じて開発
されるものでありながら、ソフトウェアと同様にリバー
スエンジニアリング（reverse-engineering）の実行者
によって容易に改竄や不正利用される可能性が高いた
め、この機密を保護する何らかの措置を講ずる必要があ
る。
【０００６】ＣＰＵ（central processing unit）に実
行されるプログラムの機密を保護する手法として、例え
ば文献１”米国特許４，４６５，９０１号” には、従
来の機能を有するＣＰＵに暗号化／復号機構や秘密メモ
リを内蔵させたＣＭＰ（cryptomicroprocessor）を構成
し、その内部でプログラムを実行させる手法が記載され
ている。このＣＭＰは耐タンパー性を有しているため、
ＣＭＰの内部におけるプログラムの実行過程を外部から
覗き見ることができない。また、プログラムは暗号化さ
れた状態で秘密メモリに保存されており、実行時にＣＭ
Ｐ内部で復号されて実行されるため、その機密は暗号方
式の強度によって保護される。
行されるプログラムの機密を保護する手法として、例え
ば文献１”米国特許４，４６５，９０１号” には、従
来の機能を有するＣＰＵに暗号化／復号機構や秘密メモ
リを内蔵させたＣＭＰ（cryptomicroprocessor）を構成
し、その内部でプログラムを実行させる手法が記載され
ている。このＣＭＰは耐タンパー性を有しているため、
ＣＭＰの内部におけるプログラムの実行過程を外部から
覗き見ることができない。また、プログラムは暗号化さ
れた状態で秘密メモリに保存されており、実行時にＣＭ
Ｐ内部で復号されて実行されるため、その機密は暗号方
式の強度によって保護される。
【０００７】しかしながら、ＣＭＰにおける復号鍵や暗
号方式は生産工程から既に固定されており、それらを任
意に変更することができないので、内部にある復号鍵の
情報が漏洩した場合の被害が大きくなる問題がある。
号方式は生産工程から既に固定されており、それらを任
意に変更することができないので、内部にある復号鍵の
情報が漏洩した場合の被害が大きくなる問題がある。
【０００８】そこで、文献２”井熊 徹 他、「再構成可
能計算機を用いた不正コピーの防止」、ＣＳＥＣ２００
１．２．２１”には、上述したＣＭＰなどこれまでに提
案されている複数のデジタルコンテンツ保護方式を、リ
コンフィギャラブル・デバイスを用いて可変にすること
により、耐タンパー性を向上させる手法が記載されてい
る。
能計算機を用いた不正コピーの防止」、ＣＳＥＣ２００
１．２．２１”には、上述したＣＭＰなどこれまでに提
案されている複数のデジタルコンテンツ保護方式を、リ
コンフィギャラブル・デバイスを用いて可変にすること
により、耐タンパー性を向上させる手法が記載されてい
る。
【０００９】しかしながら、コンテンツ保護方式に応じ
た構成データをリコンフィギャラブル・デバイスにロー
ドする回路が、暗号の復号鍵や復号関数を有する専用回
路として固定されているので、この部分を攻撃されて万
一復号鍵や復号関数が漏洩した場合、システムが致命的
な被害を受ける恐れがある。
た構成データをリコンフィギャラブル・デバイスにロー
ドする回路が、暗号の復号鍵や復号関数を有する専用回
路として固定されているので、この部分を攻撃されて万
一復号鍵や復号関数が漏洩した場合、システムが致命的
な被害を受ける恐れがある。
【００１０】一方、文献３”米国特許５，３４９，２４
９”には、プログラマブル・デバイスを構成する複数の
プログラム可能な構成素子に近接して、プログラム内容
の読み返しを制限するための機密保護素子を複数配置す
る手法が記載されている。機密保護素子は構成素子と同
様にプログラム可能であり、構成素子に対するプログラ
ムの書き込みが行われた後に、読み返し許可状態から読
み返し禁止状態にプログラムされる。そして、これらの
機密保護素子が１つでも読み返し禁止状態にプログラム
されている場合、構成素子のプログラム内容を読み返す
ことができなくなるように回路が構成されている。これ
により、構成素子のプログラム内容の漏洩が防止され
る。
９”には、プログラマブル・デバイスを構成する複数の
プログラム可能な構成素子に近接して、プログラム内容
の読み返しを制限するための機密保護素子を複数配置す
る手法が記載されている。機密保護素子は構成素子と同
様にプログラム可能であり、構成素子に対するプログラ
ムの書き込みが行われた後に、読み返し許可状態から読
み返し禁止状態にプログラムされる。そして、これらの
機密保護素子が１つでも読み返し禁止状態にプログラム
されている場合、構成素子のプログラム内容を読み返す
ことができなくなるように回路が構成されている。これ
により、構成素子のプログラム内容の漏洩が防止され
る。
【００１１】例えば、紫外線を使ってプログラムを消去
させるＥＰＲＯＭ（erasable and programmable read o
nly memory）上に上述の構成素子および機密保護素子が
構成されている場合、たとえリバースエンジニアリング
の実行者が機密保護素子の位置を特定できたとしても、
これらの機密保護素子のプログラムを消去させると、隣
接する構成素子のプログラムも同時に消去されてしまう
ので、回路構成の有用な情報を得ることが困難になる。
文献３によれば、９ビット行×４８ビット列の構成素子
のアレイ内に４つの機密保護ビットが配置された場合、
これらの機密保護ビットのプログラムを全て消去させる
と、４３２個の構成ビットのうち３２〜８０個の構成ビ
ットのプログラムも同時に消去されてしまう。論理回路
を構成する情報がこれだけ欠落してしまうと、リバース
エンジニアリングは非常に困難になる。
させるＥＰＲＯＭ（erasable and programmable read o
nly memory）上に上述の構成素子および機密保護素子が
構成されている場合、たとえリバースエンジニアリング
の実行者が機密保護素子の位置を特定できたとしても、
これらの機密保護素子のプログラムを消去させると、隣
接する構成素子のプログラムも同時に消去されてしまう
ので、回路構成の有用な情報を得ることが困難になる。
文献３によれば、９ビット行×４８ビット列の構成素子
のアレイ内に４つの機密保護ビットが配置された場合、
これらの機密保護ビットのプログラムを全て消去させる
と、４３２個の構成ビットのうち３２〜８０個の構成ビ
ットのプログラムも同時に消去されてしまう。論理回路
を構成する情報がこれだけ欠落してしまうと、リバース
エンジニアリングは非常に困難になる。
【００１２】
【発明が解決しようとする課題】しかしながら、上述し
た各文献に記載の従来技術は、何れも既にデバイスに書
き込まれた情報が漏洩することを防ぐための技術であ
り、書き込まれる以前の情報の機密保護については述べ
られていない。すなわち、常に製品の出荷前に製造者に
よってデバイスに情報が書き込まれるのであれば、デバ
イス単体の耐タンパー性を向上させるこれらの従来技術
は十分有用であるが、例えばインターネットやＬＡＮな
ど、リバースエンジニアリングの実行者が容易にデータ
内容を覗き見ることが可能な経路を介して構成データが
配信されるリコンフィギャラブル・デバイスにおいて
は、上述した従来技術によってこれらの構成データの機
密を保護することはできない。
た各文献に記載の従来技術は、何れも既にデバイスに書
き込まれた情報が漏洩することを防ぐための技術であ
り、書き込まれる以前の情報の機密保護については述べ
られていない。すなわち、常に製品の出荷前に製造者に
よってデバイスに情報が書き込まれるのであれば、デバ
イス単体の耐タンパー性を向上させるこれらの従来技術
は十分有用であるが、例えばインターネットやＬＡＮな
ど、リバースエンジニアリングの実行者が容易にデータ
内容を覗き見ることが可能な経路を介して構成データが
配信されるリコンフィギャラブル・デバイスにおいて
は、上述した従来技術によってこれらの構成データの機
密を保護することはできない。
【００１３】本発明はかかる事情に鑑みてなされたもの
であり、その目的は、構成データに応じて回路構成が変
更される集積回路であって、供給される構成データの機
密を保護することができる集積回路、およびその回路構
成方法、ならびにそのような集積回路の構成データを生
成するデータ処理装置のプログラムを提供することにあ
る。
であり、その目的は、構成データに応じて回路構成が変
更される集積回路であって、供給される構成データの機
密を保護することができる集積回路、およびその回路構
成方法、ならびにそのような集積回路の構成データを生
成するデータ処理装置のプログラムを提供することにあ
る。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の第１の観点に係る集積回路は、供給される
構成データに応じて回路構成の変更が可能な複数の回路
ブロックを有する集積回路であって、上記複数の回路ブ
ロックは、上記構成データに応じた回路を、それぞれ異
なる所定の規則に基づいて構成する複数の種類の回路ブ
ロックを含む。また、上記複数の種類の回路ブロック
は、上記構成データに応じて回路構成を変更する第１の
種類の回路ブロックと、所定の回路構成に固定され、上
記構成データに応じた回路構成の変更が不能な第２の種
類の回路ブロックとを含んでも良い。
め、本発明の第１の観点に係る集積回路は、供給される
構成データに応じて回路構成の変更が可能な複数の回路
ブロックを有する集積回路であって、上記複数の回路ブ
ロックは、上記構成データに応じた回路を、それぞれ異
なる所定の規則に基づいて構成する複数の種類の回路ブ
ロックを含む。また、上記複数の種類の回路ブロック
は、上記構成データに応じて回路構成を変更する第１の
種類の回路ブロックと、所定の回路構成に固定され、上
記構成データに応じた回路構成の変更が不能な第２の種
類の回路ブロックとを含んでも良い。
【００１５】本発明の第１の観点に係る集積回路によれ
ば、上記複数の回路ブロックには、上記構成データに応
じた回路が、それぞれ異なる所定の規則に基づいて構成
される複数の種類の回路ブロックが含まれる。例えば、
上記構成データに応じて回路構成を変更する第１の種類
の回路ブロックと、所定の回路構成に固定され、上記構
成データに応じた回路構成の変更が不能な第２の種類の
回路ブロックとが含まれる。それぞれの上記回路ブロッ
クには、上記種類に応じた回路構成規則に基づいて、上
記構成データに応じた回路が構成される。
ば、上記複数の回路ブロックには、上記構成データに応
じた回路が、それぞれ異なる所定の規則に基づいて構成
される複数の種類の回路ブロックが含まれる。例えば、
上記構成データに応じて回路構成を変更する第１の種類
の回路ブロックと、所定の回路構成に固定され、上記構
成データに応じた回路構成の変更が不能な第２の種類の
回路ブロックとが含まれる。それぞれの上記回路ブロッ
クには、上記種類に応じた回路構成規則に基づいて、上
記構成データに応じた回路が構成される。
【００１６】また、上記構成データの所定ビットに所定
値のビットデータが挿入されているか否かを判定し、当
該判定結果に応じて上記回路ブロックの回路構成の変更
を禁止する構成変更禁止回路を有しても良い。
値のビットデータが挿入されているか否かを判定し、当
該判定結果に応じて上記回路ブロックの回路構成の変更
を禁止する構成変更禁止回路を有しても良い。
【００１７】本発明の第２の観点に係る回路構成方法
は、供給される構成データに応じて回路構成の変更が可
能な複数の回路ブロックを有する集積回路の回路構成方
法であって、上記集積回路に構成する回路の情報に応じ
て、上記構成データを生成するステップと、上記複数の
回路ブロックに含まれる複数の種類の回路ブロックごと
に異なる回路の構成規則の情報に応じて、上記生成した
構成データを変換するステップと、上記変換した構成デ
ータを上記集積回路に供給するステップと、上記供給し
た構成データに応じた回路を、それぞれの上記回路ブロ
ックの種類に対応する上記構成規則に基づいて、上記回
路ブロックに構成するステップとを有する。
は、供給される構成データに応じて回路構成の変更が可
能な複数の回路ブロックを有する集積回路の回路構成方
法であって、上記集積回路に構成する回路の情報に応じ
て、上記構成データを生成するステップと、上記複数の
回路ブロックに含まれる複数の種類の回路ブロックごと
に異なる回路の構成規則の情報に応じて、上記生成した
構成データを変換するステップと、上記変換した構成デ
ータを上記集積回路に供給するステップと、上記供給し
た構成データに応じた回路を、それぞれの上記回路ブロ
ックの種類に対応する上記構成規則に基づいて、上記回
路ブロックに構成するステップとを有する。
【００１８】本発明の第２の観点に係る回路構成方法に
よれば、上記集積回路に構成される回路の情報に応じ
て、上記構成データが生成される。当該生成された構成
データは、上記複数の回路ブロックに含まれる複数の種
類の回路ブロックごとに異なる、回路の構成規則の情報
に応じて変換される。当該変換された構成データは上記
集積回路に供給され、当該供給された構成データに応じ
た回路が、それぞれの上記回路ブロックの種類に対応す
る上記構成規則に基づいて、上記回路ブロックに構成さ
れる。
よれば、上記集積回路に構成される回路の情報に応じ
て、上記構成データが生成される。当該生成された構成
データは、上記複数の回路ブロックに含まれる複数の種
類の回路ブロックごとに異なる、回路の構成規則の情報
に応じて変換される。当該変換された構成データは上記
集積回路に供給され、当該供給された構成データに応じ
た回路が、それぞれの上記回路ブロックの種類に対応す
る上記構成規則に基づいて、上記回路ブロックに構成さ
れる。
【００１９】また、上記構成データを生成するステップ
において、上記回路情報および上記構成規則情報に応じ
て、回路構成の変更が可能な第１の種類の回路ブロック
の回路構成、および回路構成が固定された第２の種類の
回路ブロックと上記第１の種類の回路ブロックとの結線
を指定する構成データを生成し、上記回路を構成するス
テップにおいて、上記構成データに応じて、上記第１の
種類の回路ブロックの回路を構成するとともに、上記第
１の種類の回路ブロックと上記第２の種類の回路ブロッ
クとを結線しても良い。
において、上記回路情報および上記構成規則情報に応じ
て、回路構成の変更が可能な第１の種類の回路ブロック
の回路構成、および回路構成が固定された第２の種類の
回路ブロックと上記第１の種類の回路ブロックとの結線
を指定する構成データを生成し、上記回路を構成するス
テップにおいて、上記構成データに応じて、上記第１の
種類の回路ブロックの回路を構成するとともに、上記第
１の種類の回路ブロックと上記第２の種類の回路ブロッ
クとを結線しても良い。
【００２０】また、上記構成データを変換するステップ
において、上記回路ブロックの回路構成の変更禁止を解
除する所定の情報に応じて、上記生成した構成データの
所定ビットに所定値のビットデータを挿入し、上記回路
を構成するステップにおいて、上記構成データの上記所
定ビットに上記所定値のビットデータが挿入されている
か否かを判定し、当該判定結果に応じて上記回路ブロッ
クの回路構成の変更を禁止しても良い。
において、上記回路ブロックの回路構成の変更禁止を解
除する所定の情報に応じて、上記生成した構成データの
所定ビットに所定値のビットデータを挿入し、上記回路
を構成するステップにおいて、上記構成データの上記所
定ビットに上記所定値のビットデータが挿入されている
か否かを判定し、当該判定結果に応じて上記回路ブロッ
クの回路構成の変更を禁止しても良い。
【００２１】本発明の第３の観点に係るプログラムは、
供給される構成データに応じて回路構成の変更が可能な
複数の回路ブロックを有する集積回路の当該構成データ
を生成するデータ処理装置のプログラムであって、上記
集積回路に構成する回路の情報に応じて、上記構成デー
タを生成するステップと、上記複数の回路ブロックに含
まれる複数の種類の回路ブロックごとに異なる回路の構
成規則の情報に応じて、上記生成した構成データを変換
するステップとを有する。
供給される構成データに応じて回路構成の変更が可能な
複数の回路ブロックを有する集積回路の当該構成データ
を生成するデータ処理装置のプログラムであって、上記
集積回路に構成する回路の情報に応じて、上記構成デー
タを生成するステップと、上記複数の回路ブロックに含
まれる複数の種類の回路ブロックごとに異なる回路の構
成規則の情報に応じて、上記生成した構成データを変換
するステップとを有する。
【００２２】また、上記構成データを生成するステップ
において、上記回路情報および上記構成規則情報に応じ
て、回路構成の変更が可能な第１の種類の回路ブロック
の回路構成、および回路構成が固定された第２の種類の
回路ブロックと上記第１の種類の回路ブロックとの結線
を指定する構成データを生成しても良い。
において、上記回路情報および上記構成規則情報に応じ
て、回路構成の変更が可能な第１の種類の回路ブロック
の回路構成、および回路構成が固定された第２の種類の
回路ブロックと上記第１の種類の回路ブロックとの結線
を指定する構成データを生成しても良い。
【００２３】また、上記構成データを変換するステップ
において、上記回路ブロックの回路構成の変更を禁止す
る所定の情報に応じて、上記構成データの所定ビットに
所定値のビットデータを挿入しても良い。
において、上記回路ブロックの回路構成の変更を禁止す
る所定の情報に応じて、上記構成データの所定ビットに
所定値のビットデータを挿入しても良い。
【００２４】
【発明の実施の形態】＜第１の実施形態＞以下、本発明
の第１の実施形態について図面を参照して説明する。図
１は、本発明の第１の実施形態に係る集積回路を説明す
るための概略的なブロック図である。図１において、符
号１および符号１’は回路セルを、符号２はマトリクス
・スイッチ部を、符号３はスイッチ部を、符号４は回路
セル１がマトリクス状に配列された回路セルアレイを、
符号５はＩ／Ｏセルをそれぞれ示す。
の第１の実施形態について図面を参照して説明する。図
１は、本発明の第１の実施形態に係る集積回路を説明す
るための概略的なブロック図である。図１において、符
号１および符号１’は回路セルを、符号２はマトリクス
・スイッチ部を、符号３はスイッチ部を、符号４は回路
セル１がマトリクス状に配列された回路セルアレイを、
符号５はＩ／Ｏセルをそれぞれ示す。
【００２５】回路セル１および回路セル１’は、供給さ
れる構成データに応じてそれぞれ異なる所定の規則に基
づいて回路を構成するブロックである。例えば、回路セ
ル１は構成データに応じて回路構成の変更が可能である
のに対し、回路セル１’は回路セル１における少なくと
も一部の回路が所定の回路構成に固定されている。した
がって、これらの回路セルに同じ構成データが供給され
ても、通常は異なった回路構成になる。図１に示すよう
に、マトリクス状に配列された回路セル１の一部が、こ
の回路セル１’にランダムに置き換えられており、どの
回路セルがどのような回路に固定されているかは、リバ
ースエンジニアリングの実行者に対して秘密にされる。
れる構成データに応じてそれぞれ異なる所定の規則に基
づいて回路を構成するブロックである。例えば、回路セ
ル１は構成データに応じて回路構成の変更が可能である
のに対し、回路セル１’は回路セル１における少なくと
も一部の回路が所定の回路構成に固定されている。した
がって、これらの回路セルに同じ構成データが供給され
ても、通常は異なった回路構成になる。図１に示すよう
に、マトリクス状に配列された回路セル１の一部が、こ
の回路セル１’にランダムに置き換えられており、どの
回路セルがどのような回路に固定されているかは、リバ
ースエンジニアリングの実行者に対して秘密にされる。
【００２６】なお、構成データに応じた回路の構成規則
は、上述した回路を固定する方式以外にも様々に定める
ことが可能である。例えば、回路を固定させずに、同一
値の構成データに対して全く異なった回路を構成する複
数の種類の回路セルをランダムに設けてもよい。また、
１つの回路セルの回路構成を指定するために必要な構成
データのビット数を、回路セルの種類ごとに異なるよう
に定めても良い。各回路セルにおける上述した回路の構
成規則の情報は、リバースエンジニアリングの実行者に
対して秘密にされる。
は、上述した回路を固定する方式以外にも様々に定める
ことが可能である。例えば、回路を固定させずに、同一
値の構成データに対して全く異なった回路を構成する複
数の種類の回路セルをランダムに設けてもよい。また、
１つの回路セルの回路構成を指定するために必要な構成
データのビット数を、回路セルの種類ごとに異なるよう
に定めても良い。各回路セルにおける上述した回路の構
成規則の情報は、リバースエンジニアリングの実行者に
対して秘密にされる。
【００２７】ここで、回路セル１および回路セル１’の
内部構成の一例を説明する。図２は、図１の回路セルの
一例を示す概略的なブロック図である。図２において、
符号１１は組み合わせ回路を、符号１２および符号１４
はフリップフロップを、符号１３および符号１５はマル
チプレクサをそれぞれ示す。組み合わせ回路１１は、ｎ
ビット（ｎは自然数を示す）の入力信号Ｓｎに応じて２
ビットの信号（信号Ｓ１および信号Ｓ２）を一意に出力
する。ただし、入力信号Ｓｎに対する信号Ｓ１および信
号Ｓ２の組み合わせは、構成データに応じて任意にプロ
グラムされる。組み合わせ回路１１は、例えば構成デー
タに応じて記憶データが書き換えられるＳＲＡＭなどに
よって実現される。
内部構成の一例を説明する。図２は、図１の回路セルの
一例を示す概略的なブロック図である。図２において、
符号１１は組み合わせ回路を、符号１２および符号１４
はフリップフロップを、符号１３および符号１５はマル
チプレクサをそれぞれ示す。組み合わせ回路１１は、ｎ
ビット（ｎは自然数を示す）の入力信号Ｓｎに応じて２
ビットの信号（信号Ｓ１および信号Ｓ２）を一意に出力
する。ただし、入力信号Ｓｎに対する信号Ｓ１および信
号Ｓ２の組み合わせは、構成データに応じて任意にプロ
グラムされる。組み合わせ回路１１は、例えば構成デー
タに応じて記憶データが書き換えられるＳＲＡＭなどに
よって実現される。
【００２８】フリップフロップ１２は、組み合わせ回路
１１からの信号Ｓ１を入力し、図示しないクロック信号
に同期して保持するとともに、保持した信号をマルチプ
レクサ１３に出力する。同様にフリップフロップ１４
は、組み合わせ回路１１からの出力信号Ｓ２を入力し、
図示しないクロック信号に同期して保持するとともに、
保持した信号をマルチプレクサ１５に出力する。
１１からの信号Ｓ１を入力し、図示しないクロック信号
に同期して保持するとともに、保持した信号をマルチプ
レクサ１３に出力する。同様にフリップフロップ１４
は、組み合わせ回路１１からの出力信号Ｓ２を入力し、
図示しないクロック信号に同期して保持するとともに、
保持した信号をマルチプレクサ１５に出力する。
【００２９】マルチプレクサ１３は、組み合わせ回路１
１の信号Ｓ１またはフリップフロップ１２の保持信号の
どちらかを選択し、出力信号Ｏ１として出力する。同様
にマルチプレクサ１５は、組み合わせ回路１１の信号Ｓ
２またはフリップフロップ１４の保持信号のどちらかを
選択し、出力信号Ｏ２として出力する。マルチプレクサ
１３およびマルチプレクサ１５においてどちらの信号が
選択されるかは、構成データに応じて任意にプログラム
される。
１の信号Ｓ１またはフリップフロップ１２の保持信号の
どちらかを選択し、出力信号Ｏ１として出力する。同様
にマルチプレクサ１５は、組み合わせ回路１１の信号Ｓ
２またはフリップフロップ１４の保持信号のどちらかを
選択し、出力信号Ｏ２として出力する。マルチプレクサ
１３およびマルチプレクサ１５においてどちらの信号が
選択されるかは、構成データに応じて任意にプログラム
される。
【００３０】上述した構成を有する回路セルによれば、
ｎビットの入力信号Ｓｎに一意に対応する信号Ｓ１およ
び信号Ｓ２が組み合わせ回路１１において生成され、そ
れぞれフリップフロップ１２またはフリップフロップ１
４に保持される。そして、マルチプレクサ１３およびマ
ルチプレクサ１５によって、組み合わせ回路１１からの
出力信号または各フリップフロップの保持信号のどちら
かが選択されて出力される。
ｎビットの入力信号Ｓｎに一意に対応する信号Ｓ１およ
び信号Ｓ２が組み合わせ回路１１において生成され、そ
れぞれフリップフロップ１２またはフリップフロップ１
４に保持される。そして、マルチプレクサ１３およびマ
ルチプレクサ１５によって、組み合わせ回路１１からの
出力信号または各フリップフロップの保持信号のどちら
かが選択されて出力される。
【００３１】なお、固定回路を有する回路セル１’にお
いては、プログラム可能な組み合わせ回路１１、マルチ
プレクサ１３およびマルチプレクサ１５のうちの少なく
ともどれか１つの回路が、例えば物理的または電気的に
固定される。また、同一値の構成データに対して、互い
に異なる規則で回路を構成する複数の種類の回路セルを
設ける場合には、これらのプログラム可能な回路の少な
くとも一部が、回路セルの種類に応じて物理的または電
気的に異なる構成となるように作成される。以上が、図
１の回路セル１および回路セル１’の説明である。
いては、プログラム可能な組み合わせ回路１１、マルチ
プレクサ１３およびマルチプレクサ１５のうちの少なく
ともどれか１つの回路が、例えば物理的または電気的に
固定される。また、同一値の構成データに対して、互い
に異なる規則で回路を構成する複数の種類の回路セルを
設ける場合には、これらのプログラム可能な回路の少な
くとも一部が、回路セルの種類に応じて物理的または電
気的に異なる構成となるように作成される。以上が、図
１の回路セル１および回路セル１’の説明である。
【００３２】マトリクス・スイッチ部２は、縦方向に走
る配線ＬＶと横方向に走る配線ＬＨとが交わる交点にお
いて、この縦配線ＬＶと横配線ＬＨとを結線するスイッ
チがマトリクス状に集合したブロックである。これらの
スイッチによる結線は、構成データに応じてプログラム
される。スイッチ部３は、回路セル１において入出力さ
れる配線と、縦配線ＬＶまたは横配線ＬＨとを結線する
スイッチが集合したブロックである。これらのスイッチ
による結線も、構成データに応じてプログラムされる。
る配線ＬＶと横方向に走る配線ＬＨとが交わる交点にお
いて、この縦配線ＬＶと横配線ＬＨとを結線するスイッ
チがマトリクス状に集合したブロックである。これらの
スイッチによる結線は、構成データに応じてプログラム
される。スイッチ部３は、回路セル１において入出力さ
れる配線と、縦配線ＬＶまたは横配線ＬＨとを結線する
スイッチが集合したブロックである。これらのスイッチ
による結線も、構成データに応じてプログラムされる。
【００３３】なお、回路セル１’と同様に、これらのマ
トリクス・スイッチ部２やスイッチ部３における幾つか
のスイッチを固定させても良い。また、結線を固定させ
ずに、同一値の構成データに対して、互いに異なる規則
で結線を行う複数の種類のマトリクス・スイッチ部２や
スイッチ部３を設けても良い。
トリクス・スイッチ部２やスイッチ部３における幾つか
のスイッチを固定させても良い。また、結線を固定させ
ずに、同一値の構成データに対して、互いに異なる規則
で結線を行う複数の種類のマトリクス・スイッチ部２や
スイッチ部３を設けても良い。
【００３４】図３は、図１のスイッチ部およびマトリク
ス・スイッチ部を拡大した図である。図３の例に示すマ
トリクス・スイッチ部２では、それぞれ８本の縦配線Ｌ
Ｖと横配線ＬＨとの交点に、６４個のスイッチ６が配置
されている。また、図３の例に示すスイッチ部３では、
回路セル１から延びる３本の入出力線と横配線ＬＨとの
交点に、２４個のスイッチ６が配置されている。同様
に、回路セル１から延びる３本の入出力線と横配線ＬＨ
との交点に、２４個のスイッチ６が配置されている。
ス・スイッチ部を拡大した図である。図３の例に示すマ
トリクス・スイッチ部２では、それぞれ８本の縦配線Ｌ
Ｖと横配線ＬＨとの交点に、６４個のスイッチ６が配置
されている。また、図３の例に示すスイッチ部３では、
回路セル１から延びる３本の入出力線と横配線ＬＨとの
交点に、２４個のスイッチ６が配置されている。同様
に、回路セル１から延びる３本の入出力線と横配線ＬＨ
との交点に、２４個のスイッチ６が配置されている。
【００３５】図４は、図３のスイッチ６の一例を示す概
略的な回路図である。図４において、符号７はトランジ
スタを、符号８はＳＲＡＭなどのメモリセルをそれぞれ
示す。図４の例に示すスイッチ６によれば、トランジス
タ７によるスイッチがメモリセルＭＣに保持された１ビ
ットのデータの値に応じて導通または非導通に設定され
ることにより、縦配線ＬＶと横配線ＬＨとの間の結線状
態が設定される。各スイッチ６のメモリセルＭＣには、
構成データに応じた値のビットデータが保持される。以
上が、図１のマトリクス・スイッチ部２およびスイッチ
部３の説明である。
略的な回路図である。図４において、符号７はトランジ
スタを、符号８はＳＲＡＭなどのメモリセルをそれぞれ
示す。図４の例に示すスイッチ６によれば、トランジス
タ７によるスイッチがメモリセルＭＣに保持された１ビ
ットのデータの値に応じて導通または非導通に設定され
ることにより、縦配線ＬＶと横配線ＬＨとの間の結線状
態が設定される。各スイッチ６のメモリセルＭＣには、
構成データに応じた値のビットデータが保持される。以
上が、図１のマトリクス・スイッチ部２およびスイッチ
部３の説明である。
【００３６】Ｉ／Ｏセル５は、回路セルアレイ４からの
入出力信号と、集積回路が格納されるパッケージの入出
力ピンとの間で信号を入出力するブロックであり、その
回路構成は回路セル１と同様に構成データに応じてプロ
グラムされる。
入出力信号と、集積回路が格納されるパッケージの入出
力ピンとの間で信号を入出力するブロックであり、その
回路構成は回路セル１と同様に構成データに応じてプロ
グラムされる。
【００３７】なお、これらのＩ／Ｏセル５の中に、回路
セル１’と同様に、回路構成を固定させたセルを設けて
も良い。また、回路構成を固定させずに、同一値の構成
データに対して互いに異なる規則で回路を構成する複数
の種類のＩ／Ｏセル５を設けても良い。
セル１’と同様に、回路構成を固定させたセルを設けて
も良い。また、回路構成を固定させずに、同一値の構成
データに対して互いに異なる規則で回路を構成する複数
の種類のＩ／Ｏセル５を設けても良い。
【００３８】図５は、図１のＩ／Ｏセル５の一例を示す
概略的なブロック図である。図５において、符号５１お
よび符号５６はフリップフロップを、符号５２および符
号５７はマルチプレクサを、符号５３および符号５５は
バッファを、符号５４はＩ／Ｏパッドをそれぞれ示す。
概略的なブロック図である。図５において、符号５１お
よび符号５６はフリップフロップを、符号５２および符
号５７はマルチプレクサを、符号５３および符号５５は
バッファを、符号５４はＩ／Ｏパッドをそれぞれ示す。
【００３９】フリップフロップ５１は、回路セルアレイ
４からの出力信号Ｓｏｕｔを図示しないクロック信号に
同期して保持するとともに、保持した信号をマルチプレ
クサ５２に出力する。マルチプレクサ５２は、回路セル
アレイ４からの出力信号Ｓｏｕｔまたはフリップフロッ
プ５１の保持信号のどちらかを選択し、バッファ５３に
出力する。どちらを選択するかは、構成データに応じて
プログラムされる。バッファ５３は、マルチプレクサ５
２から出力される信号のレベルを変換して、Ｉ／Ｏパッ
ド５４に出力する。Ｉ／Ｏパッド５４は、集積回路が格
納されるパッケージの入出力ピンと電気的に接続される
端子である。
４からの出力信号Ｓｏｕｔを図示しないクロック信号に
同期して保持するとともに、保持した信号をマルチプレ
クサ５２に出力する。マルチプレクサ５２は、回路セル
アレイ４からの出力信号Ｓｏｕｔまたはフリップフロッ
プ５１の保持信号のどちらかを選択し、バッファ５３に
出力する。どちらを選択するかは、構成データに応じて
プログラムされる。バッファ５３は、マルチプレクサ５
２から出力される信号のレベルを変換して、Ｉ／Ｏパッ
ド５４に出力する。Ｉ／Ｏパッド５４は、集積回路が格
納されるパッケージの入出力ピンと電気的に接続される
端子である。
【００４０】バッファ５５は、Ｉ／Ｏパッド５４から入
力される信号のレベルを変換して、フリップフロップ５
６およびマルチプレクサ５７に出力する。フリップフロ
ップ５６は、バッファ５５からの信号を図示しないクロ
ック信号に同期して保持するとともに、保持した信号を
マルチプレクサ５２に出力する。マルチプレクサ５７
は、バッファ５５からの信号またはフリップフロップ５
６の保持信号のどちらかを選択し、回路セルアレイ４に
出力する。どちらを選択するかは、構成データに応じて
プログラムされる。
力される信号のレベルを変換して、フリップフロップ５
６およびマルチプレクサ５７に出力する。フリップフロ
ップ５６は、バッファ５５からの信号を図示しないクロ
ック信号に同期して保持するとともに、保持した信号を
マルチプレクサ５２に出力する。マルチプレクサ５７
は、バッファ５５からの信号またはフリップフロップ５
６の保持信号のどちらかを選択し、回路セルアレイ４に
出力する。どちらを選択するかは、構成データに応じて
プログラムされる。
【００４１】上述した構成を有するＩ／Ｏブロック５に
よれば、回路セルアレイ４から出力される信号Ｓｏｕｔ
は、そのままバッファ５３を介してＩ／Ｏパッド５４に
出力されるか、またはフリップフロップ５１において保
持された後、バッファ５３を介してＩ／Ｏパッド５４に
出力される。何れの信号が出力されるかは、構成データ
に応じてプログラムされる。同様に、Ｉ／Ｏパッド５４
から入力される信号は、バッファ５５を介してそのまま
回路セルアレイ４に出力されるか、またはフリップフロ
ップ５６において保持された後で回路セルアレイ４に出
力される。何れの信号が出力されるかは、構成データに
応じてプログラムされる。
よれば、回路セルアレイ４から出力される信号Ｓｏｕｔ
は、そのままバッファ５３を介してＩ／Ｏパッド５４に
出力されるか、またはフリップフロップ５１において保
持された後、バッファ５３を介してＩ／Ｏパッド５４に
出力される。何れの信号が出力されるかは、構成データ
に応じてプログラムされる。同様に、Ｉ／Ｏパッド５４
から入力される信号は、バッファ５５を介してそのまま
回路セルアレイ４に出力されるか、またはフリップフロ
ップ５６において保持された後で回路セルアレイ４に出
力される。何れの信号が出力されるかは、構成データに
応じてプログラムされる。
【００４２】次に、上述した構成を有する図１の集積回
路に回路を構成させる手順について、図６および図７を
参照して説明する。図６は、図１の集積回路における回
路構成手順の一例を示すフローチャートである。図７
は、この回路構成手順を模式的に示す図である。図７に
おいて、符号１００は設計された回路データに基づいて
生成された構成データを、符号１０１はターゲットの集
積回路の秘密情報に基づいて変換された構成データを、
符号１０２はターゲットの集積回路の秘密情報を、符号
１０３はターゲットの集積回路に書き込まれた構成デー
タを、それぞれ回路シンボルによって示す。また、符号
１０４は、例えば上述した回路セル１やＩ／Ｏセル５、
マトリクス・スイッチ部２、スイッチ部３などのプログ
ラム可能な回路ブロックを含む集積回路のプログラム部
を示す。
路に回路を構成させる手順について、図６および図７を
参照して説明する。図６は、図１の集積回路における回
路構成手順の一例を示すフローチャートである。図７
は、この回路構成手順を模式的に示す図である。図７に
おいて、符号１００は設計された回路データに基づいて
生成された構成データを、符号１０１はターゲットの集
積回路の秘密情報に基づいて変換された構成データを、
符号１０２はターゲットの集積回路の秘密情報を、符号
１０３はターゲットの集積回路に書き込まれた構成デー
タを、それぞれ回路シンボルによって示す。また、符号
１０４は、例えば上述した回路セル１やＩ／Ｏセル５、
マトリクス・スイッチ部２、スイッチ部３などのプログ
ラム可能な回路ブロックを含む集積回路のプログラム部
を示す。
【００４３】ステップＳＴ１：例えば回路図やハードウ
ェア記述言語などの形式で設計され、タイミングシミュ
レーションや電気的整合性のチェックなどの様々な検証
過程を経て完成した集積回路の回路データが、ターゲッ
トの集積回路の各回路ブロック（回路セル１、Ｉ／Ｏセ
ル５、マトリクス・スイッチ部２、スイッチ部３）に割
り当てられるとともに、このターゲットの集積回路にお
ける具体的な配置や配線を決定する処理が実行されて、
所定の形式の構成データ１００が生成される。
ェア記述言語などの形式で設計され、タイミングシミュ
レーションや電気的整合性のチェックなどの様々な検証
過程を経て完成した集積回路の回路データが、ターゲッ
トの集積回路の各回路ブロック（回路セル１、Ｉ／Ｏセ
ル５、マトリクス・スイッチ部２、スイッチ部３）に割
り当てられるとともに、このターゲットの集積回路にお
ける具体的な配置や配線を決定する処理が実行されて、
所定の形式の構成データ１００が生成される。
【００４４】なお、プログラム可能な各回路ブロックの
中に、構成データに応じて変更されない固定の回路を設
ける場合には、この固定回路に関する秘密情報１０２に
基づいて回路データの割り当てや配置・配線が行われ、
構成データ１００が生成される。この生成される構成デ
ータ１００には、集積回路のプログラム可能部分におけ
る回路構成を指定するデータと、このプログラム可能部
分と固定回路との結線を指定するデータとが含まれてい
る。固定回路に関する秘密情報１０２は、リバースエン
ジニアリングの実行者に対して秘密にされる情報であ
る。
中に、構成データに応じて変更されない固定の回路を設
ける場合には、この固定回路に関する秘密情報１０２に
基づいて回路データの割り当てや配置・配線が行われ、
構成データ１００が生成される。この生成される構成デ
ータ１００には、集積回路のプログラム可能部分におけ
る回路構成を指定するデータと、このプログラム可能部
分と固定回路との結線を指定するデータとが含まれてい
る。固定回路に関する秘密情報１０２は、リバースエン
ジニアリングの実行者に対して秘密にされる情報であ
る。
【００４５】ステップＳＴ２：次に、ステップＳＴ１に
おいて生成された構成データ１００が、ターゲットの集
積回路に含まれる各回路ブロックごとに定められた回路
の構成規則の秘密情報１０２に基づいて変換される。こ
の回路の構成規則の秘密情報１０２は、例えば上述した
固定回路に関する情報でも良く、または、単に構成デー
タの値と構成される回路との対応関係の規則を、それぞ
れの回路ブロックについて指定する情報でも良い。この
ステップにおいて使用される回路の構成規則の秘密情報
１０２は、リバースエンジニアリングの実行者に対して
秘密にされる情報である。
おいて生成された構成データ１００が、ターゲットの集
積回路に含まれる各回路ブロックごとに定められた回路
の構成規則の秘密情報１０２に基づいて変換される。こ
の回路の構成規則の秘密情報１０２は、例えば上述した
固定回路に関する情報でも良く、または、単に構成デー
タの値と構成される回路との対応関係の規則を、それぞ
れの回路ブロックについて指定する情報でも良い。この
ステップにおいて使用される回路の構成規則の秘密情報
１０２は、リバースエンジニアリングの実行者に対して
秘密にされる情報である。
【００４６】ステップＳＴ３：次に、ステップＳＴ２に
おいて変換された構成データ１０１が、ターゲットの集
積回路に供給される。例えば、インターネットやＬＡＮ
などのネットワークを介してターゲットの集積回路に供
給しても良いし、ＣＤ−ＲＯＭなどの記録媒体を介して
供給しても良い。あるいは、集積回路と同一のボード上
に実装されたＲＯＭなどに予め書き込まれた構成データ
１０１を供給しても良い。その他、さまざまな方法を用
いて構成データ１０１を集積回路に供給すること可能で
ある。
おいて変換された構成データ１０１が、ターゲットの集
積回路に供給される。例えば、インターネットやＬＡＮ
などのネットワークを介してターゲットの集積回路に供
給しても良いし、ＣＤ−ＲＯＭなどの記録媒体を介して
供給しても良い。あるいは、集積回路と同一のボード上
に実装されたＲＯＭなどに予め書き込まれた構成データ
１０１を供給しても良い。その他、さまざまな方法を用
いて構成データ１０１を集積回路に供給すること可能で
ある。
【００４７】このステップにおいて集積回路に供給され
る構成データ１０１は、上述した固定回路に関する秘密
情報１０２によって変換されている場合、図７に示すよ
うに、ステップＳＴ１において生成された元の構成デー
タ１００から、固定部分の回路に関する秘密情報１０２
が欠落した差分の構成データ１０１と考えることができ
る。したがって、リバースエンジニアリングの実行者が
この差分の構成データ１０１から元の構成データ１００
を復元するためには、集積回路に形成された固定回路を
解析する必要がある。
る構成データ１０１は、上述した固定回路に関する秘密
情報１０２によって変換されている場合、図７に示すよ
うに、ステップＳＴ１において生成された元の構成デー
タ１００から、固定部分の回路に関する秘密情報１０２
が欠落した差分の構成データ１０１と考えることができ
る。したがって、リバースエンジニアリングの実行者が
この差分の構成データ１０１から元の構成データ１００
を復元するためには、集積回路に形成された固定回路を
解析する必要がある。
【００４８】一方、集積回路の内部に記録された情報に
対する機密性は、従来の技術を用いて容易に強化するこ
とができるので、固定部分の回路に関する秘密情報１０
２を取得することは極めて困難である。例えば、任意の
構成データを作成して集積回路にロードし、入出力ピン
の信号状態から回路の動作を探ることにより秘密情報１
０２を取得する方法が考えられるが、集積回路の規模が
大きくなるにつれて作成すべき構成データの数が多くな
り、さらにこの構成データによって回路が構成された集
積回路に入力すべき信号の組み合わせ数も多くなるの
で、解析すべき情報量が膨大になる。したがって、この
解析手法を遂行するには莫大なコストが必要となり、構
成データ１０１から回路の情報を再現することは極めて
困難である。
対する機密性は、従来の技術を用いて容易に強化するこ
とができるので、固定部分の回路に関する秘密情報１０
２を取得することは極めて困難である。例えば、任意の
構成データを作成して集積回路にロードし、入出力ピン
の信号状態から回路の動作を探ることにより秘密情報１
０２を取得する方法が考えられるが、集積回路の規模が
大きくなるにつれて作成すべき構成データの数が多くな
り、さらにこの構成データによって回路が構成された集
積回路に入力すべき信号の組み合わせ数も多くなるの
で、解析すべき情報量が膨大になる。したがって、この
解析手法を遂行するには莫大なコストが必要となり、構
成データ１０１から回路の情報を再現することは極めて
困難である。
【００４９】また、回路の固定部分を含まずに、同一値
の構成データに対して互いに異なる規則で回路を構成す
る複数の種類の回路ブロックを設ける場合には、ステッ
プＳＴ１において生成される構成データと比較して、ス
テップＳＴ２において変換される構成データには情報の
欠落部分が存在しないため、構成データ自体から回路の
情報を再生することも原理的に不可能ではないが、現実
的には回路ブロックごとに定めた回路規則の情報を何ら
かの方法によって集積回路から取得する必要があるの
で、固定回路を含む場合と同様に、変換後の構成データ
から回路の情報を再現することは極めて困難である。
の構成データに対して互いに異なる規則で回路を構成す
る複数の種類の回路ブロックを設ける場合には、ステッ
プＳＴ１において生成される構成データと比較して、ス
テップＳＴ２において変換される構成データには情報の
欠落部分が存在しないため、構成データ自体から回路の
情報を再生することも原理的に不可能ではないが、現実
的には回路ブロックごとに定めた回路規則の情報を何ら
かの方法によって集積回路から取得する必要があるの
で、固定回路を含む場合と同様に、変換後の構成データ
から回路の情報を再現することは極めて困難である。
【００５０】ステップＳＴ４：ステップＳＴ３において
集積回路に供給された構成データ１０１に応じて、各回
路ブロックの回路が、それぞれの回路構成規則に基づい
て構成される。例えば集積回路の回路ブロックに秘密の
固定回路が含まれる場合、その他のプログラム可能な回
路ブロックの回路が構成データに応じて構成されるとと
もに、秘密の固定回路とプログラム可能な回路ブロック
とが構成データに応じて結線される。これにより、目的
とする回路が集積回路上に構成される。
集積回路に供給された構成データ１０１に応じて、各回
路ブロックの回路が、それぞれの回路構成規則に基づい
て構成される。例えば集積回路の回路ブロックに秘密の
固定回路が含まれる場合、その他のプログラム可能な回
路ブロックの回路が構成データに応じて構成されるとと
もに、秘密の固定回路とプログラム可能な回路ブロック
とが構成データに応じて結線される。これにより、目的
とする回路が集積回路上に構成される。
【００５１】以上説明したように、上述した第１の実施
形態に係る集積回路によれば、構成データに応じた回路
が、集積回路に含まれる複数の種類の回路ブロックごと
にそれぞれ異なる回路の構成規則に基づいて構成され
る。構成データは、この回路の構成規則に関する情報に
応じて変換され、ターゲットの集積回路に供給される。
例えば、構成データに応じてプログラム可能な回路ブロ
ックと、予め所定の回路構成に固定された回路ブロック
とを含んでいる場合、この固定された回路ブロックに関
する秘密情報に応じて構成データが変換されて、ターゲ
ットの集積回路に供給される。したがって、リバースエ
ンジニアリングの実行者にこの構成データの内容が覗き
見られた場合でも、そこから元の回路の情報を再現する
ことは極めて困難なので、構成データの機密性を保護し
た状態で、安全に構成データを集積回路へ供給できる。
形態に係る集積回路によれば、構成データに応じた回路
が、集積回路に含まれる複数の種類の回路ブロックごと
にそれぞれ異なる回路の構成規則に基づいて構成され
る。構成データは、この回路の構成規則に関する情報に
応じて変換され、ターゲットの集積回路に供給される。
例えば、構成データに応じてプログラム可能な回路ブロ
ックと、予め所定の回路構成に固定された回路ブロック
とを含んでいる場合、この固定された回路ブロックに関
する秘密情報に応じて構成データが変換されて、ターゲ
ットの集積回路に供給される。したがって、リバースエ
ンジニアリングの実行者にこの構成データの内容が覗き
見られた場合でも、そこから元の回路の情報を再現する
ことは極めて困難なので、構成データの機密性を保護し
た状態で、安全に構成データを集積回路へ供給できる。
【００５２】＜第２の実施形態＞次に、本発明の第２の
実施形態について述べる。リバースエンジニアリングの
実行者が構成データから回路の情報を再現するために
は、一般的に、集積回路に構成データを書き込んで回路
の動作を調べる必要がある。そこで、以下に述べる第２
の実施形態においては、集積回路に対する構成データの
書き込みに制限を加えることにより、更に耐タンパー性
を高めることが可能な集積回路について説明する。
実施形態について述べる。リバースエンジニアリングの
実行者が構成データから回路の情報を再現するために
は、一般的に、集積回路に構成データを書き込んで回路
の動作を調べる必要がある。そこで、以下に述べる第２
の実施形態においては、集積回路に対する構成データの
書き込みに制限を加えることにより、更に耐タンパー性
を高めることが可能な集積回路について説明する。
【００５３】図８は、回路構成禁止部を設けた集積回路
の一例を示す概略的なブロック図である。図８におい
て、符号１０５は集積回路を示し、符号１０６は構成変
更禁止部を示す。
の一例を示す概略的なブロック図である。図８におい
て、符号１０５は集積回路を示し、符号１０６は構成変
更禁止部を示す。
【００５４】集積回路１０５は、例えば図１に示す回路
セル１やＩ／Ｏセル５、マトリクス・スイッチ部２、ス
イッチ部３などを含んだ、本発明の第１の実施形態に係
る集積回路である。構成変更禁止部１０６から供給され
る構成データＳｃに応じて、回路構成を変更する。構成
変更禁止部１０６は、供給される構成データＳｃに応じ
て集積回路１０５の回路構成の変更を禁止させるブロッ
クである。例えば、構成データＳｃの所定ビットに所定
値の秘密のビットデータが挿入されているか否かを判定
し、この判定結果に応じて集積回路１０５におけるプロ
グラム可能な回路ブロックの回路構成の変更を禁止させ
る。この場合、構成データの供給元において挿入された
秘密のビットデータを構成変更禁止部１０６において削
除し、残りの構成データＳｃ’を集積回路１０５に供給
しても良い。
セル１やＩ／Ｏセル５、マトリクス・スイッチ部２、ス
イッチ部３などを含んだ、本発明の第１の実施形態に係
る集積回路である。構成変更禁止部１０６から供給され
る構成データＳｃに応じて、回路構成を変更する。構成
変更禁止部１０６は、供給される構成データＳｃに応じ
て集積回路１０５の回路構成の変更を禁止させるブロッ
クである。例えば、構成データＳｃの所定ビットに所定
値の秘密のビットデータが挿入されているか否かを判定
し、この判定結果に応じて集積回路１０５におけるプロ
グラム可能な回路ブロックの回路構成の変更を禁止させ
る。この場合、構成データの供給元において挿入された
秘密のビットデータを構成変更禁止部１０６において削
除し、残りの構成データＳｃ’を集積回路１０５に供給
しても良い。
【００５５】上述した構成を有する集積回路における回
路構成手順について、図９のフローチャートを参照して
説明する。図８の集積回路における回路構成手順の一例
を示すフローチャートであり、図６と図９の同一符号は
同等の処理を行うステップを示す。
路構成手順について、図９のフローチャートを参照して
説明する。図８の集積回路における回路構成手順の一例
を示すフローチャートであり、図６と図９の同一符号は
同等の処理を行うステップを示す。
【００５６】図１０に示すように、ステップＳＴ２の構
成データの変換の後に、ステップＳＴ５において、所定
の秘密ビットデータを構成データに挿入する処理が実行
される。次いでステップＳＴ３において、秘密ビットを
挿入された構成データＳｃが構成変更禁止部１０６に供
給されると、ステップＳＴ６において、この構成データ
Ｓｃの所定ビットに所定値のビットデータが挿入されて
いるか否かが判定され、挿入されていることが判定され
た場合、ステップＳＴ４における回路構成の変更処理が
実行される。また挿入されていないことが判定された場
合には、ステップＳＴ４の回路構成変更処理がスキップ
されて、回路構成は変更されない。
成データの変換の後に、ステップＳＴ５において、所定
の秘密ビットデータを構成データに挿入する処理が実行
される。次いでステップＳＴ３において、秘密ビットを
挿入された構成データＳｃが構成変更禁止部１０６に供
給されると、ステップＳＴ６において、この構成データ
Ｓｃの所定ビットに所定値のビットデータが挿入されて
いるか否かが判定され、挿入されていることが判定され
た場合、ステップＳＴ４における回路構成の変更処理が
実行される。また挿入されていないことが判定された場
合には、ステップＳＴ４の回路構成変更処理がスキップ
されて、回路構成は変更されない。
【００５７】このように、構成データＳｃに秘密のビッ
トデータが挿入されていなければ集積回路１０５に構成
データを書き込むことができないので、リバースエンジ
ニアリングの実行者は、集積回路１０５の秘密情報を解
析する前に、まずこの秘密のビットデータを解析しなく
てはならない。したがって、上述した第１の実施形態に
係る集積回路の耐タンパー性を更に強化することができ
る。また、秘密のビットデータは集積回路１０５への構
成データを生成した後で挿入すれば良いので、秘密のビ
ットデータの仕様が集積回路１０５の構成データの生成
（例えば配置・配線処理など）に影響を与えることがな
く、配置配線の効率を損なわずに済む。
トデータが挿入されていなければ集積回路１０５に構成
データを書き込むことができないので、リバースエンジ
ニアリングの実行者は、集積回路１０５の秘密情報を解
析する前に、まずこの秘密のビットデータを解析しなく
てはならない。したがって、上述した第１の実施形態に
係る集積回路の耐タンパー性を更に強化することができ
る。また、秘密のビットデータは集積回路１０５への構
成データを生成した後で挿入すれば良いので、秘密のビ
ットデータの仕様が集積回路１０５の構成データの生成
（例えば配置・配線処理など）に影響を与えることがな
く、配置配線の効率を損なわずに済む。
【００５８】＜第３の実施形態＞次に、本発明の第３の
実施形態について説明する。第３の実施形態は、図１ま
たは図８に示す集積回路に供給される構成データを生成
するデータ生成装置のプログラムに関する。
実施形態について説明する。第３の実施形態は、図１ま
たは図８に示す集積回路に供給される構成データを生成
するデータ生成装置のプログラムに関する。
【００５９】図１０は、図１または図８に示す構成デー
タを生成するデータ処理装置の一例を示す概略的なブロ
ック図である。図１０において、符号２０はＣＰＵを、
符号２１はＲＡＭ（random access memory）を、符号２
２はＩ／Ｏ部を、符号２３は記憶装置を、符号２４はバ
スをそれぞれ示す。
タを生成するデータ処理装置の一例を示す概略的なブロ
ック図である。図１０において、符号２０はＣＰＵを、
符号２１はＲＡＭ（random access memory）を、符号２
２はＩ／Ｏ部を、符号２３は記憶装置を、符号２４はバ
スをそれぞれ示す。
【００６０】ＣＰＵ２０は、記憶装置２３に保持される
図６または図９に示すステップを含んだプログラムに応
じて、記憶装置２０に記憶された回路データを処理し、
構成データを生成する。ＲＡＭ２１は、ＣＰＵ２０のプ
ログラムを保持するための記憶領域や、ＣＰＵ１７の処
理過程において一時的に使用される記憶領域を提供す
る。
図６または図９に示すステップを含んだプログラムに応
じて、記憶装置２０に記憶された回路データを処理し、
構成データを生成する。ＲＡＭ２１は、ＣＰＵ２０のプ
ログラムを保持するための記憶領域や、ＣＰＵ１７の処
理過程において一時的に使用される記憶領域を提供す
る。
【００６１】Ｉ／Ｏ部２２は、ＣＰＵ２０の制御に応じ
て記憶装置２０の指定されたアドレスに記憶されるデー
タを読み出してバス２４に出力するとともに、バス２４
から入力されるデータを記憶装置２０の指定されたアド
レスに記憶させる。記憶装置２３は、Ｉ／Ｏ部２２から
の制御に応じて、指定されたアドレスに記憶したデータ
を読み出してＩ／Ｏ部２２に出力するとともに、Ｉ／Ｏ
部２２から入力したデータを指定されたアドレスに記憶
する。この記憶装置２３は、図６または図９のフローチ
ャートに示すステップを含んだＣＰＵ２０のプログラム
や、構成データを生成する元となる回路データ、集積回
路に供給される構成データなどのデータを記憶する。
て記憶装置２０の指定されたアドレスに記憶されるデー
タを読み出してバス２４に出力するとともに、バス２４
から入力されるデータを記憶装置２０の指定されたアド
レスに記憶させる。記憶装置２３は、Ｉ／Ｏ部２２から
の制御に応じて、指定されたアドレスに記憶したデータ
を読み出してＩ／Ｏ部２２に出力するとともに、Ｉ／Ｏ
部２２から入力したデータを指定されたアドレスに記憶
する。この記憶装置２３は、図６または図９のフローチ
ャートに示すステップを含んだＣＰＵ２０のプログラム
や、構成データを生成する元となる回路データ、集積回
路に供給される構成データなどのデータを記憶する。
【００６２】上述した構成を有する図１０のデータ処理
装置において、図６のフローチャートにおける構成デー
タの変換処理（ステップＳＴ２）、または図９のフロー
チャートにおける秘密ビットデータの挿入処理（ステッ
プＳＴ５）までのステップを含んだプログラムが実行さ
れることにより、図１または図８に示す集積回路に供給
される構成データ生成して、記憶装置２３に格納させる
ことができる。
装置において、図６のフローチャートにおける構成デー
タの変換処理（ステップＳＴ２）、または図９のフロー
チャートにおける秘密ビットデータの挿入処理（ステッ
プＳＴ５）までのステップを含んだプログラムが実行さ
れることにより、図１または図８に示す集積回路に供給
される構成データ生成して、記憶装置２３に格納させる
ことができる。
【００６３】以上、本発明の３つの実施形態について説
明したが、本発明は上述した実施形態のみに限定される
ものではなく、当業者に自明な種々の改変が可能であ
る。例えば、図１および図８の集積回路ではＦＰＧＡに
おいて一般的な構成を例として示しているが、本発明は
この例に限定されるものでなく、例えばＣＰＬＤやその
他のさまざまなプログラマブル・デバイスに対して適用
可能である。また、そのプログラマブル・デバイスは論
理回路のみに限定されるものではなく、例えば、構成デ
ータに応じて回路構成の変更が可能なアナログ回路であ
っても良い。
明したが、本発明は上述した実施形態のみに限定される
ものではなく、当業者に自明な種々の改変が可能であ
る。例えば、図１および図８の集積回路ではＦＰＧＡに
おいて一般的な構成を例として示しているが、本発明は
この例に限定されるものでなく、例えばＣＰＬＤやその
他のさまざまなプログラマブル・デバイスに対して適用
可能である。また、そのプログラマブル・デバイスは論
理回路のみに限定されるものではなく、例えば、構成デ
ータに応じて回路構成の変更が可能なアナログ回路であ
っても良い。
【００６４】
【発明の効果】本発明によれば、集積回路に供給される
構成データの機密を保護することができ、集積回路に対
する構成データの供給を安全に行うことができる。
構成データの機密を保護することができ、集積回路に対
する構成データの供給を安全に行うことができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る集積回路を説明する
ための概略的なブロック図である。
ための概略的なブロック図である。
【図２】図１の回路セルの一例を示す概略的なブロック
図である。
図である。
【図３】図１のスイッチ部およびマトリクス・スイッチ
部を説明するための図である。
部を説明するための図である。
【図４】図３のスイッチの一例を示す概略的な回路図で
ある。
ある。
【図５】図１のＩ／Ｏセルの一例を示す概略的なブロッ
ク図である。
ク図である。
【図６】図１の集積回路における回路構成手順の一例を
示すフローチャートである。
示すフローチャートである。
【図７】図６の回路構成手順を説明するための図であ
る。
る。
【図８】回路構成禁止部を設けた集積回路の一例を示す
概略的なブロック図である。
概略的なブロック図である。
【図９】図８の集積回路における回路構成手順の一例を
示すフローチャートである。
示すフローチャートである。
【図１０】構成データを生成するデータ処理装置の一例
を示す概略的なブロック図である。
を示す概略的なブロック図である。
１，１’…回路セル、２…マトリクス・スイッチ部、３
…スイッチ部、４…回路セルアレイ、５…Ｉ／Ｏセル、
６…スイッチ、７…トランジスタ、８…メモリセル、１
１…組み合わせ回路、１２，１４，５１，５６…フリッ
プフロップ、１３，１５，５２，５７…マルチプレク
サ、２０…ＣＰＵ、２１…ＲＡＭ、２２…Ｉ／Ｏ部、２
３…記憶装置、２４…バス、５３，５５…バッファ、５
４…Ｉ／Ｏパッド、１０５…集積回路、１０６…構成変
更禁止部。
…スイッチ部、４…回路セルアレイ、５…Ｉ／Ｏセル、
６…スイッチ、７…トランジスタ、８…メモリセル、１
１…組み合わせ回路、１２，１４，５１，５６…フリッ
プフロップ、１３，１５，５２，５７…マルチプレク
サ、２０…ＣＰＵ、２１…ＲＡＭ、２２…Ｉ／Ｏ部、２
３…記憶装置、２４…バス、５３，５５…バッファ、５
４…Ｉ／Ｏパッド、１０５…集積回路、１０６…構成変
更禁止部。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 赤井 健一郎
東京都品川区東五反田３丁目14番13号 株
式会社ソニーコンピュータサイエンス研究
所内
(72)発明者 真田 幸俊
東京都品川区東五反田３丁目14番13号 株
式会社ソニーコンピュータサイエンス研究
所内
(72)発明者 ロバート モレロス−ザラゴザ
東京都品川区東五反田３丁目14番13号 株
式会社ソニーコンピュータサイエンス研究
所内
(72)発明者 ロックラン マイケル
東京都品川区東五反田３丁目14番13号 株
式会社ソニーコンピュータサイエンス研究
所内
Ｆターム(参考） 5B015 HH01 HH03 JJ00 KB91
5B017 AA03 BA07 BB03 CA11
Claims (14)
- 【請求項１】 供給される構成データに応じて回路構成
の変更が可能な複数の回路ブロックを有する集積回路で
あって、 上記複数の回路ブロックは、上記構成データに応じた回
路を、それぞれ異なる所定の規則に基づいて構成する複
数の種類の回路ブロックを含む、 集積回路。 - 【請求項２】 上記複数の種類の回路ブロックは、 上記構成データに応じて回路構成を変更する第１の種類
の回路ブロックと、 所定の回路構成に固定され、上記構成データに応じた回
路構成の変更が不能な第２の種類の回路ブロックとを含
む、 請求項１に記載の集積回路。 - 【請求項３】 上記複数の種類の回路ブロックは、 上記構成データに応じた回路を、それぞれ異なる所定の
規則に基づいて構成する複数の種類の回路セルと、 上記構成データに応じて、それぞれ異なる所定の規則に
基づいて上記回路セル間を結線する複数の種類の結線回
路とを含む、請求項１に記載の集積回路。 - 【請求項４】 上記複数の種類の回路セルは、 上記構成データに応じて回路構成を変更する第１の種類
の回路セルと、 上記第１の種類の回路セルにおける少なくとも一部の回
路が所定の回路構成に固定された第２の種類の回路セル
とを含む、 請求項３に記載の集積回路。 - 【請求項５】 上記複数の種類の結線回路は、 上記構成データに応じて上記回路セル間の結線を変更す
る第１の種類の結線回路と、 上記第１の種類の結線回路における少なくとも一部の結
線が所定の結線に固定された第２の種類の結線回路とを
含む、 請求項３に記載の集積回路。 - 【請求項６】 上記構成データの所定ビットに所定値の
ビットデータが挿入されているか否かを判定し、当該判
定結果に応じて上記回路ブロックの回路構成の変更を禁
止する構成変更禁止回路を有する、 請求項１に記載の集積回路。 - 【請求項７】 供給される構成データに応じて回路構成
の変更が可能な複数の回路ブロックを有する集積回路の
回路構成方法であって、 上記集積回路に構成する回路の情報に応じて、上記構成
データを生成するステップと、 上記複数の回路ブロックに含まれる複数の種類の回路ブ
ロックごとに異なる回路の構成規則の情報に応じて、上
記生成した構成データを変換するステップと、 上記変換した構成データを上記集積回路に供給するステ
ップと、 上記供給した構成データに応じた回路を、それぞれの上
記回路ブロックの種類に対応する上記構成規則に基づい
て、当該回路ブロックに構成するステップとを有する集
積回路の回路構成方法。 - 【請求項８】 上記構成データを生成するステップにお
いて、 上記回路情報および上記構成規則情報に応じて、上記構
成データを生成する、請求項７に記載の集積回路の回路
構成方法。 - 【請求項９】 上記構成データを生成するステップにお
いて、 上記回路情報および上記構成規則情報に応じて、回路構
成の変更が可能な第１の種類の回路ブロックの回路構
成、および回路構成が固定された第２の種類の回路ブロ
ックと上記第１の種類の回路ブロックとの結線を指定す
る構成データを生成し、 上記回路を構成するステップにおいて、 上記構成データに応じて、上記第１の種類の回路ブロッ
クの回路を構成するとともに、上記第１の種類の回路ブ
ロックと上記第２の種類の回路ブロックとを結線する、 請求項８に記載の集積回路の回路構成方法。 - 【請求項１０】 上記構成データを変換するステップに
おいて、 上記回路ブロックの回路構成の変更禁止を解除する所定
の情報に応じて、上記生成した構成データの所定ビット
に所定値のビットデータを挿入し、 上記回路を構成するステップにおいて、 上記構成データの上記所定ビットに上記所定値のビット
データが挿入されているか否かを判定し、当該判定結果
に応じて上記回路ブロックの回路構成の変更を禁止す
る、 請求項７に記載の集積回路の回路構成方法。 - 【請求項１１】 供給される構成データに応じて回路構
成の変更が可能な複数の回路ブロックを有する集積回路
の当該構成データを生成するデータ処理装置のプログラ
ムであって、 上記集積回路に構成する回路の情報に応じて、上記構成
データを生成するステップと、 上記複数の回路ブロックに含まれる複数の種類の回路ブ
ロックごとに異なる回路の構成規則の情報に応じて、上
記生成した構成データを変換するステップとを有するプ
ログラム。 - 【請求項１２】 上記構成データを生成するステップに
おいて、 上記回路情報および上記構成規則情報に応じて、上記構
成データを生成する、 請求項１１に記載のプログラム。 - 【請求項１３】 上記構成データを生成するステップに
おいて、 上記回路情報および上記構成規則情報に応じて、回路構
成の変更が可能な第１の種類の回路ブロックの回路構
成、および回路構成が固定された第２の種類の回路ブロ
ックと上記第１の種類の回路ブロックとの結線を指定す
る構成データを生成する、 請求項１２に記載のプログラム。 - 【請求項１４】 上記構成データを変換するステップに
おいて、 上記回路ブロックの回路構成の変更を禁止する所定の情
報に応じて、上記構成データの所定ビットに所定値のビ
ットデータを挿入する、 請求項１１に記載のプログラム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001250761A JP2003058426A (ja) | 2001-08-21 | 2001-08-21 | 集積回路およびその回路構成方法ならびにプログラム |
| US10/223,543 US6768337B2 (en) | 2001-08-21 | 2002-08-19 | Integrated circuit, method of circuit configuration and program thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001250761A JP2003058426A (ja) | 2001-08-21 | 2001-08-21 | 集積回路およびその回路構成方法ならびにプログラム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003058426A true JP2003058426A (ja) | 2003-02-28 |
Family
ID=19079517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001250761A Abandoned JP2003058426A (ja) | 2001-08-21 | 2001-08-21 | 集積回路およびその回路構成方法ならびにプログラム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6768337B2 (ja) |
| JP (1) | JP2003058426A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1551211A (zh) * | 2003-04-22 | 2004-12-01 | ��ķɭ���ó��˾ | 使用硬件配置数据解码从数据源接收到的数据的方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7317331B2 (en) | 2004-11-08 | 2008-01-08 | Tabula, Inc. | Reconfigurable IC that has sections running at different reconfiguration rates |
| US7330050B2 (en) | 2004-11-08 | 2008-02-12 | Tabula, Inc. | Storage elements for a configurable IC and method and apparatus for accessing data stored in the storage elements |
| JP3810419B2 (ja) * | 2004-12-07 | 2006-08-16 | 松下電器産業株式会社 | 再構成可能な信号処理プロセッサ |
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| Publication number | Publication date |
|---|---|
| US20030080776A1 (en) | 2003-05-01 |
| US6768337B2 (en) | 2004-07-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080812 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20090813 |