JP2011517857A - 選択的に製造されたカーボンナノチューブ可逆抵抗スイッチング素子を使用したメモリセルおよびその形成方法 - Google Patents
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Abstract
いくつかの態様において、メモリセルを製造する方法が提供され、この方法は、基板の上にステアリング素子を製造することと、基板の上にシリコンゲルマニウム層を堆積させることによりカーボンナノチューブ(「CNT」)シード層を製造し、CNTシード層をパターニングしかつエッチングし、CNTシード層上でCNT材を選択的に製造することによりステアリング素子に結合された可逆抵抗スイッチング素子を製造することと、を含む。このほかに数多くの態様が提供される。
Description
本発明は、不揮発性メモリに関し、さらに詳細には、選択的に製造されたカーボンナノチューブ(「CNT」)可逆抵抗スイッチング素子を使用したメモリセルおよびその形成方法に関する。
関連出願の相互参照
本願は、あらゆる目的のためにその全体が本願明細書において参照により援用されている、2008年4月11日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY FABRICATED CARBON NANO-TUBE REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME」という米国仮特許出願第61/044,406号(特許文献1)の利益を主張し、かつ2009年3月25日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY FABRICATED CARBON NANO-TUBE REVERSIBLE RESISTANCE-SWITCHING ELEMENT,AND METHODS OF FORMING THE SAME」という米国特許出願第12/410,771号(特許文献2)の優先権を主張する。
本願は、あらゆる目的のためにその全体が本願明細書において参照により援用されている、2008年4月11日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY FABRICATED CARBON NANO-TUBE REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME」という米国仮特許出願第61/044,406号(特許文献1)の利益を主張し、かつ2009年3月25日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY FABRICATED CARBON NANO-TUBE REVERSIBLE RESISTANCE-SWITCHING ELEMENT,AND METHODS OF FORMING THE SAME」という米国特許出願第12/410,771号(特許文献2)の優先権を主張する。
本願は、いずれもあらゆる目的のためにその全体が本願明細書において参照により援用されている、(1)2009年3月25日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY FABRICATED CARBON NANO-TUBE REVERSIBLE RESISTANCE-SWITCHING ELEMENT FORMED OVER A BOTTOM CONDUCTOR AND METHODS OF FORMING THE SAME 」という米国特許出願第12/410,789号(特許文献3)、(2)2007年12月31日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY FABRICATED CARBON NANO-TUBE REVERSIBLE RESISTANCE-SWITCHING ELEMENT FORMED ON A BOTTOM CONDUCTOR AND METHODS OF FORMING THE SAME 」という米国特許出願第11/968,156号(特許文献4)、(3)2007年12月31日に出願された「MEMORY CELL WITH PLANARIZED CARBON NANOTUBE LAYER AND METHODS OF FORMING THE SAME 」という米国特許出願第11/968,159号(特許文献5)、(4)2007年12月31日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY FABRICATED CARBON NANO-TUBE REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME」という米国特許出願第11/968,154号(特許文献6)、ならびに(5)2008年4月11日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY FABRICATED CARBON NANO-TUBE REVERSIBLE RESISTANCE-SWITCHING ELEMENT FORMED OVER A BOTTOM CONDUCTOR AND METHODS OF FORMING THE SAME」という米国仮特許出願第61/044,414号(特許文献7)に関する。
可逆抵抗スイッチング素子から形成される不揮発性メモリは公知である。例えば、あらゆる目的のためにその全体が本願明細書において参照により援用されている、2007年12月31日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY FABRICATED CARBON NANO-TUBE REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME」という米国特許出願第11/968,154号(特許文献6)に記載されている書き換え可能な不揮発性メモリセルは、炭素等のカーボンベースの可逆抵抗スイッチング材と直列に結合されたダイオードを含む。
しかし、書き換え可能な抵抗スイッチング材からメモリデバイスを製造するのは技術的に難しい。抵抗スイッチング材を使用するメモリデバイスの形成方法の改善が望ましい。
しかし、書き換え可能な抵抗スイッチング材からメモリデバイスを製造するのは技術的に難しい。抵抗スイッチング材を使用するメモリデバイスの形成方法の改善が望ましい。
Smith et al., "Polishing TiN for Nanotube Synthesis," Proceedings of the 16th Annual Meeting of the American Society for Precision Engineering, Nov. 10-15, 2001
Rao et al., "In Situ-Grown Carbon Nanotube Array With Excellent Field Emission Characteristics," Appl. Phys. Letters, 76:25, 19 June 2000, pp. 3813-3815
本発明の第1の態様において、メモリセルを製造する方法が提供され、この方法は、(1)基板の上にステアリング素子を製造することと、(2)(a)基板の上にシリコンゲルマニウム(「Si/Ge」)層を堆積させることによりCNTシード層を製造することと、(b)CNTシード層をパターニングしかつエッチングすることと、(c)CNTシード層上でCNT材を選択的に製造することと、によりステアリング素子に結合された可逆抵抗スイッチング素子を製造することと、を含む。
本発明の第2の態様において、メモリセルを製造する方法が提供され、この方法は、(1)基板の上に第1の導体を製造することと、(2)(a)第1の導体の上にSi/Ge層を堆積させることによりCNTシード層を製造することと、(b)CNTシード層をパターニングしかつエッチングすることと、(c)CNTシード層上でCNT材を選択的に製造することと、により第1の導体の上に可逆抵抗スイッチング素子を製造することと、(3)第1の導体の上にダイオードを製造することと、(4)ダイオードと可逆抵抗スイッチング素子との上に第2の導体を製造することと、を含む。
本発明の第3の態様において、メモリセルを製造する方法が提供され、この方法は、(1)ソース領域とドレイン領域とを有する薄膜トランジスタを製造すること、(2)トランジスタのソース領域もしくはドレイン領域へ結合される第1の導体を製造することと、(3)(a)第1の導体の上にSi/Ge層を堆積させることによりCNTシード層を製造することと、(b)CNTシード層をパターニングしかつエッチングすることと、(c)CNTシード層上でCNT材を選択的に製造することと、により第1の導体へ結合された可逆抵抗スイッチング素子を製造することと、(4)第1の導体の上にダイオードを製造することと、(5)可逆抵抗スイッチング素子の上に第2の導体を製造することと、を含む。
本発明の第4の態様において、メモリセルが提供され、このメモリセルは、(1)ステアリング素子と、(2)パターニングされかつエッチングされ、シリコンゲルマニウムを備える、カーボンナノチューブ(「CNT」)シード層と、(3)ステアリング素子へ結合され、かつCNTシード層上に選択的に製造されるCNT材を含む可逆抵抗スイッチング素子と、を備える。
本発明の第5の態様において、メモリセルが提供され、このメモリセルは、(1)第1の導体と、(2)第1の導体の上に形成される第2の導体と、(3)第1および第2の導体間に形成されるダイオードと、(4)第1および第2の導体間にてSi/Geを備えるCNTシード層と、(5)CNTシード層上で選択的に製造されるCNT材を含む可逆抵抗スイッチング素子と、を備える。
本発明の第6の態様において、メモリセルが提供され、このメモリセルは、(1)ソース領域とドレイン領域とを有する薄膜トランジスタと、(2)ソース領域もしくはドレイン領域へ結合される第1の導体と、(3)第1の導体の上に製造されるSi/Geを備えるCNTシード層と、(4)CNTシード層上に選択的に製造されるCNT材を含む可逆抵抗スイッチング素子と、(5)可逆抵抗スイッチング素子の上に形成される第2の導体と、を備える。このほかにも本発明の実施形態により数多くの態様が提供される。
以降の詳細な説明と、添付の特許請求の範囲と、添付の図面から本発明の他の特徴・態様がより十全に明らかとなる。
本発明の特徴は、以降の詳細な説明を添付の図面と併せて検討することにより、より明確に理解できるはずである。図面で同じ参照番号は同じ要素を指す。
本発明の特徴は、以降の詳細な説明を添付の図面と併せて検討することにより、より明確に理解できるはずである。図面で同じ参照番号は同じ要素を指す。
一部のCNT材については、不揮発性メモリでの使用に適する可能性がある可逆抵抗スイッチング特性を呈することが分かっている。しかし、堆積もしくは成長したCNT材の表面形状は通常粗く、多数の峰、谷等の厚みのばらつきが顕著である。厚みにばらつきがあると、CNT材のエッチングにあたって基板の過剰なエッチングを回避するのは困難で、製造コストが増大するほか、集積回路での使用にともない複雑さが増す。
本発明によると、メモリセルの中でエッチングが困難なCNT書き換え可能な抵抗スイッチング材をエッチングなしで使用できる。例えば、少なくとも1つの実施形態で提供されるメモリセルではCNTシード層を堆積させ、CNTシード層のパターニングとエッチングを行い、パターニングされエッチングされたCNTシード層上でCNT材を選択的に製造することにより、CNT可逆抵抗スイッチング材を形成する。(1)粗面化窒化チタンまたは窒化タンタル等の単一粗面化窒化金属層、(2)平滑もしくは粗面化窒化金属に金属触媒を被覆したものから形成される多層構造、(3)ニッケル、コバルト、鉄等の単一金属触媒層、または(4)非金属シリコンゲルマニウム(「Si/Ge」)シード層等、このCNTシード層はCNT形成を促進する層でよい。CNTシード層上におけるCNT材の選択的な形成は、CNT材をエッチングする必要性を排除または極小化できる。
ここで用いるシリコンゲルマニウム(すなわち、「Si/Ge」)とは、Siに富む層とGeに富む層とを任意の順序に含むナノ粒子アイランドまたは薄膜積層かシリコン(「Si」)とゲルマニウム(「Ge」)をある程度の比率で含有する堆積もしくは形成材を指す。
ここで用いるシリコンゲルマニウム(すなわち、「Si/Ge」)とは、Siに富む層とGeに富む層とを任意の順序に含むナノ粒子アイランドまたは薄膜積層かシリコン(「Si」)とゲルマニウム(「Ge」)をある程度の比率で含有する堆積もしくは形成材を指す。
代表的なCNTシード層は窒化チタン、窒化タンタル、ニッケル、コバルト、鉄等のほかに非金属Si/Geシード層を含む。実施形態によっては窒化チタンまたは窒化タンタル層をCNTシード層として使用するために粗面化する。粗面化された窒化チタンまたは窒化タンタルは、それ自体がCNTシード層の役割を果たす。他の実施形態において、CNT材の形成を促進するために粗面化された窒化チタンまたは窒化タンタル層をさらなる導電層で被覆する。かかる導電層には窒化チタンまた窒化はタンタル層によるパターニングとエッチングを施せるほか、パターニングされエッチングされた窒化チタンまたは窒化タンタル層の上に導電層を選択的に堆積させることもできる。代表的な導電層はニッケル、コバルト、鉄等を含む。
ここで用いるCNT材とは、1つ以上のシングルおよび/またはマルチウォールCNTを含む材料を指す。実施形態によってはCNT材の各チューブが垂直に並ぶ。垂直に並んだCNTでは、横向きの伝導がほとんどないか皆無の状態で電流を垂直に流すことができる。実施形態によってはCNT材の各チューブを概ね垂直に並べることで、隣接メモリセル間で横方向伝導路もしくは橋絡伝導路の形成を抑えるか、さもなくば阻止する。この垂直の並びにより、あるメモリセルの状態が隣接メモリセルの状態および/またはプログラミングの影響を受けたり「妨害されたり」するのを軽減および/または阻止する。それぞれのチューブが分離された状態がCNT材の厚み全体にわたって続く場合とそうでない場合とがあることに留意するべきである。例えば、初期成長段階で個々のチューブの一部またはほとんどは垂直に並び、分離されている。しかし、垂直の長さが増すにつれチューブが部分的に互いに接触することがあり、絡み合うことすらある。これ以降はCNT材を形成する代表的な手法を説明する。
本発明の代表的なメモリセル
図1は、本発明により提供される代表的なメモリセル100の概略図である。メモリセル100は、ステアリング素子104へ結合された可逆抵抗スイッチング素子102を含む。
可逆抵抗スイッチング素子102は、2つ以上の状態で抵抗を可逆的に切り替えることができる可逆抵抗スイッチング材(分けて図に示されていない)を含む。例えば、素子102の可逆抵抗スイッチング材は、製造時に初期低抵抗状態にある。第1の電圧および/または電流を印加すると、この可逆抵抗スイッチング材は高抵抗状態に切り替わり得る。第2の電圧および/または電流を印加すると、可逆抵抗スイッチング材は低抵抗状態に戻る。あるいは可逆抵抗スイッチング素子102は製造時に初期高抵抗状態にあり、適切な電圧および/または電流の印加により低抵抗状態へ可逆的に切り替えることができる。
図1は、本発明により提供される代表的なメモリセル100の概略図である。メモリセル100は、ステアリング素子104へ結合された可逆抵抗スイッチング素子102を含む。
可逆抵抗スイッチング素子102は、2つ以上の状態で抵抗を可逆的に切り替えることができる可逆抵抗スイッチング材(分けて図に示されていない)を含む。例えば、素子102の可逆抵抗スイッチング材は、製造時に初期低抵抗状態にある。第1の電圧および/または電流を印加すると、この可逆抵抗スイッチング材は高抵抗状態に切り替わり得る。第2の電圧および/または電流を印加すると、可逆抵抗スイッチング材は低抵抗状態に戻る。あるいは可逆抵抗スイッチング素子102は製造時に初期高抵抗状態にあり、適切な電圧および/または電流の印加により低抵抗状態へ可逆的に切り替えることができる。
メモリセルの中で使用される場合、ある1つの抵抗状態がバイナリ「0」に相当し、もうひとつの抵抗状態はバイナリ「1」に相当するが、3つ以上のデータ/抵抗状態を使用することもできる。例えば、あらゆる目的のためにその全体が本願明細書において参照により援用されている、2005年5月9日に出願された「REWRITEABLE MEMORY CELL COMPRISING A DIODE AND A RESISTANCE-SWITCHING MATERIAL」という米国特許出願第11/125,939号(特許文献8)には数多くの可逆抵抗スイッチング材と可逆抵抗スイッチング素子を使用するメモリセルの動作が記載されている。
本発明の少なくとも1つの実施形態において、選択的に堆積もしくは成長されるCNT材を用いて可逆抵抗スイッチング素子102を形成する。後ほど詳述するように、選択的に形成されるCNT材の使用によりCNT材をエッチングする必要はなくなる。このため可逆抵抗スイッチング素子102の製造は簡素化される。残りの説明では可逆抵抗スイッチング素子102のことをCNT素子102と呼ぶこともある。
ステアリング素子104は、可逆抵抗スイッチング素子102の電圧および/または電流を選択的に制限することにより非オーム伝導を呈する薄膜トランジスタ、ダイオード、またはその他の好適なステアリング素子を含み得る。このように二次元または三次元メモリアレイの一部としてメモリセル100を使用すれば、メモリセル100でデータの書き込みおよび/または読み出しを行う際に、アレイ内の他のメモリセルの状態に影響が及ぶことはない。
ステアリング素子104は、可逆抵抗スイッチング素子102の電圧および/または電流を選択的に制限することにより非オーム伝導を呈する薄膜トランジスタ、ダイオード、またはその他の好適なステアリング素子を含み得る。このように二次元または三次元メモリアレイの一部としてメモリセル100を使用すれば、メモリセル100でデータの書き込みおよび/または読み出しを行う際に、アレイ内の他のメモリセルの状態に影響が及ぶことはない。
メモリセル100は、高プログラミング電圧(例えば、約4V超等)の印加によるCNT素子102の双安定抵抗変化に基づき作動する。メモリセル100を流れる電流はCNT素子102の抵抗によって調整される。メモリセル100はこのプログラミング電圧より低い電圧で読み出すことができ、CNT素子102の抵抗は変化しない。あらゆる目的のためにその全体が本願明細書において参照により援用されている、Rueckes らの米国特許第6,706,402号(特許文献9)には、2状態間の抵抗差が100倍を超えると記載されている。
これ以降は図2A〜5を参照しながらメモリセル100、可逆抵抗スイッチング素子102、およびステアリング素子104の代表的な実施形態を説明する。
これ以降は図2A〜5を参照しながらメモリセル100、可逆抵抗スイッチング素子102、およびステアリング素子104の代表的な実施形態を説明する。
メモリセルの第1の代表的な実施形態
図2Aは、本発明により提供されるメモリセル200の第1の実施形態の簡略斜視図である。図2Aを参照すると、メモリセル200は、第1の導体206と第2の導体208との間でダイオード204と直列に結合された可逆抵抗スイッチング素子202を含む。実施形態によっては可逆抵抗スイッチング素子202とダイオード204との間に障壁層210、導電層212、および/またはCNTシード層214が形成され得る。例えば、障壁層210は窒化チタン、窒化タンタル、窒化タングステン等を含み、導電層212はタングステンまたはその他の好適な金属層を含み得る。
図2Aは、本発明により提供されるメモリセル200の第1の実施形態の簡略斜視図である。図2Aを参照すると、メモリセル200は、第1の導体206と第2の導体208との間でダイオード204と直列に結合された可逆抵抗スイッチング素子202を含む。実施形態によっては可逆抵抗スイッチング素子202とダイオード204との間に障壁層210、導電層212、および/またはCNTシード層214が形成され得る。例えば、障壁層210は窒化チタン、窒化タンタル、窒化タングステン等を含み、導電層212はタングステンまたはその他の好適な金属層を含み得る。
実施形態によっては窒化チタン、窒化タンタル、ニッケル、コバルト、鉄等のCNTシード層214はCNT材の形成を促進する導電層である。CNTシード層214は特定の一実施形態において、化学的機械的研磨(「CMP」)やその他の好適な工程により粗面化される窒化チタンまたは窒化タンタルである。別の実施形態では粗面化もしくは平滑窒化チタン、窒化タンタル、その他の類似層が、CNT材の形成を促進するニッケル、コバルト、鉄等の金属触媒層によって被覆される。CNTシード層214は、別の実施形態において、ニッケル、コバルト、鉄等の単なる金属触媒層であってよい。CNTシード層214は、さらに別の実施形態において、CNTの形成を促進する非金属Si/Ge層であってよい。
後ほど詳述するように、障壁層210、導電層212、および/またはCNTシード層214はダイオード204の形成時にハードマスクの役割を果たす。例えば、あらゆる目的のためにその全体が本願明細書において参照により援用されている、2006年5月13日に出願された「CONDUCTIVE HARD MASK TO PROTECT PATTERNED FEATURES DURING TRENCH ETCH 」という米国特許出願第11/444,936号(特許文献10)には、金属ハードマスクの使用が記載されている。ダイオード204と導体206との間には、窒化チタン、窒化タンタル、窒化タングステン等のさらなる障壁層216を形成することもできる。
導電層212、障壁層210、ダイオード204、および障壁層216とともにCNTシード層214をパターニングすることにより、CNTシード層214にはさらなるパターニング段階とエッチング段階が不要となるため、メモリセル200の製造は簡素化される。また、CNT材はパターニングされエッチングされたCNTシード層214上で選択的に形成される(例えば、パターニングされエッチングされたCNTシード層214上にのみ形成される)ため、CNT材のエッチングは必要ない。この選択的に形成されるCNT材が可逆抵抗スイッチング素子202となる。
実施形態によっては、可逆抵抗スイッチング素子202を形成するCNT材の一部分、例えば1つ以上のフィラメントだけが、切り替わり、かつ/または切り替え可能となる。 ダイオード204は任意の好適なダイオード、例えば垂直の多結晶p−nまたはp−i−nダイオードを含み得る。これはダイオードのp形領域の上にn形領域が位置する場合は上向きとなり、ダイオードのn形領域の上にp形領域が位置する場合は下向きとなる。ダイオード204の代表的な実施形態については図3A〜Cを参照しながら後ほど説明する。
第1および/または第2の導体206、208はタングステン、何らかの適切な金属、高濃度にドープされた半導体材、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニド等の任意の好適な導電材を含み得る。図2Aの実施形態で第1および第2の導体206、208はレールの形で別々の方向に延在する(例えば、互いに概ね垂直に延在する)。これとは別の導体形状および/または構成を用いることもできる。実施形態によってはデバイスの性能を向上させるためおよび/またはデバイス製造を支援するため、障壁層、接着層、反射防止塗膜、および/またはその他(図示せず)を第1および/または第2の導体206と併せて使用する。
第1および/または第2の導体206、208はタングステン、何らかの適切な金属、高濃度にドープされた半導体材、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニド等の任意の好適な導電材を含み得る。図2Aの実施形態で第1および第2の導体206、208はレールの形で別々の方向に延在する(例えば、互いに概ね垂直に延在する)。これとは別の導体形状および/または構成を用いることもできる。実施形態によってはデバイスの性能を向上させるためおよび/またはデバイス製造を支援するため、障壁層、接着層、反射防止塗膜、および/またはその他(図示せず)を第1および/または第2の導体206と併せて使用する。
図2Bは、図2Aの複数のメモリセル200から形成されたメモリアレイ218の一部分の簡略斜視図である。簡潔を図るため、可逆抵抗スイッチング素子202と、CNTシード層214と、ダイオード204と、障壁層210および216と、導電層212とは個別に示されていない。メモリアレイ218は複数のビット線(第2の導体208)とワード線(第1の導体206)へ多数のメモリセルが結合(図に示されている)された「クロスポイント」アレイである。これとは別のメモリアレイ構成を使用することもでき、多数のメモリレベルを使用することもできる。例えば、図2Cは、第1のメモリレベル222が第2のメモリレベル224の下に位置するモノリシックな三次元アレイ220の一部分の簡略斜視図である。図2Cの実施形態で、それぞれのメモリレベル222、224はクロスポイントアレイの中に複数のメモリセル200を含む。簡潔を図るために図2Cには示されていないが、第1および第2のメモリレベル222および224の間にさらなる層(例えば、レベル間誘電体等)が存在し得ることが理解できるはずである。これとは別のメモリアレイ構成を使用することもでき、さらなるメモリレベルを使用することもできる。図2Cの実施形態で全てのダイオードを同じ方向に「向ける」と、例えば全てのダイオードを上向きにすると、あるいは下向きにすると、ダイオードの製造は簡略化される。これはp−i−nダイオードのp形のドープされた領域を下にするか上にするかによって決まる。
実施形態によっては、例えば、あらゆる目的のためにその全体が本願明細書において参照により援用されている、「HIGH-DENSITY THREE-DIMENSIONAL MEMORY CELL」という米国特許第6,952,030号(特許文献11)に記載されているようにメモリレベルを形成し得る。例えば、図2Dに見られるように、第1のメモリレベルの上位導体を、第1のメモリレベルの上に位置する第2のメモリレベルの下位導体として使用できる。あらゆる目的のためにその全体が本願明細書において参照により援用されている、2007年3月27日に出願された「LARGE ARRAY OF UPWARD POINTING P-I-N DIODES HAVING LARGE AND UNIFORM CURRENT」という米国特許出願第11/692,151号(特許文献12)に記載されているように、かかる実施形態において、望ましくは隣接メモリレベル上のダイオードが反対方向を向く。例えば、第1のメモリレベル222のダイオードは矢印A1が示すように上向きのダイオードであり(例えば、p形領域をダイオードの底部とする)、第2のメモリレベル224のダイオードは矢印A2が示すように下向きのダイオードである(例えば、n形領域をダイオードの底部とする)。
モノリシックな三次元メモリアレイとは、ウェハ等の単一基板上に多数のメモリレベルを形成したものであって、レベルとレベルの間に基板は介在しない。1メモリレベルを形成する層を、既存段の層上に直接堆積もしくは成長させる。これとは対照的に、Leedy の「THREE DIMENSIONAL STRUCTURE MEMORY」という米国特許第5,915,167号(特許文献13)に記載されているように、これまでスタック型メモリの構築にあたってはメモリレベルをそれぞれ別々の基板上に形成し、上下のメモリレベルを互いに接着していた。接着に先立ち基板を薄くしたりメモリレベルから取り除くこともできるが、メモリレベルはそもそも別々の基板上に形成されているから、そのようなメモリは真のモノリシックな三次元メモリアレイといえない。
図3Aは、図2Aのメモリセル200の第1の代表的な実施形態の断面図である。図3Aを参照すると、メモリセル200は可逆抵抗スイッチング素子202と、ダイオード204と、第1および第2の導体206、208とを含む。
既に述べたように、ダイオード204は上向きか下向きの垂直なp−nまたはp−i−nダイオードでよい。隣接するメモリレベルが導体を共用する図2Dの実施形態で、隣接するメモリレベルのダイオードは望ましくは反対方向を向き、例えば第1のメモリレベルは下向きのp−i−nダイオードとし、隣接する第2のメモリレベルは上向きのp−i−nダイオードとする(あるいは逆でもよい)。
既に述べたように、ダイオード204は上向きか下向きの垂直なp−nまたはp−i−nダイオードでよい。隣接するメモリレベルが導体を共用する図2Dの実施形態で、隣接するメモリレベルのダイオードは望ましくは反対方向を向き、例えば第1のメモリレベルは下向きのp−i−nダイオードとし、隣接する第2のメモリレベルは上向きのp−i−nダイオードとする(あるいは逆でもよい)。
実施形態によってはポリシリコン、多結晶シリコンゲルマニウム合金、ポリゲルマニウム、その他の何らかの好適な材料等の多結晶半導体材からダイオード204を形成する。例えば、ダイオード204は高濃度にドープされたn+ポリシリコン領域302と、n+ポリシリコン領域302上の低濃度にドープされたかまたは真性(意図的にドープされていない)ポリシリコン領域304と、真性領域304上の高濃度にドープされたp+ポリシリコン領域306とを含み得る。実施形態によってはn+ポリシリコン領域302から真性領域304へのドーパントの移動を防止および/または軽減するため、薄いゲルマニウムおよび/またはシリコンゲルマニウム合金層(図示せず)をn+ポリシリコン領域302上に形成し得る。例えば、あらゆる目的のためにその全体が本願明細書において参照により援用されている、2005年12月9日に出願された「DEPOSITED SEMICONDUCTOR STRUCTURE TO MINIMIZE N-TYPE DOPANT DIFFUSION AND METHOD OF MAKING」という米国特許出願第11/298,331号(特許文献14)には、かかる層の使用が記載されている。実施形態によってはゲルマニウムを約10%以上含む数百オングストローム以下のシリコンゲルマニウム合金を使用し得る。
n+領域とp+領域の位置を逆にできることが理解できるはずである。第1の導体206とn+領域302との間には、窒化チタン、窒化タンタル、窒化タングステン等の障壁層308を形成できる(例えば、ポリシリコン領域への金属原子の移動を防止および/または軽減するため)。
n+領域とp+領域の位置を逆にできることが理解できるはずである。第1の導体206とn+領域302との間には、窒化チタン、窒化タンタル、窒化タングステン等の障壁層308を形成できる(例えば、ポリシリコン領域への金属原子の移動を防止および/または軽減するため)。
堆積シリコン(例えば、アモルフォス、または多結晶等)からダイオード204を製造する場合は、製造時に堆積シリコンを低抵抗状態に置くため、ダイオード204上にシリサイド層310を形成できる。堆積シリコンを低抵抗状態に切り替えるにあたって大きな電圧が要求されないため、メモリセル200のプログラミングは容易になる。例えば、チタンやコバルト等のシリサイド形成金属層312をp+ポリシリコン領域306上に堆積させ得る。この後ダイオード204を形成する堆積シリコンを結晶化するためのアニールステップ(後述)では、シリサイド形成金属層312とダイオード204の堆積シリコンとが互いに作用しシリサイド形成金属層312の一部または全部を消費しながらシリサイド層310を形成する。
あらゆる目的のためにその全体が本願明細書において参照により援用されている、「MEMORY CELL COMPRISING A SEMICONDUCTOR JUNCTION DIODE CRYSTALLIZED ADJACENT TO A SILICIDE 」という米国特許第7,176,064号(特許文献15)に記載されているように、アニールのときにはチタンおよび/またはコバルト等のシリサイド形成材が堆積シリコンと反応してシリサイド層を形成する。チタンシリサイドやコバルトシリサイドの格子間隔はシリコンのものに近似し、堆積シリコンが結晶化するときには、シリサイド層が近傍の堆積シリコンにとっての「結晶化テンプレート」もしくは「シード」の役割を果たし得るとされる(例えば、アニールのときにはシリサイド層310によりシリコンダイオード204の結晶構造が強化される)。これにより低抵抗シリコンが提供される。シリコンゲルマニウム合金および/またはゲルマニウムダイオードでも同様の結果が得られる。
図3Aの実施形態では、パターニングされエッチングされたCNTシード層314上にCNT材を形成する選択的製造工程によって可逆抵抗スイッチング素子202が形成される。実施形態によっては、CNTシード層314は(1)粗面化窒化チタンまたは窒化タンタル等の単一粗面化窒化金属層、(2)平滑もしくは粗面化窒化金属に金属触媒を被覆したものから形成される多層構造、(3)ニッケル、コバルト、鉄等の単一金属触媒層、または(4)非金属シリコンゲルマニウム(「Si/Ge」)シード層等でよい。代表的なCNTシード層材として窒化チタンまたは窒化タンタル、および/またはニッケル、コバルト、鉄、その他の好適な金属および/または触媒、非金属Si/Ge材等がある。
実施形態によっては、導電性シリサイド形成金属層312の上にCNTシード層314と可逆抵抗スイッチング素子202とを形成し得る。かかる実施形態では、図4A〜4Dを参照しながら後述するようにダイオード204の形成時にCNTシード層314とシリサイド形成金属層312のパターニングとエッチングとを行う。別の実施形態ではCNTシード層314と抵抗スイッチング素子202の形成に先立ちシリサイド形成金属層312の上に金属ハードマスクを形成し得る。例えば、障壁層316および/または導電層318をシリサイド形成金属層312の上に形成する。次に、導電層318の上にCNTシード層314を形成する。障壁層316は窒化チタン、窒化タンタル、窒化タングステン等を含んでよく、導電層318はタングステン等の好適な金属層を含んでよい。
後ほど詳述するように、障壁層316および/または導電層318、ならびにCNTシード層314は、ダイオード204の形成中にハードマスクの役割を果たし、上部導体208の形成中に起こり得る任意のオーバーエッチングを緩和し得る(前に援用されている特許文献10に記載されている)。例えば、CNTシード層314、障壁層316、および導電層318のパターニングとエッチングを行い、ダイオード204のエッチングのときにはこれらをマスクとして使用する。CNTシード層314、導電層318、障壁層316、シリサイド形成金属層312、ダイオード204(p+ポリシリコン層306、真性層304、n+ポリシリコン層302)、ならびに障壁層308のエッチングにより柱状構造320ができあがる。柱状構造320を、メモリレベル上に製造されたメモリセル200を含む他のメモリセル(図示せず)の他の類似の柱状構造から隔絶するため、柱状構造320の上と周囲には誘電材322を堆積させる。次に、CMPか誘電体エッチバック段階を実施して誘電材322を平坦化し、CNTシード層314の上部から誘電材を取り除く。
CMPまたは誘電体エッチバック段階でCNTシード層314の表面を粗面化することもできる。例えば、実施形態によっては前述したCMPまたは誘電体エッチバック段階により、および/またはさらなる粗面化段階により、CNTシード層314に含まれる窒化チタンを粗面化する。粗面化された窒化チタン面はCNT製造のためのシード面として使用できる。例えば、Smith et al., "Polishing TiN for Nanotube Synthesis," Proceedings of the 16th Annual Meeting of the American Society for Precision Engineering, Nov. 10-15, 2001(非特許文献1)に説明されているように、粗面化された窒化チタンにより垂直整列CNTの形成が促進されることが分かっている。Rao et al., "In Situ-Grown Carbon Nanotube Array With Excellent Field Emission Characteristics," Appl. Phys. Letters, 76:25, 19 June 2000, pp. 3813-3815(非特許文献2)も参照されたい。
一例として、CNTシード層314は、算術平均表面粗さRaが約850〜約4,000オングストローム、より望ましくは約4,000オングストロームの窒化チタンまたは窒化タンタル等の約1,000〜約5,000オングストロームの金属窒化物であってよい。実施形態によっては、CNTの形成に先立ち粗面化された金属窒化物層に約1〜約200オングストローム、より望ましくは約20オングストローム以下の金属触媒層、例えばニッケル、コバルト、鉄等を堆積させる。CNTシード層314は、さらに別の実施形態において、約1〜約200オングストローム、より望ましくは約20オングストローム以下の金属触媒層、例えばニッケル、コバルト、鉄等により被覆された約20〜約500オングストロームの粗面化されてない平滑なチタン、タンタル等の金属窒化物を含み得る。ニッケル、コバルト、鉄等の金属触媒層は、任意の実施形態において、連続する膜か不連続の膜である。CNTシード層314は、さらに別の実施形態において、約1〜約500オングストローム、より望ましくは約5オングストローム〜約19オングストロームのSi/Ge材を含み得る。これとは別の材料、厚み、表面粗さを用いることもできる。
誘電材322の平坦化に続いてCNT製造工程を実施し、CNTシード層314上に選択的にCNT材324を成長および/または堆積させる。このCNT材324が可逆抵抗スイッチング素子202として働く。CNTシード層314上でのCNT材の形成にあたっては何らかの好適な方法を用いることができる。例えば、化学蒸着(「CVD」)、プラズマCVD(「PECVD」)、レーザ蒸着、電気アーク放電等を用いることができる。
誘電材322の平坦化に続いてCNT製造工程を実施し、CNTシード層314上に選択的にCNT材324を成長および/または堆積させる。このCNT材324が可逆抵抗スイッチング素子202として働く。CNTシード層314上でのCNT材の形成にあたっては何らかの好適な方法を用いることができる。例えば、化学蒸着(「CVD」)、プラズマCVD(「PECVD」)、レーザ蒸着、電気アーク放電等を用いることができる。
1つの代表的な実施形態において、キシレン、アルゴン、水素、および/またはフェロセンにて温度約675〜700℃、流量約100sccmの約30分にわたるCVDによりTiNシード層上にCNTを形成し得る。これとは別の温度、ガス、流量、および/または成長時間を用いることもできる。
別の代表的な実施形態では、約20%のC2 H4 と80%のアルゴンにて温度約650℃、圧力約5.5Torrの約20分にわたるCVDによりニッケル触媒層上にCNTを形成する。これとは別の温度、ガス、比率、圧力、および/または成長時間を用いることもできる。
さらに別の実施形態では、約80%のアルゴン、水素、および/またはアンモニアで希釈された約20%のメタン、エチレン、アセチレン、またはその他の炭化水素にて約600〜900℃の温度で約8〜30分にわたり約100〜200ワットのRF出力を使用するPECVDにより、ニッケル、コバルト、鉄等の金属触媒シード層上にCNTを形成し得る。これとは別の温度、ガス、比率、出力、および/または成長時間を用いることもできる。
さらに別の実施形態では、CVDかPECVDによりSi/Geシード層上にCNTを形成し得る。少なくとも1つの実施形態では、H2 ガスで希釈されたメタンを使用し、約850℃にて約10分にわたりCVD法を使用し得る。他の炭素前駆体を用いてCNTを形成することもできる。
別の代表的な実施形態では、約20%のC2 H4 と80%のアルゴンにて温度約650℃、圧力約5.5Torrの約20分にわたるCVDによりニッケル触媒層上にCNTを形成する。これとは別の温度、ガス、比率、圧力、および/または成長時間を用いることもできる。
さらに別の実施形態では、約80%のアルゴン、水素、および/またはアンモニアで希釈された約20%のメタン、エチレン、アセチレン、またはその他の炭化水素にて約600〜900℃の温度で約8〜30分にわたり約100〜200ワットのRF出力を使用するPECVDにより、ニッケル、コバルト、鉄等の金属触媒シード層上にCNTを形成し得る。これとは別の温度、ガス、比率、出力、および/または成長時間を用いることもできる。
さらに別の実施形態では、CVDかPECVDによりSi/Geシード層上にCNTを形成し得る。少なくとも1つの実施形態では、H2 ガスで希釈されたメタンを使用し、約850℃にて約10分にわたりCVD法を使用し得る。他の炭素前駆体を用いてCNTを形成することもできる。
前述したように、CNT材324は柱状構造320(ならびにメモリレベル上に製造されるメモリセル200を含む他のメモリセルの他の類似の柱状構造(図示せず))のCNTシード層314上にのみ形成される。実施形態によってはCNT材324が約1ナノメートル〜約1ミクロン(場合によっては数十ミクロン)、より望ましくは約10〜約20ナノメートルの厚みを持つが、これとは別の厚みを用いることもできる。CNT材324における個々のチューブの密度は例えば約6.6×103 〜約1×106 CNT/μ2 とし、より望ましくは少なくとも約6.6×104 CNT/μ2 とするが、これとは別の密度を用いることもできる。例えば、一部の実施形態で柱状構造320の幅を約45ナノメートルと仮定するならば、CNT材324内のCNTを少なくとも約10本とするのが望ましく、より望ましくは少なくとも約100本とする(ただし、CNTは1、2、3、4、5本と、これより少なくともよく、100本より多くてもよい)。
CNT材324の可逆抵抗スイッチング特性を向上させるため、実施形態によってはCNT材324のカーボンナノチューブの少なくとも約50%、より望ましくは少なくとも約2/3を半導体とするのが望ましい。マルチウォールCNTは通常金属であるのに対して、シングルウォールCNTは金属または半導体である。1つ以上の実施形態において、半導体シングルウォールCNTを主とするCNT材324が望ましい。別の実施形態では、CNT材324のCNTの50%未満を半導体とする。
垂直に並んだCNTでは、横向きの伝導がほとんどないか皆無の状態で電流を垂直に流すことができる。実施形態によっては隣接する柱状構造320間で横方向伝導路もしくは橋絡伝導路の形成を防ぐため、CNT材324の各チューブが概ね垂直に並ぶように製造し得る(こうすることで、例えばあるメモリセルの状態が隣接メモリセルの状態および/またはプログラミングの影響を受けたり「妨害されたり」するのを軽減および/または防止する)。この垂直の並びがCNT材324の厚み全体にわたって続く場合とそうでない場合があることに留意するべきである。例えば、初期成長段階で個々のチューブの一部またはほとんどは垂直に並んでいる(例えば、接触していない)。しかし、垂直の長さが増すにつれ個々のチューブが部分的に互いに接触することがあり、絡み合うことすらある。
実施形態によってはCNT材324の可逆抵抗スイッチング特性を改善もしくは調整するため、意図的にCNT材324に欠陥を作る。例えば、CNTシード層314上にCNT材324を形成した後に、アルゴン、O2 、またはその他の種をCNT材324に注入することによりCNT材324に欠陥を作る。第2の例ではアルゴンまたはO2プラズマ(バイアスまたはケミカル)にCNT材324を晒すことにより、意図的にCNT材324に欠陥を作る。
本発明による実施形態では、CNT材324を形成してから誘電体を堆積させる前にアニールステップを実施し得る。具体的には、真空内か1つ以上の形成ガスの存在下で約350℃〜約900℃の温度にて約30〜約180分にわたりアニールを行うことができる。望ましくは、約80%(N2 ):20%(H2 )混合の形成ガスにて、約625℃で約1時間にわたりアニールを行う。
本発明による実施形態では、CNT材324を形成してから誘電体を堆積させる前にアニールステップを実施し得る。具体的には、真空内か1つ以上の形成ガスの存在下で約350℃〜約900℃の温度にて約30〜約180分にわたりアニールを行うことができる。望ましくは、約80%(N2 ):20%(H2 )混合の形成ガスにて、約625℃で約1時間にわたりアニールを行う。
好適な形成ガスはN2 、Ar、H2 のうちのいずれか1つ以上を含み、望ましい形成ガスは約75%を上回るN2 またはArと約25%を下回るH2 との混合気を含み得る。あるいは真空を用いることもできる。好適な温度は約350℃〜約900℃に及び、望ましい温度は約585℃〜約675℃に及ぶ場合がある。好適な期間は約0.5時間〜約3時間に及び、望ましい期間は約1時間〜約1.5時間に及ぶ場合がある。好適な圧力は約1mT〜約760mTに及び、望ましい圧力は約300mT〜約600mTに及ぶ場合がある。
アニールにあたって、アニールと誘電体堆積との間に望ましくは約2時間のキュー時間を設ける。ランプアップ期間は約0.2時間〜約1.2時間に及び、望ましくは約0.5時間〜0.8時間とする。同様に、ランプダウン期間もまた約0.2時間から約1.2時間に及び、望ましくは約0.5時間〜0.8時間とする。
特定の理論に縛られることを欲するわけではないが、CNT材は時間の経過にともない空気から水分を吸収し得ると考えられている。同様に、湿気によってCNT材が剥離する見込みは高くなると考えられている。場合によってはアニールを完全に省き、CNT成長から誘電体堆積までに2時間のキュー時間を設けることも容認される。
特定の理論に縛られることを欲するわけではないが、CNT材は時間の経過にともない空気から水分を吸収し得ると考えられている。同様に、湿気によってCNT材が剥離する見込みは高くなると考えられている。場合によってはアニールを完全に省き、CNT成長から誘電体堆積までに2時間のキュー時間を設けることも容認される。
そのようなCNT形成後のアニールにあたっては、CNT材を含むデバイス上に存在する他の層もアニールに晒されるため、望ましくは他の層の存在を考慮に入れる。例えば、前述した望ましいアニールのパラメータによって他の層がダメージを受ける場合はアニールを省くか、そのパラメータを調整してよい。アニールのパラメータは、アニールされるデバイスの層を傷めることなく湿気が除去される範囲内で調整できる。例えば温度は、形成されるデバイスの総サーマルバジェット内にとどまるように調整できる。同様に、特定のデバイスに適した任意の好適な形成ガス、温度、および/または期間を採用できる。そのようなアニールは通常、任意のカーボンベースの層やカーボン含有材、例えばCNT材、グラファイト、グラフェン、非晶質炭素等を有する層に使用し得る。
CNT材324/可逆抵抗スイッチング素子202を形成した後には、CNT材324の上と周囲に誘電材326を堆積させることで、CNT材324を、メモリレベル上に製造されたメモリセル200を含む他のメモリセル(図示せず)の他の類似のCNT材の領域から隔絶する。次に、CMPか誘電体エッチバック段階を実施して誘電材326を平坦化し、CNT材324の上部から誘電材を取り除く。
誘電材326を平坦化した後には上部導体208を形成する。実施形態によっては導電層330の堆積に先立ち、1つ以上の障壁層および/または接着層328をCNT材324/可逆抵抗スイッチング素子202の上に形成する。導電層330と障壁層328とをともにパターニングおよび/またはエッチングすることで上部導体208を形成することもできる。実施形態によっては、図4A〜4Dを参照しながら後述するダマシン工程を用いて上部導体208を形成し得る。
上部導体208を形成した後には、ダイオード204の堆積半導体材を結晶化するため(および/またはシリサイド層310を形成するため)、メモリセル200をアニールしてよい。少なくとも1つの実施形態では温度が約600〜800℃、より望ましくは約650〜750℃、窒素にて約10秒〜約2分にわたりアニールを行う。これとは別の時間、温度、および/または環境をアニールに用いることもできる。前述したように、アニールのときにはシリサイド層310がダイオード204を形成する下位堆積半導体材にとって「結晶化テンプレート」もしくは「シード」の働きをする。これにより低抵抗ダイオード材が提供される。
実施形態によってはCNTシード層314が1つ以上のさらなる層を含み得る。例えば、図2Aのメモリセル200の第2の代表的な実施形態の断面図にあたる図3Bでは、CNTシード層314がさらなる金属触媒層332を含んでいる。金属触媒層332は、CMPかエッチバックで露出したCNTシード層314上に選択的に堆積させることができる。例えば、実施形態によっては無電解析出、電気めっき等により、粗面化された窒化チタンまたは窒化タンタルのCNTシード層314上に、ニッケル、コバルト、鉄等の金属触媒層332を選択的に形成し得る。次に、金属触媒で被覆されたCNTシード層314上にCNT材324を形成し得る。実施形態によっては金属触媒層332の使用により、CNT形成時に触媒前駆体が必要でなくなる。代表的な金属触媒層の厚みは約1〜200オングストロームであるが、これとは別の厚みを用いることもできる。かかる実施形態には金属ハードマスク層316および318を使用する場合とそうでない場合とがある。無電解析出、電気めっき等により、粗面化されていない平滑な窒化チタン、窒化タンタル等の層上に、ニッケル、コバルト、鉄等の金属触媒層を形成することもできる。
別の実施形態では、CNTシードのためにただ1つの金属触媒層332を使用し得る。例えば、図3Cは、図2Aのメモリセル200の第3の代表的な実施形態の断面図である。図3Cのメモリセル200は図3Bのメモリセル200に似ているが、粗面化CNTシード層314はない。図3Cに見られる実施形態では、柱状構造320の形成に先立ち導電層318上にCNTシード層314を堆積させない。柱状構造320が形成された後には、柱状構造320の上と周囲に誘電材322を堆積させ、平坦化することにより、導電層318の上部を露出させる。次に、ニッケル、コバルト、鉄等の金属触媒層332を露出した導電層318上に選択的に堆積させ、金属触媒層332上にCNT材324を形成し得る。通常そのような実施形態には、金属ハードマスク層316および318を使用する場合とそうでない場合とがある。
別の実施形態では、CNTシードのために非金属Si/Ge層を使用し得る。例えば、図3Dは、図2Aのメモリセル200の第4の代表的な実施形態の断面図である。図3Dのメモリセル200は図3Aのメモリセル200に似ているが、非金属Si/Ge CNTシード層314’がある。鉄ベースの金属CNTシード材と違って、シリコン材とゲルマニウム材は従来の半導体製造施設材料に適合するため、非金属Si/Geシードを使用すると有利である。
シリサイド形成金属層312の上にSi/Ge CNTシード層314’を形成することもできる。かかる実施形態では、図4A〜4Dを参照しながら後述するように、ダイオード204の形成時にCNTシード層314’とシリサイド形成金属層312のパターニングとエッチングを行う。パターン転写のためのハードマスクとしては酸化物層(図示せず)かSi/Ge CNTシード層314’を使用し得る。別の実施形態では、CNTシード層314’と抵抗スイッチング素子202の形成に先立ちシリサイド形成金属層312の上に金属ハードマスクを形成し得る。例えば、障壁層316および/または導電層318をシリサイド形成金属層312の上に形成し得る。次に、導電層318の上にCNTシード層314’を形成し得る。障壁層316は窒化チタン、窒化タンタル、窒化タングステン等を含み、導電層318はタングステン等の好適な金属層を含み得る。
後ほど詳述するように、障壁層316および/または導電層318、ならびにCNTシード層314’は、ダイオード204の形成中にハードマスクの役割を果たし、上部導体208の形成中に起こり得るオーバーエッチングを緩和し得る(前に援用されている特許文献10に記載されている)。例えば、CNTシード層314’、障壁層316、および導電層318のパターニングとエッチングを行い、ダイオード204のエッチングのときにはこれらをマスクとして使用する。CNTシード層314’、導電層318、障壁層316、シリサイド形成金属層312、ダイオード204(p+ポリシリコン層306、真性層304、n+ポリシリコン層302)、ならびに障壁層308のエッチングにより柱状構造320ができあがる。柱状構造320を、メモリレベル上に製造されたメモリセル200を含む他のメモリセル(図示せず)の他の類似の柱状構造から隔絶するため、柱状構造320の上と周囲には誘電材322を堆積させる。次に、CMPか誘電体エッチバック段階を実施して誘電材322を平坦化し、CNTシード層314’の上部から誘電材を取り除く。
代表的なメモリセルの製造工程
本発明による第1のメモリレベルの製造時における基板400の一部分の断面図を図4A〜Dに示す。後ほど説明するように第1のメモリレベルは複数のメモリセルを含み、それぞれのメモリセルは、基板上にCNT材を選択的に製造することによって形成される可逆抵抗スイッチング素子を含む。(図2C〜2Dを参照して前述したように、)第1のメモリレベルの上にはさらなるメモリレベルを製造できる。
本発明による第1のメモリレベルの製造時における基板400の一部分の断面図を図4A〜Dに示す。後ほど説明するように第1のメモリレベルは複数のメモリセルを含み、それぞれのメモリセルは、基板上にCNT材を選択的に製造することによって形成される可逆抵抗スイッチング素子を含む。(図2C〜2Dを参照して前述したように、)第1のメモリレベルの上にはさらなるメモリレベルを製造できる。
図4Aを参照すると、既に数通りの処理段階を経た基板400が見られる。シリコン、ゲルマニウム、シリコンゲルマニウム、非ドープ、ドープ、バルク、シリコンオンインシュレータ等の基板400は何らかの好適な基板でよく、さらなる回路を具備する場合とそうでない場合とがある。例えば、基板400は、1つ以上のn形ウェルまたはp形ウェル領域(図示せず)を含み得る。
基板400上には絶縁層402を形成する。絶縁層402は、実施形態によっては二酸化シリコン、窒化シリコン、酸窒化シリコンの層であり、さもなくば他の何らかの好適な絶縁層である。
基板400上には絶縁層402を形成する。絶縁層402は、実施形態によっては二酸化シリコン、窒化シリコン、酸窒化シリコンの層であり、さもなくば他の何らかの好適な絶縁層である。
絶縁層402を形成した後には絶縁層402の上に接着層404を形成する(例えば、物理蒸着法やその他の方法により形成する)。例えば、接着層404は約20〜約500オングストローム、望ましくは約100オングストロームの窒化チタンでよく、さもなくば窒化タンタル、窒化タングステン、1つ以上の接着層を組み合わせたもの等の好適な接着層でよい。これとは別の材料および/または厚みを接着層に用いることもできる。実施形態によっては接着層404がオプションとなる。
接着層404を形成した後には接着層404の上に導電層406を堆積させる。導電層406は、タングステン等の適切な金属、高濃度にドープされた半導体材、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニド等の何らかの好適な導電材であり、何らかの好適な方法(例えば、CVD、物理蒸着法(「PVD」)等)により堆積させる。導電層406は、少なくとも1つの実施形態において、約200〜約2,500オングストロームのタングステンを含み得る。これとは別の材料および/または厚みを導電層に用いることもできる。
導電層406を形成した後には接着層404と導電層406のパターニングとエッチングを行う。例えば、接着層404と導電層406のパターニングとエッチングにはソフトまたはハードマスクとウェットまたはドライエッチング処理による従来のリソグラフィ法を用いる。少なくとも1つの実施形態において、(図4Aに示されているように、)接着層404と導電層406のパターニングとエッチングにより概ね平行で概ね同一平面の導体408を形成する。代表的な導体408の幅および/または導体408の間隔は約200〜約2,500オングストロームであるが、これとは別の導体幅および/または間隔を用いることもできる。
導体408が形成された後には、基板400上に誘電体層410を形成して導体408間の空隙を埋める。例えば、約3,000〜7,000オングストロームの二酸化シリコンを基板400上に堆積させ、化学的機械的研磨やエッチバック工程により平坦化することで平らな表面412を形成する。平面412では、(図に示されているように、)導体408の露出した上面が誘電材によって区切られる。窒化シリコン、酸窒化シリコン、low−k(低誘電率)誘電体等の他の誘電材、および/または他の誘電体層の厚みを用いることもできる。代表的なlow−k誘電体として炭素ドープされた酸化物、シリコン炭素層等がある。
本発明の別の実施形態では、ダマシン工程を用いて導体408を形成し得る。この場合、誘電体層410を形成し、パターニングし、エッチングすることで導体408のための開口部もしくは空隙を作る。次に、接着層404と導電層406(および/または必要に応じて導電性シード、導電性フィル、および/または障壁層)により開口部もしくは空隙を満たし得る。次に、接着層404と導電層406とを平坦化して平らな表面412を形成する。かかる実施形態では、接着層404によって開口部もしくは空隙の底面および側壁が覆われる。
平坦化の後には各メモリセルのダイオード構造を形成する。図4Bを参照すると、基板400の平坦化された上面412の上に障壁層414が形成されている。障壁層414は約20〜約500オングストローム、望ましくは約100オングストロームの窒化チタンでよく、さもなくば窒化タンタル、窒化タングステン、1つ以上の障壁層を組み合わせたもの、チタン/窒化チタンスタック、タンタル/窒化タンタルスタック、タングステン/窒化タングステンスタック等他の層と組み合わされた障壁層等、好適な障壁層でよい。これとは別の材料および/または厚みを障壁層に用いることもできる。
障壁層414を堆積させた後には、各メモリセルのダイオード形成に用いる半導体材の堆積が始まる(例えば、図2A〜3のダイオード204等)。既に説明したように、それぞれのダイオードは垂直のp−nまたはp−i−nダイオードでよい。実施形態によってはポリシリコン、多結晶シリコンゲルマニウム合金、ポリゲルマニウム、または他の何らかの好適な材料等の多結晶半導体材から各ダイオードを形成する。ここでは便宜上ポリシリコン下向きダイオードの形成について説明する。これとは別の材料および/またはダイオード構成を使用できることが理解できるはずである。
図4Bを参照し、障壁層414を形成した後には高濃度にドープされたn+シリコン層416を障壁層414上に堆積させる。実施形態によっては、n+シリコン層416は堆積時に非晶質状態にある。別の実施形態において、n+シリコン層416は堆積時に多結晶状態にある。n+シリコン層416の堆積にはCVDやその他の好適なプロセスを使用できる。少なくとも1つの実施形態では、例えば約1021cm-3のドーピング濃度による約100〜約1,000オングストローム、望ましくは約100オングストロームのリンまたはヒ素ドープシリコンからn+シリコン層416を形成し得る。これとは別の層の厚み、ドーピング種別、および/またはドーピング濃度を用いることもできる。n+シリコン層416は、例えば堆積時にドナーガスを流すことによりその場で(in situ) ドープされてもよい。これとは別のドーピング方法を用いることもできる(例えば、注入等)。
n+シリコン層416を堆積させた後には、低濃度にドープされた真性および/または意図的にドープされていないシリコン層418をn+シリコン層416上に形成する。実施形態によっては、真性シリコン層418は堆積時に非晶質状態にある。別の実施形態において、真性シリコン層418は堆積時に多結晶状態にある。真性シリコン層418の堆積にはCVDやその他の好適な堆積方法を使用できる。真性シリコン層418の厚みは、少なくとも1つの実施形態において、約500〜約4,800オングストローム、望ましくは約2,500オングストロームである。これとは別の厚みを真性層に用いることもできる。
(前に援用されている特許文献14に記載されているように、)n+シリコン層416から真性シリコン層418へのドーパントの移動を防止および/または軽減するため、真性シリコン層418の堆積に先立ち、薄い(例えば、数百オングストローム以下の)ゲルマニウムおよび/またはシリコンゲルマニウム合金層(図示せず)をn+シリコン層416上に形成することもできる。
(前に援用されている特許文献14に記載されているように、)n+シリコン層416から真性シリコン層418へのドーパントの移動を防止および/または軽減するため、真性シリコン層418の堆積に先立ち、薄い(例えば、数百オングストローム以下の)ゲルマニウムおよび/またはシリコンゲルマニウム合金層(図示せず)をn+シリコン層416上に形成することもできる。
高濃度にドープされたp形シリコンを堆積させイオン注入によりドープするか、さもなくば堆積時にその場でドープすることによりp+シリコン層420を形成する。例えば、ブランケットp+注入を使用し、真性シリコン層418内の所定の深さにホウ素を注入する。代表的な注入可能な分子イオンとしてBF2 、BF3 、B等がある。実施形態によっては約1−5×1015イオン/cm2 の注入適用量を使用し得る。これとは別の注入種および/または適用量を用いることもできる。さらに実施形態によっては拡散工程を使用し得る。少なくとも1つの実施形態では、出来上がったp+シリコン層420の厚みが約100〜700オングストロームになるが、これとは別のp+シリコン層サイズを用いることもできる。
p+シリコン層420を形成した後にはシリサイド形成金属層422をp+シリコン層420上に堆積させる。代表的なシリサイド形成金属はスパッタまたは堆積によるチタンもしくはコバルトを含む。実施形態によってはシリサイド形成金属層422が約10〜約200オングストローム、望ましくは約20〜約50オングストローム、より望ましくは約20オングストロームの厚みを持つ。これとは別のシリサイド形成金属層材および/または厚みを用いることもできる。
シリサイド形成金属層422の上には障壁層424を堆積させる。障壁層424は約20〜約500オングストローム、望ましくは約100オングストロームの窒化チタンでよく、さもなくば窒化タンタル、窒化タングステン、1つ以上の障壁層を組み合わせたもの、チタン/窒化チタンスタック、タンタル/窒化タンタルスタック、またはタングステン/窒化タングステンスタック等の他の層と組み合わされた障壁層等の好適な障壁層でよい。これとは別の材料および/または厚みを障壁層に用いることもできる。
障壁層424を形成した後には障壁層424上に導電層426を形成する。導電層426は、タングステンやその他の好適な金属等の、約50〜約1,000オングストローム、望ましくは約500オングストロームの導電材でよい。
導電層426を形成した後には導電層426上にCNTシード層427を形成する。CNTシード層427は実施形態によっては約1,000〜約5,000オングストロームの窒化チタンまた窒化はタンタルであるが、これとは別の厚みを用いることもできる。
導電層426を形成した後には導電層426上にCNTシード層427を形成する。CNTシード層427は実施形態によっては約1,000〜約5,000オングストロームの窒化チタンまた窒化はタンタルであるが、これとは別の厚みを用いることもできる。
CNTシード層427は、代替の実施形態において、約1〜約500オングストロームのSi/Geであるが、これとは別の厚みを用いることもできる。このSi/Ge層は、CVD、PECVD、またはその他の類似する処理法により導電層426上に形成できる。あるいは導電層426上にシリコンシード層を形成し、CVD等によりゲルマニウムナノアイランドをシリコンシード層上に選択的に成長させることもできる。選択的ゲルマニウム堆積は、約500℃、100mT、GeH4 の低圧CVD法により果たすことができる。いずれの方法にせよ、約3×1016cm-2適用量、約30KeVエネルギーによる炭素注入を使用できる。注入の後には約30%のH2 O2 溶液により表面を処理し得る。その結果、約5オングストローム〜約19オングストロームのGeOまたはSiO成長が得られる。これとは別の好適なSi/Ge層形成法および/または処理条件を用いることもできる。
そして、障壁層414、シリコン領域416、418、420、シリサイド形成金属層422、障壁層424、導電層426、およびCNTシード層427のパターニングとエッチングにより支柱428を作る。例えば、CNTシード層427、導電層426、および障壁層424を最初にエッチングする。引き続き、シリサイド形成金属層422、シリコン領域420、418、416、および障壁層414をエッチングする。CNTシード層427、導電層426、および障壁層414はシリコンエッチングのときにハードマスクの役割を果たす。ハードマスクは下位層エッチングのパターンとなるエッチング層である。CNTシード層427上に存在するフォトレジストがすべて消費されると、ハードマスクが代わりにパターンを提供する。こうして1回のフォトリソグラフィ段階で支柱428が形成される。支柱428の形成にあたっては、従来のリソグラフィ法とウェットまたはドライエッチング処理を用いることができる。それぞれの支柱428はp−i−n下向きダイオード430を含む。上向きp−i−nダイオードを同様に形成することもできる。
支柱428を形成した後には支柱428に誘電体層432を堆積させることにより支柱428間の空隙を埋める。例えば、約200〜7,000オングストロームの二酸化シリコンを堆積させ、化学的機械的研磨かエッチバック工程により平坦化することで平らな表面434を形成する。平面434では、(図に示されているように、)支柱428の露出した上面が誘電材432によって区切られる。窒化シリコン、酸窒化シリコン、low−k誘電体等の他の誘電材および/または他の誘電体層の厚みを用いることもできる。代表的なlow−k誘電体として炭素ドープされた酸化物、シリコン炭素層等がある。CNTシード層427を露出させるためにCMPを用いることができる。CNTシード層427がSi/Geシード層ならば、研磨後のSi/Ge層は約100オングストローム〜約400オングストローム、より大まかには1オングストローム〜約500オングストロームの厚みを持ち、約60%〜約80%、より大まかには約40%〜約95%のSiと、約20%〜約40%、より大まかには約5%〜約60%のGeとを含む。研磨後のSi/Ge CNTシード層427は、少なくとも1つの実施形態において、約50nmの厚みを持ち、約70%のSiと30%のGeとを含む。
平面434を形成した後には、それぞれの支柱428のCNTシード層427上でCNT材436(図4C)を選択的に形成する。CNTシード層427が窒化チタンか窒化タンタルか類似の材料ならば、CNTをCNTシード層427上に直接形成できるようにするため、CNTシード層427の表面を粗面化できる。例えば、前に援用されている非特許文献1と非特許文献2とを参照されたい。1つ以上の実施形態では、少なくとも約850〜4,000オングストローム、より望ましくは少なくとも約4,000オングストロームの算術平均表面粗さRaまでCNTシード層427を粗面化し得る。これとは別の表面粗さを用いることもできる。
(図3Bを参照して前述したように、)実施形態によってはCNT形成時に金属触媒の利点を提供するため、CNT材436の形成に先立ち、粗面化されたCNTシード層427上にニッケル、コバルト、鉄等のさらなる金属触媒/シード層(図示せず)を選択的に堆積させる。別の実施形態では、(図3Cを参照して前述したように、)下位粗面化シード層なしで金属触媒層を使用し得る。
いずれにせよCNT製造工程を実施し、それぞれの支柱428の上でCNT材436を選択的に成長および/または堆積させる。このCNT材436が可逆抵抗スイッチング素子202として働く。各支柱428上でのCNT材436形成にあたっては何らかの好適な方法を用いることができる。例えば、化学蒸着(CVD)、プラズマCVD、レーザ蒸着、電気アーク放電等を用いることができる。
いずれにせよCNT製造工程を実施し、それぞれの支柱428の上でCNT材436を選択的に成長および/または堆積させる。このCNT材436が可逆抵抗スイッチング素子202として働く。各支柱428上でのCNT材436形成にあたっては何らかの好適な方法を用いることができる。例えば、化学蒸着(CVD)、プラズマCVD、レーザ蒸着、電気アーク放電等を用いることができる。
1つの代表的な実施形態において、キシレン、アルゴン、水素、および/またはフェロセンにて温度約675〜700℃、流量約100sccmの約30分にわたるCVDによりTiNシード層上にCNTを形成し得る。これとは別の温度、ガス、流量、および/または成長時間を用いることもできる。
別の代表的な実施形態では、約20%のC2 H4 と80%のアルゴンにて温度約650℃、圧力約5.5Torrの約20分にわたるCVDによりニッケル触媒層上にCNTを形成し得る。これとは別の温度、ガス、比率、圧力、および/または成長時間を用いることもできる。
さらに別の実施形態では、約80%のアルゴン、水素、および/またはアンモニアで希釈された約20%のメタン、エチレン、アセチレン、その他の炭化水素にて約600〜900℃の温度で約8〜30分にわたり約100〜200ワットのRF出力を使用するプラズマCVDによりニッケル、コバルト、鉄等の金属触媒層上にCNTを形成し得る。これとは別の温度、ガス、比率、出力、および/または成長時間を用いることもできる。
さらに別の実施形態では、H2 ガスで希釈されたメタンにて約10分にわたり約850℃の温度のCVDによりSi/Ge層上にCNTを形成する。これとは別の温度、ガス、および/または成長時間を用いることもでき、他の何らかの好適なCNT形成法および/または処理条件を用いることもできる。
別の代表的な実施形態では、約20%のC2 H4 と80%のアルゴンにて温度約650℃、圧力約5.5Torrの約20分にわたるCVDによりニッケル触媒層上にCNTを形成し得る。これとは別の温度、ガス、比率、圧力、および/または成長時間を用いることもできる。
さらに別の実施形態では、約80%のアルゴン、水素、および/またはアンモニアで希釈された約20%のメタン、エチレン、アセチレン、その他の炭化水素にて約600〜900℃の温度で約8〜30分にわたり約100〜200ワットのRF出力を使用するプラズマCVDによりニッケル、コバルト、鉄等の金属触媒層上にCNTを形成し得る。これとは別の温度、ガス、比率、出力、および/または成長時間を用いることもできる。
さらに別の実施形態では、H2 ガスで希釈されたメタンにて約10分にわたり約850℃の温度のCVDによりSi/Ge層上にCNTを形成する。これとは別の温度、ガス、および/または成長時間を用いることもでき、他の何らかの好適なCNT形成法および/または処理条件を用いることもできる。
前述したように、CNT材436は各支柱428のCNTシード層427上にのみ形成される。実施形態によってはCNT材436が約1ナノメートル〜約1ミクロン(場合によっては数十ミクロン)、より望ましくは約10〜約20ナノメートルの厚みを持つが、これとは別の厚みを用いることもできる。CNT材436における個々のチューブの密度は例えば約6.6×103 〜約1×106 CNT/μ2 とし、より望ましくは少なくとも約6.6×104 CNT/μ2 とするが、これとは別の密度を用いることもできる。例えば、一部の実施形態で支柱428の幅を約45ナノメートルと仮定するならば、各支柱428上に形成されるCNT材436内のCNTを少なくとも約10本とするのが望ましく、より望ましくは少なくとも約100本とする(ただし、CNTは1、2、3、4、5本と、これより少なくともよく、または100本より多くてもよい)。
それぞれの支柱428上にCNT材/可逆抵抗スイッチング素子436を形成した後には、隣接するCNT材領域を互いに隔絶するため、CNT材領域436の上と周囲に誘電材437を堆積させる。次に、CMPか誘電体エッチバック段階を実施して誘電材437を平坦化し、CNT材領域436の上部から誘電材を取り除く。例えば、約200〜7,000オングストローム、実施形態によっては1ミクロン以上の二酸化シリコンを堆積させ、化学的機械的研磨かエッチバック工程により平坦化してもよい。CNTが長時間にわたり空気に晒された場合、誘電体堆積に先立つ脱水素アニールにより誘電体とCNTとの接着を改善できる。窒化シリコン、酸窒化シリコン、low−k誘電体等の他の誘電材および/または他の誘電体層の厚みを用いることもできる。代表的なlow−k誘電体として炭素ドープされた酸化物、シリコン炭素層等がある。
図4Dを参照し、誘電材437の平坦化の後には、底部導体セット408の形成と同様に第2の導体セット438を支柱428上に形成できる。例えば、図4Dに見られるように、実施形態によっては第2の上位導体セット438の形成に用いる導電層442の堆積に先立ち、1つ以上の障壁層および/または接着層440を可逆抵抗スイッチング素子436上に堆積させることができる。
導電層442はタングステン等の適切な金属、高濃度にドープされた半導体材、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニド等の何らかの好適な導電材から形成され、何らかの好適な方法(例えば、CVD、PVD等)により堆積させる。これとは別の導電層材を用いることもできる。障壁層および/または接着層440は窒化チタン等の好適な層、例えば窒化タンタル、窒化タングステン、1つ以上の層を組み合わせたもの、他の何らかの好適な材料等を含み得る。堆積導電層442と障壁および/または接着層440をパターニングし、エッチングすることにより第2の導体セット438を形成する。上位導体438は、少なくとも1つの実施形態において、下位導体408とは異なる方向に延在する概ね平行で概ね同一面の導体である。
本発明の別の実施形態では、ダマシン工程を用いて上位導体438を形成し得る。この場合、誘電体層を形成し、パターニングし、エッチングすることで導体438のための開口部もしくは空隙を作る。特許文献10に記載されているように、導電層426と障壁層424は、上位導体438の開口部または空隙の形成時に誘電体層のオーバーエッチング効果を緩和し、ダイオード430の偶発的短絡を防ぐ。
この開口部または空隙は接着層440と導電層442(および/または必要に応じて導電性シード、導電性フィル、および/または障壁層)により満たされる。次に、接着層440と導電層442を平坦化し平らな表面を形成する。
この開口部または空隙は接着層440と導電層442(および/または必要に応じて導電性シード、導電性フィル、および/または障壁層)により満たされる。次に、接着層440と導電層442を平坦化し平らな表面を形成する。
上位導体438を形成した後には、ダイオード430の堆積半導体材を結晶化させるために(および/またはシリサイド形成金属層422とp+領域420との反応によりシリサイド領域を形成するために)アニールを行う。少なくとも1つの実施形態では、温度が約600〜800℃、より望ましくは約650〜750℃の窒素にて約10秒〜約2分のアニールが行われてよい。これとは別の時間、温度、および/または環境をアニールに用いることもできる。シリサイド形成金属層領域422とp+領域420との反応時に形成されるシリサイド領域は、ダイオード430を形成する下位堆積半導体材のアニールのときに「結晶化テンプレート」もしくは「シード」の働きをする(例えば、任意の非晶質半導体材を多結晶半導体材に変え、かつ/またはダイオード430の全体的な結晶特性を向上させる)。かくして、低抵抗ダイオード材が提供される。
代表的な代替のメモリセル
図5は、本発明により提供される代表的なメモリセル500の断面図である。メモリセル500は薄膜トランジスタ(「TFT」)、例えば基板505の上に形成された可逆抵抗スイッチング素子504に結合される薄膜金属酸化膜半導体電界効果トランジスタ(「MOSFET」)502を含む。例えば、MOSFET502は、何らかの好適な基板上に形成されるn形チャネルまたはp形チャネルの薄膜MOSFETであってよい。図に示されている実施形態では、基板505の上には二酸化シリコン、窒化シリコン、酸窒化物等の絶縁領域506が形成され、絶縁領域506の上には堆積シリコン、ゲルマニウム、シリコンゲルマニウム等の堆積半導体領域507が形成される。薄膜MOSFET502は堆積半導体領域507の中に形成され、絶縁領域506によって基板505から絶縁される。
図5は、本発明により提供される代表的なメモリセル500の断面図である。メモリセル500は薄膜トランジスタ(「TFT」)、例えば基板505の上に形成された可逆抵抗スイッチング素子504に結合される薄膜金属酸化膜半導体電界効果トランジスタ(「MOSFET」)502を含む。例えば、MOSFET502は、何らかの好適な基板上に形成されるn形チャネルまたはp形チャネルの薄膜MOSFETであってよい。図に示されている実施形態では、基板505の上には二酸化シリコン、窒化シリコン、酸窒化物等の絶縁領域506が形成され、絶縁領域506の上には堆積シリコン、ゲルマニウム、シリコンゲルマニウム等の堆積半導体領域507が形成される。薄膜MOSFET502は堆積半導体領域507の中に形成され、絶縁領域506によって基板505から絶縁される。
MOSFET502はソース/ドレイン領域508、510とチャネル領域512とを含むほか、ゲート誘電体層514、ゲート電極516、およびスペーサ518a〜bを含む。少なくとも1つの実施形態において、ソース/ドレイン領域508、510がドープされたp形となり、チャネル領域512はドープされたn形となるが、別の実施形態において、ソース/ドレイン領域508、510がドープされたn形となり、チャネル領域512はドープされたp形となる。これとは別のMOSFET構成や何らかの好適な製造法を薄膜MOSFET502に用いることもできる。実施形態によってはSTI、LOCOS等のプロセスを用いて形成される絶縁領域(図示せず)によりMOSFET502を電気的に絶縁する。あるいは、MOSFET502のゲート、ソース、および/またはドレイン領域を、基板505上に形成される他のトランジスタ(図示せず)と共用することもできる。
導電性プラグ526上には可逆抵抗スイッチング素子504の可逆抵抗スイッチングCNT材522が形成される。少なくとも1つの実施形態では、図1〜4Dの実施形態を参照しながら既に説明した選択的形成工程を用いて可逆抵抗スイッチングCNT材522を形成する。例えば、窒化チタンまたは窒化タンタル等のCNTシード層524、および/またはニッケル、コバルト、鉄等の金属触媒、あるいはSi/Ge層を導電性プラグ526上に形成し得る。次に、既に述べたように、CNTシード層524上で選択的にCNT材522を形成し得る。
図5に見られるように、可逆抵抗スイッチング素子504は第1の導電性プラグ526によってMOSFET502のソース/ドレイン領域510へ結合され、かつ第2の導電性プラグ530(誘電体層532内に延在する)によって第1のメタルレベル(「Ml」)線528へ結合される。同様に、第3の導電性プラグ534はMOSFET502のソース/ドレイン領域508をMl線536へ結合する。導電性プラグおよび/または線は、タングステン等の金属、高濃度にドープされた半導体材、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニド等の何らかの好適な材料から形成できる(障壁層あり/なし)。MOSFET502がn形チャネルデバイスならば、領域508はドレインとなり、領域510はMOSFET502にとってのソースとなることに留意するべきである。MOSFET502がp形チャネルデバイスならば、領域508はソースとなり、領域510はMOSFET502にとってのドレインとなる。誘電体層532は、二酸化シリコン、窒化シリコン、酸窒化シリコン、low−k誘電体等の何らかの好適な誘電体を含み得る。
メモリセル500の薄膜MOSFET502は図2A〜4Dのメモリセルに使われているダイオードのものと同様にステアリング素子として働き、可逆抵抗スイッチング素子504に印加される電圧および/またはこれを流れる電流を選択的に制限する。
この集積方式を拡張し、垂直柱状ダイオードの代わりに、ステアリング素子として、TFTと直列する垂直方向CNT膜を選択的に成長させることもできる。TFTステアリング素子は平面または垂直である。
この集積方式を拡張し、垂直柱状ダイオードの代わりに、ステアリング素子として、TFTと直列する垂直方向CNT膜を選択的に成長させることもできる。TFTステアリング素子は平面または垂直である。
以上の説明は本発明の代表的な実施形態だけを開示するものである。前に開示されている装置・方法の修正で本発明の範囲内に入るものは当業者にとって明白である。
よって、本発明はその代表的な実施形態との関係で開示されているが、他の実施形態が添付の特許請求の範囲によって定められる本発明の趣旨および範囲内に入り得ることを理解するべきである。
よって、本発明はその代表的な実施形態との関係で開示されているが、他の実施形態が添付の特許請求の範囲によって定められる本発明の趣旨および範囲内に入り得ることを理解するべきである。
Claims (63)
- メモリセルを製造する方法であって、
基板の上にステアリング素子を製造するステップと、
前記ステアリング素子に結合された可逆抵抗スイッチング素子を製造するステップであって、
前記基板の上にシリコンゲルマニウム層を堆積させることによりカーボンナノチューブ(「CNT」)シード層を製造することと、
前記CNTシード層をパターニングしかつエッチングすることと、
前記CNTシード層上でCNT材を選択的に製造することと、により前記ステアリング素子に結合された可逆抵抗スイッチング素子を製造するステップと、
を含む方法。 - 請求項1記載の方法において、
前記シリコンゲルマニウム層は、約1オングストローム〜約500オングストロームの厚みを有する方法。 - 請求項1記載の方法において、
前記シリコンゲルマニウム層は、約100オングストローム〜約400オングストロームの厚みを有する方法。 - 請求項1記載の方法において、
前記シリコンゲルマニウム層は、約50オングストロームの厚みを有する方法。 - 請求項1記載の方法において、
前記シリコンゲルマニウム層は、約40%〜約95%のシリコンと約60%〜約5%のゲルマニウムとを含む方法。 - 請求項1記載の方法において、
前記シリコンゲルマニウム層は、約60%〜約80%のシリコンと約40%〜約20%のゲルマニウムとを含む方法。 - 請求項1記載の方法において、
前記シリコンゲルマニウム層は、約70%のシリコンと約30%のゲルマニウムとを含む方法。 - 請求項1記載の方法において、
前記CNTシード層をパターニングしかつエッチングすることは、前記ステアリング素子をパターニングしかつエッチングすることを含む方法。 - 請求項1記載の方法において、
前記CNTシード層上でCNT材を選択的に製造することは、化学蒸着を用いて前記CNTシード層上にCNT材を堆積させることを含む方法。 - 請求項1記載の方法において、
前記CNT材のスイッチング特性を調整するため、前記CNT材に欠陥を作るステップをさらに含む方法。 - 請求項1記載の方法において、
前記可逆抵抗スイッチング素子は、前記ステアリング素子の上に製造される方法。 - 請求項1記載の方法において、
前記ステアリング素子を製造するステップは、p−nまたはp−i−nダイオードを製造することを含む方法。 - 請求項1記載の方法において、
前記ステアリング素子を製造するステップは、多結晶ダイオードを製造することを含む方法。 - 請求項1記載の方法において、
前記ステアリング素子を製造するステップは、垂直多結晶ダイオードを製造することを含む方法。 - 請求項1記載の方法において、
前記ステアリング素子を製造するステップは、多結晶材が低抵抗状態にある垂直多結晶ダイオードを製造することを含む方法。 - 請求項1記載の方法において、
前記ステアリング素子を製造するステップは、薄膜トランジスタを製造することを含む方法。 - 請求項1記載の方法において、
前記ステアリング素子を製造するステップは、薄膜金属酸化膜半導体電界効果トランジスタを製造することを含む方法。 - 請求項1記載の方法において、
前記CNT材を選択的に製造することは、前記CNT材にて横方向の伝導を軽減するため、CNTが概ね垂直に並ぶCNT材を製造することを含む方法。 - 請求項1記載の方法を用いて形成されるメモリセル。
- 請求項8記載の方法を用いて形成されるメモリセル。
- メモリセルを製造する方法であって、
基板の上に第1の導体を製造するステップと、
前記第1の導体の上に可逆抵抗スイッチング素子を製造するステップであって、
前記第1の導体の上にシリコンゲルマニウム層を堆積させることによりカーボンナノチューブ(「CNT」)シード層を製造することと、
前記CNTシード層をパターニングしかつエッチングすることと、
前記CNTシード層上でCNT材を選択的に製造することと、により前記第1の導体の上に可逆抵抗スイッチング素子を製造するステップと、
前記第1の導体の上にダイオードを製造するステップと、
前記ダイオードと前記可逆抵抗スイッチング素子との上に第2の導体を製造するステップと、
を含む方法。 - 請求項21記載の方法において、
前記シリコンゲルマニウム層は、約1オングストローム〜約500オングストロームの厚みを有する方法。 - 請求項21記載の方法において、
前記シリコンゲルマニウム層は、約100オングストローム〜約400オングストロームの厚みを有する方法。 - 請求項21記載の方法において、
前記シリコンゲルマニウム層は、約50オングストロームの厚みを有する方法。 - 請求項21記載の方法において、
前記シリコンゲルマニウム層は、約40%〜約95%のシリコンと約60%〜約5%のゲルマニウムとを含む方法。 - 請求項21記載の方法において、
前記シリコンゲルマニウム層は、約60%〜約80%のシリコンと約40%〜約20%のゲルマニウムとを含む方法。 - 請求項21記載の方法において、
前記シリコンゲルマニウム層は、約70%のシリコンと約30%のゲルマニウムとを含む方法。 - 請求項21記載の方法において、
前記CNTシード層をパターニングしかつエッチングすることは、前記ダイオードをパターニングしかつエッチングすることを含む方法。 - 請求項21記載の方法において、
前記可逆抵抗スイッチング素子は、前記ステアリング素子の上に製造される方法。 - 請求項21記載の方法において、
前記ダイオードを製造するステップは、垂直多結晶ダイオードを製造することを含む方法。 - 請求項21記載の方法において、
前記垂直多結晶ダイオードの多結晶材に接するシリサイド、シリサイド−ゲルマニド、またはゲルマニド領域を製造することにより、前記多結晶材を低抵抗状態に置くステップをさらに含む方法。 - 請求項21記載の方法において、
前記CNT材を選択的に製造することは、前記CNT材にて横方向の伝導を軽減するため、CNTが概ね垂直に並ぶCNT材を製造することを含む方法。 - 請求項15記載の方法を用いて形成されるメモリセル。
- 請求項18記載の方法を用いて形成されるメモリセル。
- メモリセルを製造する方法であって、
ソース領域とドレイン領域とを有する薄膜トランジスタを製造するステップと、
前記薄膜トランジスタの前記ソース領域もしくは前記ドレイン領域へ結合される第1の導体を製造するステップと、
前記第1の導体へ結合された可逆抵抗スイッチング素子を製造するステップであって、
前記第1の導体の上にシリコンゲルマニウム層を堆積させることによりカーボンナノチューブ(「CNT」)シード層を製造することと、
前記CNTシード層をパターニングしかつエッチングすることと、
前記CNTシード層上でCNT材を選択的に製造することと、により前記第1の導体へ結合された可逆抵抗スイッチング素子を製造するステップと、
前記第1の導体の上にダイオードを製造するステップと、
前記可逆抵抗スイッチング素子の上に第2の導体を製造するステップと、
を含む方法。 - 請求項35記載の方法において、
前記CNT材を選択的に製造することは、前記CNT材にて横方向の伝導を軽減するため、CNTが概ね垂直に並ぶCNT材を製造することを含む方法。 - 請求項35記載の方法を用いて形成されるメモリセル。
- メモリセルであって、
ステアリング素子と、
パターニングされかつエッチングされ、シリコンゲルマニウムを備える、カーボンナノチューブ(「CNT」)シード層と、
前記ステアリング素子へ結合され、かつ前記CNTシード層上に選択的に製造されるCNT材を含む可逆抵抗スイッチング素子と、
を備えるメモリセル。 - 請求項38記載のメモリセルにおいて、
前記ステアリング素子は、p−nまたはp−i−nダイオードを備えるメモリセル。 - 請求項39記載のメモリセルにおいて、
前記ダイオードは、垂直多結晶ダイオードを備えるメモリセル。 - 請求項40記載のメモリセルにおいて、
前記垂直多結晶ダイオードは、低抵抗状態にある多結晶材を含むメモリセル。 - 請求項38記載のメモリセルにおいて、
前記ステアリング素子は、薄膜トランジスタを備えるメモリセル。 - 請求項38記載のメモリセルにおいて、
前記薄膜トランジスタは、金属酸化膜半導体電界効果トランジスタを備えるメモリセル。 - 請求項38記載のメモリセルにおいて、
前記CNTシード層は、前記ステアリング素子とともにパターニングされかつエッチングされるメモリセル。 - 請求項38記載のメモリセルにおいて、
前記CNT材は、前記CNT材のスイッチング特性を調整する欠陥を含むメモリセル。 - 請求項38記載のメモリセルにおいて、
前記CNTシード層は、約1オングストローム〜約500オングストロームの厚みを有するメモリセル。 - 請求項38記載のメモリセルにおいて、
前記CNTシード層は、約100オングストローム〜約400オングストロームの厚みを有するメモリセル。 - 請求項38記載のメモリセルにおいて、
前記CNTシード層は、約50オングストロームの厚みを有するメモリセル。 - 請求項38記載のメモリセルにおいて、
前記CNTシード層は、約40%〜約95%のシリコンと約60%〜約5%のゲルマニウムとを含むメモリセル。 - 請求項38記載のメモリセルにおいて、
前記CNTシード層は、約60%〜約80%のシリコンと約40%〜約20%のゲルマニウムとを含むメモリセル。 - 請求項38記載のメモリセルにおいて、
前記CNTシード層は、約70%のシリコンと約30%のゲルマニウムとを含むメモリセル。 - メモリセルであって、
第1の導体と、
前記第1の導体の上に形成される第2の導体と、
前記第1および第2の導体間に形成されるダイオードと、
前記第1および第2の導体間にてシリコンゲルマニウムを備えるカーボンナノチューブ(「CNT」)シード層と、
前記CNTシード層上で選択的に製造されるCNT材を含む可逆抵抗スイッチング素子と、
を備えるメモリセル。 - 請求項52記載のメモリセルにおいて、
前記ダイオードは、垂直多結晶ダイオードを備えるメモリセル。 - 請求項53記載のメモリセルにおいて、
前記可逆抵抗スイッチング素子は、前記垂直多結晶ダイオードの上にあるメモリセル。 - 請求項53記載のメモリセルにおいて、
前記垂直多結晶ダイオードの多結晶材に接するシリサイド、シリサイド−ゲルマニド、またはゲルマニド領域をさらに備えることにより、前記多結晶材を低抵抗状態に置くメモリセル。 - 請求項52記載のメモリセルにおいて、
前記CNTシード層は、約1オングストローム〜約500オングストロームの厚みを有するメモリセル。 - 請求項52記載のメモリセルにおいて、
前記CNTシード層は、約100オングストローム〜約400オングストロームの厚みを有するメモリセル。 - 請求項52記載のメモリセルにおいて、
前記CNTシード層は、約50オングストロームの厚みを有するメモリセル。 - 請求項52記載のメモリセルにおいて、
前記CNTシード層は、約40%〜約95%のシリコンと約60%〜約5%のゲルマニウムとを含むメモリセル。 - 請求項52記載のメモリセルにおいて、
前記CNTシード層は、約60%〜約80%のシリコンと約40%〜約20%のゲルマニウムとを含むメモリセル。 - 請求項52記載のメモリセルにおいて、
前記CNTシード層は、約70%のシリコンと約30%のゲルマニウムとを含むメモリセル。 - メモリセルであって、
ソース領域とドレイン領域とを有する薄膜トランジスタと、
前記ソース領域もしくはドレイン領域へ結合される第1の導体と、
前記第1の導体の上に製造されるシリコンゲルマニウムを備えるカーボンナノチューブ(「CNT」)シード層と、
前記CNTシード層上に選択的に製造されるCNT材を含む可逆抵抗スイッチング素子と、
前記可逆抵抗スイッチング素子の上に形成される第2の導体と、
を備えるメモリセル。 - 請求項62記載のメモリセルにおいて、
前記薄膜トランジスタは、n形チャネルまたはp形チャネル金属酸化膜半導体電界効果トランジスタを備えるメモリセル。
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JP2010157568A (ja) * | 2008-12-26 | 2010-07-15 | Funai Electric Advanced Applied Technology Research Institute Inc | メモリセルアレイ |
JP2010157567A (ja) * | 2008-12-26 | 2010-07-15 | Funai Electric Advanced Applied Technology Research Institute Inc | メモリセルアレイ |
US8298891B1 (en) | 2009-08-14 | 2012-10-30 | Intermolecular, Inc. | Resistive-switching memory element |
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US8946046B1 (en) | 2012-05-02 | 2015-02-03 | Crossbar, Inc. | Guided path for forming a conductive filament in RRAM |
US9012307B2 (en) | 2010-07-13 | 2015-04-21 | Crossbar, Inc. | Two terminal resistive switching device structure and method of fabricating |
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US8841196B1 (en) | 2010-09-29 | 2014-09-23 | Crossbar, Inc. | Selective deposition of silver for non-volatile memory device fabrication |
US8889521B1 (en) | 2012-09-14 | 2014-11-18 | Crossbar, Inc. | Method for silver deposition for a non-volatile memory device |
US8404553B2 (en) | 2010-08-23 | 2013-03-26 | Crossbar, Inc. | Disturb-resistant non-volatile memory device and method |
US8391049B2 (en) | 2010-09-29 | 2013-03-05 | Crossbar, Inc. | Resistor structure for a non-volatile memory device and method |
US8558212B2 (en) | 2010-09-29 | 2013-10-15 | Crossbar, Inc. | Conductive path in switching material in a resistive random access memory device and control |
US8187945B2 (en) | 2010-10-27 | 2012-05-29 | Crossbar, Inc. | Method for obtaining smooth, continuous silver film |
US20140086806A1 (en) * | 2010-10-28 | 2014-03-27 | Zhiyong Li | Systems and methods for synthesizing molecules on substrates |
US8258020B2 (en) | 2010-11-04 | 2012-09-04 | Crossbar Inc. | Interconnects for stacked non-volatile memory device and method |
US8502185B2 (en) | 2011-05-31 | 2013-08-06 | Crossbar, Inc. | Switching device having a non-linear element |
USRE46335E1 (en) | 2010-11-04 | 2017-03-07 | Crossbar, Inc. | Switching device having a non-linear element |
US8088688B1 (en) | 2010-11-05 | 2012-01-03 | Crossbar, Inc. | p+ polysilicon material on aluminum for non-volatile memory device and method |
US8930174B2 (en) | 2010-12-28 | 2015-01-06 | Crossbar, Inc. | Modeling technique for resistive random access memory (RRAM) cells |
US8815696B1 (en) | 2010-12-31 | 2014-08-26 | Crossbar, Inc. | Disturb-resistant non-volatile memory device using via-fill and etchback technique |
US9153623B1 (en) | 2010-12-31 | 2015-10-06 | Crossbar, Inc. | Thin film transistor steering element for a non-volatile memory device |
US8791010B1 (en) | 2010-12-31 | 2014-07-29 | Crossbar, Inc. | Silver interconnects for stacked non-volatile memory device and method |
US8450710B2 (en) | 2011-05-27 | 2013-05-28 | Crossbar, Inc. | Low temperature p+ silicon junction material for a non-volatile memory device |
US8394670B2 (en) | 2011-05-31 | 2013-03-12 | Crossbar, Inc. | Vertical diodes for non-volatile memory device |
US9620206B2 (en) | 2011-05-31 | 2017-04-11 | Crossbar, Inc. | Memory array architecture with two-terminal memory cells |
US8619459B1 (en) | 2011-06-23 | 2013-12-31 | Crossbar, Inc. | High operating speed resistive random access memory |
US9166163B2 (en) | 2011-06-30 | 2015-10-20 | Crossbar, Inc. | Sub-oxide interface layer for two-terminal memory |
US8659929B2 (en) | 2011-06-30 | 2014-02-25 | Crossbar, Inc. | Amorphous silicon RRAM with non-linear device and operation |
US9564587B1 (en) | 2011-06-30 | 2017-02-07 | Crossbar, Inc. | Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects |
US8946669B1 (en) | 2012-04-05 | 2015-02-03 | Crossbar, Inc. | Resistive memory device and fabrication methods |
US9627443B2 (en) | 2011-06-30 | 2017-04-18 | Crossbar, Inc. | Three-dimensional oblique two-terminal memory with enhanced electric field |
EP2735028A4 (en) * | 2011-07-22 | 2015-05-06 | Crossbar Inc | SEALING LAYER FOR SILICON-GERMANIUM P + MATERIAL FOR REMAINING MEMORY DEVICE AND ASSOCIATED METHOD |
US8674724B2 (en) | 2011-07-29 | 2014-03-18 | Crossbar, Inc. | Field programmable gate array utilizing two-terminal non-volatile memory |
US9729155B2 (en) | 2011-07-29 | 2017-08-08 | Crossbar, Inc. | Field programmable gate array utilizing two-terminal non-volatile memory |
US10056907B1 (en) | 2011-07-29 | 2018-08-21 | Crossbar, Inc. | Field programmable gate array utilizing two-terminal non-volatile memory |
US8866121B2 (en) | 2011-07-29 | 2014-10-21 | Sandisk 3D Llc | Current-limiting layer and a current-reducing layer in a memory device |
US8659001B2 (en) | 2011-09-01 | 2014-02-25 | Sandisk 3D Llc | Defect gradient to boost nonvolatile memory performance |
US9753001B1 (en) * | 2011-09-23 | 2017-09-05 | The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration | Polymer nanofiber based reversible nano-switch/sensor diode (nanoSSSD) device |
US8637413B2 (en) | 2011-12-02 | 2014-01-28 | Sandisk 3D Llc | Nonvolatile resistive memory element with a passivated switching layer |
US20130148404A1 (en) * | 2011-12-08 | 2013-06-13 | Abhijit Bandyopadhyay | Antifuse-based memory cells having multiple memory states and methods of forming the same |
US8698119B2 (en) | 2012-01-19 | 2014-04-15 | Sandisk 3D Llc | Nonvolatile memory device using a tunnel oxide as a current limiter element |
US8686386B2 (en) | 2012-02-17 | 2014-04-01 | Sandisk 3D Llc | Nonvolatile memory device using a varistor as a current limiter element |
US8716098B1 (en) | 2012-03-09 | 2014-05-06 | Crossbar, Inc. | Selective removal method and structure of silver in resistive switching device for a non-volatile memory device |
US9087576B1 (en) | 2012-03-29 | 2015-07-21 | Crossbar, Inc. | Low temperature fabrication method for a three-dimensional memory device and structure |
US9685608B2 (en) | 2012-04-13 | 2017-06-20 | Crossbar, Inc. | Reduced diffusion in metal electrode for two-terminal memory |
US8946667B1 (en) | 2012-04-13 | 2015-02-03 | Crossbar, Inc. | Barrier structure for a silver based RRAM and method |
US8658476B1 (en) | 2012-04-20 | 2014-02-25 | Crossbar, Inc. | Low temperature P+ polycrystalline silicon material for non-volatile memory device |
US8796658B1 (en) | 2012-05-07 | 2014-08-05 | Crossbar, Inc. | Filamentary based non-volatile resistive memory device and method |
US8765566B2 (en) | 2012-05-10 | 2014-07-01 | Crossbar, Inc. | Line and space architecture for a non-volatile memory device |
US9070859B1 (en) | 2012-05-25 | 2015-06-30 | Crossbar, Inc. | Low temperature deposition method for polycrystalline silicon material for a non-volatile memory device |
US9583701B1 (en) | 2012-08-14 | 2017-02-28 | Crossbar, Inc. | Methods for fabricating resistive memory device switching material using ion implantation |
US9741765B1 (en) | 2012-08-14 | 2017-08-22 | Crossbar, Inc. | Monolithically integrated resistive memory using integrated-circuit foundry compatible processes |
US8946673B1 (en) | 2012-08-24 | 2015-02-03 | Crossbar, Inc. | Resistive switching device structure with improved data retention for non-volatile memory device and method |
US8796102B1 (en) * | 2012-08-29 | 2014-08-05 | Crossbar, Inc. | Device structure for a RRAM and method |
US9312483B2 (en) | 2012-09-24 | 2016-04-12 | Crossbar, Inc. | Electrode structure for a non-volatile memory device and method |
US9576616B2 (en) | 2012-10-10 | 2017-02-21 | Crossbar, Inc. | Non-volatile memory with overwrite capability and low write amplification |
US11068620B2 (en) | 2012-11-09 | 2021-07-20 | Crossbar, Inc. | Secure circuit integrated with memory layer |
US8982647B2 (en) | 2012-11-14 | 2015-03-17 | Crossbar, Inc. | Resistive random access memory equalization and sensing |
US9412790B1 (en) | 2012-12-04 | 2016-08-09 | Crossbar, Inc. | Scalable RRAM device architecture for a non-volatile memory device and method |
US8852996B2 (en) | 2012-12-20 | 2014-10-07 | Intermolecular, Inc. | Carbon doped resistive switching layers |
US9406379B2 (en) | 2013-01-03 | 2016-08-02 | Crossbar, Inc. | Resistive random access memory with non-linear current-voltage relationship |
US9324942B1 (en) | 2013-01-31 | 2016-04-26 | Crossbar, Inc. | Resistive memory cell with solid state diode |
US9112145B1 (en) | 2013-01-31 | 2015-08-18 | Crossbar, Inc. | Rectified switching of two-terminal memory via real time filament formation |
US8934280B1 (en) | 2013-02-06 | 2015-01-13 | Crossbar, Inc. | Capacitive discharge programming for two-terminal memory cells |
US20140241031A1 (en) | 2013-02-28 | 2014-08-28 | Sandisk 3D Llc | Dielectric-based memory cells having multi-level one-time programmable and bi-level rewriteable operating modes and methods of forming the same |
US9093635B2 (en) * | 2013-03-14 | 2015-07-28 | Crossbar, Inc. | Controlling on-state current for two-terminal memory |
US9627057B2 (en) | 2013-03-15 | 2017-04-18 | Crossbar, Inc. | Programming two-terminal memory cells with reduced program current |
US10290801B2 (en) | 2014-02-07 | 2019-05-14 | Crossbar, Inc. | Scalable silicon based resistive memory device |
KR102450814B1 (ko) * | 2015-12-29 | 2022-10-05 | 에스케이하이닉스 주식회사 | 문턱 스위칭 장치 및 그 제조 방법과, 이를 포함하는 전자 장치 |
CN116978778A (zh) * | 2016-06-28 | 2023-10-31 | 应用材料公司 | 用于3d nand存储器器件的基于cvd的氧化物-金属多结构 |
KR20180095977A (ko) * | 2017-02-20 | 2018-08-29 | 에스케이하이닉스 주식회사 | 카본 나노 튜브들을 갖는 시냅스를 포함하는 뉴로모픽 소자 |
US10243156B2 (en) | 2017-03-16 | 2019-03-26 | International Business Machines Corporation | Placement of carbon nanotube guided by DSA patterning |
Family Cites Families (42)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
AU2136197A (en) | 1996-03-01 | 1997-09-16 | Micron Technology, Inc. | Novel vertical diode structures with low series resistance |
US5915167A (en) | 1997-04-04 | 1999-06-22 | Elm Technology Corporation | Three dimensional structure memory |
US6034882A (en) | 1998-11-16 | 2000-03-07 | Matrix Semiconductor, Inc. | Vertically stacked field programmable nonvolatile memory and method of fabrication |
US6706402B2 (en) | 2001-07-25 | 2004-03-16 | Nantero, Inc. | Nanotube films and articles |
US6858481B2 (en) | 2001-08-13 | 2005-02-22 | Advanced Micro Devices, Inc. | Memory device with active and passive layers |
US7038935B2 (en) | 2002-08-02 | 2006-05-02 | Unity Semiconductor Corporation | 2-terminal trapped charge memory device with voltage switchable multi-level resistance |
US6946719B2 (en) | 2003-12-03 | 2005-09-20 | Matrix Semiconductor, Inc | Semiconductor device including junction diode contacting contact-antifuse unit comprising silicide |
US7767499B2 (en) | 2002-12-19 | 2010-08-03 | Sandisk 3D Llc | Method to form upward pointing p-i-n diodes having large and uniform current |
JP2006511965A (ja) | 2002-12-19 | 2006-04-06 | マトリックス セミコンダクター インコーポレイテッド | 高密度不揮発性メモリを製作するための改良された方法 |
US7176064B2 (en) | 2003-12-03 | 2007-02-13 | Sandisk 3D Llc | Memory cell comprising a semiconductor junction diode crystallized adjacent to a silicide |
WO2004084229A1 (en) | 2003-03-18 | 2004-09-30 | Kabushiki Kaisha Toshiba | Programmable resistance memory device |
EP1631812A4 (en) | 2003-05-14 | 2010-12-01 | Nantero Inc | SENSOR PLATFORM HAVING A HORIZONTAL NANOPHONE ELEMENT |
US7405465B2 (en) | 2004-09-29 | 2008-07-29 | Sandisk 3D Llc | Deposited semiconductor structure to minimize n-type dopant diffusion and method of making |
GB0426863D0 (en) | 2004-12-07 | 2005-01-12 | Univ Southampton | Method of manufacturing carbon nanotubes |
US7208372B2 (en) | 2005-01-19 | 2007-04-24 | Sharp Laboratories Of America, Inc. | Non-volatile memory resistor cell with nanotip electrode |
US7579631B2 (en) | 2005-03-22 | 2009-08-25 | Spansion Llc | Variable breakdown characteristic diode |
US7145824B2 (en) | 2005-03-22 | 2006-12-05 | Spansion Llc | Temperature compensation of thin film diode voltage threshold in memory sensing circuit |
US20060250836A1 (en) | 2005-05-09 | 2006-11-09 | Matrix Semiconductor, Inc. | Rewriteable memory cell comprising a diode and a resistance-switching material |
US9196615B2 (en) | 2005-05-09 | 2015-11-24 | Nantero Inc. | Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same |
US7479654B2 (en) | 2005-05-09 | 2009-01-20 | Nantero, Inc. | Memory arrays using nanotube articles with reprogrammable resistance |
US8470709B2 (en) | 2005-06-17 | 2013-06-25 | Imec | Formation of metal-containing nano-particles for use as catalysts for carbon nanotube synthesis |
US7286388B1 (en) | 2005-06-23 | 2007-10-23 | Spansion Llc | Resistive memory device with improved data retention |
US7482653B2 (en) | 2005-07-20 | 2009-01-27 | Micron Technology, Inc. | Non-volatile memory with carbon nanotubes |
JP2007049084A (ja) | 2005-08-12 | 2007-02-22 | Toshiba Corp | スイッチ素子、メモリ素子および磁気抵抗効果素子 |
US20070238319A1 (en) | 2005-08-31 | 2007-10-11 | Jewell-Larsen Nels E | Mechanically actuated nanotube switches |
KR100695164B1 (ko) | 2005-11-09 | 2007-03-14 | 삼성전자주식회사 | 스위칭 소자로서 트랜지스터 및 다이오드를 포함하는하이브리드 타입의 비휘발성 메모리 소자 |
US7385839B2 (en) | 2005-12-01 | 2008-06-10 | International Business Machines Corporation | Memory devices using carbon nanotube (CNT) technologies |
US20070132049A1 (en) | 2005-12-12 | 2007-06-14 | Stipe Barry C | Unipolar resistance random access memory (RRAM) device and vertically stacked architecture |
KR100674144B1 (ko) | 2006-01-05 | 2007-01-29 | 한국과학기술원 | 탄소 나노 튜브를 이용한 상변화 메모리 및 이의 제조 방법 |
US7575984B2 (en) | 2006-05-31 | 2009-08-18 | Sandisk 3D Llc | Conductive hard mask to protect patterned features during trench etch |
EP2070088A4 (en) | 2006-08-08 | 2009-07-29 | Nantero Inc | NON-VOLATILE RESISTIVE MEMORY, CIRCUIT BREAKERS AND OPERATING CIRCUITS WITH SCALABLE NANOTUBE SWITCHES WITH TWO TERMINALS |
EP1892722A1 (en) * | 2006-08-25 | 2008-02-27 | Infineon Technologies AG | Information storage elements and methods of manufacture thereof |
US8030637B2 (en) | 2006-08-25 | 2011-10-04 | Qimonda Ag | Memory element using reversible switching between SP2 and SP3 hybridized carbon |
US7638383B2 (en) | 2006-09-19 | 2009-12-29 | Intel Corporation | Faceted catalytic dots for directed nanotube growth |
KR100791948B1 (ko) | 2006-09-27 | 2008-01-04 | 삼성전자주식회사 | 탄소나노튜브 배선 형성방법 및 이를 이용한 반도체 소자의배선 형성방법 |
KR100801084B1 (ko) | 2007-01-08 | 2008-02-05 | 삼성전자주식회사 | 저항체를 이용한 비휘발성 메모리 장치 및 그 제조 방법 |
US7846785B2 (en) | 2007-06-29 | 2010-12-07 | Sandisk 3D Llc | Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same |
US8233308B2 (en) | 2007-06-29 | 2012-07-31 | Sandisk 3D Llc | Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same |
US8558220B2 (en) | 2007-12-31 | 2013-10-15 | Sandisk 3D Llc | Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element formed over a bottom conductor and methods of forming the same |
US8236623B2 (en) | 2007-12-31 | 2012-08-07 | Sandisk 3D Llc | Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element and methods of forming the same |
US20090166610A1 (en) | 2007-12-31 | 2009-07-02 | April Schricker | Memory cell with planarized carbon nanotube layer and methods of forming the same |
US8530318B2 (en) | 2008-04-11 | 2013-09-10 | Sandisk 3D Llc | Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element formed over a bottom conductor and methods of forming the same |
-
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