JP2011515842A - 高密度インターコネクトのためのシリコンパッチ含有マイクロエレクトロニクスパッケージおよびその製造方法 - Google Patents

高密度インターコネクトのためのシリコンパッチ含有マイクロエレクトロニクスパッケージおよびその製造方法 Download PDF

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Abstract

マイクロエレクトロニクスパッケージは、基板（１１０）と、基板に埋め込まれたシリコンパッチ（１２０）と、シリコンパッチの第１位置の第１インターコネクト構造（１３１）およびシリコンパッチの第２位置の第２インターコネクト構造（１３２）と、第１インターコネクト構造と第２インターコネクト構造とを互いに接続するシリコンパッチ中の電気的導電線（１５０）とを備える。
【選択図】図１

Description

開示する本発明の実施形態は概してマイクロエレクトロニクスパッケージに関し、さらに詳しくはマイクロエレクトロニクスパッケージ内の電気的接続に関する。
中央演算処理装置（ＣＰＵ）製品は、性能を向上させるため、横置き形式あるいはその他のマルチチップモジュール（ＭＣＭ）形式で、ＣＰＵパッケージ内にますます多くのダイを統合してきている。この進歩は、より一層の小型化に向けた長年にわたる傾向といった他の要因と併せ、利用可能な空間内に十分な（各層につき、ダイ辺１ミリメートル（ｍｍ）当りの入力／出力（Ｉ／Ｏ）で測定した場合の）ダイの接続数を納めることがもはや不可能となりかねない状況へマイクロエレクトロニクス産業を導いている。ダイの接続数が不十分であれば、影響を受けたダイインターフェイスの帯域幅能力が制限される。従ってロジック−ロジックおよび／またはロジック−メモリ間の接続が困難になる。Ｃｏｎｔｒｏｌｌｅｄ ｃｏｌｌａｐｓｅ ｃｈｉｐ ｃｏｎｎｅｃｔ（Ｃ４）インターコネクトおよび基板ライン／スペースのスケーリングによってＩ／Ｏ密度を漸進的に増加させる現在の手段では、少なくともいくつかのアプリケーションに対しては将来不十分となりかねない。
開示する実施形態は、添付の図面と併せて以下の詳細な記載を読むことによって、より良く理解されるであろう。図面は次の通りである。
本発明の実施形態に従ったマイクロエレクトロニクスパッケージの平面図である。
本発明の実施形態に従った図１のマイクロエレクトロニクスパッケージの断面図である。
本発明の様々な実施形態に従った図１および図２のマイクロエレクトロニクスパッケージの一部分の断面図である。 本発明の様々な実施形態に従った図１および図２のマイクロエレクトロニクスパッケージの一部分の断面図である。 本発明の様々な実施形態に従った図１および図２のマイクロエレクトロニクスパッケージの一部分の断面図である。
本発明の実施形態に従ったマイクロエレクトロニクスパッケージを製造する方法を示すフローチャートである。
図示の簡略化および明瞭化のため、図面は構造の一般的な様子を示している。また本発明の実施形態を記載した説明が不必要に不明瞭とならないように、周知の特徴や技術に関する説明および詳細を省略する場合がある。さらに、図面中の要素は必ずしも縮尺通りではない。例えば、本発明の実施形態に対する理解を向上させるために、図中のいくつかの要素の寸法は、他の要素に比べて強調されている場合がある。異なる図中において同一の参照番号は同一の要素を示すが、類似の参照番号が必ずしも類似の要素を示すものではない。
明細書および特許請求の範囲における"第１"、"第２"、"第３"、"第４"、およびこれらに類似の用語は、類似の要素を区別するために使用するものであって、必ずしも特定の順序あるいは時系列を表すために使用するものではない。例えば、ここに記載される本発明の実施形態が、ここに図示あるいは記載する順序とは異なる順序で動作できるような適切な状況においては、このように使用されている用語は置き換え可能なことが理解されるべきである。同様に、ここに記載する方法が一連のステップを備える場合、ここに示したステップの順序が、必ずしもそれらのステップを実行することのできる唯一の順序であるわけではない。また述べられたステップの一部を省略してもよく、および／またはここに記載していないその他のステップを方法に追加してもよい。さらに、"備える"、"含む"、"有する"、およびこれらを変形したあらゆる用語は、その含有範囲が非排他的におよぶことを意図している。すなわち、複数の要素を備えたプロセス、方法、物品、あるいは装置が必ずしもそれらの要素には限定されず、明示的には示されていないその他の要素、またはそのようなプロセス、方法、物品、あるいは装置に固有なその他の要素を含んでもよい。
明細書および特許請求の範囲における"左"、"右"、"前"、"後"、"上部"、"下部"、"上"、"下"、およびこれらに類似の用語は、説明を目的として使用するものであり、必ずしも恒久的な相対的位置関係を表すために使用するものではない。例えば、ここに記載される本発明の実施形態が、ここに図示あるいは記載する向きとは異なる向きで動作できるような適切な状況においては、このように使用されている用語は置き換え可能なことが理解されるべきである。ここで使用される用語"結合した"は、電気的または非電気的な方法で直接的または間接的に接続されているものと定義される。互いに"隣接した"とここで記載される物体は、この表現が使用される文脈に適宜応じて、互いに物理的に接触している場合、互いにごく接近している場合、あるいは互いに同一の領域または地域にある場合がある。ここで"１つの実施形態において"といった表現がなされた場合、必ずしも全てが同一の実施形態を参照するものではない。
本発明の一つの実施形態においてマイクロエレクトロニクスパッケージは、基板と、基板に埋め込まれたシリコンパッチと、シリコンパッチの第１位置の第１インターコネクト構造およびシリコンパッチの第２位置の第２インターコネクト構造と、第１インターコネクト構造と第２インターコネクト構造とを互いに接続するシリコンパッチ中の電気的導電線とを備える。
本発明の実施形態は、著しく増大したＩ／Ｏ密度を提供することができる。従ってマイクロエレクトロニクスパッケージにおけるダイ間に著しく増大した通信帯域幅を提供することができる。概して本発明の実施形態は、高密度のはんだバンプおよび微細な線を有するシリコン片を埋め込み、微細な線は従来のシリコンプロセスを用いて製造される。ロジックまたはメモリダイを有する組み立てには、従来技術で知られている組み立てプロセスを使用することができる。
例として、１０マイクロメートル（今後は"ミクロン"もしくは"μｍ"と表記する）のライン／スペースを有する１５０μｍの最小インターコネクトピッチであれば、各層において１ｍｍ当たりのＩ／Ｏ密度は約２８Ｉ／Ｏである。もしこれらの値が、例えばピッチ８０μｍおよびライン／スペース２μｍに縮小された場合、Ｉ／Ｏ密度は、各層において１ｍｍ当たりおよそ１００Ｉ／Ｏに増大する。こうしたＩ／Ｏ密度が与える非常に増大した通信帯域幅に加えて、本発明の実施形態は、（少なくとも一部は）シリコンプロセス技術の成熟度により、組み立てプロセスも改良し得る。従って、本発明の実施形態は、ロジック−ロジックダイおよび／またはロジック−メモリダイ間の高密度インターコネクトを作るための新たな方法を提供し、これにより将来の要求を満たすために必要な高帯域幅相互接続を可能にする。
さらに、最大となる中立点からの距離（ＤＮＰ）および他の場所に位置するバンプにおける低減された熱膨張係数（ＣＴＥ）ミスマッチにより、本発明の実施形態は、全体的な機械的信頼性の向上（例えばバンプ亀裂、層間絶縁膜（ＩＬＤ）欠陥等の低減）につながる。例として、以下にさらに説明するように、パッケージ基板にシリコンを埋め込むことで、埋め込まれたシリコンの配置に依存して、基板の実効熱膨張係数（ＣＴＥ）が、結合したダイのＣＴＥに一層厳密に一致した値まで低減される。実効基板ＣＴＥの低減は、上述した利点に加えていくつかの潜在的な機械的利点を持つが、その利点としては、シリコンバックエンドのインターコネクト層におけるもろいｌｏｗ−ｋ層間絶縁膜（ＩＬＤ）層へのストレス移動の低減、組み立て後の反りの低減、および信頼性試験時の熱インターフェイス材料（ＴＩＭ）ストレスの低減が含まれる。
ここで図面を参照すると、図１は、本発明の実施形態に従ったマイクロエレクトロニクスパッケージ１００の平面図である。図１に示すように、マイクロエレクトロニクスパッケージ１００は、基板１１０、および基板１１０に埋め込まれたシリコンパッチ１２０を備える。マイクロエレクトロニクスパッケージ１００は、シリコンパッチ１２０の位置１４１におけるインターコネクト構造１３１、シリコンパッチ１２０の位置１４２におけるインターコネクト構造１３２、およびインターコネクト構造１３１とインターコネクト構造１３２とを互いに接続する電気的導電線１５０をシリコンパッチ１２０にさらに備える。図示する実施形態において、インターコネクト構造１３１は位置１４１に位置する複数のインターコネクト構造の一つであり、インターコネクト構造１３２は位置１４２に位置する複数のインターコネクト構造の一つである。例として、これら複数のインターコネクト構造は、これらによる相互接続数が最大となるように設計することができる。
例として、基板１１０は従来技術において既知の有機基板であってよい。別の例としては、インターコネクト構造１３１および／またはインターコネクト構造１３２は、銅ピラーあるいはその類似物を備えることができる。１つの実施形態においては、銅ピラーは連結機構を備えるが、これについては以後の図面で示し、また以下にさらに説明する。
別の例としては、電気的導電線１５０の幅（およびここに記載する全ての類似した電気的導電線の幅）は、約０．２ミクロンより小さくてよく、一方隣接するインターコネクト構造の少なくとも１対間の間隔（すなわちピッチ）は、８０ミクロンよりも小さくてよい。これらのピッチおよび線幅は、ポリマ層の銅線に対して現在得られる技術を用いて可能な値よりも非常に小さいことが当業者には容易に明らかであろう。本発明の実施形態に従って基板にシリコンを埋め込むことの利点は、このような小さいピッチおよび線幅が現行の技術で実現可能な程度までシリコンプロセスが既に進歩している点である。
マイクロエレクトロニクスパッケージ１００は、基板１１０上にダイ１６１およびダイ１６２をさらに備える。図１においてダイ１６１およびダイ１６２の輪郭を示す破線は、それらがシリコンパッチ１２０および基板１１０上に位置することを示している。言い換えると、図１は、ダイ１６１およびダイ１６２を（輪郭を除いて）透明であるかのように描き、下部の詳細が見えるようにしてある。大まかに言えば、位置１４１はダイ１６１の下にあるシリコンパッチ１２０の領域であり、位置１４２はダイ１６２の下にあるシリコンパッチ１２０の領域である。
図１にはまた、（１つは位置１４１から、１つは位置１４２からの）参照番号を付していないインターコネクト構造の対を接続する電気的導電線１５５が描かれ、さらに、付加的なシリコンパッチ１７０、インターコネクト構造１８０、およびダイ１９０も描かれている。付加的なインターコネクト構造１８０のうちのいくつかだけが図１において参照番号を示されているが、図中で参照番号が付けられていないインターコネクト構造１８０は、参照番号が付けられたインターコネクト構造１８０との外観の類似性に基づいて、容易に認識可能なことに留意されたい。例として、シリコンパッチ１７０のそれぞれは、シリコンパッチ１２０と類似したものであってよい。１つの実施形態においては、シリコンパッチ１７０は互いに重ならない、もしくは接触しない。これは、そうでない場合に適応性の問題が生じる可能性を避けるためである。別の例としては、インターコネクト構造１８０のそれぞれは、インターコネクト構造１３１および／またはインターコネクト構造１３２と類似したものであってよい。さらに別の例としては、ダイ１９０のそれぞれは、ダイ１６１および／またはダイ１６２と類似したものであってよい。
実際には、電気的導電線１５０および１５５のような数多くの電気的導電線が、埋め込まれたシリコンパッチ内に高密度に実装され、非常に狭いピッチおよび非常に高いインターコネクト密度が可能となる。これらのインターコネクトのＲＣ挙動は、従来のシリコン製造プロセスを用いて管理することができる。
図２は、図１中の線ＩＩ−ＩＩに沿った、マイクロエレクトロニクスパッケージ１００の断面図である。図２中に見えているのは、基板１１０、シリコンパッチ１２０、それぞれ位置１４１および１４２におけるインターコネクト構造１３１および１３２、電気的導電線１５０および１５５、ダイ１６１および１６２、付加的なシリコンパッチ１７０の１つ、および付加的なダイ１９０の１つである。図２においては、シリコンパッチ１２０および１７０は、明確にするために斜線で示してある。これらのシリコンパッチには、図１中では斜線が示されていないことに注意されたい。
図２に示すように、電気的導電線１５０および１５５は、シリコンパッチ１２０中で同じ深さまで延びている。一方、シリコンパッチ１７０は１対の（参照番号を付していない）電気的導電線を含むが、これはシリコンパッチ１７０内の異なる深さまで延びている。本発明の様々な実施形態に従うと、これらの配置のうちのどちらか、あるいは両方、またはその他の配置をシリコンパッチ中の電気的導電線に使用してよい。１つの実施形態においては、基板１１０内でのシリコンパッチ自体の深さはおよそ７０から１００ミクロンの間であってよい。
図２にさらに示すように、基板１１０は、内部に緩衝物質２１０を有するウェル（または複数のウェル）を含む。シリコンパッチ１２０（およびシリコンパッチ１７０）は、緩衝物質２１０に隣接するようにウェル中に埋め込まれている。例として、緩衝物質２１０はシリコンベースの物質またはその類似物質であってよく、（接続性を有しながら）適当なクッションを与える。これにより、シリコンパッチ１２０および１７０のシリコンと、基板１１０の有機物質との間のストレス緩衝効果を与える。どのような組成であっても、緩衝物質２１０は、２つの物質間のＣＴＥミスマッチによりシリコンパッチおよび基板の両者が受けるＣＴＥストレスのレベルを緩和するように働く。
ＣＴＥミスマッチについて続けると、基板１１０中にシリコンパッチ１２０および１７０が存在することで、基板１１０の実効ＣＴＥが低減される点をここで述べることは有用であろう。すなわち実効ＣＴＥは、（シリコンパッチが無い場合の）１度ケルビン当たりおよそ１００万分の１７（ｐｐｍ／°Ｋ）という値から、シリコンパッチを有する場合はおよそ１０〜１２ｐｐｍ／°Ｋという値まで低減される。（シリコンパッチを埋め込んだ基板の実際のＣＴＥ値は、埋め込まれたシリコンの配置に依存する。）実効的な基板ＣＴＥをこのように低減することの利点のいくつかは既に上述した。
ここに示す実施形態においては、マイクロエレクトロニクスパッケージ１００は、基板１１０中に電気的導電線２２０をさらに備える。（簡略化を目的としているので、これらの導電線は、基板１１０中でどこにも接続されずに終端処理されているように描かれているが、もちろん実際には続いており、目的の電気的接続を完成させている。）電気的導電線２２０は、マイクロエレクトロニクスパッケージ１００に対する設計要求に応じて、図に描かれた位置および／またはその他の位置に備えられてよい。例として、電気的導電線２２０は電力線およびそうしたものであってよく、より少ない数であってよい。および／または、それらはより大きな電流を伝送しなくてはならないので、（上述したように高帯域幅、パッケージダイ間の高密度バス相互接続用に設計された）電気的導電線１５０および１５５よりもサイズが大きくてよい。電気的導電線２２０のいくつか、または全ては、代わりに他の目的に使用できることを理解されたい。また電気的導電線２２０は、図に描かれるようにシリコンパッチの外側に位置してよいし、あるいはシリコンパッチの内部に位置してもよいことをさらに理解されたい。
図２中の構造２７５はインターコネクト構造１３１を備え、さらには電気的導電構造２３１および（いくつかの場合は）様々なその他の付加的構造、および／または図３−５に関連してここに記載する細部を備える。図３−５は、本発明の様々な実施形態に従ったマイクロエレクトロニクスパッケージ１００の示された場所の断面図である。これらの細部は図２中には含まれていない。図２の小さな縮尺ではこれらの構造を含むことは容易ではなく、また図２は構造２７５の多くの可能な配置を包含するように十分一般的とされているためである。同様に、図２中に示した細部のいくつかは図３−５からは省略してある。例として、電気的導電構造２３１は、電気的導電インターコネクト構造１３１と類似したものであってよい。
図３は、電気的導電インターコネクト構造１３１と電気的導電構造２３１との間にはんだバンプ３１０が位置する実施形態を示す。銅ピラー（あるいはその他のインターコネクト構造）間のはんだバンプは、既知のプロセスを用いて形成してよく、製造が比較的容易であり、他の考えられる利点の中でもセルフアライメントに適している。
図４は、インターコネクト構造１３１と電気的導電構造２３１とが、拡散接合を容易にするような方法で一緒に圧着される実施形態を示す。例として、このプロセスによって付着温度が下がり、結果として生じる接合部および全体構造中のストレスの状態が変化し得る。
図５は、インターコネクト構造１３１と電気的導電構造２３１とが連結機構を備える実施形態を示す。連結機構は図示された蟻継ぎ様の継ぎ手を形成し、インターコネクト構造１３１の突起部５１０が電気的導電構造２３１の開口部５２０に適合するように設計されており、これにより２つのインターコネクト構造を互いに連結する。例として、この技術により、接合される２つのシリコン構成要素の位置合わせが改善される。当業者に認識されるように、他にも多くのタイプの連結機構が可能である。
図６は、本発明の実施形態に従ったマイクロエレクトロニクスパッケージの製造方法６００を示す。方法６００のステップ６１０では、埋め込まれたシリコンパッチを内部に有する基板を提供する。例として、基板は基板１１０と類似したものでよく、シリコンパッチはシリコンパッチ１２０と類似したものでよい。基板１１０およびシリコンパッチ１２０ともに図１中に最初に示されている。方法６００のステップ６２０では、シリコンパッチの第１の位置に第１インターコネクト構造を、シリコンパッチの第２の位置に第２インターコネクト構造を形成する。例として、第１インターコネクト構造はインターコネクト構造１３１と類似したものでよく、第２インターコネクト構造はインターコネクト構造１３２と類似したものでよい。インターコネクト構造１３１および１３２ともに図１中に最初に示されている。
方法６００のステップ６３０では、第１インターコネクト構造と第２インターコネクト構造とを互いに電気的に接続する。方法６００のステップ６４０では、第１の位置上に第１ダイを、第２の位置上に第２ダイを与える。例として、第１ダイはダイ１６１と類似したものでよく、第２ダイはダイ１６２と類似したものでよい。ダイ１６１および１６２ともに図１中に最初に示されている。
方法６００のステップ６５０では、第１ダイと第１インターコネクト構造とを互いに電気的に接続する。１つの実施形態においてステップ６５０には、第１電気的導電構造を第１ダイに与え、第１電気的導電構造と第１インターコネクト構造との間に第１はんだ接合を与えることが含まれる。例として、第１電気的導電構造は、図２中に最初に示されている電気的導電構造２３１と類似したものでよい。別の例としては、第１はんだ接合は、図３中に最初に示されているはんだバンプ３１０と類似したものでよい。他の実施形態においてステップ６５０には、第１電気的導電構造と第１インターコネクト構造とを一緒に圧着して、両者の間に拡散結合を形成させることが含まれる。
別の実施形態においては、第１インターコネクト構造が第１連結機構を有し、第１電気的導電構造が第３連結機構を有する。例として、第１連結機構は突起部５１０と類似したものでよく、第３連結機構は開口部５２０と類似したものでよい。突起部５１０および開口部５２０ともに図５中に示されている。この実施形態においては、第１連結機構と第３連結機構とを連結させることがステップ６５０に含まれてよい。
方法６００のステップ６６０では、第２ダイと第２インターコネクト構造とを互いに電気的に接続する。１つの実施形態においては、ステップ６６０とステップ６５０とを同一ステップの一部として実行することができる。また同一のあるいはその他の実施形態においては同時に実行することができる。同一のあるいはその他の実施形態においてステップ６６０には、第２電気的導電構造を第２ダイに与え、第２電気的導電構造と第２インターコネクト構造との間に第２はんだ接合を与えることが含まれる。例として、第２電気的導電構造は、図２中に最初に示されている電気的導電構造２３１と類似したものでよい。別の例としては、第２はんだ接合は、図３中に最初に示されているはんだバンプ３１０と類似したものでよい。他の実施形態においてステップ６６０には、第２電気的導電構造と第２インターコネクト構造とを一緒に圧着して、両者の間に拡散結合を形成させることが含まれる。
別の実施形態においては、第２インターコネクト構造が第２連結機構を有し、第２電気的導電構造が第４連結機構を有する。例として、第２連結機構は突起部５１０と類似したものでよく、第４連結機構は開口部５２０と類似したものでよい。突起部５１０および開口部５２０ともに図５中に示されている。この実施形態においては、第２連結機構と第４連結機構とを連結させることがステップ６６０に含まれてよい。
上述のステップは、発明の１つの実施形態を例示するものであり、発明の範囲を越えることなく様々な様式で変更されてよいことを理解されたい。単なる１つの例としては、ステップ６５０および／またはステップ６６０は、ステップ６３０を実行する前に実行されてよい。言い換えると、第１インターコネクト構造と第２インターコネクト構造とが互いに電気的に接続される前に、第１ダイと第１インターコネクト構造、および／または第２ダイと第２インターコネクト構造とが電気的に互いに接続されてよい。
具体的な実施形態を参照して本発明を記載したが、発明の趣旨または範囲から逸脱することなく様々な変更が可能なことが当業者には理解されるであろう。従って、本発明の実施形態の開示は発明の範囲を説明することを意図しており、限定することは意図していない。発明の範囲は、添付した特許請求の範囲が要求する範囲に限定されるべきであることを意図している。例えば、ここに説明したマイクロエレクトロニクスパッケージおよび関連した方法は様々な実施形態で実施できること、およびこれらの実施形態について上述した特定の説明が、全ての可能な実施形態の完全な記載を必ずしも表していないことは、当業者にとっては明らかである。
さらに、具体的な実施形態に関し、その恩恵、他の利点、および問題に対する解決策を記載した。しかしながら、恩恵、利点、問題に対する解決策、および今後生じるまたはより顕著になる恩恵、利点または解決策をもたらし得る要素あるいは複数の要素が、任意のあるいは全ての特許請求範囲の重要な、必要な、または必須の特徴あるいは要素と解釈されるべきではない。
さらに、ここに開示した実施形態および限定は、その実施形態および／または限定が（１）特許請求の範囲に明示的に請求されていない場合、および（２）均等論の下で特許請求の範囲における明示的な要素および／または限定の均等物あるいは潜在的な均等物である場合、公有の原則の下に公衆に属するものではない。

Claims (20)

  1. 基板と、
    前記基板に埋め込まれたシリコンパッチと、
    前記シリコンパッチの第１位置の第１インターコネクト構造および前記シリコンパッチの第２位置の第２インターコネクト構造と、
    前記第１インターコネクト構造と前記第２インターコネクト構造とを互いに接続する前記シリコンパッチ中の電気的導電線とを備えるマイクロエレクトロニクスパッケージ。
  2. 前記基板は、内部に緩衝物質を有するウェルを含み、
    前記シリコンパッチは、前記緩衝物質に隣接して前記ウェル中に埋め込まれる請求項１に記載のマイクロエレクトロニクスパッケージ。
  3. 前記第１インターコネクト構造および前記第２インターコネクト構造の少なくとも一方は銅ピラーを備える請求項１に記載のマイクロエレクトロニクスパッケージ。
  4. 前記銅ピラーは連結機構を備える請求項３に記載のマイクロエレクトロニクスパッケージ。
  5. 前記電気的導電線の幅は略０．２ミクロンよりも小さい請求項１に記載のマイクロエレクトロニクスパッケージ。
  6. 前記基板中に電力線をさらに備える請求項１に記載のマイクロエレクトロニクスパッケージ。
  7. 前記基板は、略１０ｐｐｍ／°Ｋから略１２ｐｐｍ／°Ｋの間の実効熱膨張係数を有する請求項１に記載のマイクロエレクトロニクスパッケージ。
  8. 基板と、
    前記基板上の第１ダイおよび第２ダイと、
    前記基板に埋め込まれたシリコンパッチと、
    前記第１ダイの下にある前記シリコンパッチ中の第１の複数のインターコネクト構造、および前記第２ダイの下にある前記シリコンパッチ中の第２の複数のインターコネクト構造と、
    前記第１の複数のインターコネクト構造の１つと、前記第２の複数のインターコネクト構造の１つとを互いに接続する電気的導電線とを備えるマイクロエレクトロニクスパッケージ。
  9. 前記基板は、内部に緩衝物質を有するウェルを含み、
    前記シリコンパッチは、前記緩衝物質に隣接して前記ウェル中に埋め込まれる請求項８に記載のマイクロエレクトロニクスパッケージ。
  10. 前記第１の複数のインターコネクト構造および前記第２の複数のインターコネクト構造の少なくとも一方における少なくとも１対の隣接したインターコネクト構造間の間隔が８０ミクロンよりも小さい請求項９に記載のマイクロエレクトロニクスパッケージ。
  11. 前記基板は、略１０ｐｐｍ／°Ｋから略１２ｐｐｍ／°Ｋの間の実効熱膨張係数を有する請求項９に記載のマイクロエレクトロニクスパッケージ。
  12. 前記第１の複数のインターコネクト構造および前記第２の複数のインターコネクト構造のそれぞれは銅ピラーを備える請求項９に記載のマイクロエレクトロニクスパッケージ。
  13. 前記銅ピラーの少なくとも１つは連結機構を備える請求項１２に記載のマイクロエレクトロニクスパッケージ。
  14. 前記電気的導電線の幅は略０．２ミクロンよりも小さい請求項１２に記載のマイクロエレクトロニクスパッケージ。
  15. 前記基板中に電力線をさらに備える請求項１４に記載のマイクロエレクトロニクスパッケージ。
  16. 埋め込まれたシリコンパッチを内部に有する基板を提供する段階と、
    前記シリコンパッチの第１の位置に第１インターコネクト構造を形成し、前記シリコンパッチの第２の位置に第２インターコネクト構造を形成する段階と、
    前記第１インターコネクト構造と前記第２インターコネクト構造とを電気的に互いに接続する段階とを備えるマイクロエレクトロニクスパッケージの製造方法。
  17. 前記第１の位置上に第１ダイを、前記第２の位置上に第２ダイを与える段階と、
    前記第１ダイと前記第１インターコネクト構造とを電気的に互いに接続する段階と、
    前記第２ダイと前記第２インターコネクト構造とを電気的に互いに接続する段階とをさらに備える請求項１６に記載の方法。
  18. 前記第１ダイと前記第１インターコネクト構造とを電気的に互いに接続する段階は、
    前記第１ダイに第１電気的導電構造を与える段階と、
    前記第１電気的導電構造と前記第１インターコネクト構造との間の第１はんだ接合を与える段階とを備え、
    前記第２ダイと前記第２インターコネクト構造とを電気的に互いに接続する段階は、
    前記第２ダイに第２電気的導電構造を与える段階と、
    前記第２電気的導電構造と前記第２インターコネクト構造との間の第２はんだ接合を与える段階とを備える請求項１７に記載の方法。
  19. 前記第１ダイと前記第１インターコネクト構造とを電気的に互いに接続する段階は、
    前記第１ダイに第１電気的導電構造を与える段階と、
    前記第１電気的導電構造と前記第１インターコネクト構造とを一緒に圧着する段階とを備え、
    前記第２ダイと前記第２インターコネクト構造とを電気的に互いに接続する段階は、
    前記第２ダイに第２電気的導電構造を与える段階と、
    前記第２電気的導電構造と前記第２インターコネクト構造とを一緒に圧着する段階とを備える請求項１７に記載の方法。
  20. 前記第１インターコネクト構造は第１連結機構を有し、
    前記第２インターコネクト構造は第２連結機構を有し、
    前記第１ダイと前記第１インターコネクト構造とを電気的に互いに接続する段階は、
    第３連結機構を有する第１電気的導電構造を前記第１ダイに与える段階と、
    前記第１連結機構と前記第３連結機構とを連結する段階とを備え、
    前記第２ダイと前記第２インターコネクト構造とを電気的に互いに接続する段階は、
    第４連結機構を有する第２電気的導電構造を前記第２ダイに与える段階と、
    前記第２連結機構と前記第４連結機構とを連結する段階とを備える請求項１７に記載の方法。
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