JP2011253931A - Semiconductor device and method of manufacturing the same - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To enable mixed mounting, on a common substrate, of P-type MISFETs having different operation voltages and threshold voltages, high dielectric constant gate insulating film and metal gate electrode structures.SOLUTION: The semiconductor device comprises: a semiconductor substrate 100; a first active region 103a formed on a region located in a first Tr region of the substrate 100; a second active region 103b formed on a region located in a second Tr region of the substrate 100; a first P-type MISFET 150a formed on the first active region 103a; and a second P-type MISFET 150b formed on the second active region 103b. The first P-type MISFET 150a comprises a first semiconductor layer 104 constituted from a semiconductor containing germanium, and a second semiconductor layer 105 constituted from silicon.

Description

本明細書に記載された技術は、ゲルマニウム（Ge）を含む半導体で構成されたチャネル領域を有するＰチャネル型電界効果型トランジスタ（P型FET）と、シリコン（Si）で構成されたチャネル領域を有するＰ型ＦＥＴの双方を有する半導体装置とその製造方法に関するものである。   The technology described in this specification includes a P-channel field effect transistor (P-type FET) having a channel region made of a semiconductor containing germanium (Ge) and a channel region made of silicon (Si). The present invention relates to a semiconductor device having both P-type FETs and a manufacturing method thereof.

半導体装置のデザインルールの縮小に伴い、回路の集積度は飛躍的に向上し、１チップ上に１億個以上の電界効果型トランジスタ（FET)の搭載も可能となっている。高性能なトランジスタを実現するためには、ゲート長の縮小だけでなく、ゲート絶縁膜の薄膜化も求められる。従来、ゲート絶縁膜としては、シリコン酸化膜、あるいは、その窒化膜であるシリコン酸窒化膜が用いられてきたが、Equivalent Oxide Thickness（EOT）＝２ｎｍ以下の薄膜領域になると、ゲートリーク電流が増大し、回路の消費電力が増大するという不具合が発生する。   As the design rules of semiconductor devices have been reduced, the degree of circuit integration has dramatically improved, and more than 100 million field effect transistors (FETs) can be mounted on one chip. In order to realize a high-performance transistor, it is required not only to reduce the gate length but also to reduce the thickness of the gate insulating film. Conventionally, a silicon oxide film or a silicon oxynitride film, which is a nitride film thereof, has been used as the gate insulating film. However, when the equivalent oxide thickness (EOT) = 2 nm or less, the gate leakage current increases. However, there is a problem that the power consumption of the circuit increases.

そこで、ゲートリーク電流を低減しつつ、ＥＯＴ薄膜化を実現するために、高誘電率ゲート絶縁膜に関心が寄せられている。また、更なるＥＯＴ薄膜化のために、窒化チタンや窒化タンタルなどといったメタル材料を含むゲート電極を、高誘電率ゲート絶縁膜と組み合わせた、高誘電率ゲート絶縁膜／メタルゲート電極構造を有するトランジスタについて、多くの研究開発がなされている。   Therefore, in order to realize an EOT thin film while reducing a gate leakage current, attention is focused on a high dielectric constant gate insulating film. Further, a transistor having a high dielectric constant gate insulating film / metal gate electrode structure in which a gate electrode containing a metal material such as titanium nitride or tantalum nitride is combined with a high dielectric constant gate insulating film for further EOT thinning. Much research and development has been done.

従来から用いられているシリコンゲート電極では、不純物イオンの注入によってシリコンゲート電極の仕事関数を調整し、Ｎ型metal-insulator-semiconductor (ＭＩＳ)ＦＥＴとＰ型ＭＩＳＦＥＴのそれぞれが適当なしきい値電圧を示すようにしている。ところが、メタル電極に対しては、不純物注入による仕事関数制御が出来ないため、トランジスタのしきい値電圧制御が大きな課題となっている。   In the conventional silicon gate electrode, the work function of the silicon gate electrode is adjusted by implanting impurity ions, and each of the N-type metal-insulator-semiconductor (MIS) FET and the P-type MISFET has an appropriate threshold voltage. As shown. However, since the work function cannot be controlled by impurity implantation for the metal electrode, the threshold voltage control of the transistor is a big problem.

Ｐ型ＭＩＳＦＥＴのしきい値電圧制御、特にしきい値電圧を低減するための対策として、トランジスタのチャネル領域を従来のＳｉに対して、Ｓｉ1-xＧｅx（0＜x≦1）（以下、単に「SiGe」と表記する場合もあり）で構成することが提案されている（非特許文献１）。 As a countermeasure for controlling the threshold voltage of the P-type MISFET, particularly for reducing the threshold voltage, the channel region of the transistor is Si 1-x Ge x (0 <x ≦ 1) (hereinafter referred to as “Si”). In some cases, it may be simply expressed as “SiGe” (Non-Patent Document 1).

チャネル領域を、ＳｉＧｅ層で形成することによってしきい値電圧が低減するメカニズムは以下の通りである。   The mechanism by which the threshold voltage is reduced by forming the channel region with a SiGe layer is as follows.

Ｓｉのエネルギーバンドギャップは、１．１２ｅＶであるのに対して、Ｇｅのエネルギーバンドギャップは０．６６ｅＶと小さく、それらの混晶であるＳｉ1-xＧｅx（0＜x≦1）のエネルギーバンドギャップは組成比xに応じて、０．６６〜１．１２ｅＶの間で連続的に変化する。ＳｉとＧｅの電子親和力はほぼ同じであるため、組成比xの変化に伴う、Ｓｉ1-xＧｅx（0＜x≦1）のエネルギーバンドギャップの変動は主に、価電子帯のエネルギーの変動に起因する。つまり、Ｓｉ1-xＧｅx（0＜x≦1）の価電子帯のエネルギーは、Ｓｉの価電子帯のエネルギーに対して高くなる。その結果、ＳｉＧｅでチャネルを構成することで、Ｐ型ＭＩＳＦＥＴのしきい値電圧を低減することが可能となる。非特許文献１によれば、Ｎ型ＳｉＧｅ層にチャネルを形成することで、２００ｍＶ程度のしきい値電圧の低減が報告されている。 The energy band gap of Si is 1.12 eV, whereas the energy band gap of Ge is as small as 0.66 eV, and the energy of Si 1-x Ge x (0 <x ≦ 1), which is a mixed crystal of them. The band gap changes continuously between 0.66 and 1.12 eV depending on the composition ratio x. Since the electron affinity of Si and Ge is almost the same, the fluctuation of the energy band gap of Si 1-x Ge x (0 <x ≦ 1) accompanying the change of the composition ratio x is mainly due to the valence band energy. Due to fluctuations. That is, the energy of the valence band of Si 1-x Ge x (0 <x ≦ 1) is higher than the energy of the valence band of Si. As a result, by configuring the channel with SiGe, the threshold voltage of the P-type MISFET can be reduced. According to Non-Patent Document 1, a reduction in threshold voltage of about 200 mV has been reported by forming a channel in an N-type SiGe layer.

しかしながら、チャネル領域にＳｉＧｅ層を有するＰ型ＭＩＳＦＥＴを、様々のデバイスが１チップ上に形成されるシステムＬＳＩに適用しようとする場合、低電圧（例えば、−１．０Ｖ）・低しきい値電圧（例えば、−０．２Ｖ）動作の必要なコアトランジスタと高電圧（例えば、−３．３Ｖ）・高しきい値電圧（例えば、−０．５Ｖ）動作の必要なＩ／Ｏ（Input／Output）トランジスタとを混載するのが困難になるという不具合が発生する。ここで、「コアトランジスタ」とは、いわゆる内部回路を構成するトランジスタのことをいう。   However, when a P-type MISFET having a SiGe layer in the channel region is applied to a system LSI in which various devices are formed on one chip, a low voltage (for example, −1.0 V) and a low threshold voltage are used. Core transistors that require operation (for example, -0.2 V) and I / O (Input / Output) that requires high voltage (for example, -3.3 V) and high threshold voltage (for example, -0.5 V) operation ) There arises a problem that it becomes difficult to mount the transistor together. Here, the “core transistor” refers to a transistor constituting a so-called internal circuit.

Ｉ／Ｏトランジスタには、高電圧動作（例えば、−３．３Ｖ）に耐えるため比較的厚いシリコン酸化膜（例えば、膜厚７ｎｍ）がゲート絶縁膜として必要になるが、公知のマルチオキサイドフローを用いてＰ型ＭＩＳＦＥＴを形成する技術が特許文献１に記載されている。   I / O transistors require a relatively thick silicon oxide film (for example, 7 nm film thickness) as a gate insulating film to withstand high voltage operation (for example, -3.3 V). A technique for forming a P-type MISFET by using this is described in Patent Document 1.

図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）は、従来の半導体装置の製造方法を示す断面図である。なお、図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）の左側はコアトランジスタを形成するコア領域を、右側はＩ／Ｏトランジスタを形成するＩ／Ｏ領域を示している。   6A to 6C and FIGS. 7A to 7C are cross-sectional views illustrating a conventional method for manufacturing a semiconductor device. 6A to 6C and FIGS. 7A to 7C, the left side shows a core region for forming a core transistor, and the right side shows an I / O region for forming an I / O transistor. .

まず、図６（ａ）に示すように、Ｓｉ基板１４００上に、ＳｉＧｅ層１４０１を形成する。続いて、Chemical Vapor Deposition(ＣＶＤ)法を用いて、ＳｉＧｅ層１４０１上にＳｉキャップ層１４０２を形成する。   First, as shown in FIG. 6A, a SiGe layer 1401 is formed on a Si substrate 1400. Subsequently, a Si cap layer 1402 is formed on the SiGe layer 1401 by using a chemical vapor deposition (CVD) method.

次に、図６（ｂ）に示すように、Ｓｉキャップ層１４０２とＳｉＧｅ層１４０１の上部とを酸化してシリコン酸化物からなる厚膜ゲート酸化膜１４０３を形成する。   Next, as shown in FIG. 6B, the Si cap layer 1402 and the upper portion of the SiGe layer 1401 are oxidized to form a thick gate oxide film 1403 made of silicon oxide.

次に、図６（ｃ）及び図７（ａ）に示すように、Ｉ／Ｏ領域に厚膜ゲート酸化膜１４０３を覆うレジスト１４０４を形成した後、このレジスト１４０４をマスクとしてコア領域内の厚膜ゲート酸化膜１４０３を除去する。次いで、レジスト１４０４を除去する。   Next, as shown in FIGS. 6C and 7A, after forming a resist 1404 covering the thick gate oxide film 1403 in the I / O region, the thickness in the core region is formed using the resist 1404 as a mask. The film gate oxide film 1403 is removed. Next, the resist 1404 is removed.

次に、図７（ｂ）に示すように、コア領域内のＳｉＧｅ層１４０１を酸化することにより、ＳｉＧｅ層１４０１上に膜厚１ｎｍのゲート酸化膜１４０５を形成する。このゲート酸化膜１４０５はＳｉＧｅ層１４０１を酸化させることで形成されるため、Ｇｅを含有するシリコン酸化膜となる。   Next, as shown in FIG. 7B, a 1 nm-thick gate oxide film 1405 is formed on the SiGe layer 1401 by oxidizing the SiGe layer 1401 in the core region. Since this gate oxide film 1405 is formed by oxidizing the SiGe layer 1401, it becomes a silicon oxide film containing Ge.

次に、図７（ｃ）は、基板（作製中の半導体装置）上にハフニウム酸化膜からなる高誘電率絶縁膜１４０６、窒化チタンからなるメタルゲート電極１４０７、ポリシリコン膜１４０８を順次堆積する。以降は、公知の方法を用いて、ゲート電極、エクステンション領域、Lightly Doped Drain(ＬＤＤ）領域、サイドウォールスペーサ、ソース・ドレイン領域を形成し、その後、活性化アニールを行って不純物を活性化することでＰ型ＭＩＳＦＥＴを形成する。   Next, in FIG. 7C, a high dielectric constant insulating film 1406 made of a hafnium oxide film, a metal gate electrode 1407 made of titanium nitride, and a polysilicon film 1408 are sequentially deposited on a substrate (semiconductor device being fabricated). Thereafter, a gate electrode, an extension region, a lightly doped drain (LDD) region, a side wall spacer, and a source / drain region are formed using a known method, and then activation annealing is performed to activate the impurities. To form a P-type MISFET.

特開２００５−５１１７８号公報JP 2005-51178 A

S. Suthram et al., “High Performance pMOSFETs Using Si/Si1-xGex/Si Quantum Wells with High-k/Metal Gate Stacks and Additive Uniaxial Strain for 22 nm Technology Node”，IEDM, p.727, 2007.S. Suthram et al., “High Performance pMOSFETs Using Si / Si1-xGex / Si Quantum Wells with High-k / Metal Gate Stacks and Additive Uniaxial Strain for 22 nm Technology Node”, IEDM, p.727, 2007.

公知のマルチオキサイドフローを用いた場合、コア領域内のゲート酸化膜１４０５、ならびにＩ／Ｏ領域内の厚膜ゲート酸化膜１４０３中にはＧｅが含まれてしまうため、界面準位の増大といった、トランジスタの信頼性を大きく劣化させる不具合が発生する。特に、コア領域のゲート酸化膜１４０５はＳｉＧｅ層１４０１を酸化させて形成されるため、非特許文献１記載の実験結果にあるように、界面準位が大きく増大し、許容できない値となってしまう。   When a known multi-oxide flow is used, Ge is contained in the gate oxide film 1405 in the core region and the thick gate oxide film 1403 in the I / O region, and therefore, an increase in interface state, A problem occurs that greatly deteriorates the reliability of the transistor. Particularly, since the gate oxide film 1405 in the core region is formed by oxidizing the SiGe layer 1401, the interface state greatly increases and becomes an unacceptable value as shown in the experimental results described in Non-Patent Document 1. .

なお、図６（ａ）に示す工程で形成されるＳｉキャップ層１４０２の膜厚を厚膜化させることで、図７（ｂ）に示す工程でコア領域にゲート酸化膜１４０５を形成する前に十分厚いＳｉキャップ層１４０２を残すこと、すなわち、コア領域内、Ｉ／Ｏ領域内の両方にＳｉＯ２で構成されたゲート酸化膜を形成することも可能である。しかし、この場合にはＳｉキャップ層１４０２の膜厚ばらつきが大きくなるという不具合が発生する。この方法では、反転時容量膜厚Ｔｉｎｖのばらつきが大きなデバイスが形成されてしまうため、量産化を考えた場合にこの方法を採用するのは難しい。 Note that by increasing the thickness of the Si cap layer 1402 formed in the step shown in FIG. 6A, the gate oxide film 1405 is formed in the core region in the step shown in FIG. 7B. It is also possible to leave a sufficiently thick Si cap layer 1402, that is, to form a gate oxide film made of SiO 2 in both the core region and the I / O region. However, in this case, there arises a problem that the film thickness variation of the Si cap layer 1402 becomes large. In this method, a device having a large variation in capacitance film thickness Tinv at the time of inversion is formed, so that it is difficult to adopt this method when considering mass production.

本発明の目的は、動作電圧やしきい値電圧が相異なり、高誘電率ゲート絶縁膜／メタルゲート電極構造を有するＰ型ＭＩＳＦＥＴを共通の基板上に混載可能にする半導体装置及びその製造方法を提供することにある。   SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device and a method for manufacturing the same, which allow P-type MISFETs having different operating voltages and threshold voltages and having a high dielectric constant gate insulating film / metal gate electrode structure to be mounted on a common substrate. It is to provide.

前記課題を解決するため、本発明の一例に係る半導体装置は、第１のＰ型ＭＩＳＦＥＴと第２のＰ型ＭＩＳＦＥＴとを備えている。前記第１のＰ型ＭＩＳＦＥＴは、半導体基板における第１の活性領域上に形成され、ゲルマニウムを含有する第１の半導体層と、前記第１の半導体層の上に形成され、シリコンからなる第２の半導体層と、前記第２の半導体層の上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上に形成された第１のゲート電極とを備えている。また、前記第２のＰ型ＭＩＳＦＥＴは、前記半導体基板における第２の活性領域上に形成され、前記第１のゲート絶縁膜の膜厚よりも大きい膜厚を有する第２のゲート絶縁膜と、前記第２のゲート絶縁膜の上に形成された第２のゲート電極とを備えている。さらに、前記半導体基板における前記第１の活性領域及び前記第２の活性領域はシリコンからなり、前記第２の活性領域上には、前記第１の半導体層及び前記第２の半導体層が形成されていない。   In order to solve the above problems, a semiconductor device according to an example of the present invention includes a first P-type MISFET and a second P-type MISFET. The first P-type MISFET is formed on a first active region in a semiconductor substrate, and is formed on the first semiconductor layer containing germanium and the first semiconductor layer, and is made of silicon. A semiconductor layer, a first gate insulating film formed on the second semiconductor layer, and a first gate electrode formed on the first gate insulating film. The second P-type MISFET is formed on a second active region in the semiconductor substrate, and has a second gate insulating film having a thickness larger than that of the first gate insulating film; And a second gate electrode formed on the second gate insulating film. Furthermore, the first active region and the second active region in the semiconductor substrate are made of silicon, and the first semiconductor layer and the second semiconductor layer are formed on the second active region. Not.

この構成によれば、第１のＰ型ＭＩＳＦＥＴではゲート電極の下方に位置する第１の半導体層がゲルマニウムを含有しているので、シリコンからなる第２の活性領域上にゲート電極が設けられている第２のＰ型ＭＩＳＦＥＴに比べてしきい値電圧及び駆動電圧を低減することができる。また、第１の半導体層上にシリコンからなる第２の半導体層が設けられていることで、ゲルマニウムが第１のゲート絶縁膜に拡散等するのが抑えられ、界面準位の発生を抑えることができる。さらに、第２のＰ型ＭＩＳＦＥＴの第２のゲート絶縁膜は第１のＰ型ＭＩＳＦＥＴのゲート絶縁膜よりも厚くなっているので、耐圧性が大きくなっている。すなわち、本発明の一例に係る半導体装置では、駆動電圧の相異なるＰ型ＭＩＳＦＥＴを同一基板上に不具合なく混載することができる。   According to this configuration, in the first P-type MISFET, since the first semiconductor layer located below the gate electrode contains germanium, the gate electrode is provided on the second active region made of silicon. The threshold voltage and the drive voltage can be reduced compared to the second P-type MISFET. In addition, since the second semiconductor layer made of silicon is provided over the first semiconductor layer, germanium is prevented from diffusing into the first gate insulating film, and generation of interface states is suppressed. Can do. Furthermore, since the second gate insulating film of the second P-type MISFET is thicker than the gate insulating film of the first P-type MISFET, the pressure resistance is increased. That is, in the semiconductor device according to an example of the present invention, P-type MISFETs having different driving voltages can be mixed and mounted on the same substrate without any trouble.

すなわち、上述の半導体装置によれば、様々な仕様のデバイスが１チップ上に形成されるシステムＬＳＩを実現する場合においても、低電圧・低しきい値電圧動作の必要なＭＩＳＦＥＴと高電圧・高しきい値電圧動作の必要なＭＩＳＦＥＴの混載が可能になる。   That is, according to the semiconductor device described above, even when realizing a system LSI in which devices of various specifications are formed on one chip, a MISFET that requires low voltage / low threshold voltage operation and a high voltage / high MISFETs that require threshold voltage operation can be mixedly mounted.

第１のＰ型ＭＩＳＦＥＴの例としてはコアトランジスタが挙げられ、第２のＰ型ＭＩＳＦＥＴの例としてはＩ／Ｏトランジスタが挙げられる。   An example of the first P-type MISFET is a core transistor, and an example of the second P-type MISFET is an I / O transistor.

また、上記構造を実現するために本願発明者は、公知のマルチオキサイドフローに対し、相異なる膜厚を有するゲート絶縁膜を同一半導体基板上に形成することが可能な、新たな方法を考案した。   In order to realize the above structure, the present inventors have devised a new method capable of forming gate insulating films having different film thicknesses on the same semiconductor substrate with respect to a known multi-oxide flow. .

本発明の一例に係る半導体装置の製造方法は、半導体基板における第１の活性領域の上方に形成された第１のゲート絶縁膜及び第１のゲート電極を有するＰ型ＭＩＳＦＥＴと、前記半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜及び第２のゲート電極を有する第２のＰ型ＭＩＳＦＥＴとを備えた半導体装置の製造方法である。当該方法は、前記第２の活性領域上に第１の絶縁膜を形成する工程（ａ）と、前記工程（ａ）の後に、前記第１の活性領域上にゲルマニウムを含有する第１の半導体層を形成する工程（ｂ）と、前記第１の半導体層上にシリコンからなる第２の半導体層を形成する工程（ｃ）と、前記第２の半導体層上に前記第１の絶縁膜の膜厚よりも薄い膜厚を有する第２の絶縁膜を形成する工程（ｄ）と、前記第１の絶縁膜及び前記第２の絶縁膜上に、高誘電率を有する第３の絶縁膜を形成する工程（ｅ）と、前記第３の絶縁膜上にゲート電極用膜を形成する工程（ｆ）と、前記工程（ｆ）の後に、前記第１の活性領域の上方に前記第１のゲート絶縁膜及び前記第１のゲート電極を形成する一方、前記第２の活性領域上に前記第２のゲート絶縁膜及び前記第２のゲート電極を形成する工程（ｇ）とを備えている。また、前記半導体基板における前記第１の活性領域及び前記第２の活性領域は、シリコンからなり、前記第２の活性領域上には、前記第１の半導体層及び前記第２の半導体層が形成されていない。   A method of manufacturing a semiconductor device according to an example of the present invention includes: a P-type MISFET having a first gate insulating film and a first gate electrode formed above a first active region in a semiconductor substrate; A method of manufacturing a semiconductor device including a second P-type MISFET having a second gate insulating film and a second gate electrode formed on a second active region. The method includes a step (a) of forming a first insulating film on the second active region, and a first semiconductor containing germanium on the first active region after the step (a). A step (b) of forming a layer, a step (c) of forming a second semiconductor layer made of silicon on the first semiconductor layer, and a step of forming the first insulating film on the second semiconductor layer. A step (d) of forming a second insulating film having a film thickness smaller than the film thickness; and a third insulating film having a high dielectric constant on the first insulating film and the second insulating film. A step (e) of forming, a step (f) of forming a gate electrode film on the third insulating film, and the first active region above the first active region after the step (f). While forming a gate insulating film and the first gate electrode, the second gate insulating film and the first gate electrode are formed on the second active region. And a step (g) forming a second gate electrode. The first active region and the second active region in the semiconductor substrate are made of silicon, and the first semiconductor layer and the second semiconductor layer are formed on the second active region. It has not been.

この方法では、後にＰ型ＭＩＳＦＥＴのゲート絶縁膜の一部となる第１の絶縁膜を形成した後、第２のトランジスタ領域に積層保護膜を形成する。この積層保護膜は金属含有層とシリコン酸化膜とを有していることにより、第１の半導体層及び第２の半導体層が第２のトランジスタ領域に形成されるのを防ぐことができる。また、シリコン酸化膜が積層保護膜の上部膜であることで、シリコンからなる第２の半導体層及び金属含有層に対して選択的に当該シリコン酸化膜を除去することが可能となる。   In this method, after forming a first insulating film that will later become a part of the gate insulating film of the P-type MISFET, a laminated protective film is formed in the second transistor region. Since the stacked protective film includes the metal-containing layer and the silicon oxide film, the first semiconductor layer and the second semiconductor layer can be prevented from being formed in the second transistor region. Further, since the silicon oxide film is an upper film of the laminated protective film, the silicon oxide film can be selectively removed with respect to the second semiconductor layer and the metal-containing layer made of silicon.

また、金属含有層が積層保護膜の下部膜であることで、第１の絶縁膜及び第２の半導体層に対して選択的に当該金属含有層を除去することができ、当該金属含有層は第１の半導体層及び第２の半導体層の形成時の加熱に耐えることができる。また、金属含有層が除去後に第１の絶縁膜上に残留してもＭＩＳＦＥＴへの影響は小さい。従って、この方法によれば、第１のＰ型ＭＩＳＦＥＴと第２のＰ型ＩＳＦＥＴとを不具合なく同一基板上に混載することが可能となる。   Further, since the metal-containing layer is a lower film of the laminated protective film, the metal-containing layer can be selectively removed with respect to the first insulating film and the second semiconductor layer. It can withstand the heating during the formation of the first semiconductor layer and the second semiconductor layer. Even if the metal-containing layer remains on the first insulating film after removal, the influence on the MISFET is small. Therefore, according to this method, it is possible to mount the first P-type MISFET and the second P-type ISFET on the same substrate without any trouble.

本願記載の半導体装置によれば、低電圧・低しきい値電圧動作が求められるＭＩＳＦＥＴに対してのみゲルマニウムを含有する第１の半導体層及びシリコンからなる第２の半導体層を設ける。また、第２のゲート絶縁膜は第１のゲート絶縁膜よりも厚くなっている。これにより、低いしきい値電圧を有し、駆動電圧が低い第１のＰ型ＭＩＳＦＥＴと、第１のＰ型ＭＩＳＦＥＴよりもしきい値電圧が高く、駆動電圧が高い第２のＰ型ＭＩＳＦＥＴとを同一半導体基板上に不具合なく混載することが可能となっている。   According to the semiconductor device described in the present application, the first semiconductor layer containing germanium and the second semiconductor layer made of silicon are provided only for MISFETs that require low voltage / low threshold voltage operation. The second gate insulating film is thicker than the first gate insulating film. As a result, the first P-type MISFET having a low threshold voltage and a low drive voltage, and the second P-type MISFET having a threshold voltage higher than that of the first P-type MISFET and a high drive voltage are obtained. It is possible to mount them on the same semiconductor substrate without problems.

また、本発明の一例に係る半導体装置の製造方法では第１の絶縁膜の形成後に積層保護膜を形成することで、従来のマルチオキサイドフローに比べてＴｉｎｖばらつきを抑制することが可能になるため、特性ばらつきの小さなＭＩＳＦＥＴを実現することが可能になる。   Further, in the method of manufacturing a semiconductor device according to an example of the present invention, it is possible to suppress the Tinv variation compared to the conventional multi-oxide flow by forming the laminated protective film after forming the first insulating film. Thus, it is possible to realize a MISFET with small characteristic variation.

本発明の実施形態に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on embodiment of this invention. （ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment of this invention. （ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment of this invention. （ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment of this invention. （ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment of this invention. （ａ）〜（ｃ）は、従来の半導体装置の製造方法を示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing method of the conventional semiconductor device. （ａ）〜（ｃ）は、従来の半導体装置の製造方法を示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing method of the conventional semiconductor device.

（実施形態）
以下、本発明の実施形態に係る半導体装置について、図１に示す断面模式図を参照しながら説明する。図１は、本実施形態の半導体装置を示す断面図である。図１において、左側に第１のＴｒ領域を、右側には第２のＴｒ領域を示している。「第１のＴｒ領域」とは、第１のトランジスタが形成される領域をいう。「第２のＴｒ領域」とは、第２のトランジスタが形成される領域をいう。第１のトランジスタは、しきい値電圧の低い、例えば内部回路を構成するコアトランジスタである。第２のトランジスタは、しきい値電圧の高い、例えば周辺回路を構成するＩ／Ｏ（Input／Output）トランジスタである。本実施形態では、第１のトランジスタとしてＰ型ＭＩＳＦＥＴ１５０ａを用い、第２のトランジスタとしてＰ型ＭＩＳＦＥＴ１５０ｂを用いて説明する。なお、図１では便宜的に第１のＴｒ領域内のＰ型ＭＩＳＦＥＴ１５０ａと第２のＴｒ領域内のＰ型ＭＩＳＦＥＴ１５０ｂとが互いに隣接しているように図示しているが、実際には第１のＴｒ領域は例えばチップ状の半導体装置の中央部に設けられる一方、第２のＴｒ領域は半導体装置の周辺部に設けられるため、互いに隣接しないことが多い。 (Embodiment)
Hereinafter, a semiconductor device according to an embodiment of the present invention will be described with reference to a schematic cross-sectional view shown in FIG. FIG. 1 is a cross-sectional view showing the semiconductor device of this embodiment. In FIG. 1, the first Tr region is shown on the left side, and the second Tr region is shown on the right side. The “first Tr region” refers to a region where the first transistor is formed. The “second Tr region” refers to a region where a second transistor is formed. The first transistor is a core transistor having a low threshold voltage, for example, constituting an internal circuit. The second transistor is an I / O (Input / Output) transistor having a high threshold voltage, for example, constituting a peripheral circuit. In the present embodiment, a description will be given using a P-type MISFET 150a as the first transistor and a P-type MISFET 150b as the second transistor. In FIG. 1, for convenience, the P-type MISFET 150a in the first Tr region and the P-type MISFET 150b in the second Tr region are illustrated as being adjacent to each other. For example, the Tr region is provided in the central portion of the chip-shaped semiconductor device, while the second Tr region is provided in the peripheral portion of the semiconductor device, and thus is often not adjacent to each other.

図１に示すように、本実施形態の半導体装置は、シリコンからなる半導体基板１００の上部に設けられたｎ型ウェル領域１０１ａ、１０１ｂと、ｎ型ウェル領域１０１ａ、１０１ｂの上部に形成された素子分離領域１０２と、ｎ型ウェル領域１０１ａのうち素子分離領域１０２に囲まれた活性領域１０３ａと、ｎ型ウェル領域１０１ｂのうち素子分離領域１０２に囲まれた活性領域１０３ｂとを備えている。ここで、第１のＴｒ領域は活性領域１０３ａ及びその周囲に形成された素子分離領域１０２を含む一方、第２のＴｒ領域は活性領域１０３ｂ及びその周囲に形成された素子分離領域１０２を含む。従って、活性領域１０３ａは第１のＴｒ領域内に設けられており、活性領域１０３ｂは第２のＴｒ領域内に設けられている。   As shown in FIG. 1, the semiconductor device of this embodiment includes n-type well regions 101a and 101b provided on a semiconductor substrate 100 made of silicon, and elements formed on the upper portions of the n-type well regions 101a and 101b. An isolation region 102, an active region 103a surrounded by the element isolation region 102 in the n-type well region 101a, and an active region 103b surrounded by the element isolation region 102 in the n-type well region 101b are provided. Here, the first Tr region includes the active region 103a and the element isolation region 102 formed in the periphery thereof, while the second Tr region includes the active region 103b and the element isolation region 102 formed in the periphery thereof. Therefore, the active region 103a is provided in the first Tr region, and the active region 103b is provided in the second Tr region.

Ｐ型ＭＩＳＦＥＴ１５０ａは、シリコンからなる活性領域１０３ａ上に設けられ、ゲルマニウム（Ｇｅ）を含有する、例えばシリコンゲルマニウム（ＳｉＧｅ）からなる第１の半導体層１０４と、第１の半導体層１０４上に設けられ、シリコン（Ｓｉ）で構成された第２の半導体層１０５と、第２の半導体層１０５上に設けられたゲート絶縁膜１０８ａと、ゲート絶縁膜１０８ａ上に設けられたゲート電極１１１ａと、活性領域１０３ａの上部、第１の半導体層１０４、及び第２の半導体層１０５のうち、ゲート電極１１１ａの両側方に位置する領域に形成されたｐ型の浅いソースドレイン領域１１３ａと、ゲート電極１１１ａの側面上に設けられたサイドウォールスペーサ１１２ａと、活性領域１０３ａ、第１の半導体層１０４、及び第２の半導体層１０５のうちゲート電極１１１ａの両側方であって、浅いソースドレイン領域１１３ａの外側に位置する領域に形成されたｐ型の深いソースドレイン領域１１４ａとを有している。深いソースドレイン領域１１４ａは、浅いソースドレイン領域１１３ａよりも高濃度のｐ型不純物を含んでいる。   The P-type MISFET 150a is provided on the active region 103a made of silicon, and is provided on the first semiconductor layer 104 containing germanium (Ge), for example, silicon germanium (SiGe), and the first semiconductor layer 104. , A second semiconductor layer 105 made of silicon (Si), a gate insulating film 108a provided on the second semiconductor layer 105, a gate electrode 111a provided on the gate insulating film 108a, and an active region 103a, p-type shallow source / drain regions 113a formed in regions located on both sides of the gate electrode 111a in the first semiconductor layer 104 and the second semiconductor layer 105, and side surfaces of the gate electrode 111a Side wall spacers 112a provided on the active region 103a, the first semiconductor layer 104, and the second A is on both sides towards the gate electrode 111a of the semiconductor layer 105, and a deep source drain region 114a of p-type formed in a region located outside of the shallow source drain regions 113a. The deep source / drain region 114a contains a higher concentration of p-type impurities than the shallow source / drain region 113a.

第１の半導体層１０４中のＧｅの原子濃度（結晶格子を構成する原子中のＧｅ原子の１００分率）は例えば５０％であり、第１の半導体層１０４の膜厚は１０ｎｍである。また、第２の半導体層１０５の膜厚は例えば１ｎｍである。   The atomic concentration of Ge in the first semiconductor layer 104 (100 fraction of Ge atoms in atoms constituting the crystal lattice) is, for example, 50%, and the thickness of the first semiconductor layer 104 is 10 nm. The film thickness of the second semiconductor layer 105 is, for example, 1 nm.

ゲート絶縁膜１０８ａは、例えば膜厚が１ｎｍのシリコン酸化膜（下地絶縁膜）１０６ａと、シリコン酸化膜１０６ａ上に設けられ、膜厚が２ｎｍの高誘電率絶縁膜１０７ａとで構成されている。高誘電率絶縁膜１０７ａは、例えばハフニウム（Hf）酸化物などの高誘電率絶縁体である金属酸化物などで構成されている。ここで、「高誘電率絶縁体」とは、シリコン窒化膜よりも誘電率が高い、例えば比誘電率が８以上の物質を意味するものとする。   The gate insulating film 108a includes, for example, a silicon oxide film (base insulating film) 106a having a thickness of 1 nm and a high dielectric constant insulating film 107a provided on the silicon oxide film 106a and having a thickness of 2 nm. The high dielectric constant insulating film 107a is made of, for example, a metal oxide that is a high dielectric constant insulator such as hafnium (Hf) oxide. Here, the “high dielectric constant insulator” means a substance having a dielectric constant higher than that of the silicon nitride film, for example, a relative dielectric constant of 8 or more.

また、ゲート電極１１１ａは、金属または導電性の金属化合物からなる下部ゲート電極１０９ａと、下部ゲート電極１０９ａ上に設けられ、ポリシリコン等からなる上部ゲート電極１１０ａとで構成されている。下部ゲート電極１０９ａは、例えば窒化チタン（TiN）等で構成され、その膜厚は１０ｎｍである。また、上部ゲート電極１１０ａの膜厚は例えば１００ｎｍである。ゲート電極１１１ａのゲート長方向の長さは４０ｎｍ程度であり、サイドウォールスペーサの幅（ゲート長方向の幅）は例えば４０ｎｍ程度である。   The gate electrode 111a includes a lower gate electrode 109a made of metal or a conductive metal compound, and an upper gate electrode 110a made of polysilicon or the like provided on the lower gate electrode 109a. The lower gate electrode 109a is made of, for example, titanium nitride (TiN) and has a thickness of 10 nm. The film thickness of the upper gate electrode 110a is, for example, 100 nm. The length of the gate electrode 111a in the gate length direction is about 40 nm, and the width of the sidewall spacer (width in the gate length direction) is, for example, about 40 nm.

浅いソースドレイン領域１１３ａはサイドウォールスペーサ１１２ａの直下に位置するとともに、平面視においてゲート電極１１１ａのゲート長方向の端部と重なっている。浅いソースドレイン領域１１３ａは、ボロン（B）等のｐ型不純物を含み、最大不純物濃度は２×１０20ａｔｏｍｓ／ｃｍ3程度である。また、その接合深さ、すなわち活性領域１０３ａにおけるｎ型ウェル領域１０１ａとの間で形成されるＰＮ接合面の、サイドウォールスペーサ下端（半導体基板表面）から半導体基板方向の深さは２０ｎｍ程度である。また、図示していないが、半導体基板の活性領域中においてｐ型の浅いソースドレイン領域１１３ａの底面を覆う形で、公知の砒素やリンなどのｎ型不純物で形成されたポケット領域（ｎ型不純物濃度３×１０18ａｔｏｍｓ／ｃｍ3程度）を形成してもよい。ポケット領域を形成することにより、トランジスタの短チャネル特性を改善することが可能になる。 The shallow source / drain region 113a is located immediately below the sidewall spacer 112a and overlaps the end of the gate electrode 111a in the gate length direction in plan view. The shallow source / drain region 113a contains a p-type impurity such as boron (B), and the maximum impurity concentration is about 2 × 10 20 atoms / cm 3 . Further, the junction depth, that is, the depth of the PN junction surface formed between the active region 103a and the n-type well region 101a from the lower end of the side wall spacer (semiconductor substrate surface) to the semiconductor substrate is about 20 nm. . Although not shown, a pocket region (n-type impurity) formed of a known n-type impurity such as arsenic or phosphorus so as to cover the bottom surface of the p-type shallow source / drain region 113a in the active region of the semiconductor substrate. A concentration of about 3 × 10 18 atoms / cm 3 may be formed. By forming the pocket region, the short channel characteristics of the transistor can be improved.

ｐ型の深いソースドレイン領域１１４ａは、ゲート電極１１１ａから見てｐ型の浅いソースドレイン領域１１３ａの外側に位置する領域に形成されている。深いソースドレイン領域１１４ａは、ボロン（B）等のｐ型不純物を含み、最大不純物濃度は１×１０21ａｔｏｍｓ／ｃｍ３程度である。また、その接合深さ、すなわち活性領域１０３ａにおけるｎ型ウェル領域１０１ａとの間で形成されるＰＮ接合面の、サイドウォールスペーサ１１２ａ下端からの半導体基板方向の深さは８０ｎｍ程度である。 The p-type deep source / drain region 114a is formed in a region located outside the p-type shallow source / drain region 113a when viewed from the gate electrode 111a. The deep source / drain region 114a contains a p-type impurity such as boron (B), and the maximum impurity concentration is about 1 × 10 21 atoms / cm 3 . The junction depth, that is, the depth of the PN junction surface formed between the active region 103a and the n-type well region 101a in the direction of the semiconductor substrate from the lower end of the sidewall spacer 112a is about 80 nm.

また、第１の半導体層１０４および第２の半導体層１０５のうち、ゲート電極１１１ａの直下に位置する部分は、それらの下部に位置する活性領域と同程度の濃度を有するｎ型不純物を含んでいる。ｎ型不純物は例えば砒素やリンなどであり、その不純物濃度は１×１０17ａｔｏｍｓ／ｃｍ3程度である。また、ＳｉＧｅで形成される第１の半導体層１０４は、Ｐ型ＭＩＳＦＥＴ１５０ａの動作時にはチャネル領域となる。 In addition, a portion of the first semiconductor layer 104 and the second semiconductor layer 105 located immediately below the gate electrode 111a contains an n-type impurity having a concentration similar to that of the active region located below them. Yes. The n-type impurity is, for example, arsenic or phosphorus, and the impurity concentration is about 1 × 10 17 atoms / cm 3 . Further, the first semiconductor layer 104 formed of SiGe serves as a channel region during the operation of the P-type MISFET 150a.

一方、Ｐ型ＭＩＳＦＥＴ１５０ｂは、シリコンからなる活性領域１０３ｂ上に設けられたゲート絶縁膜１０８ｂと、ゲート絶縁膜１０８ｂ上に設けられたゲート電極１１１ｂと、活性領域１０３ｂの上部のうち、ゲート電極１１１ｂの両側方に位置する領域に形成されたｐ型の浅いソースドレイン領域１１５ｂと、ゲート電極１１１ｂの側面上に設けられたサイドウォールスペーサ１１２ｂと、活性領域１０３ｂのうちゲート電極１１１ｂの両側方であって、浅いソースドレイン領域１１５ｂの外側に位置する領域に形成されたｐ型の深いソースドレイン領域１１４ｂとを有している。深いソースドレイン領域１１４ａは、浅いソースドレイン領域１１５ｂよりも高濃度のｐ型不純物を含んでいる。   On the other hand, the P-type MISFET 150b includes a gate insulating film 108b provided on the active region 103b made of silicon, a gate electrode 111b provided on the gate insulating film 108b, and an upper portion of the active region 103b. A p-type shallow source / drain region 115b formed in regions located on both sides, a sidewall spacer 112b provided on the side surface of the gate electrode 111b, and both sides of the gate electrode 111b in the active region 103b. And a p-type deep source / drain region 114b formed in a region located outside the shallow source / drain region 115b. The deep source / drain region 114a contains a higher concentration of p-type impurities than the shallow source / drain region 115b.

Ｐ型ＭＩＳＦＥＴ１５０ｂは、活性領域１０３ｂ上に設けられたＧｅを含む第１の半導体層１０４と、Ｓｉからなる第２の半導体層１０５とを備えていない点がＰ型ＭＩＳＦＥＴ１５０ａと異なっている。Ｐ型ＭＩＳＦＥＴ１５０ａの浅いソースドレイン領域１１３ａ及び深いソースドレイン領域１１４ａは、半導体層１０４を含む領域に形成するためＧｅを含有しているのに対して、Ｐ型ＭＩＳＦＥＴ１５０ｂの浅いソースドレイン領域１１５ｂ及び深いソースドレイン領域１１４ａはＳｉからなる活性領域１０３ｂのみに形成するためＧｅを含有していない。   The P-type MISFET 150b is different from the P-type MISFET 150a in that it does not include the first semiconductor layer 104 containing Ge provided on the active region 103b and the second semiconductor layer 105 made of Si. The shallow source / drain region 113a and the deep source / drain region 114a of the P-type MISFET 150a contain Ge in order to form the region including the semiconductor layer 104, whereas the shallow source / drain region 115b and the deep source / drain region of the P-type MISFET 150b. Since the drain region 114a is formed only in the active region 103b made of Si, it does not contain Ge.

ゲート絶縁膜１０８ｂは、例えば膜厚が７ｎｍのシリコン酸化膜（下地絶縁膜）１０６ｂと、シリコン酸化膜１０６ｂ上に形成され、膜厚が２ｎｍの高誘電率絶縁膜１０７ｂとで構成されている。高誘電率絶縁膜は例えばハフニウム（Hf）酸化物などの高誘電率絶縁体である金属酸化物などで構成されている。Ｐ型ＭＩＳＦＥＴ１５０ｂでは、シリコン酸化膜１０６ｂの膜厚がＰ型ＭＩＳＦＥＴ１５０ａのシリコン酸化膜１０６ａの膜厚より大きくなっている。これにより、Ｐ型ＭＩＳＦＥＴ１５０ｂはＰ型ＭＩＳＦＥＴ１５０ａよりも大きい電圧で駆動できるようになっている。   The gate insulating film 108b includes, for example, a silicon oxide film (base insulating film) 106b having a thickness of 7 nm and a high dielectric constant insulating film 107b having a thickness of 2 nm formed on the silicon oxide film 106b. The high dielectric constant insulating film is made of a metal oxide which is a high dielectric constant insulator such as hafnium (Hf) oxide. In the P-type MISFET 150b, the thickness of the silicon oxide film 106b is larger than the thickness of the silicon oxide film 106a of the P-type MISFET 150a. Thereby, the P-type MISFET 150b can be driven with a voltage larger than that of the P-type MISFET 150a.

また、ゲート電極１１１ｂは、金属または導電性の金属化合物からなる下部ゲート電極１０９ｂと、下部ゲート電極１０９ｂ上に設けられ、ポリシリコン等からなる上部ゲート電極１１０ｂとで構成されている。下部ゲート電極１０９ｂは、例えば窒化チタン（TiN）等で構成され、その膜厚は１０ｎｍである。また、上部ゲート電極１１０ｂの膜厚は例えば１００ｎｍである。ゲート電極１１１ｂのゲート長方向の長さは４００ｎｍ程度であり、サイドウォールスペーサ１１２ｂのゲート長方向の幅は例えば４０ｎｍ程度である。   The gate electrode 111b includes a lower gate electrode 109b made of metal or a conductive metal compound, and an upper gate electrode 110b made of polysilicon or the like provided on the lower gate electrode 109b. The lower gate electrode 109b is made of, for example, titanium nitride (TiN) and has a thickness of 10 nm. Further, the film thickness of the upper gate electrode 110b is, for example, 100 nm. The length of the gate electrode 111b in the gate length direction is about 400 nm, and the width of the sidewall spacer 112b in the gate length direction is about 40 nm, for example.

図１に示す例では、活性領域１０３ｂのうちゲート電極１１１ｂの直下部分がチャネル領域となる。チャネル領域を含む活性領域１０３ｂは、砒素やリンなどのｎ型不純物を含んでおり、その濃度は例えば１×１０17ａｔｏｍｓ／ｃｍ3程度である。不純物濃度については、Ｐ型ＭＩＳＦＥＴ１５０ａとＰ型ＭＩＳＦＥＴ１５０ｂとで同一にする必要は無いが、同一にすることが可能であれば、ｎ型ウェル領域１０１ａ、１０１ｂの形成用ならびにしきい値電圧制御用の注入を同一マスクを用いて行うことが可能になり、工程の簡略化を図ることが可能になる。 In the example shown in FIG. 1, a portion of the active region 103b immediately below the gate electrode 111b is a channel region. The active region 103b including the channel region includes n-type impurities such as arsenic and phosphorus, and the concentration thereof is, for example, about 1 × 10 17 atoms / cm 3 . The impurity concentration does not need to be the same for the P-type MISFET 150a and the P-type MISFET 150b, but if it can be the same, the n-type well regions 101a and 101b are formed and the threshold voltage is controlled. Implantation can be performed using the same mask, and the process can be simplified.

このように、本実施形態の半導体装置では、Ｐ型ＭＩＳＦＥＴのうち、第１のＴｒ領域に設けられたＰ型ＭＩＳＦＥＴ１５０ａのみがＳｉＧｅで構成されたチャネル領域を備えるので、高誘電率ゲート絶縁膜／メタルゲート電極構造を有するトランジスタを用いた場合においても、しきい値電圧を所望の値にまで低減させることが可能になる。ここでは、しきい値電圧は例えば、−０．２Ｖ程度にすることができる。このため、Ｐ型ＭＩＳＦＥＴ１５０ａは高性能のコアトランジスタとして用いることができる。   As described above, in the semiconductor device of this embodiment, only the P-type MISFET 150a provided in the first Tr region of the P-type MISFET includes the channel region made of SiGe. Even when a transistor having a metal gate electrode structure is used, the threshold voltage can be reduced to a desired value. Here, the threshold voltage can be set to about −0.2 V, for example. Therefore, the P-type MISFET 150a can be used as a high-performance core transistor.

一方、第２のＴｒ領域に設けられたＰ型ＭＩＳＦＥＴ１５０ｂはＧｅを含む半導体層を有しておらず、チャネル領域はＳｉで構成されている。このため、Ｐ型ＭＩＳＦＥＴ１５０ｂはチャネル領域のｎ型不純物濃度を増大させることなくしきい値電圧をＰ型ＭＩＳＦＥＴ１５０ａよりも高く設定することができ、接合リーク電流を低減し、しきい値電圧のバラツキを抑えることができる。ここでは、Ｐ型ＭＩＳＦＥＴ１５０ｂのしきい値電圧を例えば−０．５Ｖ程度に設定することが可能である。このため、Ｐ型ＭＩＳＦＥＴ１５０ｂはＩ／Ｏトランジスタとして好ましく用いられる。   On the other hand, the P-type MISFET 150b provided in the second Tr region does not have a Ge-containing semiconductor layer, and the channel region is made of Si. Therefore, the P-type MISFET 150b can set the threshold voltage higher than that of the P-type MISFET 150a without increasing the n-type impurity concentration of the channel region, thereby reducing the junction leakage current and suppressing the variation in the threshold voltage. be able to. Here, the threshold voltage of the P-type MISFET 150b can be set to, for example, about −0.5V. For this reason, the P-type MISFET 150b is preferably used as an I / O transistor.

上述の構成を有することにより、本実施形態の半導体装置では、様々な仕様のデバイスが１チップ上に形成されるシステムＬＳＩを実現する場合においても、低電圧・低しきい値電圧動作の必要なコアトランジスタとなるＰ型ＭＩＳＦＥＴ１５０ａと高電圧・高しきい値電圧動作の必要なＩ／ＯトランジスタとなるＰ型ＭＩＳＦＥＴ１５０ｂとの混載が可能になる。   With the above-described configuration, the semiconductor device according to the present embodiment requires low-voltage / low-threshold voltage operation even when a system LSI in which devices of various specifications are formed on one chip is realized. A P-type MISFET 150a serving as a core transistor and a P-type MISFET 150b serving as an I / O transistor requiring high voltage / high threshold voltage operation can be mixedly mounted.

また、Ｐ型ＭＩＳＦＥＴ１５０ａはＧｅを含む第１の半導体層１０４上にＳｉキャップ層として機能する第２の半導体層１０５を備えている。このため、ＳｉＧｅで構成された第１の半導体層１０４をチャネル領域として用いても界面準位はＳｉからなるチャネル領域を用いる場合と同等の水準に抑えることが可能となる。   The P-type MISFET 150a includes a second semiconductor layer 105 functioning as a Si cap layer on the first semiconductor layer 104 containing Ge. For this reason, even when the first semiconductor layer 104 made of SiGe is used as the channel region, the interface state can be suppressed to a level equivalent to the case where the channel region made of Si is used.

また、後述するように、従来の半導体装置に比べてゲート絶縁膜１０８ａ中のシリコン酸化膜１０６ａに含まれるＧｅ濃度を低くすることができるので、界面準位が顕著に低減されている。   Further, as will be described later, since the concentration of Ge contained in the silicon oxide film 106a in the gate insulating film 108a can be lowered as compared with the conventional semiconductor device, the interface state is remarkably reduced.

さらに、ゲート絶縁膜１０８ｂにおけるシリコン酸化膜１０６ｂの膜厚をゲート絶縁膜１０８ａにおけるシリコン酸化膜１０６ａの膜厚よりも大きくしているので、Ｐ型ＭＩＳＦＥＴ１５０ｂの駆動電圧をＰ型ＭＩＳＦＥＴ１５０ａの駆動電圧よりも高くすることができる。   Furthermore, since the film thickness of the silicon oxide film 106b in the gate insulating film 108b is larger than the film thickness of the silicon oxide film 106a in the gate insulating film 108a, the driving voltage of the P-type MISFET 150b is higher than the driving voltage of the P-type MISFET 150a. Can be high.

なお、各層の膜厚、不純物濃度や接合深さ、第１の半導体層１０４中のＧｅ濃度などは、上記の例に限定されない。これらの事項は、設定したいしきい値電圧や、Ｐ型ＭＩＳＦＥＴ１５０ａ、１５０ｂの仕様に合わせて任意に選択することができる。   Note that the film thickness, impurity concentration, junction depth, Ge concentration in the first semiconductor layer 104, and the like of each layer are not limited to the above examples. These items can be arbitrarily selected according to the threshold voltage to be set and the specifications of the P-type MISFETs 150a and 150b.

例えば、上記説明において、第１のＴｒ領域内に設けられる第１の半導体層１０４中のＧｅ濃度は５０％としているが、Ｐ型ＭＩＳＦＥＴ１５０ａが目標とするしきい値電圧に合わせて、１０％以上１００％以下の範囲内で設定が可能である。つまり、必要なしきい値電圧低減の度合いが、５０〜１００ｍＶ程度で十分であれば、低いＧｅ濃度（例えば、１５％）で十分であり、反対に４００〜５００ｍＶ程度低減させる必要がある場合は、高いＧｅ濃度（例えば、７０％）が必要になる。   For example, in the above description, the Ge concentration in the first semiconductor layer 104 provided in the first Tr region is 50%, but 10% or more according to the target threshold voltage of the P-type MISFET 150a. Setting is possible within a range of 100% or less. That is, if the required threshold voltage reduction degree is about 50 to 100 mV, a low Ge concentration (for example, 15%) is sufficient, and conversely, if it is necessary to reduce about 400 to 500 mV, A high Ge concentration (eg 70%) is required.

第１の半導体層１０４の膜厚は、Ｐ型ＭＩＳＦＥＴ１５０ａのしきい値電圧低減の観点から、３ｎｍ以上であることが好ましい。また、上限膜厚に対しては、特に制約は無く、例えば、ｎ型ウェル領域１０１ａ中に形成される活性領域１０３ａ全体がＳｉＧｅで形成されていてもよい。   The thickness of the first semiconductor layer 104 is preferably 3 nm or more from the viewpoint of reducing the threshold voltage of the P-type MISFET 150a. The upper limit film thickness is not particularly limited. For example, the entire active region 103a formed in the n-type well region 101a may be formed of SiGe.

また、第１の半導体層１０４の歪状態については特に限定しないが、しきい値電圧を効果的に低減させるため、第１の半導体層１０４は圧縮歪を印加されていることが望ましい。   Although the strain state of the first semiconductor layer 104 is not particularly limited, it is desirable that compressive strain be applied to the first semiconductor layer 104 in order to effectively reduce the threshold voltage.

また、上記説明では、Ｐ型ＭＩＳＦＥＴ１５０ａでは膜厚が１ｎｍのシリコン酸化膜１０６ａを、Ｐ型ＭＩＳＦＥＴ１５０ｂでは膜厚が７ｎｍのシリコン酸化膜１０６ｂをゲート絶縁膜内の下層膜として用いているが、これらの膜厚はＰ型ＭＩＳＦＥＴ１５０ａ、１５０ｂの電源電圧に合わせ、適切に選択すればよい。つまり、Ｐ型ＭＩＳＦＥＴ１５０ａのゲート電極１１１ａに印加される電圧が−１Ｖ程度であれば、１ｎｍ程度のシリコン酸化膜が必要になるが、電源電圧が低ければ、ゲートリーク電流やTime Dependent Dielectric Breakdown(TDDB）などのマージンが向上するため、シリコン酸化膜１０６ａの薄膜化が可能になる。一方、印加される電源電圧が高ければシリコン酸化膜１０６ａの厚膜化が必要になる。一般的に、コアトランジスタに印加される電源電圧は、−０．６Ｖ〜−１．２Ｖ程度であるので、Ｐ型ＭＩＳＦＥＴ１５０ａがコアトランジスタとして用いられる場合、シリコン酸化膜１０６ａの膜厚は、０．５ｎｍ以上１．５ｎｍ以下の範囲とすることが望ましい。   In the above description, the P-type MISFET 150a uses the silicon oxide film 106a having a thickness of 1 nm and the P-type MISFET 150b uses the silicon oxide film 106b having a thickness of 7 nm as the lower layer film in the gate insulating film. The film thickness may be appropriately selected according to the power supply voltage of the P-type MISFETs 150a and 150b. That is, if the voltage applied to the gate electrode 111a of the P-type MISFET 150a is about -1V, a silicon oxide film of about 1 nm is required. However, if the power supply voltage is low, the gate leakage current and the time dependent dielectric breakdown (TDDB) ) And the like are improved, so that the silicon oxide film 106a can be thinned. On the other hand, if the applied power supply voltage is high, it is necessary to increase the thickness of the silicon oxide film 106a. Generally, since the power supply voltage applied to the core transistor is about −0.6 V to −1.2 V, when the P-type MISFET 150a is used as the core transistor, the film thickness of the silicon oxide film 106a is 0. A range of 5 nm to 1.5 nm is desirable.

また、Ｐ型ＭＩＳＦＥＴ１５０ｂをＩ／Ｏトランジスタとして用いる場合、一般的にＩ／Ｏトランジスタのゲート電極に印加される電源電圧が−１．５Ｖ〜−５Ｖ程度であるので、シリコン酸化膜１０６ｂの膜厚は、２ｎｍ以上１０ｎｍ以下の範囲とすることが望ましい。また、これらのシリコン酸化膜１０６ａ、１０６ｂはゲートリーク電流低減の観点から、シリコン酸窒化物で構成されてもよい。   When the P-type MISFET 150b is used as an I / O transistor, the power supply voltage applied to the gate electrode of the I / O transistor is generally about −1.5V to −5V, so the film thickness of the silicon oxide film 106b. Is preferably in the range of 2 nm to 10 nm. These silicon oxide films 106a and 106b may be made of silicon oxynitride from the viewpoint of reducing gate leakage current.

また、上記説明では、第１のＴｒ領域内において、Ｓｉで構成される第２の半導体層１０５の膜厚を１ｎｍとしているが、第２の半導体層１０５上に形成されるシリコン酸化膜１０６ａの膜質劣化を低減しつつＴｉｎｖの増大を抑える観点から適切に膜厚を設定すればよい。Ｓｉキャップ層を有するＳｉＧｅチャネルトランジスタはいわゆる埋め込みチャネル型になるため、Ｔｉｎｖの増大抑制の観点からは、Ｓｉで構成される第２の半導体層１０５の膜厚は薄い方が良い。なお、Ｓｉの比誘電率は１１．９であり、ＳｉＯ2の約３倍であるため、１ｎｍのＳｉキャップ層を形成すると、Ｔｉｎｖは０．３ｎｍ程度増大する。従って、Ｓｉキャップ層の膜厚は、ターゲットとするＴｉｎｖの値にもよるが、２ｎｍ以下、出来れば１ｎｍ以下の薄膜であることが望ましい。 In the above description, the film thickness of the second semiconductor layer 105 made of Si is 1 nm in the first Tr region, but the silicon oxide film 106a formed on the second semiconductor layer 105 The film thickness may be appropriately set from the viewpoint of suppressing an increase in Tinv while reducing film quality deterioration. Since the SiGe channel transistor having the Si cap layer is a so-called buried channel type, the thickness of the second semiconductor layer 105 made of Si is preferably thin from the viewpoint of suppressing the increase in Tinv. Since the relative dielectric constant of Si is 11.9, which is about three times that of SiO 2 , Tinv increases by about 0.3 nm when a 1 nm Si cap layer is formed. Therefore, although the film thickness of the Si cap layer depends on the target Tinv value, it is preferably a thin film of 2 nm or less, preferably 1 nm or less.

一方、Ｓｉキャップ層を薄膜化しすぎると、Ｓｉキャップ層上に形成されるシリコン酸化膜中にＧｅが拡散し、移動度劣化や信頼性劣化が発生する。従って、これらの不具合を発生させないためには、Ｓｉで構成される第２の半導体層１０５の膜厚は、０．５ｎｍ以上２ｎｍ以下の範囲とすることが望ましい。   On the other hand, if the Si cap layer is made too thin, Ge diffuses into the silicon oxide film formed on the Si cap layer, resulting in mobility degradation and reliability degradation. Therefore, in order not to cause these problems, it is desirable that the thickness of the second semiconductor layer 105 made of Si be in the range of 0.5 nm to 2 nm.

また、上記説明では、Ｐ型ＭＩＳＦＥＴ１５０ｂのゲート絶縁膜１０８ｂの下層膜（シリコン酸化膜１０６ｂ）は、シリコン酸化物、あるいはシリコン酸窒化物で構成されるとしているが、チタンやタンタル等の金属元素が上層膜である高誘電率絶縁膜１０７ｂと下層膜であるシリコン酸化膜１０６ｂとの界面に偏析していてもよい。この場合でも、ＭＩＳＦＥＴとしての動作には大きく影響することはない。   In the above description, the lower layer film (silicon oxide film 106b) of the gate insulating film 108b of the P-type MISFET 150b is made of silicon oxide or silicon oxynitride. However, a metal element such as titanium or tantalum is used. It may be segregated at the interface between the high dielectric constant insulating film 107b as the upper film and the silicon oxide film 106b as the lower film. Even in this case, the operation as a MISFET is not greatly affected.

後述の製造方法で述べるが、図１に示す半導体装置を実現するためには、Ｐ型ＭＩＳＦＥＴ１５０ｂのゲート絶縁膜１０８ｂのうち、シリコン酸化膜で構成される下層膜を形成した後に、下層膜上に、例えば、窒化チタンとシリコン酸化膜等で構成される積層保護膜を形成する必要がある。窒化チタンで構成される保護膜は、後にSulfuric Peroxide Mixture（SPM)等の溶液中に浸すことで除去されるが、Ｐ型ＭＩＳＦＥＴ１５０ｂのゲート絶縁膜１０８ｂを構成するシリコン酸化膜１０６ｂ上に若干残留する可能性がある。この場合においても、半導体基板１００上の活性領域１０３ｂにまでチタンが拡散しなければ、移動度及び信頼性の劣化等の副作用の発生を抑制することが出来る。   As will be described later in the manufacturing method, in order to realize the semiconductor device shown in FIG. 1, after forming a lower layer film made of a silicon oxide film of the gate insulating film 108b of the P-type MISFET 150b, For example, it is necessary to form a laminated protective film composed of titanium nitride and a silicon oxide film. The protective film made of titanium nitride is removed by immersing in a solution such as Sulfuric Peroxide Mixture (SPM) later, but remains slightly on the silicon oxide film 106b constituting the gate insulating film 108b of the P-type MISFET 150b. there is a possibility. Even in this case, if titanium does not diffuse to the active region 103b on the semiconductor substrate 100, side effects such as deterioration of mobility and reliability can be suppressed.

また、Ｐ型ＭＩＳＦＥＴ１５０ａでは、浅いソースドレイン領域１１３ａ、及び深いソースドレイン領域１１４ａは、通常の構造を有しているが、チャネル領域に印加される応力を増大し、トランジスタのオン電流を向上させるため、ＳｉＧｅからなる埋め込み型のソースドレイン領域であってもよい。ここで、Ｎ型ＭＩＳＦＥＴ（図示せず）上とＰ型ＭＩＳＦＥＴ１５０ｂ上をマスクで覆った状態で半導体基板（第１の活性領域１０３ａ）のソースドレイン領域となるべき部分を除去してトレンチを形成した後、当該トレンチ内にＳｉＧｅ層を成長させることで、埋め込み型のソースドレイン領域を形成することができる。   In the P-type MISFET 150a, the shallow source / drain region 113a and the deep source / drain region 114a have a normal structure, but the stress applied to the channel region is increased to improve the on-current of the transistor. Alternatively, a buried source / drain region made of SiGe may be used. Here, in the state where the N-type MISFET (not shown) and the P-type MISFET 150b are covered with a mask, a portion to be the source / drain region of the semiconductor substrate (first active region 103a) is removed to form a trench. Thereafter, a buried type source / drain region can be formed by growing a SiGe layer in the trench.

また、上記説明では、低いしきい値電圧を有する１種類のＰ型ＭＩＳＦＥＴと比較的高いしきい値電圧を有する１種類のＰ型ＭＩＳＦＥＴとの混載について述べているが、２種類以上の電源電圧を有するコアトランジスタ、ならびに互いに異なる膜厚のゲート酸化膜を有する２種類以上のＩ／Ｏトランジスタが同一の半導体基板上に形成されていてもよい。   Further, in the above description, a description is given of mixed mounting of one type of P-type MISFET having a low threshold voltage and one type of P-type MISFET having a relatively high threshold voltage. And two or more types of I / O transistors having gate oxide films with different thicknesses may be formed on the same semiconductor substrate.

また、Ｐ型ＭＩＳＦＥＴ１５０ａはコアトランジスタに限らず、Ｐ型ＭＩＳＦＥＴ１５０ｂはＩ／Ｏトランジスタに限定されない。   The P-type MISFET 150a is not limited to the core transistor, and the P-type MISFET 150b is not limited to the I / O transistor.

−半導体装置の製造方法−
図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、及び図５（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。なお、図２（ａ）〜図５（ｃ） において、図１における構成要素と同一の構成要素には、図１に示す符号と同一の符号を付す。 -Semiconductor device manufacturing method-
2 (a) to (c), FIGS. 3 (a) to (c), FIGS. 4 (a) to (c), and FIGS. 5 (a) to 5 (c) are semiconductors according to embodiments of the present invention. It is sectional drawing which shows the manufacturing method of an apparatus. 2A to 5C, the same components as those in FIG. 1 are denoted by the same reference numerals as those shown in FIG.

まず、図２（ａ）に示すように、シリコン等からなり、ボロン等のｐ型不純物を含有するＳｉからなる半導体基板１００の上部に対し、Shallow Trench Isolation（STI)法などにより、選択的に素子分離領域１０２を形成する。これにより、半導体基板１００における第１のＴｒ領域に、素子分離領域１０２に囲まれた活性領域１０３ａが形成される一方、半導体基板１００における第２のＴｒ領域に、素子分離領域１０２に囲まれた活性領域１０３ｂが形成される。次いで、ｎ型ウェル形成用の不純物やしきい値電圧調整用の不純物をドーピングすることで例えばコアトランジスタ、Ｉ／Ｏトランジスタのそれぞれに適した、不純物濃度が１×１０17ａｔｏｍｓ／ｃｍ3程度のｎ型ウェル領域１０１ａ、１０１ｂを形成する。これにより、活性領域１０３ａは、ｎ型ウェル領域１０１ａのうち素子分離領域１０２に囲まれた領域となり、活性領域１０３ｂは、ｎ型ウェル領域１０１ｂのうち素子分離領域１０２に囲まれた領域となる。 First, as shown in FIG. 2A, an upper portion of a semiconductor substrate 100 made of silicon and made of Si containing p-type impurities such as boron is selectively formed by a shallow trench isolation (STI) method or the like. An element isolation region 102 is formed. As a result, an active region 103 a surrounded by the element isolation region 102 is formed in the first Tr region in the semiconductor substrate 100, while the second Tr region in the semiconductor substrate 100 is surrounded by the element isolation region 102. An active region 103b is formed. Next, by doping an impurity for forming an n-type well or an impurity for adjusting a threshold voltage, for example, an impurity concentration suitable for each of a core transistor and an I / O transistor is about 1 × 10 17 atoms / cm 3 . N-type well regions 101a and 101b are formed. Thereby, the active region 103a becomes a region surrounded by the element isolation region 102 in the n-type well region 101a, and the active region 103b becomes a region surrounded by the element isolation region 102 in the n-type well region 101b.

次に、活性領域１０３ａ、１０３ｂ上に膜厚が例えば７ｎｍのシリコン酸化膜２０２を形成する。このシリコン酸化膜２０２は、半導体基板１００の活性領域１０３ａ、１０３ｂを１０００℃の酸素／水素混合ガス中に曝すことで形成される。   Next, a silicon oxide film 202 having a thickness of, for example, 7 nm is formed on the active regions 103a and 103b. The silicon oxide film 202 is formed by exposing the active regions 103a and 103b of the semiconductor substrate 100 to an oxygen / hydrogen mixed gas at 1000 ° C.

次に、図２（ｂ）に示すように、シリコン酸化膜２０２上に、窒化チタン膜２０３と、シリコン酸化膜２０４とを順次形成させ、これらの膜で構成された積層構造を有する保護膜（積層保護膜）を堆積する。具体的には、スパッタリング法を用いることで、膜厚５ｎｍの窒化チタン膜２０３をシリコン酸化膜２０２上に形成する。続いて、プラズマＣＶＤ法を用いて、窒化チタン膜２０３上に、膜厚１０ｎｍのシリコン酸化膜２０４を堆積する。続いて、公知のリソグラフィー技術を用いて、第１のＴｒ領域以外の領域を覆うレジスト２０５を形成する。つまり、第１のＴｒ領域ではレジスト２０５が開口している。   Next, as shown in FIG. 2B, a titanium nitride film 203 and a silicon oxide film 204 are sequentially formed on the silicon oxide film 202, and a protective film having a laminated structure composed of these films ( A laminated protective film) is deposited. Specifically, a titanium nitride film 203 with a thickness of 5 nm is formed on the silicon oxide film 202 by using a sputtering method. Subsequently, a 10 nm-thickness silicon oxide film 204 is deposited on the titanium nitride film 203 by plasma CVD. Subsequently, a resist 205 that covers a region other than the first Tr region is formed using a known lithography technique. That is, the resist 205 is opened in the first Tr region.

次に、図２（ｃ）に示すように、レジスト２０５をマスクとして、第１のＴｒ領域内の活性領域１０３ａ上に形成された、シリコン酸化膜２０２、窒化チタン膜２０３、シリコン酸化膜２０４を除去する。具体的には、フッ酸により上層部のシリコン酸化膜２０４を除去した後、ドライエッチングにより窒化チタン膜２０３を除去する、最後に、フッ酸により下層部のシリコン酸化膜２０２を除去する。これにより、活性領域１０３ａは露出状態になる。   Next, as shown in FIG. 2C, the silicon oxide film 202, the titanium nitride film 203, and the silicon oxide film 204 formed on the active region 103a in the first Tr region using the resist 205 as a mask. Remove. Specifically, after removing the upper silicon oxide film 204 with hydrofluoric acid, the titanium nitride film 203 is removed by dry etching. Finally, the lower silicon oxide film 202 is removed with hydrofluoric acid. As a result, the active region 103a is exposed.

次に、図３（ａ）に示すように、レジスト２０５を除去する。   Next, as shown in FIG. 3A, the resist 205 is removed.

次に、図３（ｂ）に示すように、積層保護膜をマスクとしてＳｉエッチング２０６を行い、後に形成するＳｉＧｅ層ならびにＳｉキャップ層の厚み分程度（例えば１２ｎｍ）、半導体基板を薄くする。具体的には、塩化水素（HCｌ）雰囲気中、８５０℃で半導体基板１００を熱処理することで、露出している活性領域１０３ａをエッチングする。一方、積層保護膜で覆われている第２のＴｒ領域では、活性領域１０３ｂの上方にシリコン酸化膜２０４が存在するため、エッチングが阻止される。   Next, as shown in FIG. 3B, Si etching 206 is performed using the laminated protective film as a mask, and the semiconductor substrate is thinned by the thickness of the SiGe layer and Si cap layer to be formed later (for example, 12 nm). Specifically, the exposed active region 103a is etched by heat-treating the semiconductor substrate 100 at 850 ° C. in a hydrogen chloride (HCI) atmosphere. On the other hand, in the second Tr region covered with the laminated protective film, etching is prevented because the silicon oxide film 204 exists above the active region 103b.

次に、図３（ｃ）に示すように、第１のＴｒ領域に設けられた活性領域１０３ａ上に、Ｇｅ濃度が５０％で、ｎ型またはｐ型不純物元素が含まれていないノンドープ状態のＳｉＧｅからなる第１の半導体層１０４とノンドープ状態のＳｉからなる第２の半導体層１０５を形成する。第１の半導体層１０４の膜厚は例えば１０ｎｍとし、第２の半導体層１０５の膜厚は例えば１．５ｎｍとする。ここで、第１の半導体層１０４及び第２の半導体層１０５を構成する、第１の半導体層１０４となるＳｉＧｅ層及び第２の半導体層１０５となるＳｉキャップ層は、ＣＶＤ法などによってエピタキシャル成長される。一方、積層保護膜で覆われている領域は、上方にシリコン酸化膜２０４が存在するため、ＳｉＧｅ層及びＳｉキャップ層の形成が抑制される。   Next, as shown in FIG. 3C, the non-doped state in which the Ge concentration is 50% and the n-type or p-type impurity element is not contained on the active region 103a provided in the first Tr region. A first semiconductor layer 104 made of SiGe and a second semiconductor layer 105 made of non-doped Si are formed. The film thickness of the first semiconductor layer 104 is, for example, 10 nm, and the film thickness of the second semiconductor layer 105 is, for example, 1.5 nm. Here, the SiGe layer to be the first semiconductor layer 104 and the Si cap layer to be the second semiconductor layer 105 constituting the first semiconductor layer 104 and the second semiconductor layer 105 are epitaxially grown by a CVD method or the like. The On the other hand, since the silicon oxide film 204 exists above the region covered with the laminated protective film, formation of the SiGe layer and the Si cap layer is suppressed.

ＳｉＧｅからなる第１の半導体層１０４を形成する際には、シリコン系の原料ガスとして、例えばモノシラン（SiH4）を用いる。また、ゲルマニウム系の原料ガスとしては、例えばモノゲルマン（GeH4）を用いる。それらの混合ガスを用い、水素、あるいは窒素ガス雰囲気中５５０℃の条件下で、ＳｉＧｅからなる第１の半導体層１０４を堆積する。また、Ｇｅ濃度の制御は、堆積中のゲルマニウム系の原料ガスの流量を制御することで調整する。つまり、ゲルマニウム系のガス流量を増大させることで、より高濃度にＧｅを含有するＳｉＧｅ層（第１の半導体層１０４）を形成することができる。また、Ｓｉキャップ層（第２の半導体層１０５）の形成は、ゲルマニウム系ガスの供給を止めること以外は、ＳｉＧｅ層（第１の半導体層１０４）の形成手法とほぼ同じである。つまり、シリコン系の原料ガスを用い、水素、あるいは窒素ガス雰囲気中５５０℃の条件下でＳｉキャップ層として機能する第２の半導体層１０５を堆積する。 When forming the first semiconductor layer 104 made of SiGe, for example, monosilane (SiH 4 ) is used as a silicon-based source gas. As germanium-based source gas, for example, monogermane (GeH 4 ) is used. Using these mixed gases, a first semiconductor layer 104 made of SiGe is deposited under conditions of 550 ° C. in an atmosphere of hydrogen or nitrogen gas. The Ge concentration is adjusted by controlling the flow rate of the germanium-based source gas during deposition. That is, the SiGe layer (first semiconductor layer 104) containing Ge at a higher concentration can be formed by increasing the germanium-based gas flow rate. The formation of the Si cap layer (second semiconductor layer 105) is almost the same as the method of forming the SiGe layer (first semiconductor layer 104) except that the supply of germanium-based gas is stopped. That is, the second semiconductor layer 105 functioning as a Si cap layer is deposited using a silicon-based source gas in a hydrogen or nitrogen gas atmosphere at 550 ° C.

なお、Ｓｉキャップ層として機能する第２の半導体層１０５が設けられることで、Ｓｉキャップ層を設けない場合に比べて界面準位の発生を低減させることができる。Ｓｉキャップ層を設けずにＳｉＧｅからなるチャネル領域を形成した場合には、Ｓｉチャネルを用いる場合に比べて界面準位が２桁程度増大してしまう。しかし、第２の半導体層１０５を設けることで、界面準位をＳｉチャネルを用いたＰ型ＭＩＳＦＥＴと同等程度に低減させることが可能となる。   Note that by providing the second semiconductor layer 105 functioning as a Si cap layer, generation of interface states can be reduced as compared with the case where the Si cap layer is not provided. When the channel region made of SiGe is formed without providing the Si cap layer, the interface state increases by about two digits compared to the case where the Si channel is used. However, by providing the second semiconductor layer 105, the interface state can be reduced to the same level as that of a P-type MISFET using a Si channel.

次に、図４（ａ）に示すように、第２のＴｒ領域内に堆積された積層保護膜を除去する。具体的には、上層部のシリコン酸化膜２０４をフッ酸により除去した後、ＳＰＭにより下層部の窒化チタン膜２０３を除去する。ＳＰＭを用いた場合、Ｓｉやシリコン酸化膜はほとんどエッチングされないため、第１のＴｒ領域では、図３（ｃ）と同様Ｓｉからなる第２の半導体層１０５が露出した状態のままである。   Next, as shown in FIG. 4A, the laminated protective film deposited in the second Tr region is removed. Specifically, after removing the upper silicon oxide film 204 with hydrofluoric acid, the lower titanium nitride film 203 is removed with SPM. When SPM is used, the Si and silicon oxide films are hardly etched, so that the second semiconductor layer 105 made of Si remains exposed in the first Tr region as in FIG.

また、第２のＴｒ領域では、ゲート絶縁膜用のシリコン酸化膜２０２が露出した状態になる。ＳＰＭによる窒化チタン膜２０３の除去に際し、シリコン酸化膜２０２上に若干量のチタンが残留しても、後工程の熱処理で、活性領域１０３ｂにまで拡散しない程度の量であれば、Ｐ型ＭＩＳＦＥＴの特性に与える影響は非常に小さい。   In the second Tr region, the silicon oxide film 202 for the gate insulating film is exposed. When the titanium nitride film 203 is removed by SPM, even if a slight amount of titanium remains on the silicon oxide film 202, the amount of the titanium nitride film 203 does not diffuse into the active region 103b by a heat treatment in a later step. The effect on characteristics is very small.

次に、図４（ｂ）に示すように、第１のＴｒ領域内の第２の半導体層１０５の上面部をオゾンを用いて酸化することで、膜厚が１ｎｍのシリコン酸化膜２０９を形成する。このシリコン酸化膜２０９は、後にＰ型ＭＩＳＦＥＴ１５０ａのゲート絶縁膜１０８ａの一部を構成することとなる。このシリコン酸化膜２０９の形成に際し、第２の半導体層１０５は０．５ｎｍ程度薄膜化し、膜厚１ｎｍ程度になる。一方、第２のＴｒ領域では、膜厚７ｎｍのシリコン酸化膜２０２が形成されているため、オゾンによる酸化の進行（膜厚増大）は無視できる。   Next, as shown in FIG. 4B, the upper surface portion of the second semiconductor layer 105 in the first Tr region is oxidized using ozone, thereby forming a silicon oxide film 209 having a thickness of 1 nm. To do. This silicon oxide film 209 will later constitute a part of the gate insulating film 108a of the P-type MISFET 150a. When the silicon oxide film 209 is formed, the second semiconductor layer 105 is thinned by about 0.5 nm to a thickness of about 1 nm. On the other hand, since the silicon oxide film 202 having a thickness of 7 nm is formed in the second Tr region, the progress of oxidation (increased thickness) by ozone can be ignored.

なお、シリコン酸化膜２０９はＣＶＤ法等により形成されたシリコンからなる第２の半導体層１０５のみを酸化することで形成されているので、Ｇｅをほとんど含まない。このため、従来の方法に比べてゲート絶縁膜における界面準位を大幅に低減することができる。   Note that since the silicon oxide film 209 is formed by oxidizing only the second semiconductor layer 105 made of silicon formed by a CVD method or the like, it hardly contains Ge. For this reason, the interface state in the gate insulating film can be significantly reduced as compared with the conventional method.

次に、図４（ｃ）に示すように、基板（作製中の半導体装置）上に、膜厚が２ｎｍのハフニウム酸化物などで構成された高誘電率絶縁膜１０７を形成する。続いて、高誘電率絶縁膜１０７上に、膜厚が１０ｎｍの窒化チタン膜（導電膜）１０９を形成し、その上に、膜厚が１００ｎｍのポリシリコン膜（導電膜）１１０を形成する。   Next, as shown in FIG. 4C, a high dielectric constant insulating film 107 made of hafnium oxide or the like having a thickness of 2 nm is formed on the substrate (semiconductor device being manufactured). Subsequently, a titanium nitride film (conductive film) 109 having a thickness of 10 nm is formed on the high dielectric constant insulating film 107, and a polysilicon film (conductive film) 110 having a thickness of 100 nm is formed thereon.

次に、図５（ａ）に示すように、レジストパターニング、ドライエッチングを行うことにより、シリコン酸化膜１０６ａ及び高誘電率絶縁膜１０７ａを有するゲート絶縁膜１０８ａ、シリコン酸化膜１０６ｂ及び高誘電率絶縁膜１０７ｂを有するゲート絶縁膜１０８ｂ、下部ゲート電極１０９ａ及び上部ゲート電極１１０ａを有するゲート電極１１１ａ、下部ゲート電極１０９ｂ及び上部ゲート電極１１０ｂを有するゲート電極１１１ｂをそれぞれ形成する。ここでは、シリコン酸化膜２０９がパターニングされてシリコン酸化膜１０６ａとなり、シリコン酸化膜２０２がパターニングされてシリコン酸化膜１０６ｂとなり、高誘電率絶縁膜１０７がパターニングされて高誘電率絶縁膜１０７ａ、１０７ｂとなり、窒化チタン膜（導電膜）１０９がパターニングされて下部ゲート電極１０９ａ、１０９ｂとなり、ポリシリコン膜（導電膜）１１０がパターニングされて上部ゲート電極１１０ａ、１１０ｂとなる。これにより、ゲート絶縁膜１０８ａは、活性領域１０３ａ上に第１の半導体層１０４及び第２の半導体層１０５を介して形成される一方、ゲート絶縁膜１０８ｂは、活性領域１０３ｂ上に直接形成される。すなわち、ゲート絶縁膜１０８ａにおけるシリコン酸化膜１０６ａは第２の半導体層１０５上に接して形成される一方、ゲート絶縁膜１０８ｂにおけるシリコン酸化膜１０６ｂは活性領域１０３ｂ上に接して形成される。   Next, as shown in FIG. 5A, by performing resist patterning and dry etching, the gate insulating film 108a having the silicon oxide film 106a and the high dielectric constant insulating film 107a, the silicon oxide film 106b, and the high dielectric constant insulating film. A gate insulating film 108b having a film 107b, a gate electrode 111a having a lower gate electrode 109a and an upper gate electrode 110a, and a gate electrode 111b having a lower gate electrode 109b and an upper gate electrode 110b are formed. Here, the silicon oxide film 209 is patterned to become the silicon oxide film 106a, the silicon oxide film 202 is patterned to become the silicon oxide film 106b, and the high dielectric constant insulating film 107 is patterned to become the high dielectric constant insulating films 107a and 107b. The titanium nitride film (conductive film) 109 is patterned to form lower gate electrodes 109a and 109b, and the polysilicon film (conductive film) 110 is patterned to form upper gate electrodes 110a and 110b. Thus, the gate insulating film 108a is formed on the active region 103a via the first semiconductor layer 104 and the second semiconductor layer 105, while the gate insulating film 108b is formed directly on the active region 103b. . That is, the silicon oxide film 106a in the gate insulating film 108a is formed in contact with the second semiconductor layer 105, while the silicon oxide film 106b in the gate insulating film 108b is formed in contact with the active region 103b.

本工程では、第１のＴｒ領域に形成されるゲート電極１１１ａのゲート寸法（ゲート長）は例えば４０ｎｍとし、第２のＴｒ領域に形成されるゲート電極１１１ｂのゲート寸法は例えば４００ｎｍとする。   In this step, the gate dimension (gate length) of the gate electrode 111a formed in the first Tr region is, for example, 40 nm, and the gate dimension of the gate electrode 111b formed in the second Tr region is, for example, 400 nm.

続いて、第１のＴｒ領域をレジスト（図示せず）で覆い、ゲート電極１１１ｂをマスクとして、活性領域１０３ｂ中にＢＦ2をイオン注入することでｐ型の浅いソースドレイン注入領域１１５Ｂ（ＬＤＤ注入領域）を形成する。本工程において、ＢＦ2のイオン注入は、例えば加速エネルギー２０ｋｅＶ、ドーズ量１×１０14ａｔｏｍｓ／ｃｍ2、チルト角２５度、ツイスト角０度の４回転注入の条件下（注入深さRp＋ΔRp＝２５ｎｍ）で行う。 Subsequently, the first Tr region is covered with a resist (not shown), and BF 2 is ion-implanted into the active region 103b using the gate electrode 111b as a mask, thereby forming a p-type shallow source / drain implantation region 115B (LDD implantation). Region). In this step, BF 2 is ion-implanted, for example, under conditions of four-rotation implantation with an acceleration energy of 20 keV, a dose of 1 × 10 14 atoms / cm 2 , a tilt angle of 25 degrees, and a twist angle of 0 degrees (implantation depth Rp + ΔRp = 25 nm). ).

続いて、第２のＴｒ領域をレジスト（図示せず）で覆い、ゲート電極１１１ａをマスクとして、活性領域１０３ａ、第１の半導体層１０４、第２の半導体層１０５中にＢＦ2をイオン注入することでｐ型の浅いソースドレイン注入領域（エクステンション注入領域）１１３Ａを形成する。本工程において、ＢＦ2のイオン注入は、加速エネルギー２ｋｅＶ、ドーズ量１×１０15ａｔｏｍｓ／ｃｍ2の条件下（注入深さRp＋ΔRp＝４ｎｍ）で行う。なお、浅いソースドレイン注入領域１１５Ｂの形成と浅いソースドレイン注入領域１１３Ａの形成はどちらを先に行ってもよい。 Subsequently, the second Tr region is covered with a resist (not shown), and BF 2 is ion-implanted into the active region 103a, the first semiconductor layer 104, and the second semiconductor layer 105 using the gate electrode 111a as a mask. As a result, a p-type shallow source / drain implantation region (extension implantation region) 113A is formed. In this step, ion implantation of BF 2 is performed under conditions of an acceleration energy of 2 keV and a dose of 1 × 10 15 atoms / cm 2 (implantation depth Rp + ΔRp = 4 nm). Either the shallow source / drain implantation region 115B or the shallow source / drain implantation region 113A may be formed first.

また、第１のＴｒ領域内のＰ型ＭＩＳＦＥＴの短チャネル特性を改善するために、浅いソースドレイン注入領域１１３Ａ用のイオン注入の前、あるいは後にｎ型ポケット注入を行ってもよい。ｎ型ポケット注入は、例えば、ヒ素を加速エネルギー３０ｋｅＶ、ドーズ量３×１０13ａｔｏｍｓ／ｃｍ2、チルト角１５度、ツイスト角０度の４回転注入の条件下（注入深さRp＋ΔRp＝３０ｎｍ）で行う。 Further, in order to improve the short channel characteristics of the P-type MISFET in the first Tr region, n-type pocket implantation may be performed before or after ion implantation for the shallow source / drain implantation region 113A. In the n-type pocket implantation, for example, arsenic is accelerated at an energy of 30 keV, a dose amount of 3 × 10 13 atoms / cm 2 , a tilt angle of 15 degrees, and a twist angle of 0 degrees (injection depth Rp + ΔRp = 30 nm). Do.

次に、図５（ｂ）に示すように、基板上に膜厚が４０ｎｍ程度のシリコン窒化膜を形成した後、ドライエッチングにより全面エッチバックをすることで、ゲート電極１１１ａの側面上、ならびにゲート電極１１１ｂの側面上に幅（ゲート長方向の幅）４０ｎｍのシリコン窒化物からなるサイドウォールスペーサ１１２ａ、１１２ｂをそれぞれ形成する。   Next, as shown in FIG. 5B, after a silicon nitride film having a thickness of about 40 nm is formed on the substrate, the entire surface is etched back by dry etching, so that the gate electrode 111a has a side surface and a gate. Sidewall spacers 112a and 112b made of silicon nitride having a width (width in the gate length direction) of 40 nm are formed on the side surface of the electrode 111b.

次に、図５（ｃ）に示すように、ゲート電極１１１ａ及びサイドウォールスペーサ１１２ａをマスクとして、ボロン等のｐ型不純物を活性領域１０３ａ、第１の半導体層１０４、第２の半導体層１０５にイオン注入することで、ｐ型の深いソースドレイン領域を形成する。これと同時に、ゲート電極１１１ｂ及びサイドウォールスペーサ１１２ｂをマスクとして、ボロン等のｐ型不純物を活性領域１０３ｂにイオン注入することで、ｐ型の深いソースドレイン領域を形成する。   Next, as shown in FIG. 5C, p-type impurities such as boron are added to the active region 103a, the first semiconductor layer 104, and the second semiconductor layer 105 using the gate electrode 111a and the sidewall spacer 112a as a mask. By ion implantation, a p-type deep source / drain region is formed. At the same time, a p-type deep source / drain region is formed by ion-implanting p-type impurities such as boron into the active region 103b using the gate electrode 111b and the sidewall spacer 112b as a mask.

注入用の不純物としてボロンを用いる場合、例えば加速エネルギー３ｋｅＶ、ドーズ量４×１０15ａｔｏｍｓ／ｃｍ2の条件下でイオン注入を行う。続いて、１０００℃、０秒の条件下でスパイクアニールを行うことで、イオン注入により導入された不純物を活性化させる。この活性化アニールにより、ｐ型の浅いソースドレイン注入領域１１３Ａ中のボロンが拡散し、浅いソースドレイン領域１１３ａが形成される。同様に、深いソースドレイン領域１１４ａが形成される。 When boron is used as an impurity for implantation, ion implantation is performed, for example, under conditions of an acceleration energy of 3 keV and a dose of 4 × 10 15 atoms / cm 2 . Subsequently, spike annealing is performed under conditions of 1000 ° C. and 0 seconds to activate the impurities introduced by ion implantation. By this activation annealing, boron in the p-type shallow source / drain implantation region 113A is diffused to form a shallow source / drain region 113a. Similarly, a deep source / drain region 114a is formed.

また、ｐ型の浅いソースドレイン注入領域１１５Ｂ中のボロンが拡散し、浅いソースドレイン領域１１５ｂが形成される。同様に、深いソースドレイン領域１１４ｂが形成される。   Further, boron in the p-type shallow source / drain implantation region 115B diffuses to form a shallow source / drain region 115b. Similarly, a deep source / drain region 114b is formed.

なお、活性化アニール後の接合深さ（ｐ型のソースドレイン領域とｎ型ウェル領域との接合部の基板上面からの深さ）は、浅いソースドレイン領域１１３ａにおいて２０ｎｍ程度、浅いソースドレイン領域１１５ｂにおいて６０ｎｍ程度、深いソースドレイン領域１１４ａ、１１４ｂにおいて８０ｎｍ程度となる。   The junction depth after activation annealing (the depth of the junction between the p-type source / drain region and the n-type well region from the upper surface of the substrate) is about 20 nm in the shallow source / drain region 113a, and the shallow source / drain region 115b. About 60 nm and deep source / drain regions 114a and 114b are about 80 nm.

また、本工程の活性化アニールにより、第１の半導体層１０４及び第２の半導体層１０５のうちゲート電極１１１ａの直下に位置する領域は、下方に位置するｎ型の活性領域１０３ａから砒素やリン等のｎ型不純物が拡散することで、ｎ型不純物領域になる。これにより、第１の半導体層１０４及び第２の半導体層１０５は活性領域の一部として作用する。以上の方法により、図１に示す本実施形態の半導体装置を作製することができる。   In addition, by the activation annealing in this step, the region of the first semiconductor layer 104 and the second semiconductor layer 105 that is located immediately below the gate electrode 111a is changed from the n-type active region 103a located below to arsenic or phosphorus. An n-type impurity region is formed by diffusion of n-type impurities such as. Thus, the first semiconductor layer 104 and the second semiconductor layer 105 function as part of the active region. With the above method, the semiconductor device of this embodiment shown in FIG. 1 can be manufactured.

ここで、図２（ｂ）に示す、第２のＴｒ領域を覆う積層保護膜は、以下の機能を有していることが望ましい。   Here, it is desirable that the laminated protective film covering the second Tr region shown in FIG. 2B has the following functions.

すなわち、この積層保護膜は、その上部膜が（１）第１の半導体層１０４及び第２の半導体層１０５が、第２のＴｒ領域に形成されないための保護膜としての機能を有し、且つ（２）上部膜の除去時に第２の半導体層１０５、ならびに下部膜をエッチングしないという条件を満たし、下部膜が、（３）比較的高温熱処理（８５０℃程度）が必要な第１の半導体層１０４及び第２の半導体層１０５の形成に耐えうるだけの耐熱性を有し、且つ（４）積層保護膜除去時にシリコン酸化膜２０２の上面に下部膜の残留が生じてもデバイスへの影響が小さいという条件を満たすことが望ましい。   That is, the laminated protective film has a function as a protective film in which the upper film is (1) the first semiconductor layer 104 and the second semiconductor layer 105 are not formed in the second Tr region, and (2) The first semiconductor layer satisfying the condition that the second semiconductor layer 105 and the lower film are not etched when the upper film is removed, and the lower film requires (3) a relatively high temperature heat treatment (about 850 ° C.). (4) Even if the lower film remains on the upper surface of the silicon oxide film 202 when the stacked protective film is removed, the device is affected. It is desirable to satisfy the condition of small.

以上の要件を満たす上部膜の構成材料としてシリコン酸化物が挙げられる。また、上述の要件を満たす下部膜の構成材料として窒化チタン（TiN）、窒化タンタル（TaN）、炭化タンタル（TaC）、炭化窒化タンタル（TaCN）等が挙げられる。   An example of the constituent material of the upper film that satisfies the above requirements is silicon oxide. In addition, examples of the constituent material of the lower film that satisfies the above requirements include titanium nitride (TiN), tantalum nitride (TaN), tantalum carbide (TaC), and tantalum carbonitride (TaCN).

以上のように、本実施形態の方法では、第２のＴｒ領域内のシリコン酸化膜２０２を、第１の半導体層１０４及び第２の半導体層１０５を形成する前に形成する。さらに、上述のように、積層保護膜を第２のＴｒ領域に形成することにより、第１のＴｒ領域内のＰ型ＭＩＳＦＥＴ１５０ａと第２のＴｒ領域内のＰ型ＭＩＳＦＥＴ１５０ｂとで独立してゲート酸化膜を形成することが可能になる。その結果、Ｐ型ＭＩＳＦＥＴ１５０ａ、１５０ｂが共に最適な状態で混載された、システムＬＳＩを形成することが可能になる。   As described above, in the method of this embodiment, the silicon oxide film 202 in the second Tr region is formed before the first semiconductor layer 104 and the second semiconductor layer 105 are formed. Furthermore, as described above, by forming a laminated protective film in the second Tr region, the gate oxidation is independently performed between the P-type MISFET 150a in the first Tr region and the P-type MISFET 150b in the second Tr region. A film can be formed. As a result, it is possible to form a system LSI in which both P-type MISFETs 150a and 150b are mixedly mounted in an optimum state.

また、本実施形態の半導体装置の製造方法は、ＳｉＧｅからなる第１の半導体層１０４及びＳｉからなる第２の半導体層１０５の形成前に、Ｉ／Ｏトランジスタ等に適用可能な厚いシリコン酸化膜２０２（１０６ｂ）を形成する工程を備えている。これにより、第２の半導体層１０５の形成後に、厚いシリコン酸化膜１０６ｂを形成する工程が不必要になるため、堆積時の第２の半導体層１０５の膜厚を必要以上に厚膜化させる必要が無くなる。その結果、上述のように公知のマルチオキサイドフローを利用する場合において課題となった、Ｔｉｎｖばらつきを抑制することが可能になり、特性ばらつきの小さなトランジスタを実現することが出来る。   In addition, the manufacturing method of the semiconductor device according to the present embodiment is a thick silicon oxide film applicable to an I / O transistor or the like before the formation of the first semiconductor layer 104 made of SiGe and the second semiconductor layer 105 made of Si. 202 (106b) is provided. This eliminates the need for the step of forming the thick silicon oxide film 106b after the formation of the second semiconductor layer 105. Therefore, it is necessary to increase the thickness of the second semiconductor layer 105 during deposition more than necessary. Disappears. As a result, it is possible to suppress Tinv variation, which has been a problem when using a known multi-oxide flow as described above, and to realize a transistor with small characteristic variation.

なお、以上で説明した、第１の半導体層１０４や第２の半導体層１０５の形成条件、浅いソースドレイン領域１１３ａ、１１５ｂ、深いソースドレイン領域１１４ａ、１１４ｂを形成する際のイオン注入条件、活性化アニール条件などは一例であり、これらに限定されるものではない。また、各層の構成材料や膜厚などは本発明の趣旨を逸脱しない範囲において適宜変更可能である。   Note that the formation conditions of the first semiconductor layer 104 and the second semiconductor layer 105, the ion implantation conditions for forming the shallow source / drain regions 113a and 115b, and the deep source / drain regions 114a and 114b and the activation described above are described. The annealing conditions are examples, and are not limited to these. Further, the constituent materials and film thicknesses of the respective layers can be appropriately changed without departing from the spirit of the present invention.

また、上記説明では、シリコン酸化膜１０６ａを形成する方法として、第２の半導体層１０５を、オゾン雰囲気中に曝す方法を挙げているが、これに限らず、例えば、高温酸素ガスを用いたドライ酸化や、酸素／水素混合ガス中での酸化や、酸素プラズマによる酸化などの公知の方法を用いてもよい。   In the above description, as a method for forming the silicon oxide film 106a, a method in which the second semiconductor layer 105 is exposed to an ozone atmosphere is described. However, the method is not limited to this, and for example, a dry process using high-temperature oxygen gas is used. A known method such as oxidation, oxidation in an oxygen / hydrogen mixed gas, or oxidation by oxygen plasma may be used.

また、上記説明では、図２（ｂ）に示す工程で、スパッタリング法を用いて窒化チタン膜２０３を積層保護膜の下部膜として形成し、プラズマＣＶＤ法を用いてシリコン酸化膜２０４を積層保護膜の上部膜として形成しているが、これらに限定されるものではない。窒化チタン膜２０３の堆積方法として、スパッタリング法以外にもAtomic Layer Deposition（ALD）法やＣＶＤ法などを用いてもよい。また、シリコン酸化膜２０４の堆積方法として、プラズマＣＶＤ法以外にも、熱ＣＶＤ法やＡＬＤ法を用いてもよい。   In the above description, in the step shown in FIG. 2B, the titanium nitride film 203 is formed as a lower film of the laminated protective film using a sputtering method, and the silicon oxide film 204 is formed using a plasma CVD method. However, the present invention is not limited to these. As a deposition method of the titanium nitride film 203, an atomic layer deposition (ALD) method, a CVD method, or the like may be used in addition to the sputtering method. In addition to the plasma CVD method, a thermal CVD method or an ALD method may be used as a method for depositing the silicon oxide film 204.

また、上記説明では、深いソースドレイン領域１１４ａ、１１４ｂを通常の方法で形成しているが、チャネルに印加される応力を増大し、トランジスタのオン電流を向上させるため、公知の埋め込み型のＳｉＧｅソース／ドレイン構造を採用してもよい。その場合、図５（ｃ）に示す工程で、深いソースドレイン領域１１４ａを形成する前に、ゲート電極１１１ａ及びサイドウォールスペーサ１１２ａをマスクとして、活性領域１０３ａ、第１の半導体層１０４、第２の半導体層１０５を５０ｎｍ程度エッチングし、その後Ｇｅ濃度３０％程度のＳｉＧｅ層を、半導体基板の上面上（サイドウォール下部）に対して２５ｎｍオーバーグロースさせる程度にエピタキシャル成長する。これにより、Ｐ型ＭＩＳＦＥＴ１５０ａのチャネル領域に圧縮歪が印加される。その結果、ホール移動度が増大し、オン電流が向上する。   In the above description, the deep source / drain regions 114a and 114b are formed by a normal method. However, in order to increase the stress applied to the channel and improve the on-current of the transistor, a known buried SiGe source is used. / A drain structure may be adopted. In that case, in the step shown in FIG. 5C, before forming the deep source / drain region 114a, the active region 103a, the first semiconductor layer 104, and the second semiconductor layer 104a are formed using the gate electrode 111a and the sidewall spacer 112a as a mask. The semiconductor layer 105 is etched by about 50 nm, and then a SiGe layer having a Ge concentration of about 30% is epitaxially grown to an extent of 25 nm overgrowth on the upper surface of the semiconductor substrate (lower side wall). Thereby, compressive strain is applied to the channel region of the P-type MISFET 150a. As a result, the hole mobility is increased and the on-current is improved.

また、上記説明では、低いしきい値電圧を有する１種類のＰ型ＭＩＳＦＥＴと比較的高いしきい値電圧を有する１種類のＰ型ＭＩＳＦＥＴとの混載について述べているが、２種類以上の電源電圧を有するコアトランジスタ、ならびに互いに異なる膜厚のゲート酸化膜を有する２種類以上のＩ／Ｏトランジスタが同一の半導体基板上に形成されていてもよい。この場合、公知のマルチオキサイドフローを用い、活性領域上に複数の膜厚を有する厚膜ゲート酸化膜を形成することで、図２（ａ）に対応する状態、即ち、異なる膜厚を有するＩ／Ｏトランジスタ用の厚膜ゲート酸化膜が形成された状態を実現すればよい。   Further, in the above description, a description is given of mixed mounting of one type of P-type MISFET having a low threshold voltage and one type of P-type MISFET having a relatively high threshold voltage. And two or more types of I / O transistors having gate oxide films with different thicknesses may be formed on the same semiconductor substrate. In this case, by using a known multi-oxide flow and forming a thick gate oxide film having a plurality of thicknesses on the active region, a state corresponding to FIG. A state in which a thick gate oxide film for the / O transistor is formed may be realized.

また、Ｐ型ＭＩＳＦＥＴ１５０ａはコアトランジスタに限らず、Ｐ型ＭＩＳＦＥＴ１５０ｂはＩ／Ｏトランジスタに限定されない。   The P-type MISFET 150a is not limited to the core transistor, and the P-type MISFET 150b is not limited to the I / O transistor.

また、以上で説明した各層の膜厚や構成材料、不純物濃度、イオン注入条件や熱処理条件等は本発明の趣旨を逸脱しない範囲において適宜変更可能である。   Further, the thickness, constituent materials, impurity concentration, ion implantation conditions, heat treatment conditions, and the like of each layer described above can be changed as appropriate without departing from the spirit of the present invention.

以上、説明を行ったように、本発明の一例に係る半導体装置は、様々な仕様のＰ型ＭＩＳＦＥＴを１チップ上に形成することが要求される集積回路などに利用される。   As described above, the semiconductor device according to an example of the present invention is used for an integrated circuit or the like in which various types of P-type MISFETs are required to be formed on one chip.

１００ 半導体基板
１０１ａ、１０１ｂ ｎ型ウェル領域
１０２ 素子分離領域
１０３ａ、１０３ｂ 活性領域
１０４ 第１の半導体層
１０５ 第２の半導体層
１０６ａ、１０６ｂ シリコン酸化膜
１０７ 高誘電率絶縁膜
１０７ａ、１０７ｂ 高誘電率絶縁膜
１０８ａ、１０８ｂ ゲート絶縁膜
１０９ 窒化チタン膜
１０９ａ、１０９ｂ 下部ゲート電極
１１０ ポリシリコン膜
１１０ａ、１１０ｂ 上部ゲート電極
１１１ａ、１１１ｂ ゲート電極
１１２ａ、１１２ｂ サイドウォールスペーサ
１１３Ａ、１１５Ｂ 浅いソースドレイン注入領域
１１３ａ、１１５ｂ 浅いソースドレイン領域
１１４ａ、１１４ｂ 深いソースドレイン領域
１５０ａ、１５０ｂ Ｐ型ＭＩＳＦＥＴ
２０２ シリコン酸化膜
２０３ 窒化チタン膜
２０４ シリコン酸化膜
２０５ レジスト
２０６ Ｓｉエッチング
２０９ シリコン酸化膜 100 Semiconductor substrate 101a, 101b n-type well region 102 element isolation region 103a, 103b active region 104 first semiconductor layer 105 second semiconductor layer 106a, 106b silicon oxide film 107 high dielectric constant insulating film 107a, 107b high dielectric constant insulation Film 108a, 108b Gate insulating film 109 Titanium nitride film 109a, 109b Lower gate electrode 110 Polysilicon film 110a, 110b Upper gate electrode 111a, 111b Gate electrode 112a, 112b Side wall spacer 113A, 115B Shallow source / drain implantation region 113a, 115b Shallow Source / drain regions 114a, 114b Deep source / drain regions 150a, 150b P-type MISFET
202 Silicon oxide film 203 Titanium nitride film 204 Silicon oxide film 205 Resist 206 Si etching 209 Silicon oxide film

Claims (13)

第１のＰ型ＭＩＳＦＥＴと第２のＰ型ＭＩＳＦＥＴとを備えた半導体装置であって、
前記第１のＰ型ＭＩＳＦＥＴは、
半導体基板における第１の活性領域上に形成され、ゲルマニウムを含有する第１の半導体層と、
前記第１の半導体層の上に形成され、シリコンからなる第２の半導体層と、
前記第２の半導体層の上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の上に形成された第１のゲート電極とを備え、
前記第２のＰ型ＭＩＳＦＥＴは、
前記半導体基板における第２の活性領域上に形成され、前記第１のゲート絶縁膜の膜厚よりも大きい膜厚を有する第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の上に形成された第２のゲート電極とを備え、
前記半導体基板における前記第１の活性領域及び前記第２の活性領域は、シリコンからなり、
前記第２の活性領域上には、前記第１の半導体層及び前記第２の半導体層が形成されていない半導体装置。 A semiconductor device comprising a first P-type MISFET and a second P-type MISFET,
The first P-type MISFET is
A first semiconductor layer formed on a first active region in a semiconductor substrate and containing germanium;
A second semiconductor layer formed on the first semiconductor layer and made of silicon;
A first gate insulating film formed on the second semiconductor layer;
A first gate electrode formed on the first gate insulating film,
The second P-type MISFET is
A second gate insulating film formed on a second active region in the semiconductor substrate and having a thickness larger than that of the first gate insulating film;
A second gate electrode formed on the second gate insulating film,
The first active region and the second active region in the semiconductor substrate are made of silicon,
A semiconductor device in which the first semiconductor layer and the second semiconductor layer are not formed on the second active region. 請求項１記載の半導体装置において、
前記第１のゲート絶縁膜は、第１の下地絶縁膜と、前記第１の下地絶縁膜上に形成された第１の高誘電率絶縁膜とを有しており、
前記第２のゲート絶縁膜は、前記第１の下地絶縁膜の膜厚より厚い膜厚を有する第２の下地絶縁膜と、前記第２の下地絶縁膜上に形成された第２の高誘電率絶縁膜とを有している半導体装置。 The semiconductor device according to claim 1,
The first gate insulating film includes a first base insulating film and a first high dielectric constant insulating film formed on the first base insulating film,
The second gate insulating film includes a second base insulating film having a thickness greater than that of the first base insulating film, and a second high dielectric formed on the second base insulating film. A semiconductor device having an insulating film. 請求項２に記載の半導体装置において、
前記第１の下地絶縁膜及び前記第２の下地絶縁膜は、シリコン酸化物またはシリコン酸窒化物で構成されている半導体装置。 The semiconductor device according to claim 2,
The semiconductor device in which the first base insulating film and the second base insulating film are made of silicon oxide or silicon oxynitride. 請求項１〜３のうちいずれか１つに記載の半導体装置において、
前記第２のＰ型ＭＩＳＦＥＴの駆動電圧は、前記第１のＰ型ＭＩＳＦＥＴの駆動電圧よりも高い半導体装置。 The semiconductor device according to any one of claims 1 to 3,
A semiconductor device in which a driving voltage of the second P-type MISFET is higher than a driving voltage of the first P-type MISFET. 請求項４に記載の半導体装置において、
前記第１のＰ型ＭＩＳＦＥＴはコアトランジスタであり、
前記第２のＰ型ＭＩＳＦＥＴはＩ／Ｏトランジスタである半導体装置。 The semiconductor device according to claim 4,
The first P-type MISFET is a core transistor,
The semiconductor device in which the second P-type MISFET is an I / O transistor. 請求項１〜５のうちいずれか１つに記載の半導体装置において、
前記第１の半導体層は圧縮歪を有している半導体装置。 In the semiconductor device according to any one of claims 1 to 5,
The semiconductor device in which the first semiconductor layer has a compressive strain. 請求項６に記載の半導体装置において、
前記第１の活性領域のうち、前記第１のゲート電極の両側方に位置する領域にトレンチが形成されており、
前記第１のＰ型ＭＩＳＦＥＴは、前記トレンチに埋め込まれ、ｐ型のシリコンゲルマニウムで構成されたソースドレイン領域をさらに有している半導体装置。 The semiconductor device according to claim 6.
A trench is formed in a region located on both sides of the first gate electrode in the first active region,
The first P-type MISFET is a semiconductor device further including a source / drain region embedded in the trench and made of p-type silicon germanium. 請求項２または３に記載の半導体装置において、
前記第１の下地絶縁膜の膜厚は、０．５ｎｍ以上且つ１．５ｎｍ以下であり、
前記第２の下地絶縁膜の膜厚は、２ｎｍ以上且つ１０ｎｍ以下である半導体装置。 The semiconductor device according to claim 2 or 3,
The film thickness of the first base insulating film is 0.5 nm or more and 1.5 nm or less,
A semiconductor device in which the film thickness of the second base insulating film is not less than 2 nm and not more than 10 nm. 請求項１〜８のうちいずれか１つに記載の半導体装置において、
前記第１の半導体層中のゲルマニウムの原子濃度は、１０％以上である半導体装置。 In the semiconductor device according to claim 1,
A semiconductor device in which an atomic concentration of germanium in the first semiconductor layer is 10% or more. 請求項１〜９のうちいずれか１つに記載の半導体装置において、
前記第１の半導体層の膜厚は、３ｎｍ以上である半導体装置。 In the semiconductor device according to any one of claims 1 to 9,
A semiconductor device in which the film thickness of the first semiconductor layer is 3 nm or more. 請求項１〜１０のうちいずれか１つに記載の半導体装置において、
前記第２の半導体層の膜厚は、０．５ｎｍ以上且つ２ｎｍ以下である半導体装置。 In the semiconductor device according to claim 1,
A semiconductor device in which the film thickness of the second semiconductor layer is not less than 0.5 nm and not more than 2 nm. 半導体基板における第１の活性領域の上方に形成された第１のゲート絶縁膜及び第１のゲート電極を有するＰ型ＭＩＳＦＥＴと、前記半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜及び第２のゲート電極を有する第２のＰ型ＭＩＳＦＥＴとを備えた半導体装置の製造方法であって、
前記第２の活性領域上に第１の絶縁膜を形成する工程（ａ）と、
前記工程（ａ）の後に、前記第１の活性領域上にゲルマニウムを含有する第１の半導体層を形成する工程（ｂ）と、
前記第１の半導体層上にシリコンからなる第２の半導体層を形成する工程（ｃ）と、
前記第２の半導体層上に前記第１の絶縁膜の膜厚よりも薄い膜厚を有する第２の絶縁膜を形成する工程（ｄ）と、
前記第１の絶縁膜及び前記第２の絶縁膜上に、高誘電率を有する第３の絶縁膜を形成する工程（ｅ）と、
前記第３の絶縁膜上にゲート電極用膜を形成する工程（ｆ）と、
前記工程（ｆ）の後に、前記第１の活性領域の上方に前記第１のゲート絶縁膜及び前記第１のゲート電極を形成する一方、前記第２の活性領域上に前記第２のゲート絶縁膜及び前記第２のゲート電極を形成する工程（ｇ）とを備え、
前記半導体基板における前記第１の活性領域及び前記第２の活性領域は、シリコンからなり、
前記第２の活性領域上には、前記第１の半導体層及び前記第２の半導体層が形成されていない半導体装置の製造方法。 A P-type MISFET having a first gate insulating film and a first gate electrode formed above the first active region in the semiconductor substrate, and a second type formed on the second active region in the semiconductor substrate. A method of manufacturing a semiconductor device comprising a second P-type MISFET having a gate insulating film and a second gate electrode,
Forming a first insulating film on the second active region;
(B) forming a first semiconductor layer containing germanium on the first active region after the step (a);
Forming a second semiconductor layer made of silicon on the first semiconductor layer;
Forming a second insulating film having a thickness smaller than that of the first insulating film on the second semiconductor layer (d);
Forming a third insulating film having a high dielectric constant on the first insulating film and the second insulating film (e);
Forming a gate electrode film on the third insulating film (f);
After the step (f), the first gate insulating film and the first gate electrode are formed above the first active region, while the second gate insulating is formed on the second active region. Forming a film and the second gate electrode (g),
The first active region and the second active region in the semiconductor substrate are made of silicon,
A method of manufacturing a semiconductor device, wherein the first semiconductor layer and the second semiconductor layer are not formed on the second active region. 請求項１２に記載の半導体装置の製造方法において、
前記第１のゲート絶縁膜は、前記第２の絶縁膜からなる第１の下地絶縁膜と前記第３の絶縁膜からなる第１の高誘電率絶縁膜とを有し、
前記第２のゲート絶縁膜は、前記第１の絶縁膜からなる第２の下地絶縁膜と前記第３の絶縁膜からなる第２の高誘電率絶縁膜とを有し、
前記工程（ｇ）において、前記第１の下地絶縁膜は、前記第１の活性領域上に前記第１の半導体層及び前記第２の半導体層を介して形成されている一方、前記第２の下地絶縁膜は前記第２の活性領域上に接して形成されている半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 12,
The first gate insulating film includes a first base insulating film made of the second insulating film and a first high dielectric constant insulating film made of the third insulating film,
The second gate insulating film has a second base insulating film made of the first insulating film and a second high dielectric constant insulating film made of the third insulating film,
In the step (g), the first base insulating film is formed on the first active region via the first semiconductor layer and the second semiconductor layer, whereas the second base insulating film is formed on the first active region. A method for manufacturing a semiconductor device, wherein a base insulating film is formed on and in contact with the second active region.
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