JP2011234009A - Clock and data recovery circuit - Google Patents
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Abstract
Description
本発明はクロックアンドデータリカバリ回路に関する。 The present invention relates to a clock and data recovery circuit.
クロックアンドデータリカバリ回路は、クロック発生器等で生成されたクロックを入力し、入力データに同期したクロックを再生する回路であり、例えばＳＥＲＤＥＳ（ＳＥＲｉａｌｉｚｅｒ／ＤＥＳｅｒｉａｌｉｚｅｒ）回路の受信回路等に用いられる。 The clock and data recovery circuit is a circuit that inputs a clock generated by a clock generator or the like and regenerates a clock synchronized with input data, and is used, for example, as a receiving circuit of a SERDES (SERializer / DESerializer) circuit.
図３４は、関連技術である特許文献１に開示されたクロックアンドデータリカバリ回路（Ｃｌｏｃｋ ａｎｄ Ｄａｔａ Ｒｅｃｏｖｅｒｙ Ｃｉｒｃｕｉｔ；「ＣＤＲ」と略記される）の構成を示す図である。入力データと同期クロックとを入力し、位相の遅れや進みを検出し、位相比較結果を示す制御信号ＵＰ１／ＤＯＷＮ１（アップ１／ダウン１）を出力する位相検出器１０１と、位相検出器１０１の出力を積分し制御信号ＵＰ２／ＤＯＷＮ２（アップ２／ダウン２）を出力する積分器１０３と、位相検出器１０１からの制御信号ＵＰ１／ＤＯＷＮ１を積分し制御信号ＵＰ３／ＤＯＷＮ３（アップ３／ダウン３）を出力する積分器１０２と、積分器１０２からの制御信号ＵＰ３／ＤＯＷＮ３を入力し制御信号ＵＰ４／ＤＯＷＮ４（アップ４／ダウン４）を出力するパターン発生器１０４と、積分器１０３からの制御信号ＵＰ２／ＤＯＷＮ２と、パターン発生器１０４からの出力信号ＵＰ４／ＤＯＷＮ４を入力し、制御信号ＵＰ５／ＤＯＷＮ５（アップ５／ダウン５）を出力する混合器１０５と、混合器１０５からの信号ＵＰ５／ＤＯＷＮ５に基づき、入力されるクロック信号の位相を補間する位相補間器１０６を備え、位相補間器１０６の出力は、位相検出器１０１に帰還入力される。
FIG. 34 is a diagram showing a configuration of a clock and data recovery circuit (abbreviated as “CDR”) disclosed in
位相補間器（１０６）に入力されるクロック信号として、例えば図示されないスペクトラム拡散クロック発生器（Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）で生成されたスペクトラム拡散クロック（Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｌｏｃｋ）が入力される。あるいは、図示されない逓倍ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）等で生成された一定周波数のクロックが入力される。同期クロックと入力データの位相比較結果に応じて位相補間器１０６の位相を制御する位相追従ループを有し、ほぼ一定の時間間隔で、位相補間器１０６の位相を動かす制御信号を生成するパターン発生器１０４と、同期クロックと入力データの位相比較結果の積分によりパターン発生器１０４の出力信号の発生間隔を制御する積分器１０２とを周波数追従ループに備え、スペクトラム拡散クロックにより周波数変調されたシリアルデータに対応するクロックアンドデータリカバリ回路を電圧制御発振器（ＶＣＯ）を用いることなく、位相補間器１０６の制御によって実現している。
As a clock signal input to the phase interpolator (106), for example, a spread spectrum clock (Spread Spectrum Clock) generated by a spread spectrum clock generator (not shown) is input. Alternatively, a constant frequency clock generated by a multiplying PLL (Phase Locked Loop) (not shown) or the like is input. Pattern generation having a phase tracking loop for controlling the phase of the phase interpolator 106 according to the phase comparison result between the synchronous clock and the input data, and generating a control signal for moving the phase of the phase interpolator 106 at substantially constant time intervals Serial data that is provided with a frequency tracking loop and is frequency-modulated with a spread spectrum clock, and an integrator 102 that controls the generation interval of the output signal of the
以下に関連技術（特許文献１）の分析を与える。 An analysis of related technology (Patent Document 1) is given below.
図３４等を参照して説明した関連技術（特許文献１）のＣＤＲは、ジッタトレランスの低下、引き込み時間の増大、引き込みが不能等の問題が生じる。その理由は、誤った状態で安定してしまうことと、誤っていることを検出し引き込ませる手段が存在しないためである。なお、この課題は、以下に比較例として詳説される。 The CDR of the related technique (Patent Document 1) described with reference to FIG. 34 and the like causes problems such as a decrease in jitter tolerance, an increase in pull-in time, and inability to pull in. The reason is that it is stable in an incorrect state and there is no means for detecting and pulling in an error. In addition, this subject is explained in full detail as a comparative example below.
前記課題の少なくとも１つを解決するため、本発明は概略以下の構成とされる。 In order to solve at least one of the above-described problems, the present invention is generally configured as follows.
本発明によれば、入力データ信号を多相のクロック信号の各々でサンプリングしたデータ信号群の比較結果に基づき、前記クロック信号の位相を進ませるか遅らせる指示情報を含む位相比較結果を出力し、さらに、前記データ信号群の比較結果がエラーに該当するときにエラー信号を出力する位相検出器と、
入力クロック信号と制御信号とを入力し前記制御信号に基づき位相を可変に調整した多相の出力クロック信号を生成し前記多相のクロック信号として出力する位相補間器と、
を備え、
周波数追従ループに、前記位相検出器からの前記位相比較結果を積分する第１の積分器と、前記第１の積分器の積分出力に対応したパターンの値を出力するパターン発生器とを備え、
位相追従ループに、前記位相検出器からの前記位相比較結果を積分する第２の積分器を備え、
前記第２の積分器の積分出力と前記パターン発生器の出力とを合成した値の信号を生成し前記制御信号として前記位相補間器に供給する混合器と、
前記位相検出器からの出力を監視し、前記位相検出器から前記エラー信号が出力されたとき、前記エラー信号が出力されるまでの前記位相比較結果の出力状況、又は、前記エラー信号が出力されるまでの過去のエラー信号の出力状況から、前記周波数追従ループでの周波数偏差の設定が適正か否か判定し、適正でない場合には、前記第１の積分器の積分出力の補正量を導出して前記第１の積分器に設定し、適正な場合には、前記第１の積分器での積分出力の補正は行わない回路ブロックと、を備えたクロックアンドデータリカバリ回路が提供される。
According to the present invention, based on the comparison result of the data signal group obtained by sampling the input data signal with each of the multiphase clock signals, the phase comparison result including instruction information for advancing or delaying the phase of the clock signal is output, Furthermore, a phase detector that outputs an error signal when the comparison result of the data signal group corresponds to an error;
A phase interpolator that inputs an input clock signal and a control signal, generates a multi-phase output clock signal that is variably adjusted based on the control signal, and outputs the output clock signal as the multi-phase clock signal;
With
A frequency tracking loop comprising: a first integrator that integrates the phase comparison result from the phase detector; and a pattern generator that outputs a pattern value corresponding to an integration output of the first integrator;
A second integrator for integrating the phase comparison result from the phase detector in a phase tracking loop;
A mixer that generates a signal having a value obtained by combining the integration output of the second integrator and the output of the pattern generator, and supplies the signal to the phase interpolator as the control signal;
The output from the phase detector is monitored, and when the error signal is output from the phase detector, the output status of the phase comparison result until the error signal is output, or the error signal is output. From the past error signal output status until it is determined whether or not the frequency deviation setting in the frequency tracking loop is appropriate. If not, the correction amount of the integral output of the first integrator is derived. Thus, a clock and data recovery circuit including a circuit block which is set to the first integrator and, when appropriate, does not correct the integration output by the first integrator is provided.
本発明によれば、データとクロックの位相関係から現在の周波数偏差の見積もりの誤りを検出し、周波数追従ループの積分出力を補正することで、ジッタトレランスの低下、引き込み時間の増大、引き込みが不能等の問題を解消することができる。 According to the present invention, an error in estimating the current frequency deviation is detected from the phase relationship between the data and the clock, and the integration output of the frequency tracking loop is corrected, thereby reducing the jitter tolerance, increasing the acquisition time, and making the acquisition impossible. Etc. can be solved.
本発明は、その好ましい態様（Ｐｒｅｆｅｒｒｅｄ Ｍｏｄｅｓ）の１つとして、ＣＤＲは、図１を参照すると、入力データ信号を多相のクロック信号の各々でサンプリングしたデータ信号群の比較結果に基づき、前記クロック信号の位相を進ませるか遅らせる指示情報を含む位相比較結果（ＵＰ１／ＤＯＷＮ１）を出力し、さらに、前記データ信号群の比較結果がエラーに該当するときにエラー信号（ＥＲＲ）を出力する位相検出器（１２）と、
入力クロック信号と制御信号とを入力し前記制御信号に基づき位相を可変に調整した多相の出力クロック信号を生成し前記多相のクロック信号として出力する位相補間器（１７）と、
周波数追従ループを構成し、前記位相検出器（１２）からの前記位相比較結果（ＵＰ１／ＤＯＷＮ１）を積分する第１の積分器（１３）と、前記第１の積分器（１３）の積分出力（ＰＰＭ）に対応したパターンの値を出力するパターン発生器（１５）と、
位相追従ループを構成し、前記位相検出器（１２）からの前記位相比較結果（ＵＰ１／ＤＯＷＮ１）を積分する第２の積分器（１４）と、
前記第２の積分器（１４）の積分出力と前記パターン発生器（１５）の出力とを合成した値の信号を生成し前記制御信号として前記位相補間器（１７）に供給する混合器（１６）と、
前記位相検出器（１２）からの出力（ＵＰ１／ＤＯＷＮ１、ＥＲＲ）を監視し、前記位相検出器（１２）から前記エラー信号（ＥＲＲ）が出力されたとき、前記エラー信号が出力されるまでの前記位相比較結果（ＵＰ１／ＤＯＷＮ１）の出力状況、又は、前記エラー信号（ＥＲＲ）が出力されるまでの過去のエラー信号の出力状況から、前記周波数追従ループでの周波数偏差の設定が適正か否か判定し、適正でない場合には、前記第１の積分器の積分出力（ＰＰＭ）の補正量（ＣＯＲＲＥＣＴ）を導出して前記第１の積分器（１３）に設定し、適正な場合には、前記第１の積分器（１３）での積分出力の補正は行わない回路ブロック（２２）と、
を備えた構成としてもよい。
According to the present invention, as one of its preferred modes (Preferred Modes), referring to FIG. 1, the CDR is based on the comparison result of the data signal group obtained by sampling the input data signal with each of the multiphase clock signals. Phase detection that outputs a phase comparison result (UP1 / DOWN1) including instruction information for advancing or delaying the phase of the signal, and further outputting an error signal (ERR) when the comparison result of the data signal group corresponds to an error A vessel (12);
A phase interpolator (17) for inputting an input clock signal and a control signal, generating a multi-phase output clock signal whose phase is variably adjusted based on the control signal, and outputting the output as the multi-phase clock signal;
A first integrator (13) that constitutes a frequency tracking loop and integrates the phase comparison result (UP1 / DOWN1) from the phase detector (12), and an integrated output of the first integrator (13) A pattern generator (15) for outputting a pattern value corresponding to (PPM);
A second integrator (14) which constitutes a phase tracking loop and integrates the phase comparison result (UP1 / DOWN1) from the phase detector (12);
A mixer (16) that generates a signal having a value obtained by synthesizing the integration output of the second integrator (14) and the output of the pattern generator (15) and supplies the resultant signal to the phase interpolator (17) as the control signal. )When,
The output (UP1 / DOWN1, ERR) from the phase detector (12) is monitored, and when the error signal (ERR) is output from the phase detector (12), the error signal is output. Whether the frequency deviation setting in the frequency tracking loop is appropriate based on the output status of the phase comparison result (UP1 / DOWN1) or the past error signal output status until the error signal (ERR) is output. If it is not appropriate, a correction amount (CORRECT) of the integral output (PPM) of the first integrator is derived and set in the first integrator (13). A circuit block (22) that does not correct the integral output in the first integrator (13);
It is good also as a structure provided with.
本発明において、前記回路ブロック（２２）は、前記位相検出器（１２）から前記エラー信号（ＥＲＲ）が出力される直前までに、前記位相検出器（１２）から連続して出力された、前記クロック信号の位相を進ませる指示又は位相を遅らせる指示の回数を累積加算し、前記位相検出器（１２）から前記エラー信号（ＥＲＲ）が出力されたとき、
前記エラー信号（ＥＲＲ）が出力される直前までに、前記クロック信号の位相を進ませる指示（ＵＰ１）が、予め定められた所定回以上、前記位相検出器（１２）から連続して出力されている場合には、前記第１の積分器（１３）の積分出力（ＰＰＭ）が現在値よりも大きな値となるように補正量（ＣＯＲＲＥＣＴ）を設定し、
前記エラー信号（ＥＲＲ）が出力される直前までに、前記クロック信号の位相を遅らせる指示（ＤＯＷＮ１）が、予め定められた所定回以上、前記位相検出器（１２）から連続して出力されている場合には、前記第１の積分器（１３）の積分出力（ＰＰＭ）が現在値よりも小さな値となるように補正量（ＣＯＲＲＥＣＴ）を設定する構成としてもよい。
In the present invention, the circuit block (22) is continuously output from the phase detector (12) immediately before the error signal (ERR) is output from the phase detector (12). When the error signal (ERR) is output from the phase detector (12) by cumulatively adding the number of instructions for advancing the phase of the clock signal or the instruction for delaying the phase,
An instruction (UP1) for advancing the phase of the clock signal is output continuously from the phase detector (12) for a predetermined predetermined number of times or more immediately before the error signal (ERR) is output. If so, the correction amount (CORRECT) is set so that the integral output (PPM) of the first integrator (13) is larger than the current value.
Just before the error signal (ERR) is output, an instruction (DOWN1) to delay the phase of the clock signal is continuously output from the phase detector (12) for a predetermined predetermined number of times or more. In this case, the correction amount (CORRECT) may be set so that the integral output (PPM) of the first integrator (13) is smaller than the current value.
本発明において、前記回路ブロック（２２）は、前記位相検出器（１２）から前記エラー信号が出力されたとき、前記エラー信号が出力される直前までに、前記クロック信号の位相を進ませる指示（ＵＰ１）又は位相を遅らせる指示（ＤＯＷＮ）の連続出力回数が前記予め定められた所定回に満たないときは、前記周波数追従ループでの周波数偏差の設定は適正と判定し、前記補正量（ＣＯＲＲＥＣＴ）を零とすることで、前記第１の積分器での積分出力の補正は行わない。 In the present invention, when the error signal is output from the phase detector (12), the circuit block (22) instructs to advance the phase of the clock signal immediately before the error signal is output ( UP1) or when the number of continuous outputs of the phase delay instruction (DOWN) is less than the predetermined number of times, it is determined that the setting of the frequency deviation in the frequency tracking loop is appropriate, and the correction amount (CORRECT) Since zero is set to zero, the integration output in the first integrator is not corrected.
本発明において、前記位相検出器（１２）は、前記データ信号群に対して、相隣る位相のクロック信号でそれぞれサンプリングされたデータ信号対の一致／不一致を判定する論理ゲート（図３のＥＸＯＲ）を複数備え、前記複数の論理ゲート（ＥＸＯＲ）での判定出力の組み合わせに基づき、前記クロック信号の位相を進めさせる指示をなす第１のアップ信号（ＵＰ１）、又は、前記クロック信号の位相を遅らせる指示をなす第１のダウン信号（ＤＯＷＮ１）を出力し、前記複数の論理ゲート（ＥＸＯＲ）での判定出力の組み合わせが予め定められたエラーの条件に該当する場合に、エラー検出を示す前記エラー信号（ＥＲＲ）を出力する論理回路部（図３の１２３０）を備えた構成としてもよい。 In the present invention, the phase detector (12) is a logic gate (EXOR in FIG. 3) that determines whether the data signal pairs are sampled by clock signals having adjacent phases with respect to the data signal group. ), And based on a combination of determination outputs from the plurality of logic gates (EXOR), the first up signal (UP1) that gives an instruction to advance the phase of the clock signal, or the phase of the clock signal The error indicating error detection is output when a first down signal (DOWN1) for instructing delay is output and a combination of determination outputs from the plurality of logic gates (EXOR) satisfies a predetermined error condition A logic circuit unit (1230 in FIG. 3) that outputs a signal (ERR) may be provided.
本発明において、前記回路ブロック（２２）は、連続回数計測器（連続回数計測回路）（１８）と、補正量決定器（１９）を備えた構成としてもよい。連続回数計測器（１８）は、前記位相検出器（１２）から、前記エラー信号（ＥＲＲ）が出力されるまでの間に、前記第１のアップ信号（ＵＰ１）又は前記第１のダウン信号（ＤＯＷＮ１）が連続して出力された回数を計数し、
前記位相検出器（１２）から今回前記エラー信号が出力されると、今回の前記エラー信号出力時点まで、前記第１のアップ信号又は前記第１のダウン信号について計数した連続回数と、
今回の前記エラー信号の１つ前のエラー信号が出力された時点までに、前記位相検出器から出力された前記第１のアップ信号又は前記第１のダウン信号の過去の連続回数と、
を累積加算し、
前記第１のアップ信号又は前記第１のダウン信号の連続回数を累積加算した値が、前記予め定められた所定回以上に対応する値に達するか超えると、連続アップ検出信号（ＣＮＴＮＵＰ）又は連続ダウン検出信号（ＣＮＴＮＤＯＷＮ）を出力する構成としてもよい。
In the present invention, the circuit block (22) may include a continuous number measuring device (continuous number measuring circuit) (18) and a correction amount determining device (19). The continuous frequency measuring device (18) is configured to output the first up signal (UP1) or the first down signal (from the phase detector (12) until the error signal (ERR) is output. Count the number of times DOWN1) is output continuously,
When the error signal is output from the phase detector (12) this time, the number of consecutive times counted for the first up signal or the first down signal until the current error signal output time,
The number of past consecutive times of the first up signal or the first down signal output from the phase detector by the time the error signal immediately before the current error signal is output;
Are cumulatively added,
When a value obtained by accumulating the number of consecutive times of the first up signal or the first down signal reaches or exceeds a value corresponding to the predetermined number of times or more, a continuous up detection signal (CNTNUP) or continuous The down detection signal (CNTNDOWN) may be output.
本発明において、補正量決定器（１９）は、前記連続回数計測器（１８）から、前記連続アップ検出信号又は前記連続ダウン検出信号が出力されたときに、前記第１の積分器（１３）の積分出力を補正するための補正量（ＣＯＲＲＥＣＴ）を決定する構成としてもよい。 In the present invention, the correction amount determiner (19) is configured such that when the continuous up detection signal or the continuous down detection signal is output from the continuous number measuring device (18), the first integrator (13). Alternatively, a correction amount (CORRECT) for correcting the integral output may be determined.
本発明において、前記第１の積分器（１３）は、前記補正量決定器（１９）から前記補正量（ＣＯＲＲＥＣＴ）が出力された場合、前記第１の積分器（１３）の積分出力（ＰＰＭ）を、前記補正量で補正した値（例えばＰＰＭ±ＣＯＲＲＥＣＴ）に設定するとともに、前記補正した値から、前記第１のアップ信号（ＵＰ１）と前記第１のダウン信号（ＤＯＷＮ１）の積分を行う構成としてもよい。 In the present invention, the first integrator (13) outputs an integrated output (PPM) of the first integrator (13) when the correction amount (CORRECT) is output from the correction amount determiner (19). ) Is set to a value (for example, PPM ± CORRECT) corrected by the correction amount, and the first up signal (UP1) and the first down signal (DOWN1) are integrated from the corrected value. It is good also as a structure.
本発明において、前記連続回数計測器（１８）は、前記位相検出器（１２）から前記エラー信号（ＥＲＲ）が出力されるまでに、前記位相検出器から前記第１のアップ信号（ＵＰ１）又は前記第１のダウン信号（ＤＯＷＮ１）が連続して出力される回数を計数し、
前記位相検出器（１２）から前記エラー信号（ＥＲＲ）が出力されると、前記エラー信号（ＥＲＲ）が出力されるまでに計数された前記第１のアップ信号（ＵＰ１）又は前記第１のダウン信号（ＤＯＷＮ１）の連続回数の計数値（図１５のＣＮＴＮ１）を後段に伝達したのち、前記計数値（ＣＮＴＮ１）を零にリセットする第１の回路ユニット（図１５の１８１〜１８４）と、
前記第１の回路ユニット（図１５の１８１〜１８４）から伝達された、前記第１のアップ信号又は前記第１のダウン信号の前記連続回数を受け、前記連続回数と、過去の前記第１のアップ信号又は前記第１のダウン信号の前記連続回数の累積加算値とを加算器（図１５の１８５）で加算した値を新たな累積加算値（ＣＮＴＮ２）とし、前記新たな累積加算値（ＣＮＴＮ２）が、前記第１のアップ信号又は前記第１のダウン信号の所定回数分に対応する値に達したか又は超えているとき、前記連続アップ検出信号（ＣＮＴＮＵＰ）又は前記連続ダウン検出信号（ＣＮＴＮＤＯＷＮ）を出力するとともに、前記連続回数の累積加算値（ＣＮＴＮ２）を零にリセットする第２の回路ユニット（図１５の１８５〜１８９）と、を備えた構成としてもよい。
In the present invention, the continuous frequency measuring device (18) may receive the first up signal (UP1) or the first up signal (UP1) from the phase detector before the error signal (ERR) is output from the phase detector (12). Counting the number of times the first down signal (DOWN1) is continuously output;
When the error signal (ERR) is output from the phase detector (12), the first up signal (UP1) or the first down signal counted until the error signal (ERR) is output. A first circuit unit (181 to 184 in FIG. 15) that resets the count value (CNTN1) to zero after transmitting the count value (CNTN1 in FIG. 15) of the continuous number of signals (DOWN1) to the subsequent stage;
The continuous number of the first up signal or the first down signal transmitted from the first circuit unit (181 to 184 in FIG. 15) is received, the continuous number, and the past first A value obtained by adding the cumulative addition value of the consecutive number of the up signal or the first down signal by an adder (185 in FIG. 15) is set as a new cumulative addition value (CNTN2), and the new cumulative addition value (CNTN2) ) Reaches or exceeds a value corresponding to a predetermined number of times of the first up signal or the first down signal, the continuous up detection signal (CNTNUP) or the continuous down detection signal (CNTNDDOWN). ) And a second circuit unit (185 to 189 in FIG. 15) for resetting the cumulative number of consecutive times (CNTN2) to zero. .
本発明において、前記第１の回路ユニットは、前記第１のアップ信号と前記第１のダウン信号を入力する論理回路（図１５（Ａ）の１８１）を備えた構成としてもよい。本発明において、前記論理回路（図１５（Ａ）の１８１）は、
（Ａ）前記第１のアップ信号（ＵＰ１）又は前記第１のダウン信号（ＤＯＷＮ１）の連続回数の現在の第１の計数値（ＣＮＴＮ１）が＋１以上のときに、前記第１のダウン信号（ＤＯＷＮ１）が入力されると、
−１を出力し、
（Ｂ）前記第１のアップ信号（ＵＰ１）又は前記第１のダウン信号（ＤＯＷＮ１）の連続回数の現在の前記第１の計数値（ＣＮＴＮ１）が−１以下のときに、前記第１のアップ信号（ＵＰ１）が入力されると、
＋１を出力し、
（Ｃ）前記第１のアップ信号（ＵＰ１）又は前記第１のダウン信号（ＤＯＷＮ１）の連続回数の現在の前記第１の計数値（ＣＮＴＮ１）と、入力された前記第１のダウン信号又は前記第１のアップ信号の関係が、上記（Ａ）、（Ｂ）の関係以外の場合、入力された信号が前記第１のダウン信号（ＤＯＷＮ１）のとき、
前記現在の第１の計数値（ＣＮＴＮ１）に−１を加算した値を出力し、
（Ｄ）前記第１のアップ信号（ＵＰ１）又は前記第１のダウン信号（ＤＯＷＮ１）の連続回数の現在の前記第１の計数値（ＣＮＴＮ１）と、入力された前記第１のダウン信号又は前記第１のアップ信号の関係が、上記（Ａ）、（Ｂ）の関係以外の場合、入力された信号が前記第１のアップ信号（ＵＰ１）のとき、現在の前記第１の計数値（ＣＮＴＮ１）に＋１を加算した値を出力する構成としてもよい。
In the present invention, the first circuit unit may include a logic circuit (181 in FIG. 15A) that inputs the first up signal and the first down signal. In the present invention, the logic circuit (181 in FIG. 15A) is
(A) When the current first count value (CNTN1) of the number of consecutive times of the first up signal (UP1) or the first down signal (DOWN1) is +1 or more, the first down signal ( When DOWN1) is input,
-1 and
(B) When the current first count value (CNTN1) of the number of consecutive times of the first up signal (UP1) or the first down signal (DOWN1) is −1 or less, the first up signal When the signal (UP1) is input,
+1 is output,
(C) the current first count value (CNTN1) of the number of consecutive times of the first up signal (UP1) or the first down signal (DOWN1), and the input first down signal or When the relationship of the first up signal is other than the relationship of (A) and (B), when the input signal is the first down signal (DOWN1),
A value obtained by adding -1 to the current first count value (CNTN1);
(D) the current first count value (CNTN1) of the number of consecutive times of the first up signal (UP1) or the first down signal (DOWN1) and the input first down signal or When the relationship of the first up signal is other than the relationship of (A) and (B), when the input signal is the first up signal (UP1), the current first count value (CNTN1) ) May be configured to output a value obtained by adding +1.
本発明において、前記第１の回路ユニット（図１５）は、さらに、前記論理回路の出力と零とを入力し、前記位相検出器（１２）からの前記エラー信号（ＥＲＲ）を選択制御信号とし、前記エラー信号（ＥＲＲ）が出力されないとき、前記論理回路（１８１）の出力を選択して出力し、前記位相検出器（１２）から前記エラー信号が出力されたときは零を選択して出力する第１のセレクタ（図１５の１８２）と、
前記第１のセレクタの出力を入力し、出力から前記第１の計数値（ＣＮＴＮ１）を出力する第１のフリップフロップ（図１５の１８３、エッジトリガー型のレジスタ）と、
前記第１のフリップフロップ（１８３）の出力と零とを入力し、前記位相検出器（１２）からの前記エラー信号（ＥＲＲ）を選択制御信号とし、前記エラー信号（ＥＲＲ）が出力されないときは、零を選択し、前記位相検出器から前記エラー信号が出力されたときは、前記第１のフリップフロップの出力を選択する第２のセレクタ（図１５の１８４）と、を備えた構成としてもよい。
In the present invention, the first circuit unit (FIG. 15) further inputs the output of the logic circuit and zero, and uses the error signal (ERR) from the phase detector (12) as a selection control signal. When the error signal (ERR) is not output, the output of the logic circuit (181) is selected and output, and when the error signal is output from the phase detector (12), zero is selected and output. A first selector (182 in FIG. 15)
A first flip-flop (183 in FIG. 15, an edge trigger type register) that inputs the output of the first selector and outputs the first count value (CNTN1) from the output;
When the output of the first flip-flop (183) and zero are input, the error signal (ERR) from the phase detector (12) is used as a selection control signal, and the error signal (ERR) is not output And a second selector (184 in FIG. 15) for selecting the output of the first flip-flop when zero is selected and the error signal is output from the phase detector. Good.
本発明において、前記第２の回路ユニットは、前記第２のセレクタ（１８４）の出力と第２の計数値（ＣＮＴＮ２）を加算する加算器（図１５の１８５）と、
前記加算器（１８５）の出力と零とを入力する第３のセレクタ（図１５の１８６）と、
前記第３のセレクタ（１８６）の出力を入力し出力を前記第２の計数値（ＣＮＴＮ２）とする第２のフリップフロップ（図１５の１８７、エッジトリガー型のレジスタ）と、
前記第２のフリップフロップ（１８７）から出力される前記第２の計数値（ＣＮＴＮ２）を受け、前記第２の計数値（ＣＮＴＮ２）が所定の正値（Ｍ）以上の場合、連続アップ検出信号（ＣＮＴＮＵＰ）、前記第２の計数値（ＣＮＴＮ２）が所定の負値（−Ｍ）以下の場合、連続ダウン検出信号（ＣＮＴＮＤＯＷＮ）を出力する比較回路（図１５の１８８）と、
前記比較回路（１８８）から前記連続アップ検出信号（ＣＮＴＮＵＰ）又は前記連続ダウン検出信号（ＣＮＴＮＤＯＷＮ）が出力されると、前記第３のセレクタ（１８６）にて零を選択し、前記比較回路（１８８）から前記連続アップ検出信号（ＣＮＴＮＵＰ）も前記連続ダウン検出信号（ＣＮＴＮＤＯＷＮ）も出力されない場合、前記第３のセレクタ（１８６）にて前記加算器（１８５）の出力を選択するための選択制御信号を出力する論理ゲート（図１５の１８９）と、を備えた構成としてもよい。
In the present invention, the second circuit unit includes an adder (185 in FIG. 15) that adds the output of the second selector (184) and a second count value (CNTN2);
A third selector (186 in FIG. 15) for inputting the output of the adder (185) and zero;
A second flip-flop (187 in FIG. 15, an edge trigger type register) that inputs the output of the third selector (186) and outputs the second count value (CNTN2);
When the second count value (CNTN2) output from the second flip-flop (187) is received and the second count value (CNTN2) is equal to or greater than a predetermined positive value (M), a continuous up detection signal (CNTNUP), a comparison circuit (188 in FIG. 15) that outputs a continuous down detection signal (CNTNDOWN) when the second count value (CNTN2) is equal to or less than a predetermined negative value (−M);
When the continuous up detection signal (CNTNUP) or the continuous down detection signal (CNTNDOWN) is output from the comparison circuit (188), the third selector (186) selects zero, and the comparison circuit (188) ) When neither the continuous up detection signal (CNTNUP) nor the continuous down detection signal (CNTNDDOWN) is output, a selection control signal for selecting the output of the adder (185) by the third selector (186) And a logic gate (189 in FIG. 15).
本発明において、前記補正量決定器（１９）は、
（Ｅ）前記連続回数計測器（１８）から、前記連続アップ検出信号（ＣＮＴＮＵＰ）が出力されると、
前記補正量（ＣＯＲＲＥＣＴ）を正の所定値（ｐ）とし、
（Ｆ）前記連続回数計測器（１８）から、前記連続ダウン検出信号（ＣＮＴＮＤＯＷＮ）が出力されると、
前記補正量（ＣＯＲＲＥＣＴ）を前記所定値の負値（−ｐ）とし、
（Ｇ）前記連続回数計測器（１８）から、前記連続アップ検出信号（ＣＮＴＮＵＰ）、前記連続ダウン検出信号（ＣＮＴＮＤＯＷＮ）が出力されないとき、
前記補正量（ＣＯＲＲＥＣＴ）を零とする、
構成としてもよい。
In the present invention, the correction amount determiner (19)
(E) When the continuous up detection signal (CNTNUP) is output from the continuous frequency measuring device (18),
The correction amount (CORRECT) is a positive predetermined value (p),
(F) When the continuous down detection signal (CNTNDDOWN) is output from the continuous frequency measuring device (18),
The correction amount (CORRECT) is set to a negative value (−p) of the predetermined value,
(G) When the continuous up detection signal (CNTNUP) and the continuous down detection signal (CNTNDOWN) are not output from the continuous frequency measuring device (18),
The correction amount (CORRECT) is set to zero.
It is good also as a structure.
あるいは、本発明において、前記補正量決定器（１９）は、
（Ｅ）前記連続回数計測器（１８）から、前記連続アップ検出信号（ＣＮＴＮＵＰ）が出力されると、
前記第１の積分器（１３）の出力（ＰＰＭ）と正の所定値（ｐ）の和（ＰＰＭ＋ｐ）が、前記第１の積分器（１３）の出力最大値（ＰＰＭmax）よりも小の場合、前記補正量（ＣＯＲＲＥＣＴ）を前記所定値（ｐ）とし、
前記第１の積分器（１３）の出力（ＰＰＭ）と前記所定値（ｐ）の和（ＰＰＭ＋ｐ）が、前記第１の積分器（１３）の出力最大値（ＰＰＭmax）以上のとき、前記補正量（ＣＯＲＲＥＣＴ）を前記所定値の負値（−ｐ）とし、
（Ｆ）前記連続回数計測器（１８）から、前記連続ダウン検出信号（ＣＮＴＮＤＯＷＮ）が出力されると、
前記第１の積分器（１３）の出力（ＰＰＭ）から前記所定値（ｐ）を差し引いた値（ＰＰＭ−ｐ）が、前記第１の積分器（１３）の出力最小値（ＰＰＭmin）よりも大の場合、前記補正量（ＣＯＲＲＥＣＴ）を前記所定値の負値（−ｐ）とし、
前記第１の積分器（１３）の出力から前記所定値（ｐ）を差し引いた値（ＰＰＭ−ｐ）が、前記第１の積分器（１３）の出力最小値（ＰＰＭmin）以下のとき、前記補正量（ＣＯＲＲＥＣＴ）を前記所定値（ｐ）とし、
（Ｇ）前記連続回数計測器（１８）から、前記連続アップ検出信号（ＣＮＴＮＵＰ）、前記連続ダウン検出信号（ＣＮＴＮＤＯＷＮ）がともに出力されないときは、
前記補正量（ＣＯＲＲＥＣＴ）を零とする、
構成としてもよい。
Alternatively, in the present invention, the correction amount determiner (19)
(E) When the continuous up detection signal (CNTNUP) is output from the continuous frequency measuring device (18),
The sum (PPM + p) of the output (PPM) of the first integrator (13) and a positive predetermined value (p) is smaller than the maximum output value (PPMmax) of the first integrator (13). The correction amount (CORRECT) is set to the predetermined value (p),
When the sum (PPM + p) of the output (PPM) of the first integrator (13) and the predetermined value (p) is equal to or greater than the maximum output value (PPMmax) of the first integrator (13), the correction is performed. The amount (CORRECT) is a negative value (−p) of the predetermined value,
(F) When the continuous down detection signal (CNTNDDOWN) is output from the continuous frequency measuring device (18),
A value (PPM-p) obtained by subtracting the predetermined value (p) from the output (PPM) of the first integrator (13) is smaller than the output minimum value (PPMmin) of the first integrator (13). In the case of large, the correction amount (CORRECT) is set to the negative value (−p) of the predetermined value,
When the value (PPM-p) obtained by subtracting the predetermined value (p) from the output of the first integrator (13) is less than or equal to the output minimum value (PPMmin) of the first integrator (13), The correction amount (CORRECT) is set to the predetermined value (p),
(G) When neither the continuous up detection signal (CNTNUP) nor the continuous down detection signal (CNTNDOWN) is output from the continuous frequency measuring device (18),
The correction amount (CORRECT) is set to zero.
It is good also as a structure.
本発明において、前記第１の積分器（１３）は、
前記位相検出器（１２）からの前記第１のアップ信号（ＵＰ１）の入力に応答してカウントアップし、前記位相検出器（１２）からの前記第１のダウン信号（ＤＯＷＮ１）の入力に応答してカウントダウンする第１のアップダウン・カウンタ（図１０の１４１）と、
前記第１のアップダウン・カウンタ（１４１）の出力と前記第１の積分器の出力値（ＰＰＭ）とを加算する第１の加算器（図１１の１４２１）と、
前記補正量と前記第１の積分器の出力値（ＰＰＭ）とを加算する第２の加算器（図１１の１４２２）と、
前記補正量（ＣＯＲＲＥＣＴ）が零のとき、前記第１の加算器（１４２１）の出力を選択し、前記補正量（ＣＯＲＲＥＣＴ）が非零のとき、前記第２の加算器（１４２２）の出力を選択するセレクタ（図１１の１４２４）と、
前記セレクタ（１４２４）の出力を受け出力が前記第１の積分器（１３）の積分出力値（ＰＰＭ）として出力されるとともに、前記第１、第２の加算器（１４２１、１４２２）に共通に入力されるフリップフロップ（図１１の１４２５、エッジトリガー型レジスタ）と、
を備えた構成としてもよい。なお、第１のアップダウン・カウンタ（図１０の１４１）は省略可能である。
In the present invention, the first integrator (13) includes:
Counting up in response to the input of the first up signal (UP1) from the phase detector (12), and responding to the input of the first down signal (DOWN1) from the phase detector (12). A first up / down counter (141 in FIG. 10) that counts down,
A first adder (1421 in FIG. 11) for adding the output of the first up / down counter (141) and the output value (PPM) of the first integrator;
A second adder (1422 in FIG. 11) that adds the correction amount and the output value (PPM) of the first integrator;
When the correction amount (CORRECT) is zero, the output of the first adder (1421) is selected. When the correction amount (CORRECT) is non-zero, the output of the second adder (1422) is selected. A selector to select (1424 in FIG. 11);
The output from the selector (1424) is output as the integrated output value (PPM) of the first integrator (13), and is shared by the first and second adders (1421, 1422). Input flip-flop (1425 in FIG. 11, edge trigger type register),
It is good also as a structure provided with. The first up / down counter (141 in FIG. 10) can be omitted.
本発明のさらに別の態様において、前記パターン発生器（１５）は、
前記第１の積分器の出力（ＰＰＭ）を受ける加算器（図１２の１５１）と、
前記加算器（１５１）の出力を所定の正整数で除した商と余りを出力する除算器（図１２の１５２）と、
前記除算器（１５２）の前記余りを受けるフリップフロップ（図１２の１５３、エッジトリガー型レジスタ）と、
を備え、前記加算器（１５１）は、前記フリップフロップ（１５３）からの前記余りと、前記第１の積分器の出力（ＰＰＭ）を加算し、前記商が前記パターン発生器（１５）の出力（ＵＰＤＯＷＮ３）とされる構成としてもよい。
In yet another aspect of the invention, the pattern generator (15) comprises:
An adder (151 in FIG. 12) that receives the output (PPM) of the first integrator;
A divider (152 in FIG. 12) for outputting a quotient and a remainder obtained by dividing the output of the adder (151) by a predetermined positive integer;
A flip-flop (153 in FIG. 12, an edge-triggered register) that receives the remainder of the divider (152);
The adder (151) adds the remainder from the flip-flop (153) and the output (PPM) of the first integrator, and the quotient is the output of the pattern generator (15). (UPDOWN3) may be adopted.
本発明のさらに別の態様において、前記位相検出器（１２）から前記エラー信号が出力されると、前記第２の積分器にダウン信号（ＵＰＤＯＷＮ５）を与える強制ダウン生成器（図２０の２０）を備えた構成としてもよい。 In yet another aspect of the present invention, when the error signal is output from the phase detector (12), a forced down generator (20 in FIG. 20) that gives a down signal (UPDOWN5) to the second integrator. It is good also as a structure provided with.
本発明のさらに別の態様において、図２２を参照すると、前記位相検出器（１２）から前記エラー信号（ＥＲＲ）が所定回数出力されると、前記第１の積分器（１３）の積分出力（ＰＰＭ）を補正するための補正量を出力するエラー回数計測器（２１）を備えた構成としてもよい。 In still another aspect of the present invention, referring to FIG. 22, when the error signal (ERR) is output a predetermined number of times from the phase detector (12), the integrated output (1) of the first integrator (13) ( It is good also as a structure provided with the error frequency measuring device (21) which outputs the correction amount for correcting PPM.
本発明において、図２３を参照すると、前記第２の積分器（１４）を前記混合器（１６）と前記位相補間器（１７）の間に備え、前記混合器（１６）は、前記パターン発生器（１５）と前記位相検出器（１２）の位相比較結果（ＵＰ１／ＤＯＷＮ１）を合成した結果を前記第２の積分器（１４）に供給する構成としてもよい。 In the present invention, referring to FIG. 23, the second integrator (14) is provided between the mixer (16) and the phase interpolator (17), and the mixer (16) includes the pattern generator. The result of combining the phase comparison results (UP1 / DOWN1) of the detector (15) and the phase detector (12) may be supplied to the second integrator (14).
本発明において、前記位相補間器（１７）からの多相のクロック信号（２相以上）で入力データ信号をサンプリングするデータサンプリング回路（１１）を備え、前記位相検出器（１２）は、前記データサンプリング回路（１１）でサンプリングされたデータ信号群を入力する。 In the present invention, a data sampling circuit (11) for sampling an input data signal with a multiphase clock signal (two or more phases) from the phase interpolator (17) is provided, and the phase detector (12) includes the data detector The data signal group sampled by the sampling circuit (11) is input.
本発明において、前記位相検出器（１２）は、図３を参照すると、
第１乃至第Ｎ（Ｎは４以上の偶数）の判定回路（図３のＥＸＯＲ）を備え、
第ｉの判定回路（ｉ＝１〜Ｎ）は、データ信号をＮ相のクロック信号でサンプリングしたデータ信号群のうち位相が隣り合うｉ番目の相とｉ＋１番目の相のクロック信号でサンプリングしたデータ信号が不一致であるか判定し、
前記第１乃至第Ｎの判定回路（ＥＸＯＲ）の出力を入力し、第ｊ及び第ｊ＋１（ただし、ｊ＝１、３、・・・Ｎ−１の奇数）の判定回路（ＥＸＯＲ）の各対（判定回路の対は全部でＮ対ある）のうち、少なくとも１対の判定回路の出力がともに不一致を示す場合、すなわち、第１と第２の判定回路（ＥＸＯＲ）の出力がともに不一致を示す、第３と第４の判定回路（ＥＸＯＲ）の出力がともに不一致を示す、・・・、第Ｎ−１と第Ｎの判定回路（ＥＸＯＲ）の出力がともに不一致を示す、のうちのいずれか１つでも成立した場合、エラー信号を出力し、
その他の場合、前記第１乃至第Ｎ（Ｎは２以上の整数）の判定回路の出力に基づき、前記第１のアップ信号、又は前記第１のダウン信号を出力する論理回路部（図３の１２３０）を備える。
In the present invention, the phase detector (12) refers to FIG.
First to Nth (N is an even number of 4 or more) determination circuits (EXOR in FIG. 3),
An i-th determination circuit (i = 1 to N) is a data signal sampled with an N-phase clock signal and data sampled with an i-th phase clock signal and an i + 1-th phase clock signal that are adjacent in phase. Determine if the signals do not match,
The outputs of the first to Nth determination circuits (EXOR) are input, and each pair of the determination circuits (EXOR) of the jth and j + 1th (where j = 1, 3,. Of the (there are N pairs of determination circuits in total), when the outputs of at least one pair of determination circuits show mismatches, that is, the outputs of the first and second determination circuits (EXOR) both show mismatches. Any of the outputs of the third and fourth determination circuits (EXOR) indicates mismatch,..., And the outputs of the (N−1) th and Nth determination circuits (EXOR) both indicate mismatch. If even one is established, an error signal is output,
In other cases, a logic circuit unit (FIG. 3) that outputs the first up signal or the first down signal based on the outputs of the first to Nth (N is an integer of 2 or more) determination circuits. 1230).
本発明の別の態様において、ＣＤＲは、
入力データ信号を多相のクロック信号の各々でサンプリングするデータサンプリング回路（１１）と、
前記データ信号群に対して相隣る位相の前記クロック信号でそれぞれサンプリングされたデータ信号対の一致／不一致を判定し、前記判定結果の組み合わせに基づき、前記クロック信号の位相を進めさせる第１のアップ信号（ＵＰ１）、又は、前記クロック信号の位相を遅らせる第１のダウン信号（ＤＯＷＮ１）を出力し、前記判定出力の組み合わせが予め定められたエラーの条件に該当する場合に、エラー信号（ＥＲＲ）を出力する位相検出器（１２）と、
周波数追従ループを構成し、前記位相検出器（１２）からの前記第１のアップ信号（ＵＰ１）と前記第１のダウン信号（ＤＯＷＮ１）を積分する第１の積分器（１３）と、
位相追従ループを構成し、前記位相検出器（１２）からの前記第１のアップ信号（ＵＰ１）と前記第１のダウン信号（ＤＯＷＮ１）を積分する第２の積分器（１４）と、
前記第１の積分器（１３）の出力値に応じたパターンの信号値を生成するパターン発生器（１５）と、
前記第２の積分器（１４）の出力と前記パターン発生器（１５）の出力を合成する混合器（１６）と、
入力クロックを入力し前記混合器（１６）の出力値に基づき位相を可変させた多相のクロック信号を生成し前記データサンプリング回路（１１）に供給する位相補間器（１７）と、
前記位相検出器（１２）から前記エラー信号が出力されると、前記第２の積分器に対してダウン信号を与える強制ダウン生成器（２０）と、
を備えた構成としてもよい。
In another aspect of the invention, the CDR is
A data sampling circuit (11) for sampling an input data signal with each of the multiphase clock signals;
A match / mismatch of each pair of data signals sampled by the clock signals having phases adjacent to the data signal group is determined, and a phase of the clock signal is advanced based on a combination of the determination results When an up signal (UP1) or a first down signal (DOWN1) that delays the phase of the clock signal is output, and the combination of the determination outputs satisfies a predetermined error condition, an error signal (ERR) ) To output a phase detector (12);
A first integrator (13) that constitutes a frequency tracking loop and integrates the first up signal (UP1) and the first down signal (DOWN1) from the phase detector (12);
A second integrator (14) that constitutes a phase tracking loop and integrates the first up signal (UP1) and the first down signal (DOWN1) from the phase detector (12);
A pattern generator (15) for generating a signal value of a pattern according to the output value of the first integrator (13);
A mixer (16) for combining the output of the second integrator (14) and the output of the pattern generator (15);
A phase interpolator (17) that receives an input clock, generates a multiphase clock signal whose phase is variable based on an output value of the mixer (16), and supplies the multiphase clock signal to the data sampling circuit (11);
A forced down generator (20) for providing a down signal to the second integrator when the error signal is output from the phase detector (12);
It is good also as a structure provided with.
＜比較例の説明＞
はじめに図３４に示した関連技術のＣＤＲを比較例として説明する。なお、以下の説明は、比較例の課題を解決する本発明の理解の前提となるものである。
<Description of Comparative Example>
First, the CDR of the related art shown in FIG. 34 will be described as a comparative example. The following description is a premise for understanding the present invention to solve the problem of the comparative example.
ＣＤＲが検出している周波数偏差が正しい場合、クロックとデータの位相関係の例を２つ示す。 When the frequency deviation detected by the CDR is correct, two examples of the phase relationship between the clock and data are shown.
（Ｉ）図３４の関連技術のＣＤＲに加わっている周波数偏差＝０ｐｐｍ（ｐａｒｔｓ ｐｅｒ ｍｉｌｌｉｏｎ）、ＣＤＲが検出している周波数偏差＝０ｐｐｍの場合。 (I) The case where the frequency deviation applied to the CDR of the related technology in FIG. 34 is 0 ppm (parts per million), and the frequency deviation detected by the CDR is 0 ppm.
ＣＤＲが追従できない高周波の正弦波ジッタ（ジッタが時間に対し正弦関数で推移する）をデータに印加すると、図２７のようになる。図２７において、データ周波数≒クロック周波数とし、ＣＤＲにおいて、位相が互いに９０度離間した４相クロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０とＣＬＫ３６０でデータをサンプリングする場合のデータとクロックのタイミング関係の時間推移を模式的に示している。 When high-frequency sine wave jitter that the CDR cannot follow (jitter changes as a sine function with respect to time) is applied to the data, the result is as shown in FIG. In FIG. 27, the data frequency is approximately equal to the clock frequency, and the time transition of the timing relationship between the data and the clock when the data is sampled with the four-phase clock signals CLK0, CLK90, CLK180, CLK270, and CLK360 that are 90 degrees apart from each other in the CDR. Is schematically shown.
ＣＬＫ０、ＣＬＫ１８０、ＣＬＫ３６０の各軸（経過時間）を交差する正弦波の曲線（正弦波曲線の振幅はジッタ成分）は、データのジッタの１周期を模式的に表しており、右欄の上半分の区間のＤＯＷＮは、クロック信号のエッジがデータ信号のエッジよりも進んでいるため、図３４の位相検出器１０１から位相比較結果として、ＤＯＷＮが出力され、右欄の下半分の区間のＵＰは、クロック信号のエッジがデータ信号のエッジよりも遅れているため、図３４の位相検出器１０１から位相比較結果として、ＵＰが出力されることを表している。図２７の場合、正弦波ジッタに対してＵＰ、ＤＯＷＮが同一頻度で出力されるため、ＣＤＲの動作は安定している。
A sine wave curve crossing each axis (elapsed time) of CLK0, CLK180, and CLK360 (the amplitude of the sine wave curve is a jitter component) schematically represents one period of data jitter, and the upper half of the right column. Since the edge of the clock signal is ahead of the edge of the data signal, DOWN is output as a phase comparison result from the
図２７において、ＰＰＭは、図３４の積分器の出力ＵＰ３／ＤＯＷＮ３に対応する。ＰＰＭ≒０でデータ・クロック信号の引き込みが行われる。なお、図２７の動作例は、比較例のほか、本発明についても、成り立つ。 In FIG. 27, PPM corresponds to the output UP3 / DOWN3 of the integrator of FIG. Data clock signal is pulled in when PPM≈0. The operation example of FIG. 27 is valid for the present invention in addition to the comparative example.
（II）図３４の関連技術のＣＤＲに加わっているデータ信号の周波数偏差＝＋５０００ｐｐｍ、ＣＤＲが検出している周波数偏差＝＋５０００ｐｐｍの場合、図２８のようになる。 (II) When the frequency deviation of the data signal added to the CDR of the related technology in FIG. 34 is +5000 ppm and the frequency deviation detected by the CDR is +5000 ppm, the result is as shown in FIG.
データ信号は、その周波数とクロック信号の周波数との差が＋５０００ｐｐｍであることから、クロック信号よりも周期が短い。データ信号の周波数とクロック信号の周波数との差が０ｐｐｍと比べて、データ位相は、図２８の左側に流れていく。一方、ＣＤＲも、＋５０００ｐｐｍの周波数偏差を検出しているので、ＣＤＲは、クロック信号を＋５０００ｐｐｍ分、図の左にシフトさせる。図２８の右欄の上半分の区間のＤＯＷＮは、クロック信号のエッジが、データ信号のエッジよりも進んでいるため、図３４の位相検出器１０１から位相比較結果として、ＤＯＷＮが出力され、図２８の右欄の下半分の区間のＵＰは、クロック信号のエッジがデータ信号のエッジよりも遅れているため、図３４の位相検出器１０１から位相比較結果としてＵＰが出力されることを表している。図２８の場合、正弦波ジッタに対して、ＵＰ、ＤＯＷＮが同一頻度で出力されるため、ＣＤＲの動作は安定している。積分器１０２の出力ＰＰＭが、ＰＰＭ＝１あたり１２２．０７ｐｐｍの場合、ＰＰＭ＝５０００ｐｐｍ／１２２．０７ｐｐｍ≒４１で引き込みが行われる。
The data signal has a shorter period than the clock signal because the difference between the frequency of the data signal and the frequency of the clock signal is +5000 ppm. Compared with the difference between the frequency of the data signal and the frequency of the clock signal being 0 ppm, the data phase flows to the left side of FIG. On the other hand, since the CDR detects a frequency deviation of +5000 ppm, the CDR shifts the clock signal by +5000 ppm to the left in the figure. In the DOWN in the upper half section of the right column of FIG. 28, since the edge of the clock signal is advanced from the edge of the data signal, DOWN is output as the phase comparison result from the
（III）図３４の関連技術のＣＤＲが検出している周波数偏差が大きく誤っている場合のクロックとデータ信号の位相関係の例を説明する。図２９は、データ周波数がクロック周波数よりも５０００ｐｐｍ高く、ＣＤＲが検出している周波数偏差が０ｐｐｍの場合の例を説明するための図である。図２９の場合、この状態で安定してしまい、ＣＤＲが引き込むまでの時間が長くなる可能性がある。さらに悪い場合は、永久に引き込まない可能性もある。 (III) An example of the phase relationship between the clock and the data signal when the frequency deviation detected by the CDR of the related technique of FIG. FIG. 29 is a diagram for explaining an example in which the data frequency is 5000 ppm higher than the clock frequency and the frequency deviation detected by the CDR is 0 ppm. In the case of FIG. 29, the state becomes stable in this state, and there is a possibility that the time until the CDR is pulled in becomes long. If it is worse, it may not be pulled in forever.
例えば、データ信号の周波数がクロック信号の周波数よりも３０００ｐｐｍ高く、ＣＤＲが検出している周波数偏差が−２０００ｐｐｍのような場合（ＣＤＲに印加されている周波数偏差と、ＣＤＲが検出している周波数偏差の差が５０００ｐｐｍ）も、問題が起きる正弦波ジッタ周波数は同じになる。 For example, when the frequency of the data signal is 3000 ppm higher than the frequency of the clock signal and the frequency deviation detected by the CDR is −2000 ppm (the frequency deviation applied to the CDR and the frequency deviation detected by the CDR) The difference between the sine wave jitter frequency where the problem occurs is the same.
また、ＣＤＲに印加されている周波数偏差と、ＣＤＲが検出している周波数偏差の差が変われば、それに比例して問題が起きる正弦波ジッタ周波数も変わる。 Further, if the difference between the frequency deviation applied to the CDR and the frequency deviation detected by the CDR changes, the sine wave jitter frequency at which the problem occurs is also changed in proportion thereto.
最初の状態１と、時間Ｔ（＝正弦波ジッタの１周期）後の状態２では、データ１ｂｉｔ分ずれただけであり、同一である。状態１において、ＣＬＫ２７０はデータ信号の前縁のエッジのタイミングに位置しているが、時間Ｔ後の状態２では、ＣＬＫ２７０は、データ信号の後縁のエッジのタイミングに対応しており、データ信号の前縁のエッジは、ＣＬＫ９０のタイミングに位置している。
The
この状態で安定してしまい、データ信号の引き込みが行われない可能性がある。データ信号の周波数偏差は５０００ｐｐｍで左方向であり、直線の傾きは、
Ｔ／ｕ
で与えられる。ただし、ｕは１ＵＩ（Ｕｎｉｔ−Ｉｎｔｅｒｖａｌ：クロック周波数の逆数）である。
In this state, there is a possibility that the data signal is not pulled in due to stability. The frequency deviation of the data signal is 5000 ppm in the left direction, and the slope of the straight line is
T / u
Given in. However, u is 1 UI (Unit-Interval: reciprocal of clock frequency).
ｕ／Ｔ＝５０００／１００００００
∴ ｆ＝１／Ｔ＝５０００／（１００００００ｕ）
u / T = 5000/1000000
Ｆ f = 1 / T = 5000 / (1000000u)
ｕ＝２００ｐｓとすると、正弦波ジッタの周波数ｆは、ｆ＝２５ＭＨｚとなる。 When u = 200 ps, the frequency f of the sine wave jitter is f = 25 MHz.
シミュレーションを行ったところ、正弦波ジッタの大きさがある程度（例えば０．１ＵＩｐ−ｐ（ｐｅａｋ−ｔｏ−ｐｅａｋ）程度）小さい場合には、ＣＤＲ回路は引き込む。しかし、ジッタの大きさがある程度（例えば０．１ＵＩｐ−ｐ程度）大きい場合には、初期状態でＣＤＲが検出している周波数偏差がある程度正しい場合は引き込むが、大きく誤っている場合は、引き込まないことが判明した。シミュレーション結果から、位相追従ループの追従能力のおよそ３倍程度以上誤っている場合に、引き込まないようである。 When the simulation is performed, if the magnitude of the sine wave jitter is small to some extent (for example, about 0.1 UIp-p (peak-to-peak)), the CDR circuit is pulled. However, when the magnitude of the jitter is large to some extent (for example, about 0.1 UIp-p), it is pulled in if the frequency deviation detected by the CDR in the initial state is correct to some extent, but is not pulled in if it is largely incorrect. It has been found. From the simulation result, it seems that it is not pulled in when there is an error of about 3 times or more of the tracking capability of the phase tracking loop.
つまり、ＣＤＲ回路の初期状態によっては、
ジッタトレランス特性が０．１ＵＩｐ−ｐ程度に低下、
引き込み時間の増大、さらには、
永久に引き込まない（０．１ＵＩｐ−ｐよりも大きい正弦波ジッタを加え、初期状態でＣＤＲが検出している周波数偏差が大きく誤っていた場合）、
といった問題が起きる可能性がある。
In other words, depending on the initial state of the CDR circuit,
Jitter tolerance characteristics are reduced to about 0.1 UIp-p.
Increased pull-in time, and
Do not pull in forever (adding sinusoidal jitter greater than 0.1 UIp-p and the frequency deviation detected by the CDR in the initial state is significantly wrong)
Such a problem may occur.
なお、図２９の例では、４相クロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０、ＣＬＫ３６０の位相を直線（平行線）で示したが、厳密には、図３０のようになる。クロック位相はＵＰ期間は、少し左に寄り、ＤＯＷＮ期間は少し右に寄る。 In the example of FIG. 29, the phases of the four-phase clock signals CLK0, CLK90, CLK180, CLK270, and CLK360 are shown by straight lines (parallel lines), but strictly, they are as shown in FIG. The clock phase shifts slightly to the left during the UP period and slightly shifts to the right during the DOWN period.
図３１は、図３０の安定性を定性的にさらに説明するための図である。ＵＰ期間、データパターンの変化が少ないと、ＵＰが出ず、ＣＬＫはあまり左に寄らない。すると、次のＤＯＷＮの期間が短くなり、クロック位相はあまり右に寄らない。すると、さらに次のＵＰ期間が長くなり、クロック位相は左に寄る。つまり、データパターンの変化が少なく、例えばＵＰ期間にクロック位相が左に寄らないことがあっても、その直後のＤＯＷＮ期間が短くなったり、さらにその後のＵＰ期間が長くなったりすることで、クロック位相は左に寄り、安定性が保たれている。 FIG. 31 is a diagram for further explaining the stability of FIG. 30 qualitatively. If there is little change in the data pattern during the UP period, UP will not come out and CLK will not move much to the left. Then, the period of the next DOWN is shortened, and the clock phase does not move to the right much. Then, the next UP period becomes longer, and the clock phase shifts to the left. In other words, even if the data phase changes little, for example, the clock phase may not shift to the left during the UP period, the DOWN period immediately after that becomes shorter or the subsequent UP period becomes longer. The phase is shifted to the left and stability is maintained.
本発明によれば、多相クロックでデータをサンプリングする位相検出器において、ＵＰ、ＤＯＷＮ、及び、エラーを検出し、エラー直前のＵＰ／ＤＯＷＮの発生状況を調査し、ＵＰ（ＤＯＷＮ）が連続している場合には、ＣＤＲが検出している周波数偏差を補正し、周波数、位相の引き込みが正しく行われるように制御する。以下、本発明を、いくつかの実施形態に即して詳細に説明する。 According to the present invention, in a phase detector that samples data with a multiphase clock, UP, DOWN, and error are detected, the occurrence status of UP / DOWN immediately before the error is investigated, and UP (DOWN) continues. If so, the frequency deviation detected by the CDR is corrected, and control is performed so that the frequency and phase are correctly drawn. Hereinafter, the present invention will be described in detail with reference to some embodiments.
＜実施形態１＞
図１は、本発明の第１の実施形態の構成を示す図である。データサンプリング回路１１、位相検出器１２、積分器１３、積分器１４、パターン発生器１５、混合器１６、位相補間器１７、連続回数計測器１８、補正量決定器１９を備えている。
<
FIG. 1 is a diagram showing the configuration of the first exemplary embodiment of the present invention. A data sampling circuit 11, a
データサンプリング回路１１は、位相補間器１７からの多相の抽出クロックで入力データをサンプリングし、多相のクロック信号のいずれか一つの相のクロックに同期させてデータを出力する。なお、以下の実施形態では、４相クロックでデータをサンプリングする構成が例示されるが、本発明は、４相クロックに限定されるものでないことは勿論である。
The data sampling circuit 11 samples input data with the multiphase extraction clock from the
＜データサンプリング回路１１＞
図２は、データサンプリング回路１１の構成例を示す図である。図２の構成は、クロック周波数がデータ周波数の１／２の場合であり、例えばデータが５Ｇｂｐｓならクロックは２．５ＧＨｚの４相クロック信号ＣＬＫ０、９０、１８０、２７０となる。クロック信号の周波数がデータ周波数の１／２の場合、データサンプリング回路１１は、サンプリングされた２個のデータ（例えばＣＬＫ０とＣＬＫ１８０によるデータ信号の中心のサンプル値）を抽出データとして、抽出クロックとともにＣＤＲから他の回路に出力される。
<Data sampling circuit 11>
FIG. 2 is a diagram illustrating a configuration example of the data sampling circuit 11. The configuration of FIG. 2 is a case where the clock frequency is ½ of the data frequency. For example, if the data is 5 Gbps, the clock is a 4-phase clock signal CLK0, 90, 180, 270 of 2.5 GHz. When the frequency of the clock signal is ½ of the data frequency, the data sampling circuit 11 uses the two sampled data (for example, the sample value at the center of the data signal by CLK0 and CLK180) as extracted data, and the CDR together with the extracted clock Is output to other circuits.
データサンプリング回路１１は、データ入力を差動で受けデータ信号をシングルエンド出力するレシーバ１１１と、レシーバ１１１の出力信号をデータ端子（Ｄ）に受け４相クロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０をクロック端子（Ｃ）にそれぞれ受け、クロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０の立ち上がりエッジでデータ端子（Ｄ）の信号をそれぞれサンプル出力するフリップフロップ１１２、１１３、１１４、１１５と、フリップフロップ１１２、１１３、１１４、１１５の出力端子（Ｑ）からの出力信号をデータ端子（Ｄ）に受け、クロック信号ＣＬＫ０をクロック端子（Ｃ）に受け、ＣＬＫ０の立ち上がりエッジでデータ端子（Ｄ）の信号をそれぞれサンプルするフリップフロップ１１６、１１７、１１８、１１９を備えている。フリップフロップ１１６、１１７、１１８、１１９の出力端子（Ｑ）からの出力信号はＤＡＴＡ０、ＤＡＴＡ９０、ＤＡＴＡ１８０、ＤＡＴＡ２７０とされ、フリップフロップ１１２の出力端子（Ｑ）からの出力信号はＤＡＴＡ３６０とされる。２つのデータＤＡＴＡ３６０とＤＡＴＡ１８０は抽出データとして出力され、４＋１＝５個のデータＤＡＴＡ０、ＤＡＴＡ９０、ＤＡＴＡ１８０、ＤＡＴＡ２７０、ＤＡＴＡ３６０が位相検出器１２へ供給される。
The data sampling circuit 11 receives a data input differentially and outputs a data signal as a single end, and receives the output signal of the receiver 111 at a data terminal (D) and clocks four-phase clock signals CLK0, CLK90, CLK180, and CLK270. Flip-
ＣＤＲが引き込んだ状態では、クロック信号ＣＬＫ０とＣＬＫ１８０がデータ信号の中心をサンプリングし、クロック信号ＣＬＫ９０とＣＬＫ２７０がデータ信号の変化点（エッジ）をサンプリングする。クロック周波数がデータ周波数の１／２の場合、データサンプリング回路１１は、サンプリングされた２個のデータ（例えばＣＬＫ０とＣＬＫ１８０によるデータ信号の中心のサンプル値）を抽出データとして、抽出クロックとともにＣＤＲから、他の回路（抽出クロックにより抽出データを処理する回路）に出力される。 In the state where the CDR is pulled in, the clock signals CLK0 and CLK180 sample the center of the data signal, and the clock signals CLK90 and CLK270 sample the change point (edge) of the data signal. When the clock frequency is ½ of the data frequency, the data sampling circuit 11 uses the sampled two pieces of data (for example, the sample value at the center of the data signal by CLK0 and CLK180) as the extraction data from the CDR together with the extraction clock. The data is output to another circuit (a circuit that processes the extracted data using the extracted clock).
一般に、クロック周波数がデータ周波数の１／ｎの場合、クロック信号は、２×ｎ相とされる。データサンプリング回路１１は、２×ｎ＋１個のデータを位相検出器１２に出力し、ｎ個のデータを抽出データとして、抽出クロックとともにＣＤＲから他の回路に出力される。図２のように、クロック周波数がデータ周波数の１／２の場合、クロックは２×２相＝４相とされ、データサンプリング回路１１は２×２＋１＝５個のデータを位相検出器１２に出力し、２個の抽出データを出力する。
Generally, when the clock frequency is 1 / n of the data frequency, the clock signal has a 2 × n phase. The data sampling circuit 11
＜位相検出器１２＞
図３は、図１の位相検出器１２の構成例を示す図である。位相検出器１２は、データサンプリング回路１１から入力されたデータＤＡＴＡ０、ＤＡＴＡ９０、ＤＡＴＡ１８０、ＤＡＴＡ２７０、ＤＡＴＡ３６０のうち隣り合うデータ同士を２入力の排他的論理和（ＥＸＯＲ）回路１２０１、１２０２、１２０３、１２０４で比較する。なお、第４相のクロック信号ＣＬＫ２７０でサンプリングされたＤＡＴＡ２７０の隣りのデータとして巡回的に、ＣＬＫ３６０、したがって、次のサイクルのＣＬＫ０でサンプリングされたＤＡＴＡ３６０との比較が、２入力の排他的論理和（ＥＸＯＲ）回路１２０４で行われる。２入力の排他的論理和（ＥＸＯＲ）回路は２入力が一致のとき０、不一致のとき１を出力する。排他的論理和（ＥＸＯＲ）回路１２０１、１２０２、１２０３、１２０４の出力は、ＵＰ００、ＤＯＷＮ００、ＵＰ０１、ＤＯＷＮ０１となる。
<
FIG. 3 is a diagram illustrating a configuration example of the
図３を参照すると、位相検出器１２は、さらに、
ＤＯＷＮ０１を入力するインバータ１２０５と、
ＤＯＷＮ００を入力するインバータ１２０７と、
ＵＰ０１を入力するインバータ１２１２と、
ＵＰ００を入力するインバータ１２１４と、
ＵＰ００とインバータ１２０５の出力を入力する２入力の論理積（ＡＮＤ）回路１２０６と、
ＵＰ０１とインバータ１２０７の出力を入力するＡＮＤ回路１２０８と、
ＵＰ００とＤＯＷＮ００を入力する２入力のＡＮＤ回路１２０９と、
ＵＰ０１とＤＯＷＮ０１を入力する２入力のＡＮＤ回路１２１０と、
ＤＯＷＮ００とインバータ１２１２の出力を入力する２入力の論理積（ＡＮＤ）回路１２１３と、
ＤＯＷＮ０１とインバータ１２１４の出力を入力するＡＮＤ回路１２１５と、
ＡＮＤ回路１２０６、１２０８の出力を入力する２入力の論理和（ＯＲ）回路１２１６と、
ＡＮＤ回路１２０９、１２１０の出力を入力する２入力のＯＲ回路１２１１と、
ＡＮＤ回路１２１３、１２１５の出力を入力する２入力のＯＲ回路１２１８と、
ＯＲ回路１２１１の出力を入力するインバータ１２１７と、
ＯＲ回路１２１６とインバータ１２１７の出力を入力する２入力のＡＮＤ回路１２１９と、
ＯＲ回路１２１８とインバータ１２１７の出力を入力する２入力のＡＮＤ回路１２２０と、
からなる論理回路部１２３０を備える。
Referring to FIG. 3, the
An
An inverter 1207 for inputting DOWN00;
An inverter 1212 for inputting UP01;
An inverter 1214 for inputting UP00;
2-input logical product (AND) circuit 1206 for inputting the output of UP00 and the
AND circuit 1208 for inputting the output of UP01 and inverter 1207,
A 2-input AND circuit 1209 for inputting UP00 and DOWN00;
A 2-input AND
2-input AND (AND)
AND circuit 1215 that inputs the output of DOWN01 and inverter 1214;
A two-input logical sum (OR)
A two-input OR
A two-input OR circuit 1218 for inputting the outputs of the AND
An inverter 1217 for inputting the output of the
A two-input AND circuit 1219 for inputting the output of the
A two-input AND circuit 1220 for inputting an output of the OR circuit 1218 and the inverter 1217;
The
論理回路部１２３０は、ＵＰ００、ＤＯＷＮ００、ＵＰ０１、ＤＯＷＮ０１を入力し、ＵＰ１、ＥＲＲ、ＤＯＷＮ１を出力する。
The
ＯＲ回路１２１１は論理演算ＯＲ（ＡＮＤ（ＵＰ００、ＤＯＷＮ００）、ＡＮＤ（ＵＰ０１、ＤＯＷＮ０１））を行う。
The OR
ＥＲＲは、ＯＲ回路１２１１の出力、したがって、ＥＲＲは、（ＵＰ００＝１且つＤＯＷＮ００＝１）と（ＵＰ０１＝１、且つＤＯＷＮ０１＝１）の少なくとも一方が成立するとき１（例えばＨｉｇｈ）となる。なお、信号の値１、０は論理値を表している。
ERR is an output of the
ＡＮＤ回路１２１９は、ＯＲ回路１２１１の出力が０であるとき、ＯＲ回路１２１６の出力信号をそのまま伝達出力する。ＯＲ回路１２１６は、論理演算ＯＲ（ＡＮＤ（ＵＰ００、／ＤＯＷＮ００）、ＡＮＤ（ＵＰ０１、／ＤＯＷＮ０１））を行う。したがって、（ＵＰ００＝１、且つＤＯＷＮ００＝０）、（ＵＰ０１＝１、且つＤＯＷＮ０１＝０）の少なくとも一方が成り立つとき、ＵＰ１は１（例えばＨｉｇｈ）となる。例えば（ＵＰ００＝１、且つＤＯＷＮ００＝１）が成り立つ場合、クロック信号ＣＬＫ０とＣＬＫ９０でサンプリングしたＤＡＴＡ０とＤＡＴＡ９０の値が異なり、クロック信号ＣＬＫ９０とＣＬＫ１８０でサンプリングしたＤＡＴＡ９０とＤＡＴＡ１８０の値が異なり、１データサイクル（＝１／２クロック周期）でデータの反転が２回生じていることになり、エラーと判定する。（ＵＰ０１＝１、且つＤＯＷＮ０１＝１）が成り立つ場合も同様に、クロック信号ＣＬＫ１８０とＣＬＫ２７０でサンプリングしたＤＡＴＡ１８０とＤＡＴＡ２７０の値が異なり、クロック信号ＣＬＫ２７０とＣＬＫ３６０でサンプリングしたＤＡＴＡ２７０とＤＡＴＡ３６０の値が異なり、１データサイクル（＝１／２クロック周期）でデータの反転が２回生じていることになり、エラーとなる。
When the output of the
ＡＮＤ回路１２２０は、ＯＲ回路１２１１の出力が０であるとき、ＯＲ回路１２１８の出力をそのまま伝達出力される。ＯＲ回路１２１８は、論理演算ＯＲ（ＡＮＤ（ＤＯＷＮ００、／ＵＰ０１）、ＡＮＤ（ＤＯＷＮ０１、／ＵＰ００））を行う。（ＤＯＷＮ００＝１、且つＵＰ０１＝０）、（ＤＯＷＮ０１＝１、且つＵＰ００＝０）の少なくとも一方が成り立つとき、ＤＯＷＮ１が１（例えばＨｉｇｈ）となる。
When the output of the
図４に、上記した論理回路部１２３０の論理を真理値表としてまとめて示す。位相検出器１２の出力は、４パターンに分類できる。それぞれについて、データサンプリング回路１１から位相検出器１２の出力までのタイミングチャートの例を示す。なお、図４において、信号の値１、０は論理値を表している。
FIG. 4 collectively shows the logic of the
上記したように、ＵＰ００＝１且つＤＯＷＮ００＝１の場合、ＥＲＲ＝１、ＵＰ１＝ＤＯＷＮ１＝０とする。 As described above, when UP00 = 1 and DOWN00 = 1, ERR = 1 and UP1 = DOWN1 = 0.
ＵＰ０１＝１且つＤＯＷＮ０１＝１の場合、ＥＲＲ＝１、ＵＰ１＝ＤＯＷＮ１＝０とする。 When UP01 = 1 and DOWN01 = 1, ERR = 1 and UP1 = DOWN1 = 0.
それ以外の場合、ＵＰ００、ＤＯＷＮ００、ＵＰ０１、ＤＯＷＮ０１を多数決し、ＵＰが多い場合、ＵＰ１＝１、ＤＯＷＮ１＝０とし、ＤＯＷＮが多い場合、ＵＰ１＝０、ＤＯＷＮ１＝１とする。 In other cases, UP00, DOWN00, UP01, and DOWN01 are majority, UP1 = 1 and DOWN1 = 0 when there are many UPs, and UP1 = 0 and DOWN1 = 1 when there are many DOWNs.
＜ＤＯＷＮ発生時の動作例＞
次に、抽出クロック信号の位相がデータよりも進んでおり、ＤＯＷＮが発生する場合を説明する。
<Operation example when DOWN occurs>
Next, a case where the phase of the extracted clock signal is ahead of the data and DOWN occurs will be described.
図５は、ＤＯＷＮ１＝１（＝Ｈｉｇｈ）となる場合の動作例を示すタイミング図である。図５（Ａ）には、データ入力、クロック信号ＣＬＫ０、９０、１８０、２７０、サンプリングデータＤＡＴＡ０、９０、１８０、２７０、３６０、ＵＰ００、ＤＯＷＮ００、ＵＰ０１、ＤＯＷＮ０１、ＵＰ１、ＤＯＷＮ１、ＥＲＲの電圧波形が示されている。なお、特に制限されないが、以下のタイミング図では、Ｈｉｇｈを論理１、Ｌｏｗを論理０とする。図５（Ｂ）は、抽出クロックとデータ信号の位相の関係を示す波形図である。ＣＬＫ０、ＣＬＫ１８０は、それぞれの矢線の右隣の破線が示すデータ中心部に来るべきところ、位相が進んでいる。ＣＬＫ９０、２７０は、それぞれの右隣の破線が示すデータエッジに来るべきところ、位相が進んでいる。
FIG. 5 is a timing chart showing an operation example when DOWN1 = 1 (= High). FIG. 5A shows voltage waveforms of data input, clock signals CLK0, 90, 180, 270, sampling data DATA0, 90, 180, 270, 360, UP00, DOWN00, UP01, DOWN01, UP1, DOWN1, and ERR. It is shown. Although not particularly limited, in the following timing diagrams, High is
図５（Ａ）を参照すると、データ入力としてａ＝１、ｂ＝０、ｃ＝１、ｄ＝０、ｅ＝１、ｆ＝０、ｇ＝１、ｈ＝０がこの順でクロック周波数の２倍の周波数で入力されるものとする。またａ＝１の前にｚ＝０（≠ａ）が入力されているものとする。 Referring to FIG. 5A, as the data input, a = 1, b = 0, c = 1, d = 0, e = 1, f = 0, g = 1, and h = 0 are the clock frequencies in this order. It is assumed that the input is performed at twice the frequency. Further, it is assumed that z = 0 (≠ a) is input before a = 1.
ＣＬＫ０の立ち上がり（タイミングｔ０）で、ＤＡＴＡ０、９０、１８０、２７０、３６０（ただし、ＤＡＴＡ３６０はＣＬＫ０から１クロックサイクル（３６０度）遅れたクロック（ＣＬＫ３６０）でサンプルされたデータ）には、直前のサイクルのＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０の立ち上がりエッジでそれぞれサンプリングされたｚ、ｚ、ａ、ａと、今回のＣＬＫ０（したがってＣＬＫ３６０）の立ち上がりでサンプリングされたｂとがパラレルに出力される。この結果、ＵＰ００、ＤＯＷＮ００、ＵＰ０１、ＤＯＷＮ０１は、それぞれ、Ｌｏｗ、Ｈｉｇｈ、Ｌｏｗ、Ｈｉｇｈとなり、ＵＰ１、ＤＯＷＮ１、ＥＲＲはＬｏｗ、Ｈｉｇｈ、Ｌｏｗとなる。ＤＡＴＡ９０、ＤＡＴＡ１８０のｚ、ａを比較するＥＸＯＲ１２０２の出力ＤＯＷＮ００、ＤＡＴＡ２７０、ＤＡＴＡ３６０のａとｂを比較するＥＸＯＲ１２０４の出力ＤＯＷＮ０１がＨｉｇｈとなり、ＵＰ００、ＵＰ０１はＬｏｗとなる。したがって、ＤＯＷＮ１＝１となる。以降も同様である。この場合、抽出クロック信号の位相を遅らせる。 At the rising edge of CLK0 (timing t0), DATA0, 90, 180, 270, 360 (where DATA360 is data sampled with a clock (CLK360) delayed by one clock cycle (360 degrees) from CLK0) is the previous cycle. Z, z, a, and a sampled at the rising edges of CLK0, CLK90, CLK180, and CLK270, respectively, and b sampled at the rising edge of the current CLK0 (and hence CLK360) are output in parallel. As a result, UP00, DOWN00, UP01, and DOWN01 are Low, High, Low, and High, respectively, and UP1, DOWN1, and ERR are Low, High, and Low. The output DOWN00 of EXOR1202 that compares z and a of DATA90 and DATA180, the output DOWN01 of EXOR1204 that compares a and b of DATA270 and DATA360 becomes High, and UP00 and UP01 become Low. Therefore, DOWN1 = 1. The same applies thereafter. In this case, the phase of the extracted clock signal is delayed.
＜ＵＰ発生時の動作例＞
次に抽出クロック位相が遅れており、ＵＰが発生する場合を説明する。
<Operation example when UP occurs>
Next, a case where the extracted clock phase is delayed and UP occurs will be described.
図６は、ＵＰ１＝Ｈｉｇｈとなる場合の動作例を示すタイミング図である。図６（Ａ）には、データ入力、ＣＬＫ０、９０、１８０、２７０、ＤＡＴＡ０、９０、１８０、２７０、３６０（ただし、ＤＡＴＡ３６０はＣＬＫ０から１クロックサイクル（３６０度）遅れたクロック（ＣＬＫ３６０）でサンプルされたデータ）、ＵＰ００、ＤＯＷＮ００、ＵＰ０１、ＤＯＷＮ０１、ＵＰ１、ＤＯＷＮ１、ＥＲＲの電圧波形が示されている。なお、Ｈｉｇｈを論理１、Ｌｏｗを論理０とする。
FIG. 6 is a timing chart showing an operation example when UP1 = High. 6A shows data input, CLK0, 90, 180, 270, DATA0, 90, 180, 270, 360 (where DATA360 is sampled at a clock (CLK360) delayed by one clock cycle (360 degrees) from CLK0). ), UP00, DOWN00, UP01, DOWN01, UP1, DOWN1, and ERR voltage waveforms are shown. Note that High is
図６（Ｂ）は抽出クロックとデータ信号の位相の関係を示す波形図である。ＣＬＫ０、ＣＬＫ１８０は、それぞれの矢線の左隣の破線が示すデータ中心部に来るべきところ、位相が遅れている。ＣＬＫ９０、２７０は、それぞれの矢線の左隣の破線が示すデータエッジに来るべきところ、位相が遅れている。 FIG. 6B is a waveform diagram showing the relationship between the extracted clock and the phase of the data signal. CLK0 and CLK180 are delayed in phase where they should come to the data center indicated by the broken line adjacent to the left of each arrow line. CLK90 and 270 are delayed in phase where they should come to the data edge indicated by the broken line to the left of each arrow line.
図６（Ａ）を参照すると、データ入力としてａ＝１、ｂ＝０、ｃ＝１、ｄ＝０、ｅ＝１、ｆ＝０、ｇ＝１、ｈ＝０がこの順でクロック周波数の２倍の周波数で入力されるものとする。またａ＝１の前にｚ＝０（≠ａ）が入力されているものとする。 Referring to FIG. 6A, as data input, a = 1, b = 0, c = 1, d = 0, e = 1, f = 0, g = 1, h = 0 are clock frequencies in this order. It is assumed that the input is performed at twice the frequency. Further, it is assumed that z = 0 (≠ a) is input before a = 1.
ＣＬＫ０の立ち上がり（タイミングｔ０）で、ＤＡＴＡ０、９０、１８０、２７０、３６０には、直前のサイクルのＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０の立ち上がりエッジでそれぞれサンプリングされたｚ、ａ、ａ、ｂと、今回のＣＬＫ０の立ち上がりでサンプリングされたｂとがパラレルに出力される。この結果、ＵＰ００、ＤＯＷＮ００、ＵＰ０１、ＤＯＷＮ０１は、それぞれ、Ｈｉｇｈ、Ｌｏｗ、Ｈｉｇｈ、Ｌｏｗとなり、ＵＰ１、ＤＯＷＮ１、ＥＲＲはＨｉｇｈ、Ｌｏｗ、Ｌｏｗとなる。ＤＡＴＡ０、ＤＡＴＡ９０のｚ、ａを比較するＥＸＯＲ１２０１の出力ＵＰ００が１、ＤＡＴＡ１８０、ＤＡＴＡ２７０のａとｂを比較するＥＸＯＲ１２０３の出力ＵＰ０１がＨｉｇｈとなり、ＤＯＷＮ００、ＤＯＷＮ０１はＬｏｗとなる。したがって、ＵＰ１＝１となる。以降も同様である。この場合、抽出クロック信号の位相を進ませる。 At the rising edge of CLK0 (timing t0), DATA0, 90, 180, 270, and 360 include z, a, a, and b sampled at the rising edges of CLK0, CLK90, CLK180, and CLK270 of the previous cycle, respectively. And b sampled at the rising edge of CLK0 are output in parallel. As a result, UP00, DOWN00, UP01, and DOWN01 are High, Low, High, and Low, respectively, and UP1, DOWN1, and ERR are High, Low, and Low. The output UP00 of EXOR1201 that compares z and a of DATA0 and DATA90 is 1, the output UP01 of EXOR1203 that compares a and b of DATA180 and DATA270 is High, and DOWN00 and DOWN01 are Low. Therefore, UP1 = 1. The same applies thereafter. In this case, the phase of the extracted clock signal is advanced.
＜ＵＰとＤＯＷＮが同程度発生する動作例＞
次に抽出クロック位相は最適であり、ＵＰとＤＯＷＮが同程度発生する場合について説明する。
<Operation example in which UP and DOWN are generated to the same extent>
Next, the case where the extracted clock phase is optimum and UP and DOWN are generated to the same extent will be described.
図７は、ＵＰ１＝１、ＤＯＷＮ＝１が同程度の頻度で生じる場合の動作例を示すタイミング図である。図７（Ａ）には、データ入力、ＣＬＫ０、９０、１８０、２７０、ＤＡＴＡ０、９０、１８０、２７０、３６０（ただし、ＤＡＴＡ３６０はＣＬＫ０から１クロックサイクル（３６０度）遅れたクロック（ＣＬＫ３６０）でサンプルされたデータ）、ＵＰ００、ＤＯＷＮ００、ＵＰ０１、ＤＯＷＮ０１、ＵＰ１、ＤＯＷＮ１、ＥＲＲの電圧波形が示されている。なお、Ｈｉｇｈを論理１、Ｌｏｗを論理０とする。
FIG. 7 is a timing diagram showing an operation example when UP1 = 1 and DOWN = 1 occur at the same frequency. FIG. 7A shows data input, CLK0, 90, 180, 270, DATA0, 90, 180, 270, 360 (where DATA360 is sampled at a clock (CLK360) delayed by one clock cycle (360 degrees) from CLK0). ), UP00, DOWN00, UP01, DOWN01, UP1, DOWN1, and ERR voltage waveforms are shown. Note that High is
図７（Ｂ）は抽出クロックとデータ信号の位相の関係を示す波形図である。ＣＬＫ０、ＣＬＫ１８０のそれぞれの矢線はほぼ破線が示すデータ中心部にあり、ＣＬＫ９０、２７０のそれぞれの矢線はほぼ破線が示すデータエッジにある。 FIG. 7B is a waveform diagram showing the relationship between the phase of the extracted clock and the data signal. Each arrow line of CLK0 and CLK180 is substantially at the data center indicated by the broken line, and each arrow line of CLK90 and 270 is substantially at the data edge indicated by the broken line.
図７（Ａ）を参照すると、データ入力としてａ＝１、ｂ＝０、ｃ＝１、ｄ＝０、ｅ＝１、ｆ＝０、ｇ＝１、ｈ＝０がこの順でクロック周波数の２倍の周波数で入力されるものとする。またａ＝１の前にｚ＝０（≠ａ）が入力されているものとする。ａ、ｂ、ｃ、ｆの上の右矢印→は、データ位相（エッジ）の遅れを表しており、ｄ、ｅ、ｇの上の左矢印←はデータ位相（エッジ）の進みを表しており、ジッタにより矢印の方向にエッジが若干ずれていることを表している。 Referring to FIG. 7A, as data input, a = 1, b = 0, c = 1, d = 0, e = 1, f = 0, g = 1, and h = 0 are clock frequencies in this order. It is assumed that the input is performed at twice the frequency. Further, it is assumed that z = 0 (≠ a) is input before a = 1. The right arrow on a, b, c, f represents the delay of the data phase (edge), and the left arrow on the d, e, g represents the advance of the data phase (edge). This indicates that the edge is slightly shifted in the direction of the arrow due to jitter.
クロック信号ＣＬＫ０の立ち上がり（タイミングｔ０）で、ＤＡＴＡ０、９０、１８０、２７０、３６０には、直前のサイクルのＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０の立ち上がりエッジでそれぞれサンプリングされたｚ、ｚ、ａ、ａと、今回のＣＬＫ０の立ち上がりでサンプリングされたｂとがパラレルに出力される。この結果、図５（Ａ）と同様、ＵＰ００、ＤＯＷＮ００、ＵＰ０１、ＤＯＷＮ０１は、それぞれ、Ｌｏｗ、Ｈｉｇｈ、Ｌｏｗ、Ｈｉｇｈとなり、ＵＰ１、ＤＯＷＮ１、ＥＲＲはＬｏｗ、Ｈｉｇｈ、Ｌｏｗとなる。すなわち、ＤＡＴＡ９０、ＤＡＴＡ１８０のｚ、ａを比較するＥＸＯＲ１２０２の出力ＤＯＷＮ００、ＤＡＴＡ２７０、ＤＡＴＡ３６０のａとｂを比較するＥＸＯＲ１２０４の出力ＤＯＷＮ０１がＨｉｇｈとなり、ＵＰ００、ＵＰ０１はＬｏｗとなる。したがって、ＤＯＷＮ１はＨｉｇｈとなる。 At the rising edge of the clock signal CLK0 (timing t0), DATA0, 90, 180, 270, 360 includes z, z, a, a sampled at the rising edges of CLK0, CLK90, CLK180, CLK270 of the immediately preceding cycle, respectively. Then, b sampled at the rising edge of CLK0 is output in parallel. As a result, as in FIG. 5A, UP00, DOWN00, UP01, and DOWN01 are Low, High, Low, and High, respectively, and UP1, DOWN1, and ERR are Low, High, and Low. That is, the output DOWN00 of EXOR 1202 that compares z and a of DATA90 and DATA180, and the output DOWN01 of EXOR1204 that compares a and b of DATA270 and DATA360 are High, and UP00 and UP01 are Low. Therefore, DOWN1 becomes High.
次のクロックサイクルのＣＬＫ０の立ち上がり（タイミングｔ１）で、ＤＡＴＡ０、９０、１８０、２７０、３６０には、直前のサイクルのＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０の立ち上がりエッジでそれぞれサンプリングされたｂ、ｂ、ｃ、ｄと、今回のＣＬＫ０の立ち上がりでサンプリングされたｄとがパラレルに出力される。ＵＰ００、ＤＯＷＮ００、ＵＰ０１、ＤＯＷＮ０１は、それぞれ、Ｌｏｗ、Ｈｉｇｈ、Ｈｉｇｈ、Ｌｏｗとなり、ＵＰ１、ＤＯＷＮ１、ＥＲＲはＬｏｗ、Ｌｏｗ、Ｌｏｗとなる。 At the rising edge of CLK0 (timing t1) of the next clock cycle, DATA0, 90, 180, 270, 360 includes b, b, c sampled at the rising edges of CLK0, CLK90, CLK180, CLK270 of the immediately preceding cycle, respectively. , D and d sampled at the rising edge of CLK0 this time are output in parallel. UP00, DOWN00, UP01, and DOWN01 are Low, High, High, and Low, respectively, and UP1, DOWN1, and ERR are Low, Low, and Low.
さらに次のクロックサイクルのＣＬＫ０の立ち上がり（タイミングｔ２）で、ＤＡＴＡ０、９０、１８０、２７０、３６０には、直前のサイクルのＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０の立ち上がりエッジでそれぞれサンプリングされたｄ、ｅ、ｅ、ｅと、今回のＣＬＫ０の立ち上がりでサンプリングされたｆとがパラレルに出力される。ＵＰ００、ＤＯＷＮ００、ＵＰ０１、ＤＯＷＮ０１は、それぞれ、Ｈｉｇｈ、Ｌｏｗ、Ｌｏｗ、Ｈｉｇｈとなり、ＵＰ１、ＤＯＷＮ１、ＥＲＲはＬｏｗ、Ｌｏｗ、Ｌｏｗとなる。 Further, at the rising edge of CLK0 of the next clock cycle (timing t2), DATA0, 90, 180, 270, 360 includes d, e, and sampled at the rising edges of CLK0, CLK90, CLK180, CLK270 of the immediately preceding cycle, respectively. e and e and f sampled at this rising edge of CLK0 are output in parallel. UP00, DOWN00, UP01, and DOWN01 are High, Low, Low, and High, respectively, and UP1, DOWN1, and ERR are Low, Low, and Low, respectively.
さらに次のクロックサイクルのＣＬＫ０の立ち上がり（タイミングｔ３）で、ＤＡＴＡ０、９０、１８０、２７０、３６０には、直前のサイクルのＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０の立ち上がりエッジでそれぞれサンプリングされたｆ、ｇ、ｇ、ｈと、今回のＣＬＫ０の立ち上がりでサンプリングされたｈとがパラレルに出力される。ＵＰ００、ＤＯＷＮ００、ＵＰ０１、ＤＯＷＮ０１は、それぞれ、Ｈｉｇｈ、Ｌｏｗ、Ｈｉｇｈ、Ｌｏｗとなり、ＵＰ１、ＤＯＷＮ１、ＥＲＲはＨｉｇｈ、Ｌｏｗ、Ｌｏｗとなる。 Further, at the rising edge of CLK0 of the next clock cycle (timing t3), DATA0, 90, 180, 270, 360 includes f, g, and sampled at the rising edges of CLK0, CLK90, CLK180, CLK270 of the immediately preceding cycle, respectively. g and h and h sampled at the rising edge of CLK0 are output in parallel. UP00, DOWN00, UP01, and DOWN01 are High, Low, High, and Low, respectively, and UP1, DOWN1, and ERR are High, Low, and Low, respectively.
図７（Ｂ）に示すように、ＣＤＲが引き込んでいる状態である。ＣＬＫ０とＣＬＫ１８０がデータ信号の中心をサンプリングし、ＣＬＫ９０とＣＬＫ２７０がデータ信号のエッジをサンプリングしている。ＵＰ１、ＤＯＷＮ１の頻度が同じであり、ＣＤＲでは引き込みが行われている。 As shown in FIG. 7B, the CDR is in a retracted state. CLK0 and CLK180 sample the center of the data signal, and CLK90 and CLK270 sample the edge of the data signal. The frequency of UP1 and DOWN1 is the same, and drawing is performed in the CDR.
＜ＥＲＲ出力時の動作例＞
次に抽出クロック位相は最悪（データサンプリングクロック信号ＣＬＫ０、ＣＬＫ１８０がデータ信号の変化点をサンプリングしている）であり、ＥＲＲを出力する場合について説明する。
<Operation example at ERR output>
Next, the case where the extraction clock phase is the worst (data sampling clock signals CLK0 and CLK180 are sampling the changing points of the data signal) and ERR is output will be described.
図８（Ａ）には、データ入力、ＣＬＫ０、９０、１８０、２７０、ＤＡＴＡ０、９０、１８０、２７０、３６０（ただし、ＤＡＴＡ３６０はＣＬＫ０から１クロックサイクル（３６０度）遅れたクロック（ＣＬＫ３６０）でサンプルされたデータ）、ＵＰ００、ＤＯＷＮ００、ＵＰ０１、ＤＯＷＮ０１、ＵＰ１、ＤＯＷＮ１、ＥＲＲの電圧波形が示されている。なお、Ｈｉｇｈを論理１、Ｌｏｗを論理０とする。
FIG. 8A shows data input, CLK0, 90, 180, 270, DATA0, 90, 180, 270, 360 (where DATA360 is sampled at a clock (CLK360) delayed by one clock cycle (360 degrees) from CLK0). ), UP00, DOWN00, UP01, DOWN01, UP1, DOWN1, and ERR voltage waveforms are shown. Note that High is
図８（Ｂ）は抽出クロックとデータ信号の位相の関係を示す波形図である。図７（Ｂ）とは４相クロック位相が、９０度遅れている。ＣＬＫ０、ＣＬＫ１８０のそれぞれの矢線はほぼ破線が示すデータ信号のエッジにあり、ＣＬＫ９０、２７０のそれぞれの矢線はほぼ破線が示すデータ中心部にある。 FIG. 8B is a waveform diagram showing the relationship between the extracted clock and the phase of the data signal. The four-phase clock phase is delayed by 90 degrees from FIG. Each arrow line of CLK0 and CLK180 is substantially at the edge of the data signal indicated by the broken line, and each arrow line of CLK90 and 270 is substantially at the data center indicated by the broken line.
図８（Ａ）を参照すると、データ入力としてａ＝１、ｂ＝０、ｃ＝１、ｄ＝０、ｅ＝１、ｆ＝０、ｇ＝１、ｈ＝０がこの順でクロック周波数の２倍の周波数で入力されるものとする。またａ＝１の前にｚ＝０（≠ａ）が入力されているものとする。ａ、ｂ、ｃ、ｆの上の右矢印→は、データ位相（エッジ）の遅れを表しており、ｄ、ｅ、ｇ、ｈの上の左矢印←はデータ位相（エッジ）の進みを表しており、ジッタにより矢印の方向にエッジが若干ずれていることを表している。 Referring to FIG. 8A, as data input, a = 1, b = 0, c = 1, d = 0, e = 1, f = 0, g = 1, and h = 0 are clock frequencies in this order. It is assumed that the input is performed at twice the frequency. Further, it is assumed that z = 0 (≠ a) is input before a = 1. The right arrow on a, b, c, f represents the delay of the data phase (edge), and the left arrow on the d, e, g, h represents the advance of the data phase (edge). This indicates that the edge is slightly shifted in the direction of the arrow due to jitter.
ＣＬＫ０の立ち上がり（タイミングｔ０）で、ＤＡＴＡ０、９０、１８０、２７０、３６０には、直前のサイクルのＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０の立ち上がりエッジでそれぞれサンプリングされたｚ、ａ、ａ、ｂと、今回のＣＬＫ０の立ち上がりでサンプリングされたｂとがパラレルに出力される。この結果、図６（Ａ）と同様、ＵＰ００、ＤＯＷＮ００、ＵＰ０１、ＤＯＷＮ０１は、それぞれ、Ｈｉｇｈ、Ｌｏｗ、Ｈｉｇｈ、Ｌｏｗとなり、ＵＰ１、ＤＯＷＮ１、ＥＲＲはＨｉｇｈ、Ｌｏｗ、Ｌｏｗとなる。 At the rising edge of CLK0 (timing t0), DATA0, 90, 180, 270, and 360 include z, a, a, and b sampled at the rising edges of CLK0, CLK90, CLK180, and CLK270 of the previous cycle, respectively. And b sampled at the rising edge of CLK0 are output in parallel. As a result, as in FIG. 6A, UP00, DOWN00, UP01, and DOWN01 are High, Low, High, and Low, respectively, and UP1, DOWN1, and ERR are High, Low, and Low.
次のクロックサイクルのＣＬＫ０の立ち上がり（タイミングｔ１）で、ＤＡＴＡ０、９０、１８０、２７０、３６０には、直前のサイクルのＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０の立ち上がりエッジでそれぞれサンプリングされたｂ、ｃ、ｄ、ｄと、今回のＣＬＫ０の立ち上がり（ｔ１）でサンプリングされたｅとがパラレルに出力される。ＵＰ００、ＤＯＷＮ００、ＵＰ０１、ＤＯＷＮ０１は、それぞれ、Ｈｉｇｈ、Ｈｉｇｈ、Ｌｏｗ、Ｈｉｇｈとなり、ＵＰ１、ＤＯＷＮ１、ＥＲＲはＬｏｗ、Ｌｏｗ、Ｈｉｇｈとなる。 At the rising edge of CLK0 (timing t1) of the next clock cycle, DATA0, 90, 180, 270, 360 includes b, c, d sampled at the rising edges of CLK0, CLK90, CLK180, CLK270 of the immediately preceding cycle, respectively. , D and e sampled at the current rising edge of CLK0 (t1) are output in parallel. UP00, DOWN00, UP01, and DOWN01 are High, High, Low, and High, respectively, and UP1, DOWN1, and ERR are Low, Low, and High.
さらに次のクロックサイクルのＣＬＫ０の立ち上がり（タイミングｔ２）で、ＤＡＴＡ０、９０、１８０、２７０、３６０には、直前のサイクルのＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０の立ち上がりエッジでそれぞれサンプリングされたｅ、ｅ、ｅ、ｆと、今回のＣＬＫ０の立ち上がり（ｔ２）でサンプリングされたｇとがパラレルに出力される。ＵＰ００、ＤＯＷＮ００、ＵＰ０１、ＤＯＷＮ０１は、それぞれ、Ｌｏｗ、Ｌｏｗ、Ｈｉｇｈ、Ｈｉｇｈとなり、ＵＰ１、ＤＯＷＮ１、ＥＲＲはＬｏｗ、Ｌｏｗ、Ｈｉｇｈとなる。 Furthermore, at the rising edge of CLK0 (timing t2) of the next clock cycle, DATA0, 90, 180, 270, 360 are sampled at the rising edges of CLK0, CLK90, CLK180, CLK270 of the previous cycle, e, e, e and f and g sampled at the present rising edge of CLK0 (t2) are output in parallel. UP00, DOWN00, UP01, and DOWN01 are Low, Low, High, and High, respectively, and UP1, DOWN1, and ERR are Low, Low, and High, respectively.
ＥＲＲ＝１において、ＣＬＫ０、ＣＬＫ１８０はデータ信号のエッジをサンプリングしている。 When ERR = 1, CLK0 and CLK180 sample the edge of the data signal.
＜積分器１４（ＵＰ／ＤＯＷＮカウンタ）の状態遷移例＞
位相追従ループ内の積分器１４は、位相検出器１２からのＵＰ１とＤＯＷＮ１を受け、ＵＰ１＝ＨｉｇｈのときＵＰカウントし、ＤＯＷＮ１＝Ｈｉｇｈのとき、ＤＯＷＮカウントするＵＰ／ＤＯＷＮカウンタ（不図示）を備える。図９は、積分器１４のＵＰ／ＤＯＷＮカウンタの状態遷移図である。実線はＵＰ１＝１の場合の状態遷移、破線はＤＯＷＮ１＝１の場合の状態遷移を表す。ＵＰ１＝１のとき、クロック入力に応答してカウント値を１つインクリメントし、ＤＯＷＮ１＝１のとき、クロック入力に応答してカウント値を１つデクリメントし、現在サイクルのカウント値が＋７の場合、ＵＰ１＝１であると、＋７から０に戻る。このときＵＰＤＯＷＮ２＝＋１を出力する。現在サイクルのカウント値が−７の場合、ＤＯＷＮ１＝１であると、−７から０に戻る。このときＵＰＤＯＷＮ２＝−１を出力する。
<Example of State Transition of Integrator 14 (UP / DOWN Counter)>
The
積分器１４において、ＵＰ１がＤＯＷＮ１よりも８回多くなった時点で、ＵＰＤＯＷＮ２＝＋１を出力し、ＤＯＷＮ１がＵＰ１より８回多くなったらＵＰＤＯＷＮ２＝−１を出力する。
The
積分器１４は、ＣＤＲ回路を安定化させるためのものである。積分器がない場合、位相検出器１２が出力したＵＰ１／ＤＯＷＮ１を用いて抽出クロック位相を頻繁に動かしてしまい、抽出クロック信号の位相が安定しない。
The
＜積分器１３の構成例＞
図１０は、周波数追従ループ内の積分器１３の構成の一例を示す図である。図１０に示すように、積分器１３は、２段のＵＰ／ＤＯＷＮカウンタ１４１、１４２を備える。１段目のＵＰ／ＤＯＷＮカウンタ１４１は、位相追従ループの積分器１４のＵＰ／ＤＯＷＮカウンタと同一構成とされる。ＵＰ／ＤＯＷＮカウンタ１４１は、位相検出器１２が出力したＵＰ１／ＤＯＷＮ１で毎回周波数偏差情報を更新するのではなく、ＵＰとＤＯＷＮが所定の回数多くなった時だけ更新するために設けるＵＰ／ＤＯＷＮカウンタである。ＵＰ１／ＤＯＷＮ１で毎回周波数偏差情報を更新する場合、１段目のカウンタ１４１は使用しない。
<Configuration Example of
FIG. 10 is a diagram illustrating an example of the configuration of the
２段目のＵＰ／ＤＯＷＮカウンタ１４２のカウント値であるＰＰＭは、クロックとデータ信号の周波数偏差を表す。ＵＰ／ＤＯＷＮカウンタ１４２はＣＯＲＲＥＣＴ信号により、カウント値を補正する機能を備えている。ＵＰ／ＤＯＷＮカウンタ１４２において、オーバーフロー又はアンダーフロー発生時、カウント値を０に自動リセットするか、カウント値を最大値又は最小値に維持する。 PPM which is the count value of the second stage UP / DOWN counter 142 represents a frequency deviation between the clock and the data signal. The UP / DOWN counter 142 has a function of correcting the count value by the CORRECT signal. In the UP / DOWN counter 142, when overflow or underflow occurs, the count value is automatically reset to 0, or the count value is maintained at the maximum value or the minimum value.
＜積分器１３の２段目のＵＰ／ＤＯＷＮカウンタ１４２の構成例＞
図１１は、２段目のＵＰ／ＤＯＷＮカウンタ１４２の構成例を示す図である。図１１を参照すると、ＵＰ／ＤＯＷＮカウンタ１４２は、ＵＰ／ＤＯＷＮカウンタ１４１が出力したＵＰＤＯＷＮ７と出力ＰＰＭを加算する加算器１４２１と、ＣＯＲＲＥＣＴと出力ＰＰＭを加算する加算器１４２２と、ＣＯＲＲＥＣＴが０であるか判定する零判定器１４２３と、セレクタ１４２４と、セレクタ１４２４の出力を、入力されるクロック信号でサンプリングされた値をＰＰＭとして出力するフリップフロップ１４２５を備えている。セレクタ１４２４は、零判定器１４２３の判定結果に基づき、ＣＯＲＲＥＣＴが０のとき、加算器１４２１の出力を選択する。このとき、ＵＰ／ＤＯＷＮカウンタとして機能する。セレクタ１４２４は、零判定器１４２３の判定結果に基づき、ＣＯＲＲＥＣＴが０以外のとき、加算器１４２２の出力を選択する。これにより、ＰＰＭの値を補正する。
<Configuration Example of Second Stage UP / DOWN Counter 142 of
FIG. 11 is a diagram illustrating a configuration example of the second-stage UP / DOWN counter 142. Referring to FIG. 11, the UP / DOWN counter 142 includes an adder 1421 for adding UPDOWN7 output from the UP / DOWN counter 141 and the output PPM, an adder 1422 for adding CORRECT and output PPM, and CORRECT is 0. And a flip-flop 1425 for outputting a value sampled by an input clock signal as a PPM as a zero
＜パターン発生器１５の構成例＞
図１２は、図１のパターン発生器１５の構成例を示す図である。図１２を参照すると、パターン発生器１５は、積分器１４の出力ＰＰＭを入力する加算器１５１と、加算器１５１の出力をＮで除算し、商を出力信号ＵＰＤＯＷＮ３として出力する除算器１５２と、除算器１５２から余りを受けクロックに応答してサンプルするフリップフロップ１５３を備え、フリップフロップ（ＦＦ）１５３の出力端子（Ｑ）の出力信号（余り）が加算器１５１に帰還入力され、積分器１４の出力ＰＰＭと加算される。
<Configuration Example of
FIG. 12 is a diagram illustrating a configuration example of the
一例としてＮ＝６４の動作を説明する。 As an example, the operation of N = 64 will be described.
ＰＰＭ＝１の場合、ＦＦ１５３の出力は０→１→・・・→６３と１つづつ増加し、次のクロックで、ＦＦ１５３の出力（余り）とＰＰＭの加算結果は６４となるので、除算器１５２はＵＰＤＯＷＮ３＝１を出力し、ＦＦ１５３の値は０となる。したがって、６４クロックに１回の確率でＵＰＤＯＷＮ３＝＋１を出力する。 When PPM = 1, the output of the FF 153 increases one by one from 0 → 1 →... → 63, and the addition result of the output (remainder) of the FF 153 and the PPM becomes 64 at the next clock. 152 outputs UPDOWN3 = 1, and the value of FF153 becomes zero. Therefore, UPDOWN3 = + 1 is output with a probability of once every 64 clocks.
ＰＰＭ＝２の場合、ＦＦ１５３の出力は０→２→４→・・・→６２と２つづつ増加し、次のクロックで、ＦＦ１５３の出力（余り）とＰＰＭの加算結果は６４となるので、除算器１５２はＵＰＤＯＷＮ３＝１を出力し、ＦＦ１５３の値は０となる。したがって、６４クロックに２回の確率でＵＰＤＯＷＮ３＝＋１を出力する。 When PPM = 2, the output of the FF 153 increases by 2 from 0 → 2 → 4 →... → 62, and the addition result of the output (remainder) of the FF 153 and the PPM becomes 64 at the next clock. The divider 152 outputs UPDOWN3 = 1, and the value of the FF 153 becomes zero. Therefore, UPDOWN3 = + 1 is output with a probability of twice in 64 clocks.
ＰＰＭ＝−１の場合、ＦＦ１５３の出力は０→−１→−２→・・・→−６３と１つづつ減少し、次のクロックで、ＦＦ１５３の出力（余り）とＰＰＭの加算結果は−６４となるので、除算器１５２はＵＰＤＯＷＮ３＝ー１を出力し、ＦＦ１５３の値は０となる。したがって、６４クロックに１回の確率でＵＰＤＯＷＮ３＝−１を出力する。 When PPM = −1, the output of the FF 153 decreases by 1 from 0 → −1 → −2 →... → −63, and at the next clock, the output of the FF 153 (remainder) and the addition result of the PPM is − Therefore, the divider 152 outputs UPDOWN3 = −1, and the value of the FF 153 becomes 0. Therefore, UPDOWN3 = −1 is output at a probability of once every 64 clocks.
以上のように、一般に、０＜ＰＰＭ＜Ｎの場合、ＰＰＭ／Ｎの確率でＵＰＤＯＷＮ３＝＋１を出力し、０＞ＰＰＭ＞−Ｎの場合ＰＰＭ／Ｎの確率でＵＰＤＯＷＮ３＝−１を出力する。 As described above, generally, when 0 <PPM <N, UPDOWN3 = + 1 is output with the probability of PPM / N, and when 0> PPM> −N, UPDOWN3 = −1 is output with the probability of PPM / N.
ＰＰＭの範囲は、−Ｎ＜ＰＰＭ＜Ｎに限定されることはない。ＰＰＭ＞＝Ｎの場合、ＵＰＤＯＷＮ３は、ＰＰＭ ｄｉｖ Ｎ又は ＰＰＭ ｄｉｖ Ｎ＋１となる。ＰＰＭ ｄｉｖ Ｎ＋１を出力する確率は
（ＰＰＭ ｍｏｄ Ｎ）／Ｎ
で与えられる。ただし、ＰＰＭ ｄｉｖ Ｎと、ＰＰＭ ｍｏｄ Ｎは、整数の除算（ＰＰＭ÷Ｎ）の商と余りである。ＰＰＭ＜＝−Ｎの場合も同様である。
The range of PPM is not limited to -N <PPM <N. When PPM> = N, UPDOWN3 becomes PPM div N or PPM div N + 1. The probability of outputting PPM div N + 1 is (PPM mod N) / N
Given in. However, PPM div N and PPM mod N are the quotient and remainder of integer division (PPM / N). The same applies to PPM <= − N.
パターン発生器１５において、ＵＰＤＯＷＮ３は、ＰＰＭに比例する。
In the
＜混合器１６の構成例＞
図１の混合器１６は、図１３に示すように、パターン発生器１５の出力信号ＵＰＤＯＷＮ３と積分器１２の出力信号ＵＰＤＯＷＮ２を加算し、加算結果を出力信号ＵＰＤＯＷＮ４を出力する加算器１６１から構成される。
<Configuration Example of
As shown in FIG. 13, the
＜位相補間器１７＞
位相補間器１７は、クロックを入力し抽出クロック（多相クロック）を出力するインターポレータを備え、図１４に示すように、混合器１６からＵＰＤＯＷＮ４＝＋１が入力された場合、抽出クロック信号の位相を１Ｓｔｅｐ進め、ＵＰＤＯＷＮ４＝−１が入力された場合、位相を１ステップ遅らせる。ＵＰＤＯＷＮ４＝＋２が入力された場合、位相を２ステップ進める。位相補間器１７は、入力クロックとして４相クロック信号（０度、９０度、１８０度、２７０度）を入力し、ＵＰＤＯＷＮ４を制御信号として受け、位相を補間した抽出クロック信号ＣＬＫ０、９０、１８０、２７０を出力する。図１４では抽出クロックとして４相クロック信号の１つのクロック（例えばＣＬＫ０）が示されている。ＣＬＫ９０、１８０、２７０も同様にして位相が制御される。入力クロックから位相を調整した多相クロック（４相クロック）を生成する位相補間器１７は、例えば特許文献２（特開２００１−２７３０４８号公報）の図２、図４等に開示された構成が用いられる。
<
The
＜積分器１３の出力信号ＰＰＭ（周波数偏差）＞
周波数追従ループ内の積分器１３の出力信号ＰＰＭは、ＣＤＲが検出している周波数偏差に相当する。その理由を以下説明する。
<Output Signal PPM (Frequency Deviation) of
The output signal PPM of the
一例として、以下の条件を考える。
＜条件１＞
・ データレート：５．０［Ｇｂｐｓ］
・ 位相補間器１７の入力クロック：２．５［ＧＨｚ］
・ 位相検出器１２の出力信号周波数（＝積分器１３、１４、パターン発生器１５、混合器１６の動作周波数）：１．２５ ［ＧＨｚ］
・ 位相補間器１７の分解能 ：１Ｓｔｅｐは受信データ１ＵＩの１／３２に相当
・ パターン発生器１５（図１２）のＮ＝６４。
As an example, consider the following conditions.
<
・ Data rate: 5.0 [Gbps]
・ Input clock of phase interpolator 17: 2.5 [GHz]
The output signal frequency of the phase detector 12 (= operating frequencies of the
-Resolution of phase interpolator 17: 1 Step corresponds to 1/32 of 1 UI of received data-N = 64 of pattern generator 15 (FIG. 12).
この条件で、ＰＰＭ＝１の場合、パターン発生器１５の出力ＵＰＤＯＷＮ３は、１．２５ＧＨｚ（データレートの１／４に相当する）のクロック６４周期に１回の確率で＋１を出力する。ＵＰＤＯＷＮ３＝＋１により、クロック信号の位相は（１／３２）ＵＩシフトする。従って、ＰＰＭ＝１あたり、（１／４）×（１／６４）×（１／３２）×１００００００ ＝１２２．０７ ［ｐｐｍ］の周波数偏差に相当するＵＰＤＯＷＮ３を発生していることになる。
Under this condition, when PPM = 1, the output UPDOWN3 of the
ＰＰＭ＝２の場合、ＵＰＤＯＷＮ３の頻度が２倍になるので、１２２．０７×２＝２４４．１４ｐｐｍとなる。 In the case of PPM = 2, since the frequency of UPDOWN3 is doubled, 122.07 × 2 = 244.14 ppm.
以上のように、積分器１３の出力ＰＰＭは、クロックとデータに周波数偏差（Ｆｒｅｑｕｅｎｃｙ Ｄｅｖｉａｔｉｏｎ）（より正確には、クロックを基準（０ｐｐｍ）としたときのデータ信号の周波数偏差）に相当している。
As described above, the output PPM of the
＜位相追従ループの追従能力＞
位相追従ループの追従能力について以下に説明しておく。条件は、上の周波数追従ループの説明に示した条件１のほかに、位相追従ループ内の積分器１４のカウント数を８とする。
<Following ability of phase tracking loop>
The following capability of the phase tracking loop will be described below. The condition is that the count number of the
ＵＰ１がＤＯＷＮ１よりも８個多くなると、積分器１４の出力ＵＰＤＯＷＮ２＝＋１、ＤＯＷＮ１がＵＰ１より８個多くなると、ＵＰＤＯＷＮ２＝−１となる。
When UP1 is 8 more than DOWN1, the output UPDOWN2 of the
位相検出器１２から、常に、ＵＰ１＝１、ＤＯＷＮ１＝０が入力された場合、１．２５ＧＨｚ（データレートの１／４に相当する）のクロック８周期に１回の確率で、ＵＰＤＯＷＮ２＝＋１を出力する。
When UP1 = 1 and DOWN1 = 0 are always input from the
ＵＰＤＯＷＮ２＝＋１により、クロック位相は、１／３２ＵＩシフトする。従って、
（１／４）×（１／８）×（１／３２）×１００００００＝９７６．５６［ｐｐｍ］
が理論上の限界である。マイナス側も同様である。
With UPDOWN2 = + 1, the clock phase is shifted by 1/32 UI. Therefore,
(1/4) × (1/8) × (1/32) × 1000000 = 976.56 [ppm]
Is the theoretical limit. The same applies to the minus side.
＜連続回数計測器１８の構成例＞
図１５は、連続回数計測器１８の構成を示す図である。図１５（Ａ）を参照すると、位相検出器１２からのＵＰ／ＤＯＷＮ１を入力する論理回路１８１と、位相検出器１２からのＥＲＲが０のとき、論理回路１８１の出力を選択出力し、ＥＲＲが１のとき、０を選択出力するセレクタ１８２と、セレクタ１８２の出力をサンプルするフリップフロップ（エッジトリガー型のレジスタ）１８３と、位相検出器１２からのＥＲＲが０のとき、０を選択出力し、ＥＲＲが１のとき、フリップフロップ１８３の出力を選択出力するセレクタ１８４とを備え、フリップフロップ１８３の出力ＣＮＴＮ１は論理回路１８１に入力されている。第２のセレクタ１８４の出力を入力する加算器１８５と、加算器１８５の出力と０を選択するセレクタ１８６と、セレクタ１８６の出力をクロック信号の立ち上がりエッジでサンプルするフリップフロップ（エッジトリガー型のレジスタ）１８７と、フリップフロップ１８７の出力を入力し、ＣＮＴＮＵＰ、ＣＮＴＮＤＯＷＮを出力する比較回路１８８と、比較回路１８８の出力ＣＮＴＮＵＰ、ＣＮＴＮＤＯＷＮを入力する論理和（ＯＲ）回路１８９とを備えている。論理和（ＯＲ）回路１８９の出力はセレクタ１８６に帰還入力され、フリップフロップ１８７の出力は、加算器１８５に入力される。
<Configuration Example of
FIG. 15 is a diagram illustrating a configuration of the continuous
図１５（Ｂ）は、論理回路１８１の動作を説明する図である。 FIG. 15B illustrates the operation of the logic circuit 181.
（ａ）現在の計数値ＣＮＴＮ１＞＝１、且つ、ＵＰ１／ＤＯＷＮ１が−１、すなわち、位相検出器１２からＤＯＷＮ１が出力されたとき、論理回路１８１の出力は−１となる。
(A) When the current count value CNTN1> = 1 and UP1 / DOWN1 is -1, that is, when DOWN1 is output from the
例えばＣＮＴＮ１が＋２のとき、位相検出器１２からＤＯＷＮ１（＝−１）が出力されたとき、論理回路１８１の出力は−１となり、クロック信号に同期してフリップフロップ１８３の出力ＣＮＴＮ１は＋２から−１となる。
For example, when CNTN1 is +2, when DOWN1 (= -1) is output from the
（ｂ）現在の計数値ＣＮＴＮ１＝＜−１、且つ、ＵＰ１／ＤＯＷＮ１が＋１、すなわち、位相検出器１２からＵＰ１が出力されたとき、論理回路１８１の出力は＋１となる。
(B) When the current count value CNTN1 = <− 1 and UP1 / DOWN1 is +1, that is, when UP1 is output from the
例えばＣＮＴＮ１が−２のとき、位相検出器１２からＵＰ（＝＋１）が出力されたとき、論理回路１８１の出力は＋１となり、クロック信号に同期してフリップフロップ１８３の出力ＣＮＴＮ１は−２から＋１となる。
For example, when CNTN1 is −2, when UP (= + 1) is output from the
（ｃ）その他の場合（（ａ）、（ｂ）以外の場合）、論理回路１８１の出力は、現在の計数値ＣＮＴＮ１に、ＵＰ１／ＤＯＷＮ１を加算した値となる。 (C) In other cases (other than (a) and (b)), the output of the logic circuit 181 is a value obtained by adding UP1 / DOWN1 to the current count value CNTN1.
例えばＣＮＴＮ１が−１のとき、位相検出器１２からＤＯＷＮ１（＝−１）が出力されたとき、論理回路１８１の出力は−２となり、クロック信号に同期してフリップフロップ１８３の出力ＣＮＴＮ１は−１から−２となる。すなわち、位相検出器１２からＤＯＷＮ１（＝−１）が出力されると、ＣＮＴＮ１は１つデクリメントされる。また、例えばＣＮＴＮ１が＋１のとき、位相検出器１２からＵＰ１（＝＋１）が出力されたとき、論理回路１８１の出力は＋１＋１＝＋２となり、クロック信号に同期してフリップフロップ１８３の出力ＣＮＴＮ１は＋１から＋２となる。すなわち、位相検出器１２からＵＰ１（＝＋１）が出力されると、ＣＮＴＮ１は１つインクリメントされる。
For example, when CNTN1 is −1 and DOWN1 (= −1) is output from the
図１５（Ａ）の左側の回路は、常に、ＵＰ１／ＤＯＷＮ１の連続数をカウントしておく。連続回数の計数値ＣＮＴＮ１（フリップフロップ１８３の出力）と、ＵＰ１／ＤＯＷＮ１が異符号の場合、ＣＮＴＮ１に、ＵＰ１／ＤＯＷＮ１をセットし、それ以外の場合、ＣＮＴＮ１＋ＵＰ１／ＤＯＷＮ１とする。ＥＲＲ＝１が入力された場合、セレクタ１８４が、計数値ＣＮＴＮ１を選択して、右側の回路ブロックに伝達出力する。またセレクタ１８２で０を選択してフリップフロップ１８３に供給し、フリップフロップ１８３はクロックに同期して計数値ＣＮＴＮ１を０にリセットする。ＣＮＴＮ１により、ＥＲＲ＝１が入力される直前に、ＵＰ１、ＤＯＷＮ１が何回連続しているかが判る。すなわち、ＣＮＴＮ１の値は、その値が１以上の正値の場合、ＵＰ１が１回以上連続している連続回数の値を表し、ＣＮＴＮ１の値が−１以下の負値の場合、ＤＯＷＮ１が１回以上連続している連続回数の値を表している。
The circuit on the left side of FIG. 15A always counts the continuous number of UP1 / DOWN1. When the count value CNTN1 (output of the flip-flop 183) of the continuous number and UP1 / DOWN1 are different signs, UP1 / DOWN1 is set in CNTN1, and otherwise CNTN1 + UP1 / DOWN1 is set. When ERR = 1 is input, the
図１５（Ａ）の右側の回路ブロック（加算器１８５、セレクタ１８６、フリップフロップ１８７、比較回路１８８、ＯＲ回路１８９）は、左側の回路ブロック（論理回路１８１、セレクタ１８２、フリップフロップ１８３、セレクタ１８４）のセレクタ１８４を介してＥＲＲ信号が１のときに入力される値を、現在の計数値ＣＮＴＮ２と加算器１８５で加算する。加算器１８５の加算結果は、セレクタ１８６を介してフリップフロップ１８７のデータ端子に入力され、フリップフロップ１８７は同期クロック（例えばＣＬＫ０）によってＣＮＴＮ２に前記加算結果を出力する。ＣＮＴＮ２は比較回路１８８に入力され、比較回路１８８は、ＣＮＴＮ２が所定回数以上（Ｍ以上）の場合（すなわち、ＵＰ１がＭ回以上連続して出力される場合）、連続ＵＰ検出信号ＣＮＴＮＵＰを１（Ｈｉｇｈ）として出力し、ＣＮＴＮ２が−Ｍ以下の場合（すなわち、ＤＯＷＮ１がＭ回以上連続して出力される場合）、連続ＤＯＷＮ検出信号ＣＮＴＮＤＯＷＮを１（Ｈｉｇｈ）として出力する。連続ＵＰ検出信号ＣＮＴＮＵＰ又は連続ＤＯＷＮ検出信号ＣＮＴＮＤＯＷＮの一方が１のときＯＲ回路１８９の出力は１となり、セレクタ１８６は０を選択出力し、フリップフロップ１８７のデータ端子に入力され、フリップフロップ１８７は同期クロック（例えばＣＬＫ０）によってＣＮＴＮ２を０（ゼロ）にリセットする。この結果、比較回路１８８は、連続ＵＰ検出信号ＣＮＴＮＵＰと連続ＤＯＷＮ検出信号ＣＮＴＮＤＯＷＮはともに０とし、ＯＲ回路１８９の出力は０となり、セレクタ１８６は加算器１８５の出力を選択する。すなわち、これ以降、０にリセットされた計数値（連続回数の累算値）ＣＮＴＮ２と、セレクタ１８４を介して伝達された連続回数とが加算器１８５で加算され累算されていくことになる。以上で、ＵＰ／ＤＯＷＮの連続回数を計数する。図１５（Ａ）の右側の回路ブロック（加算器１８５、セレクタ１８６、フリップフロップ１８７、比較回路１８８、ＯＲ回路１８９）は、比較回路１８８でＣＮＴＮ２の値がＭ以上又は−Ｍ以下となるまで、セレクタ１８４を介して伝達された連続回数をＣＮＴＮ２に累算していくことになる。
The circuit block on the right side of FIG. 15A (
＜連続回数計測器１８の動作例＞
図１６を参照すると、連続回数計測器１８の動作の一例が示されている。なお、図１６では、図１５（Ａ）の比較回路１８８のＭを「８」とした場合のＵＰ１／ＤＯＷＮ１、ＥＲＲ、ＣＮＴＮ１、ＣＮＴＮ２、ＣＮＴＮＵＰ、ＣＮＴＮＤＯＷＮが示されている。ＵＰ１／ＤＯＷＮ１の＋１はＵＰ１、−１はＤＯＷＮ１が出力されたことに対応する。
<Operation Example of
Referring to FIG. 16, an example of the operation of the continuous
ＵＰ１／ＤＯＷＮ１の−１（位相検出器１２からＤＯＷＮ１が出力される）が４サイクルつづき、５サイクル目で、ＵＰ１＝ＤＯＷＮ１＝０、ＥＲＲ＝１となる。この場合、ＣＮＴＮ１は、０、−１、−２、−３、−４となり、ＥＲＲ＝１のとき、セレクタ１８４でＣＮＴＮ１（＝−４：ＤＯＷＮ１の連続回数＝４）が選択され、加算器１８５に入力される。加算器１８５はゼロにリセットされているＣＮＴＮ２とセレクタ１８４を介して入力されたＣＮＴＮ１（＝−４）とを加算し加算結果（＝−４）をセレクタ１８６を介してフリップフロップ１８７のデータ端子に入力する。
UP1 / DOWN1 minus 1 (DOWN1 is output from the phase detector 12) continues for 4 cycles, and in the fifth cycle, UP1 = DOWN1 = 0 and ERR = 1. In this case, CNTN1 is 0, -1, -2, -3, -4. When ERR = 1, CNTN1 (= -4: DOWN1 continuous count = 4) is selected by the
次のサイクルでフリップフロップ１８７によりＣＮＴＮ２は−４にセットされる。
In the next cycle, the flip-
次に、ＵＰ１／ＤＯＷＮ１は−１（ＤＯＷＮ１）が２クロックサイクルつづき、次に、＋１（ＵＰ１）が２クロックサイクル連続して入力される。この場合、ＣＮＴＮ１＝−２の状態で、ＵＰ１が入力されると、論理回路１８１は前述したように、＋１を出力する。フリップフロップ１８３により次のサイクルでＣＮＴＮ１は−２から＋１に変化し、次にＵＰ１が入力されると、ＣＮＴＮ１は次のサイクルで＋１＋１＝＋２に更新される。このとき、位相検出器１２からＥＲＲ＝１が出力されている。セレクタ１８４でＣＮＴＮ１（＝＋２）が選択され、加算器１８５に入力される。加算器１８５は、現在の計数値ＣＮＴＮ２の値（＝−４）と、前段回路からセレクタ１８４を介して伝達されたＣＮＴＮ１の値（＝＋２）を加算し、加算結果（＝−２）がセレクタ１８６を介してフリップフロップ１８７のデータ端子に入力され、フリップフロップ１８７は次のサイクルでＣＮＴＮ２を−２に更新する。
Next, as for UP1 / DOWN1, -1 (DOWN1) is input for two clock cycles, and then +1 (UP1) is input continuously for two clock cycles. In this case, when UP1 is input in the state of CNTN1 = −2, the logic circuit 181 outputs +1 as described above. When the flip-
つづいて、ＵＰ１／ＤＯＷＮ１は＋１（ＵＰ１）が５クロックサイクルつづき、ＥＲＲ＝１が出力される。この場合、ＣＮＴＮ１は、０から＋１〜＋５と変化し、ＥＲＲ＝１のとき、セレクタ１８４でＣＮＴＮ１（＝＋５）が選択されて加算器１８５に入力される。加算器１８５はＣＮＴＮ２の現在値（＝−２）とＣＮＴＮ１の値（＝＋５）を加算し、加算結果（＝＋３）がセレクタ１８６を介してフリップフロップ１８７のデータ端子に入力され、フリップフロップ１８７は次のサイクルでＣＮＴＮ２を＋３に更新する。
Subsequently, UP1 / DOWN1 is +1 (UP1) followed by 5 clock cycles, and ERR = 1 is output. In this case, CNTN1 changes from 0 to +1 to +5. When ERR = 1, CNTN1 (= + 5) is selected by the
さらに、ＵＰ１／ＤＯＷＮ１は＋１（ＵＰ１）が５クロックサイクルつづき、ＥＲＲ＝１が出力される。この場合、ＣＮＴＮ１は０から＋１〜＋５と変化し、ＥＲＲ＝１のとき、セレクタ１８４でＣＮＴＮ１（＝＋５）が選択されて加算器１８５に入力される。加算器１８５はＣＮＴＮ２の現在値（＝＋３）とＣＮＴＮ１の値（＋５）を加算し、加算結果（＝＋８）がセレクタ１８６を介してフリップフロップ１８７のデータ端子に入力され、フリップフロップ１８７は次のサイクルでＣＮＴＮ２を＋８に更新する。ＣＮＴＮ２を入力し、ＣＮＴＮ２＞＝＋８であるか、ＣＮＴＮ２＜＝−８であるかを判定する比較回路１８８は、ＣＮＴＮ２の値が８以上であることを検出し、連続ＵＰ検出信号ＣＮＴＮＵＰに１（Ｈｉｇｈ）を出力する。ＣＮＴＮＵＰ＝Ｈｉｇｈを受けて、ＯＲ回路１８９の出力は１となり、セレクタ１８６は０を選択し、０がフリップフロップ１８７のデータ端子に入力され、次のサイクルで、ＣＮＴＮ２は０にセットされる。同様に、ＣＮＴＮ２が−８以下となった場合、ＣＮＴＮＤＯＷＮがＨｉｇｈとなり、セレクタ１８６は０を選択し、次のサイクルでＣＮＴＮ２は０にセットされる。
Further, UP1 / DOWN1 outputs ERR = 1 after +1 (UP1) continues for 5 clock cycles. In this case, CNTN1 changes from 0 to +1 to +5. When ERR = 1, CNTN1 (= + 5) is selected by the
＜補正量決定器１９の処理例１＞
補正量決定器１９は、問題となる状態から復帰させるには、ＣＤＲが検出している周波数偏差ＰＰＭを補正する。一番単純な方法は、以下のフローチャート図１７にしたがって、ＰＰＭの補正量ＣＯＲＲＥＣＴを決定する。
<Processing example 1 of the
The
ＥＲＲの直前にＵＰが連続していた場合（ＣＮＴＮＵＰ＝１）（ステップＳ１０１のＹｅｓ）、ＣＯＲＲＥＣＴ＝ｐ（ｐ＞０）とする（ステップＳ１０２）。 When UP is continuous immediately before ERR (CNTNUP = 1) (Yes in step S101), CORRECT = p (p> 0) is set (step S102).
ＥＲＲの直前にＤＯＷＮが連続していた場合（ＣＮＴＤＯＷＮ＝１）（ステップＳ１０３のＹｅｓ）、ＣＯＲＲＥＣＴ＝−ｐとする（ステップＳ１０４）。その他の場合（ステップＳ１０３のＮｏ）、ＣＯＲＲＥＣＴ＝０とする（ステップＳ１０５）。 When DOWN continues immediately before ERR (CNTDOWN = 1) (Yes in step S103), CORRECT = −p (step S104). In other cases (No in step S103), CORRECT = 0 is set (step S105).
ここで、ｐは正の整数であり、位相追従ループの追従能力程度の値に設定するのがよい。ほかにも、いくつかの変形が考えられる。以下に２つ示す。 Here, p is a positive integer, and is preferably set to a value about the tracking capability of the phase tracking loop. There are several other variations. Two are shown below.
＜補正量決定器１９の処理例２＞
図１８に示す例は、ＰＰＭを更新した結果、ＰＰＭ値の上限ＰＰＭ（Ｍａｘ）と、下限ＰＰＭ（Ｍｉｎ）の間に入る場合は、図１７と同じであるが、上限（Ｍａｘ）と下限（Ｍｉｎ）の範囲に入らない場合には、ＣＯＲＲＥＣＴの符号を極性に反転する。
<Processing example 2 of the
The example shown in FIG. 18 is the same as FIG. 17 in the case where the PPM value is between the upper limit PPM (Max) and the lower limit PPM (Min) as a result of updating the PPM, but the upper limit (Max) and the lower limit ( If it does not fall within the range of Min), the sign of CORRECT is inverted to the polarity.
ＥＲＲの直前にＵＰが連続していた場合（ＣＮＴＮＵＰ＝１）（ステップＳ２０１のＹｅｓ）、ＰＰＭ＋ｐ＜ＰＰＭ（Ｍａｘ）の場合（ステップＳ２０２のＹｅｓ）、ＣＯＲＲＥＣＴ＝ｐとし（ステップＳ２０３）、ＰＰＭ＋ｐ＞＝ＰＰＭ（Ｍａｘ）の場合（ステップＳ２０２のＮｏ）、ＣＯＲＲＥＣＴ＝−ｐとする（ステップＳ２０６）。 If UP is continuous immediately before ERR (CNTNUP = 1) (Yes in step S201), if PPM + p <PPM (Max) (Yes in step S202), CORRECT = p (step S203), PPM + p> = In the case of PPM (Max) (No in step S202), CORRECT = −p (step S206).
ＥＲＲの直前にＤＯＷＮが連続していた場合（ＣＮＴＮＤＯＷＮ＝１）（ステップＳ２０４のＹｅｓ）、ＰＰＭ−ｐ＞ＰＰＭ（Ｍｉｎ）の場合（ステップＳ２０５のＹｅｓ）、ＣＯＲＲＥＣＴ＝−ｐとし（ステップＳ２０６）、ＰＰＭ−ｐ＜＝ＰＰＭ（Ｍｉｎ）の場合（ステップＳ２０５のＮｏ）、ＣＯＲＲＥＣＴ＝ｐとする（ステップＳ２０３）。その他の場合（ステップＳ２０４のＮｏ）、ＣＯＲＲＥＣＴ＝０とする（ステップＳ２０７）。 If DOWN continues immediately before ERR (CNTNDOWN = 1) (Yes in step S204), if PPM-p> PPM (Min) (Yes in step S205), CORRECT = −p (step S206), When PPM-p <= PPM (Min) (No in step S205), CORRECT = p is set (step S203). In other cases (No in step S204), CORRECT = 0 is set (step S207).
＜補正量決定器１９の処理例３＞
さらに補正量決定器１９の別の例を図１９に示す。図１９に示す例は、ＰＰＭを何回更新してもＣＤＲが引き込まない場合に、補正量ＣＯＲＲＥＣＴを大きくするものである。
<Processing example 3 of the
Further, another example of the
ＰＰＭの更新回数が８の倍数の場合に限り、ＣＯＲＲＥＣＴ＝＋ｑ又は−ｑ、（ｑ＞ｐ）と大きくする。ＰＰＭの上限と下限のチェックも行なっている。 Only when the number of PPM updates is a multiple of 8, CORRECT = + q or −q, (q> p). The upper and lower limits of PPM are also checked.
図１９のステップＳ３０１、Ｓ３０３、Ｓ３０４、Ｓ３０９、Ｓ３１１、Ｓ３１２、Ｓ３１８は、図１８のＳ２０１、Ｓ２０２、Ｓ２０３、Ｓ２０４、Ｓ２０５、Ｓ２０６、Ｓ２０７と同じである。図１９では、ステップＳ３０１とＳ３０３の間に回数が８に達したか否か（ＮＵＭ＝８？）の判定（ステップＳ３０２）が挿入され、ステップＳ３０４ではＮＵＭを１つインクリメントする。ステップＳ３０９とＳ３１１の間に回数が８に達したか否か（ＮＵＭ＝８？）の判定（ステップＳ３１０）が挿入され、ステップＳ３１２ではＮＵＭを１つインクリメントする。 Steps S301, S303, S304, S309, S311, S312, and S318 in FIG. 19 are the same as S201, S202, S203, S204, S205, S206, and S207 in FIG. In FIG. 19, a determination (step S302) of whether or not the number of times has reached 8 (NUM = 8?) Is inserted between steps S301 and S303. In step S304, NUM is incremented by one. A determination (step S310) of whether or not the number of times has reached 8 (NUM = 8?) Is inserted between steps S309 and S311. In step S312, NUM is incremented by one.
ステップＳ３０２でＮＵＭが８のとき、ＰＰＭ＋ｑ＜ＰＰＭ（Ｍａｘ）である場合（ステップＳ３０５のＹｅｓ）、ＣＯＲＲＥＣＴ＝ｑ（ｑ＞０）、ＮＵＭ＝０とする（ステップＳ３０６）。 When NUM is 8 in step S302, if PPM + q <PPM (Max) (Yes in step S305), CORRECT = q (q> 0), and NUM = 0 is set (step S306).
ＰＰＭ＋ｑ＜ＰＰＭ（Ｍａｘ）でない場合（ステップＳ３０５のＮｏ）、ＰＰＭ−ｑ＞ＰＰＭ（Ｍｉｎ）の場合（ステップＳ３１５のＹｅｓ）、ＣＯＲＲＥＣＴ＝−ｑ、ＮＵＭ＝０とし（ステップＳ３１７）、ＰＰＭ−ｑ＞ＰＰＭ（Ｍｉｎ）でない場合（ステップＳ３１５のＮｏ）、ＣＯＲＲＥＣＴ＝０、ＮＵＭ＝０とする（ステップＳ３１６）。 If PPM + q <PPM (Max) is not satisfied (No in step S305), if PPM-q> PPM (Min) (Yes in step S315), CORRECT = −q and NUM = 0 are set (step S317), and PPM-q> If not PPM (Min) (No in step S315), CORRECT = 0 and NUM = 0 are set (step S316).
ステップＳ３１０でＮＵＭが８のとき、ＰＰＭ−ｑ＞ＰＰＭ（Ｍｉｎ）である場合（ステップＳ３１３のＹｅｓ）、ＣＯＲＲＥＣＴ＝−ｑ、ＮＵＭ＝０とする（ステップＳ３１４）。 When NUM is 8 in step S310, and PPM-q> PPM (Min) (Yes in step S313), CORRECT = −q and NUM = 0 are set (step S314).
ＰＰＭ−ｑ＞ＰＰＭ（Ｍｉｎ）でない場合（ステップＳ３１３のＮｏ）、ＰＰＭ＋ｑ＜ＰＰＭ（Ｍａｘ）の場合（ステップＳ３０７のＹｅｓ）、ＣＯＲＲＥＣＴ＝ｑ、ＮＵＭ＝０とし（ステップＳ３０８）、ＰＰＭ＋ｑ＜ＰＰＭ（Ｍａｘ）でない場合（ステップＳ３０７のＮｏ）、ＣＯＲＲＥＣＴ＝０、ＮＵＭ＝０とする（ステップＳ３１６）。 If PPM-q> PPM (Min) is not satisfied (No in step S313), if PPM + q <PPM (Max) (Yes in step S307), CORRECT = q and NUM = 0 are set (step S308), and PPM + q <PPM (Max) (NO in step S307), CORRECT = 0 and NUM = 0 are set (step S316).
＜本発明の動作原理の一例＞
図２９を参照して説明した関連技術の問題点に対する本発明による解決手法を説明する。図３２は、図２９において、本発明による位相検出器１２の４状態（ＵＰ、ＥＲＲ発生、ＤＯＷＮ、ＵＰとＤＯＷＮの頻度が同程度）を示した図である。データ周波数−クロック周波数の周波数偏差を５０００ｐｐｍとする。
<Example of operating principle of the present invention>
A solution method according to the present invention for the problem of the related art described with reference to FIG. 29 will be described. FIG. 32 is a diagram showing the four states of the
ＵＰからＤＯＷＮに切り替わるところに、ＥＲＲ発生状態が存在する。 The ERR occurrence state exists at the point where the UP is switched to the DOWN.
一方、ＣＤＲが引き込んでいる場合、ＥＲＲは発生しない（図３２では省略）。 On the other hand, when the CDR is drawn, ERR does not occur (omitted in FIG. 32).
ＥＲＲ発生の有無は、問題が起きていることの検出に利用できる。ＥＲＲの直前の状態はＵＰである。位相検出器１２でＵＰ１＝１を出力し、位相追従ループでクロック位相を進ませているにも関わらず、ＥＲＲが発生したということは、周波数追従ループが周波数偏差を誤って小さく検出し、ＤＯＷＮを大量に挿入しているか、または、ＵＰを挿入する頻度が少なすぎる、ということである。
The presence or absence of ERR can be used to detect that a problem has occurred. The state immediately before ERR is UP. Even though UP1 = 1 is output by the
従って、ＣＤＲが検出している周波数偏差を補正して大きくすれば、正しい周波数偏差に近くなることが分かる。 Therefore, it can be seen that if the frequency deviation detected by the CDR is corrected and increased, the frequency deviation approaches the correct frequency deviation.
ＥＲＲ発生直前のＵＰとＤＯＷＮの発生状況を調べることで、この状態に陥っていることが検出できる。ＥＲＲ発生直前にＵＰが頻発している場合、データに対してクロック位相が遅れ過ぎている（データに対してクロック周波数を低く見積もっている）ことに対応しており、クロック周波数を上げるため（ＵＰを頻繁に発生させるため）、ＰＰＭ値を大きくする。 By examining the occurrence status of UP and DOWN immediately before the occurrence of ERR, it is possible to detect that this state has occurred. If UP occurs frequently just before the occurrence of ERR, this corresponds to the fact that the clock phase is too late for the data (the clock frequency is estimated to be low for the data), and in order to increase the clock frequency (UP To increase the PPM value).
＜本発明の動作原理の他の例＞
図３３は、周波数偏差を誤って大きく見積もっている場合の例を説明する図である。ＥＲＲの直前の状態はＤＯＷＮである。ＣＤＲが検出している周波数偏差を補正して小さくすれば、正しい周波数偏差に近くなることが分かる。すなわち、ＥＲＲ発生直前にＤＯＷＮが頻発している場合、データに対してクロックが図３３の左に流れている（位相が進んでいる）。データ周波数からみてクロック周波数を高く見積もり過ぎている。このため、クロック周波数を下げ、ＤＯＷＮを頻繁に発生させるためにＰＰＭの値を小さくする。
<Another Example of Operation Principle of the Present Invention>
FIG. 33 is a diagram for explaining an example when the frequency deviation is erroneously estimated to be large. The state immediately before ERR is DOWN. It can be seen that if the frequency deviation detected by the CDR is corrected and reduced, the frequency deviation approaches the correct frequency deviation. That is, when DOWN frequently occurs immediately before the occurrence of ERR, the clock for the data flows to the left in FIG. 33 (the phase is advanced). The clock frequency is too high when viewed from the data frequency. For this reason, the value of the PPM is decreased in order to reduce the clock frequency and generate DOWN frequently.
本実施形態においては、位相検出器１２でＥＲＲの発生を検出し、ＥＲＲ直前のＵＰ／ＤＯＷＮの発生状況を調査し、ＵＰが連続している場合には、ＣＤＲが検出している周波数偏差ＰＰＭを補正してその値を大きくし、ＤＯＷＮが連続している場合には、周波数編差ＰＰＭを補正しその値を小さくする制御を行う。
In the present embodiment, the
＜実施形態２＞
次に本発明の第２の実施形態について説明する。図２０は、本発明の第２の実施形態の構成を示す図である。本実施形態では、位相追従ループ側の積分器１４の手前に、強制ＤＯＷＮ生成器２０が追加されている。強制ＤＯＷＮ生成器２０は、位相検出器１２から出力されるＵＰ１／ＤＯＷＮ１、ＥＲＲを入力し、ＥＲＲが発生していない場合（ＥＲＲ＝０）、ＵＰＤＯＷＮ５＝ＵＰ１／ＤＯＷＮ１であるが、ＥＲＲが発生した場合（ＥＲＲ＝１）、強制的にＵＰＤＯＷＮ５＝ＤＯＷＮとする。
<
Next, a second embodiment of the present invention will be described. FIG. 20 is a diagram showing a configuration of the second exemplary embodiment of the present invention. In the present embodiment, a forced
ＣＤＲが検出している周波数偏差が正しく、データ入力のデューティ比が崩れている場合、ＣＤＲが引き込まない可能性がある。本実施形態では、ＥＲＲが発生した場合、強制的にＤＯＷＮ方向にずらすことで引き込ませる。なお、強制する方向は、ＵＰであってもよい。この場合、強制ＤＯＷＮ生成器２０は強制ＵＰ生成器となる。
If the frequency deviation detected by the CDR is correct and the duty ratio of the data input is broken, the CDR may not be pulled in. In this embodiment, when ERR occurs, it is pulled in by forcibly shifting in the DOWN direction. The forced direction may be UP. In this case, the forced DOWN
＜実施形態２の動作例＞
図２１は、本発明の第２の実施形態を説明するタイミングチャートである。図２１（Ｂ）に示すように、ジッタ等により、入力データ信号のＤＵＴＹが奇数ビット目で狭く、偶数ビット目で広い。ＥＲＲは発生するが、クロック位相は変化しないため、この状態で安定する可能性がある。図２１（Ａ）を参照すると、データ入力としてａ＝１、ｂ＝０、ｃ＝１、ｄ＝０、ｅ＝１、ｆ＝０、ｇ＝１、ｈ＝０がこの順でクロック周波数の２倍の周波数で入力されるものとする。またａ＝１の前にｚ＝０（≠ａ）が入力されているものとする。ａ、ｃ、ｅ、ｇの上の右矢印→は、データ位相（エッジ）の遅れを表しており、ｂ、ｄ、ｆ、ｈの上の左矢印←はデータ位相（エッジ）の進みを表しており、ジッタにより矢印の方向にエッジが若干ずれていることを表している。データａ、ｃ、ｅ、ｇでＤＵＴＹが狭く、データｂ、ｄ、ｆ、ｈでＤＵＴＹは広い。
<Operation Example of
FIG. 21 is a timing chart for explaining the second embodiment of the present invention. As shown in FIG. 21B, due to jitter or the like, the DUTY of the input data signal is narrow at odd bits and wide at even bits. Although ERR occurs, the clock phase does not change, so it may stabilize in this state. Referring to FIG. 21A, as data input, a = 1, b = 0, c = 1, d = 0, e = 1, f = 0, g = 1, and h = 0 are clock frequencies in this order. It is assumed that the input is performed at twice the frequency. Further, it is assumed that z = 0 (≠ a) is input before a = 1. The right arrow on a, c, e, and g represents the delay in the data phase (edge), and the left arrow on the b, d, f, and h represents the advance in the data phase (edge). This indicates that the edge is slightly shifted in the direction of the arrow due to jitter. DUTY is narrow for data a, c, e, and g, and DUTY is wide for data b, d, f, and h.
ＣＬＫ０の立ち上がり（タイミングｔ１）で、ＤＡＴＡ０、９０、１８０、２７０、３６０には、直前のサイクルのＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０の立ち上がりエッジでそれぞれサンプリングされたｂ、ｃ、ｄ、ｄと、今回のＣＬＫ０の立ち上がり（ｔ１）でサンプリングされたｄとがパラレルに出力される。ＵＰ００、ＤＯＷＮ００、ＵＰ０１、ＤＯＷＮ０１は、それぞれ、Ｈｉｇｈ、Ｈｉｇｈ、Ｌｏｗ、Ｌｏｗとなり、図４より、ＵＰ１、ＤＯＷＮ１、ＥＲＲはＬｏｗ、Ｌｏｗ、Ｈｉｇｈとなる。 At the rising edge of CLK0 (timing t1), DATA0, 90, 180, 270, and 360 are b, c, d, and d sampled at the rising edges of CLK0, CLK90, CLK180, and CLK270 of the previous cycle, respectively. And d sampled at the rising edge of CLK0 (t1) are output in parallel. UP00, DOWN00, UP01, and DOWN01 are High, High, Low, and Low, respectively. From FIG. 4, UP1, DOWN1, and ERR are Low, Low, and High.
さらに次のクロックサイクルＣＬＫ０の立ち上がり（タイミングｔ２）で、ＤＡＴＡ０、９０、１８０、２７０、３６０には、直前のサイクルのＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０の立ち上がりエッジでそれぞれサンプリングされたｄ、ｅ、ｆ、ｆと、今回のＣＬＫ０の立ち上がり（ｔ２）でサンプリングされたｆとがパラレルに出力される。ＵＰ００、ＤＯＷＮ００、ＵＰ０１、ＤＯＷＮ０１は、それぞれ、Ｈｉｇｈ、Ｈｉｇｈ、Ｌｏｗ、Ｌｏｗとなり、ＵＰ１、ＤＯＷＮ１、ＥＲＲはＬｏｗ、Ｌｏｗ、Ｈｉｇｈとなる。このＥＲＲ＝１を受け強制ＤＯＷＮ生成器２０は強制的にＵＰＤＯＷＮ５＝ＤＯＷＮとし積分器１４に出力する。ＣＤＲ回路が出力する抽出データは、ＣＬＫ０とＣＬＫ１８０でサンプリングしたデータであるが、この例の場合は、ｂ、ｂ、ｄ、ｄ、ｆ、ｆ、となりＤＵＴＹの狭いデータａ、ｃ、ｅ、が抜けている。しかし、強制的にＵＰＤＯＷＮ５＝ＤＯＷＮとしクロック位相を遅らせることで、ＣＤＲ回路はいずれ引き込み、ＤＵＴＹの狭いデータを抽出データとして出力することができる。
Furthermore, at the rising edge (timing t2) of the next clock cycle CLK0, DATA0, 90, 180, 270, 360 includes d, e, f sampled at the rising edges of CLK0, CLK90, CLK180, CLK270 of the immediately preceding cycle, respectively. , F and f sampled at the current rising edge of CLK0 (t2) are output in parallel. UP00, DOWN00, UP01, and DOWN01 are High, High, Low, and Low, respectively, and UP1, DOWN1, and ERR are Low, Low, and High, respectively. Upon receiving this ERR = 1, the forced DOWN
＜実施形態３＞
次に本発明の第３の実施形態について説明する。図２２は、本発明の第３の実施形態の構成を示す図である。本実施形態では、位相検出器１２からのＥＲＲの発生回数を計測し、所定の回数（例えば８回）、ＥＲＲが発生するたびに、積分器１３のＰＰＭを乱数値ＲＮＤに強制設定するエラー回数計数器２１を備えている。エラー回数計数器２１は、ＥＲＲの回数をカウントするカウンタを備え、ＥＲＲ発生を所定回数カウントした場合、乱数ＲＮＤを出力する。乱数は予めメモリに記憶しておいてもよい。積分器１３は、図１０、図１１を参照して説明した構成とされ、ＣＯＲＲＥＣＴのかわりに乱数値ＲＮＤが入力される。ＥＲＲが頻発する場合、周波数追従ループの積分器１３の出力ＰＰＭの値を強制的にランダム値に設定する。
<
Next, a third embodiment of the present invention will be described. FIG. 22 is a diagram showing the configuration of the third exemplary embodiment of the present invention. In this embodiment, the number of occurrences of ERR from the
＜実施形態４＞
次に本発明の第４の実施形態について説明する。図２３は、本発明の第４の実施形態の構成を示す図である。本実施形態では、位相追従ループの積分器１４を混合器１６の後段に配置している。図１等に示した前記実施形態のように、混合器１６の入力ＵＰＤＯＷＮ２（積分器１４の出力）とＵＰＤＯＷＮ３（パターン発生器１５の出力）を単純に加算すると、図２４に示すように、混合器１６の出力ＵＰＤＯＷＮ４に時間軸上粗密が発生する。図２４では、ＵＰＤＯＷＮ４は、疎（疎で示す時間範囲内に１区間相当のパルス幅のパルスが１つ）、密（密で示す時間範囲内に２区間相当のパルス幅のパルスが１つ）、密（疎で示す範囲の期間内に１区間相当のパルス幅のパルスが１区間を置いて２つ）、疎（疎で示す時間範囲内にパルス無し）となる。本実施形態では、第１の実施形態では混合器１６の前段にあった積分器１４を混合器１６の後段に移すことで、混合器１６の出力ＵＰＤＯＷＮ６の疎密を平滑化（平均化）させている。積分器１４は、前記第１の実施形態と同様ＵＰ／ＤＯＷＮカウンタで構成される。混合器１６は、図１３に示した構成とされ、パターン発生器１５の出力ＵＰＤＯＷＮ３と、ＵＰＤＯＷＮ２の代わりに、位相検出器１２の出力ＵＰ１／ＤＯＷＮ１との加算結果をＵＰＤＯＷＮ６として出力する。
<
Next, a fourth embodiment of the present invention will be described. FIG. 23 is a diagram showing the configuration of the fourth exemplary embodiment of the present invention. In the present embodiment, the
＜実施形態５＞
次に本発明の第５の実施形態について説明する。図２５は、本発明の第５の実施形態の構成を示す図である。本実施形態では、図２３の前記第４の実施形態の位相追従ループに、図２０の前記第２の実施形態の強制ＤＯＷＮ生成器２０を追加したものである。ＥＲＲ＝１を受け強制ＤＯＷＮ生成器２０は強制的にＵＰＤＯＷＮ５＝ＤＯＷＮとし混合器１６に出力する。混合器１６は、図１３に示した構成とされ、パターン発生器１５の出力ＵＰＤＯＷＮ３と、ＵＰＤＯＷＮ２の代わりに、ＵＰＤＯＷＮ５との加算結果をＵＰＤＯＷＮ６として出力する。強制ＤＯＷＮ生成器２０は、ＥＲＲ＝１を受け強制的にＵＰＤＯＷＮ５＝ＵＰとし混合器１６に出力する構成としてもよい。
<Embodiment 5>
Next, a fifth embodiment of the present invention will be described. FIG. 25 is a diagram showing the configuration of the fifth exemplary embodiment of the present invention. In this embodiment, the forced DOWN
＜実施形態６＞
次に本発明の第６の実施形態について説明する。図２６は、本発明の第５の実施形態の構成を示す図である。本実施形態では、図２０の前記第５の実施形態における周波数偏差の補正回路（連続回数計測器１８、補正量決定器１９）を除去したものである。なお、図２６において、図２５と同様、混合器１６の後段に積分器１４を配置する構成としてもよい。
<
Next, a sixth embodiment of the present invention will be described. FIG. 26 is a diagram showing the configuration of the fifth exemplary embodiment of the present invention. In this embodiment, the frequency deviation correction circuit (continuous
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。 It should be noted that the disclosures of the above patent documents are incorporated herein by reference. Within the scope of the entire disclosure (including claims) of the present invention, the embodiments and examples can be changed and adjusted based on the basic technical concept. Various combinations and selections of various disclosed elements are possible within the scope of the claims of the present invention. That is, the present invention of course includes various variations and modifications that could be made by those skilled in the art according to the entire disclosure including the claims and the technical idea.
１１ データサンプリング回路
１２ 位相検出器
１３ 積分器
１４ 積分器
１５ パターン発生器
１６ 混合器
１７ 位相補間器
１８ 連続回数計測器
１９ 補正量決定器
２０ 強制ＤＯＷＮ生成器
２１ エラー回数計測器
２２ 回路ブロック（補正回路）
１０１ 位相検出器
１０２、１０３ 積分器
１０４ パターン発生器
１０５ 混合器
１０６ 位相補間器
１１１ レシーバ
１１２〜１１９、１５３、１４２５ フリップフロップ
１４１、１４２ ＵＰ／ＤＯＷＮカウンタ
１５１、１６１ 加算器
１５２ 除算器
１８１ 論理回路
１８２、１８６ セレクタ
１８３、１８７ フリップフロップ
１８４ セレクタ
１８５ 加算器
１８８ 比較回路
１８９ ＯＲ回路
１２０１〜１２０４ ＥＸＯＲ
１２０５、１２０７、１２１２、１２１４、１２１７ インバータ
１２０６、１２０８、１２０９、１２１０、１２１３、１２１５、１２１９、１２２０ ＡＮＤ回路
１２１１、１２１６、１２１８ ＯＲ回路
１２３０ 論理回路部
１４２１、１４２２ 加算器
１４２３ 零判定器
１４２４ セレクタ
DESCRIPTION OF SYMBOLS 11
DESCRIPTION OF
1205, 1207, 1212, 1214, 1217
Claims (25)
入力クロック信号と制御信号とを入力し前記制御信号に基づき位相を可変に調整した多相の出力クロック信号を生成し前記多相のクロック信号として出力する位相補間器と、
を備え、
周波数追従ループに、前記位相検出器からの前記位相比較結果を積分する第１の積分器と、前記第１の積分器の積分出力に対応したパターンの値を出力するパターン発生器とを備え、
位相追従ループに、前記位相検出器からの前記位相比較結果を積分する第２の積分器を備え、
前記第２の積分器の積分出力と前記パターン発生器の出力とを合成した値の信号を生成し前記制御信号として前記位相補間器に供給する混合器と、
前記位相検出器からの出力を監視し、前記位相検出器から前記エラー信号が出力されたとき、前記エラー信号が出力されるまでの前記位相比較結果の出力状況、又は、前記エラー信号が出力されるまでの過去のエラー信号の出力状況から、前記周波数追従ループでの周波数偏差の設定が適正か否か判定し、適正でない場合には、前記第１の積分器の積分出力の補正量を導出して前記第１の積分器に設定し、適正な場合には、前記第１の積分器での積分出力の補正は行わない回路ブロックと、
を備えたクロックアンドデータリカバリ回路。 Based on the comparison result of the data signal group obtained by sampling the input data signal with each of the multiphase clock signals, a phase comparison result including instruction information for advancing or delaying the phase of the clock signal is output, and the data signal group A phase detector that outputs an error signal when the comparison result of
A phase interpolator that inputs an input clock signal and a control signal, generates a multi-phase output clock signal that is variably adjusted based on the control signal, and outputs the output clock signal as the multi-phase clock signal;
With
A frequency tracking loop comprising: a first integrator that integrates the phase comparison result from the phase detector; and a pattern generator that outputs a pattern value corresponding to an integration output of the first integrator;
A second integrator for integrating the phase comparison result from the phase detector in a phase tracking loop;
A mixer that generates a signal having a value obtained by combining the integration output of the second integrator and the output of the pattern generator, and supplies the signal to the phase interpolator as the control signal;
The output from the phase detector is monitored, and when the error signal is output from the phase detector, the output status of the phase comparison result until the error signal is output, or the error signal is output. From the past error signal output status until it is determined whether or not the frequency deviation setting in the frequency tracking loop is appropriate. If not, the correction amount of the integral output of the first integrator is derived. And a circuit block that does not correct the integration output in the first integrator, if set to the first integrator.
And clock and data recovery circuit.
前記位相検出器から前記エラー信号が出力される直前までに、前記位相検出器から連続して出力された、前記クロック信号の位相を進ませる指示又は位相を遅らせる指示の回数を累積加算する回路を備え、
前記位相検出器から前記エラー信号が出力されたとき、
前記エラー信号が出力される直前までに、前記クロック信号の位相を進ませる指示が、予め定められた所定回以上、前記位相検出器から連続して出力されている場合には、前記第１の積分器の積分出力が現在値よりも大きな値となるように前記補正量を設定し、
前記エラー信号が出力される直前までに、前記クロック信号の位相を遅らせる指示が、予め定められた所定回以上、前記位相検出器から連続して出力されている場合には、前記第１の積分器の積分出力が現在値よりも小さな値となるように前記補正量を設定する、請求項１記載のクロックアンドデータリカバリ回路。 The circuit block is
A circuit that cumulatively adds the number of instructions to advance the phase of the clock signal or to instruct to delay the phase, which is continuously output from the phase detector, immediately before the error signal is output from the phase detector. Prepared,
When the error signal is output from the phase detector,
If an instruction for advancing the phase of the clock signal is output continuously from the phase detector a predetermined number of times or more immediately before the error signal is output, the first signal is output. Set the correction amount so that the integral output of the integrator is larger than the current value,
If an instruction to delay the phase of the clock signal is output continuously from the phase detector a predetermined number of times or more immediately before the error signal is output, the first integration is performed. The clock and data recovery circuit according to claim 1, wherein the correction amount is set so that the integrated output of the counter becomes a value smaller than a current value.
前記エラー信号が出力される直前までに、前記クロック信号の位相を進ませる指示又は位相を遅らせる指示の連続出力回数が前記予め定められた所定回に満たないときは、
前記周波数追従ループでの周波数偏差の設定は適正と判定し、前記補正量を零とすることで前記第１の積分器での積分出力の補正は行わない、請求項２記載のクロックアンドデータリカバリ回路。 The circuit block, when the error signal is output from the phase detector,
When the number of continuous outputs of the instruction to advance the phase of the clock signal or the instruction to delay the phase is less than the predetermined number of times just before the error signal is output,
3. The clock and data recovery according to claim 2, wherein the setting of the frequency deviation in the frequency tracking loop is determined to be appropriate, and the correction of the integrated output in the first integrator is not performed by setting the correction amount to zero. circuit.
前記複数の論理ゲートでの判定出力の組み合わせに基づき、前記クロック信号の位相を進めさせる指示をなす第１のアップ信号、又は、前記クロック信号の位相を遅らせる指示をなす第１のダウン信号を出力し、前記複数の論理ゲートでの判定出力の組み合わせが予め定められたエラーの条件に該当する場合に、エラー検出を示す前記エラー信号を出力する論理ユニットを備えている、請求項１乃至３のいずれか１項に記載のクロックアンドデータリカバリ回路。 The phase detector includes a plurality of logic gates for determining whether the data signal pair is coincident / mismatched with a clock signal having a phase adjacent to the data signal group;
Based on a combination of determination outputs from the plurality of logic gates, a first up signal for instructing to advance the phase of the clock signal or a first down signal for instructing to delay the phase of the clock signal is output. And a logic unit that outputs the error signal indicating error detection when a combination of determination outputs at the plurality of logic gates corresponds to a predetermined error condition. The clock and data recovery circuit according to any one of claims.
前記位相検出器から今回、前記エラー信号が出力されると、今回の前記エラー信号出力時点まで、前記第１のアップ信号又は前記第１のダウン信号について計数した連続回数と、
今回の前記エラー信号の１つ前のエラー信号が出力された時点までに、前記位相検出器から出力された前記第１のアップ信号又は前記第１のダウン信号の過去の連続回数と、
を累積加算し、
前記第１のアップ信号又は前記第１のダウン信号の連続回数を累積加算した値が、前記予め定められた所定回以上に対応する値に達するか超えると、連続アップ検出信号又は連続ダウン検出信号を出力する連続回数計測回路と、
前記連続回数計測回路から、前記連続アップ検出信号又は前記連続ダウン検出信号が出力されたときに、前記第１の積分器の積分出力を補正するための補正量を決定する補正量決定器と、
を備え、
前記第１の積分器は、前記補正量決定器から前記補正量が出力された場合、前記第１の積分器の積分出力を前記補正量で補正した値に設定するとともに、前記補正した値から、前記第１のアップ信号と前記第１のダウン信号の積分を行う、請求項４記載のクロックアンドデータリカバリ回路。 The circuit block counts the number of times that the first up signal or the first down signal is continuously output from the phase detector until the error signal is output,
When the error signal is output this time from the phase detector, the number of consecutive times counted for the first up signal or the first down signal until the current error signal output time,
The number of past consecutive times of the first up signal or the first down signal output from the phase detector by the time the error signal immediately before the current error signal is output;
Are cumulatively added,
When a value obtained by accumulating the number of consecutive times of the first up signal or the first down signal reaches or exceeds a value corresponding to the predetermined number of times or more, a continuous up detection signal or a continuous down detection signal A continuous count circuit that outputs
A correction amount determiner for determining a correction amount for correcting the integral output of the first integrator when the continuous up detection signal or the continuous down detection signal is output from the continuous number measurement circuit;
With
When the correction amount is output from the correction amount determiner, the first integrator sets the integration output of the first integrator to a value corrected by the correction amount, and from the corrected value. 5. The clock and data recovery circuit according to claim 4, wherein integration of the first up signal and the first down signal is performed.
前記位相検出器から前記エラー信号が出力されるまでに、前記位相検出器から前記第１のアップ信号又は前記第１のダウン信号が連続して出力される回数を計数し、
前記位相検出器から前記エラー信号が出力されると、前記エラー信号が出力されるまでに計数された前記第１のアップ信号又は前記第１のダウン信号の連続回数の計数値を、後段に伝達し、その後、前記計数値を零にリセットする第１の回路ユニットと、
前記第１の回路ユニットから伝達された、前記第１のアップ信号又は前記第１のダウン信号の前記連続回数を受け、前記連続回数と、過去の前記第１のアップ信号又は前記第１のダウン信号の前記連続回数の累積加算値とを加算器で加算した値を新たな累積加算値とし、
前記新たな累積加算値が、前記第１のアップ信号又は前記第１のダウン信号の所定回数分に対応する値に達したか又は超えているとき、前記連続アップ検出信号又は前記連続ダウン検出信号を出力するとともに、前記連続回数の累積加算値を零にリセットする第２の回路ユニットと、
を備えている、請求項５記載のクロックアンドデータリカバリ回路。 The continuous number counting circuit is:
Counting the number of times the first up signal or the first down signal is continuously output from the phase detector before the error signal is output from the phase detector;
When the error signal is output from the phase detector, the count value of the number of consecutive times of the first up signal or the first down signal counted until the error signal is output is transmitted to the subsequent stage. And then a first circuit unit that resets the count value to zero;
The continuous number of the first up signal or the first down signal transmitted from the first circuit unit is received, and the continuous number of times and the previous first up signal or the first down signal are received. A value obtained by adding the cumulative addition value of the number of consecutive times of the signal with an adder is a new cumulative addition value,
When the new cumulative addition value reaches or exceeds a value corresponding to a predetermined number of times of the first up signal or the first down signal, the continuous up detection signal or the continuous down detection signal And a second circuit unit that resets the cumulative addition value of the continuous number of times to zero,
The clock and data recovery circuit according to claim 5, comprising:
前記第１の回路ユニットは、
前記第１のアップ信号と前記第１のダウン信号を入力する論理回路を備え、
前記論理回路は、
（Ａ）前記第１のアップ信号又は前記第１のダウン信号の連続回数の現在の第１の計数値が＋１以上のときに、前記第１のダウン信号が入力されると、
−１を出力し、
（Ｂ）前記第１のアップ信号又は前記第１のダウン信号の連続回数の現在の前記第１の計数値が−１以下のときに、前記第１のアップ信号が入力されると、
＋１を出力し、
（Ｃ）前記第１のアップ信号又は前記第１のダウン信号の連続回数の現在の前記第１の計数値と、入力された前記第１のダウン信号又は前記第１のアップ信号の関係が、上記（Ａ）、（Ｂ）の関係の以外の場合、入力された信号が前記第１のダウン信号のとき、
前記現在の第１の計数値に−１を加算した値を出力し、
（Ｄ）前記第１のアップ信号又は前記第１のダウン信号の連続回数の現在の前記第１の計数値と、入力された前記第１のダウン信号又は前記第１のアップ信号の関係が、上記（Ａ）、（Ｂ）の関係の以外の場合、入力された信号が前記第１のアップ信号のとき、
現在の前記第１の計数値に＋１を加算した値を出力し、
前記第１の回路ユニットは、さらに、
前記論理回路の出力と零とを入力し、前記位相検出器からの前記エラー信号を選択制御信号とし、前記エラー信号が出力されないとき、前記論理回路の出力を選択出力し、前記位相検出器から前記エラー信号が出力されたときは零を選択出力する第１のセレクタと、
前記第１のセレクタの出力を入力し、出力から、前記第１の計数値を出力する第１のフリップフロップと、
前記第１のフリップフロップの出力と零とを入力し、前記位相検出器から前記エラー信号を選択制御信号とし、前記エラー信号が出力されないときは、零を選択し、前記位相検出器から前記エラー信号が出力されたときは、前記第１のフリップフロップの出力を選択する第２のセレクタと、
を備え、
前記第２の回路ユニットは、
前記第２のセレクタの出力と第２の計数値を加算する加算器と、
前記加算器の出力と零とを入力する第３のセレクタと、
前記第３のセレクタの出力を入力し出力を前記第２の計数値とする第２のフリップフロップと、
前記第２のフリップフロップから出力される前記第２の計数値を受け、前記第２の計数値が所定の正値以上の場合、連続アップ検出信号、前記第２の計数値が所定の負値以下の場合、連続ダウン検出信号を出力する比較回路と、
前記比較回路から前記連続アップ検出信号又は前記連続ダウン検出信号が出力されると、前記第３のセレクタにて零を選択し、前記比較回路から前記連続アップ検出信号も前記連続ダウン検出信号も出力されない場合、前記第３のセレクタにて前記加算器の出力を選択するための選択制御信号を出力する論理ゲートと、
を備えている、請求項５記載のクロックアンドデータリカバリ回路。 The continuous frequency measuring circuit includes first and second circuit units,
The first circuit unit includes:
A logic circuit for inputting the first up signal and the first down signal;
The logic circuit is:
(A) When the first down signal is input when the current first count value of the number of consecutive times of the first up signal or the first down signal is +1 or more,
-1 and
(B) When the first up signal is input when the current first count value of the number of consecutive times of the first up signal or the first down signal is −1 or less,
+1 is output,
(C) The relationship between the current first count value of the number of consecutive times of the first up signal or the first down signal and the input first down signal or the first up signal is: When the input signal is the first down signal in cases other than the relations (A) and (B) above,
Outputting a value obtained by adding -1 to the current first count value;
(D) The relationship between the current first count value of the number of consecutive times of the first up signal or the first down signal and the input first down signal or the first up signal is: When the input signal is the first up signal in cases other than the relations (A) and (B) above,
Output a value obtained by adding +1 to the current first count value;
The first circuit unit further includes:
The output of the logic circuit and zero are input, the error signal from the phase detector is used as a selection control signal, and when the error signal is not output, the output of the logic circuit is selected and output from the phase detector. A first selector that selectively outputs zero when the error signal is output;
A first flip-flop that inputs the output of the first selector and outputs the first count value from the output;
The output of the first flip-flop and zero are input, and the error signal is selected from the phase detector as a selection control signal. When the error signal is not output, zero is selected and the error is output from the phase detector. A second selector that selects an output of the first flip-flop when a signal is output;
With
The second circuit unit includes:
An adder for adding the output of the second selector and a second count value;
A third selector for inputting the output of the adder and zero;
A second flip-flop that receives the output of the third selector and uses the output as the second count value;
When the second count value output from the second flip-flop is received and the second count value is greater than or equal to a predetermined positive value, a continuous up detection signal, and the second count value is a predetermined negative value In the following cases, a comparison circuit that outputs a continuous down detection signal;
When the continuous up detection signal or the continuous down detection signal is output from the comparison circuit, zero is selected by the third selector, and the continuous up detection signal and the continuous down detection signal are output from the comparison circuit. If not, a logic gate for outputting a selection control signal for selecting an output of the adder by the third selector;
The clock and data recovery circuit according to claim 5, comprising:
（Ｅ）前記連続回数計測回路から、前記連続アップ検出信号が出力されると、
前記補正量を正の所定値（ｐ）とし、
（Ｆ）前記連続回数計測回路から、前記連続ダウン検出信号が出力されると、
前記補正量を前記所定値の負値（−ｐ）とし、
（Ｇ）前記連続回数計測回路から、前記連続アップ検出信号、前記連続ダウン検出信号がともに出力されないとき、
前記補正量を零とする、請求項５又は６記載のクロックアンドデータリカバリ回路。 The correction amount determiner is
(E) When the continuous up detection signal is output from the continuous frequency measurement circuit,
The correction amount is a positive predetermined value (p),
(F) When the continuous down detection signal is output from the continuous frequency measurement circuit,
The correction amount is the negative value (−p) of the predetermined value,
(G) When both the continuous up detection signal and the continuous down detection signal are not output from the continuous frequency measurement circuit,
7. The clock and data recovery circuit according to claim 5, wherein the correction amount is zero.
（Ｅ）前記連続回数計測回路から、前記連続アップ検出信号が出力されると、
前記第１の積分器の出力（ＰＰＭ）と正の所定値（ｐ）の和（ＰＰＭ＋ｐ）が、前記第１の積分器の出力最大値（ＰＰＭmax）よりも小の場合、
前記補正量を前記所定値（ｐ）とし、
前記第１の積分器の出力（ＰＰＭ）と前記所定値（ｐ）の和（ＰＰＭ＋ｐ）が、前記第１の積分器の出力最大値（ＰＰＭmax）以上の場合、
前記補正量を前記所定値の負値（−ｐ）とし、
（Ｆ）前記連続回数計測回路から、前記連続ダウン検出信号が出力されると、
前記第１の積分器の出力（ＰＰＭ）から前記所定値（ｐ）を差し引いた値（ＰＰＭ−ｐ）が、前記第１の積分器の出力最小値（ＰＰＭmin）よりも大の場合、
前記補正量を前記所定値の負値（−ｐ）とし、
前記第１の積分器の出力から前記所定値（ｐ）を差し引いた値（ＰＰＭ−ｐ）が、前記第１の積分器の出力最小値（ＰＰＭmin）以下の場合、
前記補正量を前記所定値（ｐ）とし、
（Ｇ）前記連続回数計測回路から、前記連続アップ検出信号、前記連続ダウン検出信号が出力されないときは、
前記補正量を零とする、請求項５又は６記載のクロックアンドデータリカバリ回路。 The correction amount determiner is
(E) When the continuous up detection signal is output from the continuous frequency measurement circuit,
When the sum (PPM + p) of the output (PPM) of the first integrator and the positive predetermined value (p) is smaller than the maximum output value (PPMmax) of the first integrator,
The correction amount is the predetermined value (p),
When the sum (PPM + p) of the output (PPM) of the first integrator and the predetermined value (p) is not less than the maximum output value (PPMmax) of the first integrator,
The correction amount is the negative value (−p) of the predetermined value,
(F) When the continuous down detection signal is output from the continuous frequency measurement circuit,
When the value (PPM-p) obtained by subtracting the predetermined value (p) from the output (PPM) of the first integrator is larger than the output minimum value (PPMmin) of the first integrator,
The correction amount is the negative value (−p) of the predetermined value,
When the value (PPM-p) obtained by subtracting the predetermined value (p) from the output of the first integrator is less than or equal to the output minimum value (PPMmin) of the first integrator,
The correction amount is the predetermined value (p),
(G) When the continuous up detection signal and the continuous down detection signal are not output from the continuous number measurement circuit,
7. The clock and data recovery circuit according to claim 5, wherein the correction amount is zero.
（Ｅ）前記連続回数計測回路から、前記連続アップ検出信号が出力されると、
前記第１の積分器の出力（ＰＰＭ）と正の第１の所定値（ｐ）の和（ＰＰＭ＋ｐ）が、前記第１の積分器の出力最大値（ＰＰＭmax）よりも小の場合、
前記補正量を前記第１の所定値（ｐ）とし、
前記第１の積分器の出力と前記第１の所定値（ｐ）の和（ＰＰＭ＋ｐ）が、前記第１の積分器の出力最大値（ＰＰＭmax）以上の場合、
前記補正量を前記第１の所定値の負値（−ｐ）とし、
（Ｆ）前記連続回数計測回路から、前記連続ダウン検出信号が出力されると、
前記第１の積分器の出力（ＰＰＭ）から前記第１の所定値（ｐ）を差し引いた値（ＰＰＭ−ｐ）が、前記第１の積分器の出力最小値（ＰＰＭmin）よりも大の場合、
前記補正量を前記第１の所定値の負値（−ｐ）とし、
前記第１の積分器の出力から前記第１の所定値（ｐ）を差し引いた値（ＰＰＭ−ｐ）が、前記第１の積分器の出力最小値（ＰＰＭmin）以下の場合、
前記補正量を前記第１の所定値（ｐ）とし、
（Ｇ）前記連続回数計測回路から、前記連続アップ検出信号、前記連続ダウン検出信号が出力されないときは、
前記補正量を零とし、
（Ｈ）前記連続アップ検出信号が出力された場合の上記処理（Ｅ）を所定回実行したとき、
（Ｉ）前記第１の積分器の出力（ＰＰＭ）と正の第２の所定値（ｑ）の和（ＰＰＭ＋ｑ）が、前記第１の積分器の出力最大値（ＰＰＭmax）よりも小の場合、
前記補正量を前記第２の所定値（ｑ）とし、
（Ｊ）前記第１の積分器の出力と前記第２の所定値（ｑ）の和（ＰＰＭ＋ｑ）が、前記第１の積分器の出力最大値（ＰＰＭmax）以上の場合、
前記第１の積分器の出力から前記第２の所定値（ｑ）を差し引いた値（ＰＰＭ−ｑ）が、前記第１の積分器の出力最小値（ＰＰＭmin）よりも大の場合には、
前記補正量を前記第２の所定値の負値（−ｑ）とし、
前記第１の積分器の出力（ＰＰＭ）から前記第２の所定値（ｑ）を差し引いた値（ＰＰＭ−ｑ）が、前記第１の積分器の出力最小値（ＰＰＭmin）以下の場合には、
前記補正量を零とし、
（Ｋ）前記連続ダウン検出信号が出力された場合の上記処理（Ｆ）を所定回実行したとき、
（Ｌ）前記第１の積分器の出力（ＰＰＭ）から前記第２の所定値（ｑ）を差し引いた値（ＰＰＭ−ｑ）が、前記第１の積分器の出力最小値（ＰＰＭmin）よりも大の場合には、
前記補正量を前記第２の所定値の負値（−ｑ）とし、
前記第１の積分器の出力（ＰＰＭ）から前記第２の所定値（ｑ）を差し引いた値（ＰＰＭ−ｑ）が、前記第１の積分器の出力最小値（ＰＰＭmin）以下の場合には、
前記第１の積分器の出力（ＰＰＭ）と前記第２の所定値（ｑ）の和（ＰＰＭ＋ｑ）が、前記第１の積分器の出力最大値（ＰＰＭmax）よりも小の場合、
前記補正量を前記第２の所定値（ｑ）とし、
前記第１の積分器の出力（ＰＰＭ）と前記第２の所定値（ｑ）の和（ＰＰＭ＋ｑ）が、前記第１の積分器の出力最大値（ＰＰＭmax）以上の場合、
前記補正量を零とする、請求項５又は６記載のクロックアンドデータリカバリ回路。 The correction amount determiner is
(E) When the continuous up detection signal is output from the continuous frequency measurement circuit,
When the sum (PPM + p) of the output (PPM) of the first integrator and the positive first predetermined value (p) is smaller than the maximum output value (PPMmax) of the first integrator,
The correction amount is the first predetermined value (p),
When the sum (PPM + p) of the output of the first integrator and the first predetermined value (p) is equal to or greater than the maximum output value (PPMmax) of the first integrator,
The correction amount is set to a negative value (-p) of the first predetermined value,
(F) When the continuous down detection signal is output from the continuous frequency measurement circuit,
A value (PPM-p) obtained by subtracting the first predetermined value (p) from the output (PPM) of the first integrator is larger than the output minimum value (PPMmin) of the first integrator. ,
The correction amount is set to a negative value (-p) of the first predetermined value,
When a value (PPM-p) obtained by subtracting the first predetermined value (p) from the output of the first integrator is less than or equal to the output minimum value (PPMmin) of the first integrator,
The correction amount is the first predetermined value (p),
(G) When the continuous up detection signal and the continuous down detection signal are not output from the continuous number measurement circuit,
The correction amount is zero,
(H) When the process (E) when the continuous up detection signal is output is executed a predetermined number of times,
(I) When the sum (PPM + q) of the output (PPM) of the first integrator and the positive second predetermined value (q) is smaller than the maximum output value (PPMmax) of the first integrator ,
The correction amount is the second predetermined value (q),
(J) When the sum (PPM + q) of the output of the first integrator and the second predetermined value (q) is not less than the maximum output value (PPMmax) of the first integrator,
When the value (PPM-q) obtained by subtracting the second predetermined value (q) from the output of the first integrator is larger than the output minimum value (PPMmin) of the first integrator,
The correction amount is the negative value (−q) of the second predetermined value,
When the value (PPM-q) obtained by subtracting the second predetermined value (q) from the output (PPM) of the first integrator is less than or equal to the output minimum value (PPMmin) of the first integrator ,
The correction amount is zero,
(K) When the process (F) is executed a predetermined number of times when the continuous down detection signal is output,
(L) A value (PPM-q) obtained by subtracting the second predetermined value (q) from the output (PPM) of the first integrator is smaller than the output minimum value (PPMmin) of the first integrator. In the case of large,
The correction amount is the negative value (−q) of the second predetermined value,
When the value (PPM-q) obtained by subtracting the second predetermined value (q) from the output (PPM) of the first integrator is less than or equal to the output minimum value (PPMmin) of the first integrator ,
When the sum (PPM + q) of the output (PPM) of the first integrator and the second predetermined value (q) is smaller than the maximum output value (PPMmax) of the first integrator,
The correction amount is the second predetermined value (q),
When the sum (PPM + q) of the output (PPM) of the first integrator and the second predetermined value (q) is not less than the maximum output value (PPMmax) of the first integrator,
7. The clock and data recovery circuit according to claim 5, wherein the correction amount is zero.
前記第１のアップダウン・カウンタの出力と前記第１の積分器の出力値とを加算する第１の加算器と、
前記補正量と前記第１の積分器の出力値とを加算する第２の加算器と、
前記補正量が零のとき、前記第１の加算器の出力を選択し、前記補正量が非零のとき、前記第２の加算器の出力を選択するセレクタと、
前記セレクタの出力を受け、出力が、前記第１の積分器の積分出力値として出力されるとともに、前記第１及び第２の加算器に共通に入力されるフリップフロップと、
を備えている、請求項４記載のクロックアンドデータリカバリ回路。 The first integrator counts up in response to the input of the first up signal from the phase detector and counts down in response to the input of the first down signal from the phase detector. A first up / down counter;
A first adder for adding the output of the first up / down counter and the output value of the first integrator;
A second adder for adding the correction amount and the output value of the first integrator;
A selector that selects an output of the first adder when the correction amount is zero, and an output of the second adder when the correction amount is non-zero;
A flip-flop that receives an output of the selector and outputs an output as an integrated output value of the first integrator, and is commonly input to the first and second adders;
The clock and data recovery circuit according to claim 4, comprising:
前記加算器の出力を所定の正整数で除した商と余りを出力する除算器と、
前記除算器の前記余りを受けるフリップフロップと、
を備え、前記加算器は、前記フリップフロップからの前記余りと、前記第１の積分器の出力を加算し、前記商が前記パターン発生器の出力とされる、請求項１記載のクロックアンドデータリカバリ回路。 An adder for receiving the output of the first integrator, the pattern generator;
A divider for outputting a quotient and a remainder obtained by dividing the output of the adder by a predetermined positive integer;
A flip-flop receiving the remainder of the divider;
The clock and data according to claim 1, wherein the adder adds the remainder from the flip-flop and the output of the first integrator, and the quotient is the output of the pattern generator. Recovery circuit.
前記混合器は、前記パターン発生器と前記位相検出器の出力を合成した結果を前記第２の積分器に供給する、請求項１乃至１５のいずれか１項に記載のクロックアンドデータリカバリ回路。 Providing the second integrator between the mixer and the phase interpolator;
The clock and data recovery circuit according to any one of claims 1 to 15, wherein the mixer supplies a result of combining the outputs of the pattern generator and the phase detector to the second integrator.
前記位相検出器は、前記データサンプリング回路でサンプリングされたデータ信号群を入力する、請求項１乃至１６のいずれか１項に記載のクロックアンドデータリカバリ回路。 A data sampling circuit for sampling an input data signal with a multiphase clock signal from the phase interpolator;
The clock and data recovery circuit according to any one of claims 1 to 16, wherein the phase detector inputs a data signal group sampled by the data sampling circuit.
前記位相補間器は、
第１乃至第Ｎ（Ｎは、前記）の判定回路を備え、
第ｉの判定回路（ｉ＝１〜Ｎ）は、データ信号をＮ相のクロック信号でサンプリングしたデータ信号群のうち、巡回的に位相が隣り合うｉ番目の相とｉ＋１番目の相のクロック信号でサンプリングしたデータ信号が不一致であるか判定し、
前記第１乃至第Ｎの判定回路の出力を入力し、第ｊ及び第ｊ＋１（ただし、ｊ＝１、３、・・・、Ｎ−１の奇数）の判定回路の各対のうち、少なくとも１対の判定回路の出力がともに不一致を示す場合に、エラー信号を出力し、
その他の場合、前記第１乃至第Ｎ（Ｎは２以上の整数）の判定回路の出力に基づき、前記第１のアップ信号、又は前記第１のダウン信号を出力する論理回路部と、
を備えた、請求項１乃至１７のいずれか１項に記載のクロックアンドデータリカバリ回路。 The multi-phase clock signal is an N-phase clock signal having a phase of 360 degrees / N and equally spaced (where N is a predetermined positive even number),
The phase interpolator is
Comprising first to Nth (N is the above) determination circuits;
The i-th determination circuit (i = 1 to N) is a clock signal of an i-th phase and an i + 1-th phase that are cyclically adjacent in a data signal group obtained by sampling a data signal with an N-phase clock signal. Judge whether the data signals sampled in is inconsistent,
The outputs of the first to Nth determination circuits are input, and at least one of each pair of jth and j + 1th (where j = 1, 3,..., N−1 odd) determination circuits. When the outputs of the pair of judgment circuits indicate mismatch, an error signal is output,
In other cases, a logic circuit unit that outputs the first up signal or the first down signal based on the outputs of the first to Nth (N is an integer of 2 or more) determination circuits;
The clock and data recovery circuit according to claim 1, comprising:
前記データ信号群に対して相隣る位相の前記クロック信号でそれぞれサンプリングされたデータ信号対の一致／不一致を判定し、前記判定結果の組み合わせに基づき、前記クロック信号の位相を進めさせる第１のアップ信号、又は、前記クロック信号の位相を遅らせる第１のダウン信号を出力し、前記判定出力の組み合わせが予め定められたエラーの条件に該当する場合に、エラー信号を出力する位相検出器と、
周波数追従ループを構成し、前記位相検出器からの前記第１のアップ信号と前記第１のダウン信号を積分する第１の積分器と、
位相追従ループを構成し、前記位相検出器からの前記第１のアップ信号と前記第１のダウン信号を積分する第２の積分器と、
前記第１の積分器の出力値に応じたパターンの信号値を生成するパターン発生器と、
前記第２の積分器の出力と前記パターン発生器の出力を合成する混合器と、
入力クロックを入力し前記混合器の出力値に基づき位相を可変させた多相のクロック信号を生成し前記データサンプリング回路に供給する位相補間器と、
前記位相検出器から、前記エラー信号が出力されるまでに、前記第１のアップ信号又は前記第１のダウン信号が連続して出力される回数を計数し、
前記第１のアップ信号又は前記第１のダウン信号の連続回数と、
前記連続回数に対応する前記エラー信号が出力される直前までの過去の前記第１のアップ信号又は前記第１のダウン信号の連続回数と、
を累積加算した値が、予め定められた所定回数以上に対応する値に達すると、連続アップ検出信号又は連続ダウン検出信号を出力する連続回数計測回路と、
前記連続回数計測回路から前記連続アップ検出信号又は前記連続ダウン検出信号が出力されたときに、前記第１の積分器の出力を補正するための補正量を決定する補正量決定器と、
を備え、
前記第１の積分器は、前記補正量決定器から補正量が出力された場合、前記第１の積分器の積分出力を前記補正量で補正した値とするとともに、前記補正した値から、前記第１アップ信号と前記第１のダウン信号の積分を行う、クロックアンドデータリカバリ回路。 A data sampling circuit that samples the input data signal with each of the multiphase clock signals;
A match / mismatch of each pair of data signals sampled by the clock signals having phases adjacent to the data signal group is determined, and a phase of the clock signal is advanced based on a combination of the determination results A phase detector that outputs an up signal or a first down signal that delays the phase of the clock signal, and that outputs an error signal when the combination of the determination outputs meets a predetermined error condition;
A first integrator that constitutes a frequency tracking loop and integrates the first up signal and the first down signal from the phase detector;
A second integrator that constitutes a phase tracking loop and integrates the first up signal and the first down signal from the phase detector;
A pattern generator for generating a signal value of a pattern according to an output value of the first integrator;
A mixer for combining the output of the second integrator and the output of the pattern generator;
A phase interpolator that inputs an input clock, generates a multi-phase clock signal whose phase is varied based on an output value of the mixer, and supplies the clock signal to the data sampling circuit;
Counting the number of times the first up signal or the first down signal is continuously output before the error signal is output from the phase detector,
The number of consecutive times of the first up signal or the first down signal;
The number of consecutive times of the first up signal or the first down signal in the past until immediately before the error signal corresponding to the number of consecutive times is output,
When the cumulative addition value reaches a value corresponding to a predetermined number of times or more determined in advance, a continuous frequency measurement circuit that outputs a continuous up detection signal or a continuous down detection signal;
A correction amount determiner for determining a correction amount for correcting the output of the first integrator when the continuous up detection signal or the continuous down detection signal is output from the continuous frequency measurement circuit;
With
When the correction amount is output from the correction amount determiner, the first integrator sets a value obtained by correcting the integration output of the first integrator with the correction amount, and from the corrected value, A clock and data recovery circuit for integrating a first up signal and the first down signal.
前記データ信号群に対して相隣る位相の前記クロック信号でそれぞれサンプリングされたデータ信号対の一致／不一致を判定し、前記判定結果の組み合わせに基づき、前記クロック信号の位相を進めさせる第１のアップ信号、又は、前記クロック信号の位相を遅らせる第１のダウン信号を出力し、前記判定出力の組み合わせが予め定められたエラーの条件に該当する場合に、エラー信号を出力する位相検出器と、
周波数追従ループを構成し、前記位相検出器からの前記第１のアップ信号と前記第１のダウン信号を積分する第１の積分器と、
位相追従ループを構成し、前記位相検出器からの前記第１のアップ信号と前記第１のダウン信号を積分する第２の積分器と、
前記第１の積分器の出力値に応じたパターンの信号値を生成するパターン発生器と、
前記第２の積分器の出力と前記パターン発生器の出力を合成する混合器と、
入力クロックを入力し前記混合器の出力値に基づき位相を可変させた多相のクロック信号を生成し前記データサンプリング回路に供給する位相補間器と、
前記位相検出器から、前記エラー信号が所定回数出力されると、前記第１の積分器の出力を補正するための補正量を出力するエラー回数計測器と、
を備え、
前記第１の積分器は、前記補正量決定器から補正量が出力された場合、前記第１の積分器の積分出力を前記補正量で補正した値とするとともに、前記補正した値から、前記第１アップ信号と前記第１のダウン信号の積分を行う、クロックアンドデータリカバリ回路。 A data sampling circuit that samples the input data signal with each of the multiphase clock signals;
A match / mismatch of each pair of data signals sampled by the clock signals having phases adjacent to the data signal group is determined, and a phase of the clock signal is advanced based on a combination of the determination results A phase detector that outputs an up signal or a first down signal that delays the phase of the clock signal, and that outputs an error signal when the combination of the determination outputs meets a predetermined error condition;
A first integrator that constitutes a frequency tracking loop and integrates the first up signal and the first down signal from the phase detector;
A second integrator that constitutes a phase tracking loop and integrates the first up signal and the first down signal from the phase detector;
A pattern generator for generating a signal value of a pattern according to an output value of the first integrator;
A mixer for combining the output of the second integrator and the output of the pattern generator;
A phase interpolator that inputs an input clock, generates a multi-phase clock signal whose phase is varied based on an output value of the mixer, and supplies the clock signal to the data sampling circuit;
When the error signal is output a predetermined number of times from the phase detector, an error number measuring device that outputs a correction amount for correcting the output of the first integrator;
With
When the correction amount is output from the correction amount determiner, the first integrator sets a value obtained by correcting the integration output of the first integrator with the correction amount, and from the corrected value, A clock and data recovery circuit for integrating a first up signal and the first down signal.
前記データ信号群に対して相隣る位相の前記クロック信号でそれぞれサンプリングされたデータ信号対の一致／不一致を判定し、前記判定結果の組み合わせに基づき、前記クロック信号の位相を進めさせる第１のアップ信号、又は、前記クロック信号の位相を遅らせる第１のダウン信号を出力し、前記判定出力の組み合わせが予め定められたエラーの条件に該当する場合に、エラー信号を出力する位相検出器と、
周波数追従ループを構成し、前記位相検出器からの前記第１のアップ信号と前記第１のダウン信号を積分する第１の積分器と、
位相追従ループを構成し、前記位相検出器からの前記第１のアップ信号と前記第１のダウン信号を積分する第２の積分器と、
前記第１の積分器の出力値に応じたパターンの信号値を生成するパターン発生器と、
前記第２の積分器の出力と前記パターン発生器の出力を合成する混合器と、
入力クロックを入力し前記混合器の出力値に基づき位相を可変させた多相のクロック信号を生成し前記データサンプリング回路に供給する位相補間器と、
前記位相検出器から前記エラー信号が出力されると、前記第２の積分器に対してダウン信号を与える強制ダウン回路と、
を備えた、クロックアンドデータリカバリ回路。 A data sampling circuit that samples the input data signal with each of the multiphase clock signals;
A match / mismatch of each pair of data signals sampled by the clock signals having phases adjacent to the data signal group is determined, and a phase of the clock signal is advanced based on a combination of the determination results A phase detector that outputs an up signal or a first down signal that delays the phase of the clock signal, and that outputs an error signal when the combination of the determination outputs meets a predetermined error condition;
A first integrator that constitutes a frequency tracking loop and integrates the first up signal and the first down signal from the phase detector;
A second integrator that constitutes a phase tracking loop and integrates the first up signal and the first down signal from the phase detector;
A pattern generator for generating a signal value of a pattern according to an output value of the first integrator;
A mixer for combining the output of the second integrator and the output of the pattern generator;
A phase interpolator that inputs an input clock, generates a multi-phase clock signal whose phase is varied based on an output value of the mixer, and supplies the clock signal to the data sampling circuit;
A forced down circuit for providing a down signal to the second integrator when the error signal is output from the phase detector;
And a clock and data recovery circuit.
前記データ信号群に対して相隣る位相の前記クロック信号でそれぞれサンプリングされたデータ信号対の一致／不一致を判定し、前記判定結果の組み合わせに基づき、前記クロック信号の位相を進めさせる第１のアップ信号、又は、前記クロック信号の位相を遅らせる第１のダウン信号を出力し、前記判定出力の組み合わせが予め定められたエラーの条件に該当する場合に、エラー信号を出力する位相検出器と、
周波数追従ループを構成し、前記位相検出器からの前記第１のアップ信号と前記第１のダウン信号を積分する第１の積分器と、
位相追従ループを構成し、前記位相検出器からの前記第１のアップ信号と前記第１のダウン信号を積分する第２の積分器と、
前記第１の積分器の出力値に応じたパターンの信号値を生成するパターン発生器と、
前記第２の積分器の出力と前記パターン発生器の出力を合成する混合器と、
入力クロックを入力し前記混合器の出力値に基づき位相を可変させた多相のクロック信号を生成し前記データサンプリング回路に供給する位相補間器と、
前記位相検出器から前記エラー信号が出力されると、前記第２の積分器に対してアップ信号を与える強制アップ回路と、
を備えた、クロックアンドデータリカバリ回路。 A data sampling circuit that samples the input data signal with each of the multiphase clock signals;
A match / mismatch of each pair of data signals sampled by the clock signals having phases adjacent to the data signal group is determined, and a phase of the clock signal is advanced based on a combination of the determination results A phase detector that outputs an up signal or a first down signal that delays the phase of the clock signal, and that outputs an error signal when the combination of the determination outputs meets a predetermined error condition;
A first integrator that constitutes a frequency tracking loop and integrates the first up signal and the first down signal from the phase detector;
A second integrator that constitutes a phase tracking loop and integrates the first up signal and the first down signal from the phase detector;
A pattern generator for generating a signal value of a pattern according to an output value of the first integrator;
A mixer for combining the output of the second integrator and the output of the pattern generator;
A phase interpolator that inputs an input clock, generates a multi-phase clock signal whose phase is varied based on an output value of the mixer, and supplies the clock signal to the data sampling circuit;
A forced up circuit for providing an up signal to the second integrator when the error signal is output from the phase detector;
And a clock and data recovery circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2010100813A JP5520128B2 (en) | 2010-04-26 | 2010-04-26 | Clock and data recovery circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011234009A true JP2011234009A (en) | 2011-11-17 |
| JP5520128B2 JP5520128B2 (en) | 2014-06-11 |
Family
ID=45322919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010100813A Expired - Fee Related JP5520128B2 (en) | 2010-04-26 | 2010-04-26 | Clock and data recovery circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5520128B2 (en) |
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| Publication number | Publication date |
|---|---|
| JP5520128B2 (en) | 2014-06-11 |
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