JP2011228720A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、III-Ｖ族窒化物半導体からなる半導体装置に関し、特に、III-Ｖ族窒化物半導体層にオーミック電極が形成された半導体装置に関する。 The present invention relates to a semiconductor device made of a group III-V nitride semiconductor, and particularly to a semiconductor device in which an ohmic electrode is formed on a group III-V nitride semiconductor layer.
III-Ｖ族窒化物半導体、すなわち一般式がＡｌｘＩｎｙＧａ１−ｘ−ｙ Ｎ（但し、ｘ，ｙは０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１）で表わされる混晶型の化合物半導体は、その物理的特徴である広いバンドギャップと直接遷移型のバンド構造とを利用した光学素子への応用だけでなく、破壊電界と飽和電子速度とが大きいという特徴を利用した電子デバイスへの応用も検討されている。特に、半絶縁性基板上にエピタキシャル成長したＡｌＸＧａ１−ＸＮ層（但し、０＜Ｘ≦１である。）とＧａＮ層との界面に現われる２次元電子ガス（2-Dimensional Electron Gas、以下、２ＤＥＧと呼ぶ。）を利用するヘテロ接合電界効果トランジスタ（Hetero-junction Field Effect Transistor、以下、ＨＦＥＴと呼ぶ。）や、ヘテロバイポーラトランジスタ（Hetero-junction Bipolar Transistor、以下、ＨＢＴと呼ぶ。）は、高出力型高周波デバイスとして開発が進められている。 Group III-V nitride semiconductor, that is, the general formula is Al x In y Ga 1-xy N (where x and y are 0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1) The mixed crystal type compound semiconductor is characterized by a large breakdown electric field and saturated electron velocity, as well as its application to optical elements utilizing its wide band gap and direct transition type band structure. Applications to electronic devices are also being considered. In particular, a two-dimensional electron gas (hereinafter referred to as “2-Dimensional Electron Gas”) which appears at the interface between an Al X Ga 1-X N layer epitaxially grown on a semi-insulating substrate (where 0 <X ≦ 1) and a GaN layer. Hetero-junction field effect transistors (hereinafter referred to as HFETs) and hetero-bipolar transistors (hereinafter referred to as HBTs) using 2DEG). Development is progressing as a high output type high frequency device.
ＨＦＥＴは、そのチャネルに対して、例えばＡｌＧａＮからなりｎ型の障壁層であるキャリア供給層からの電子が供給されるのに加え、分極効果（自発分極すなわちピエゾ分極）による電荷が供給されるため、その電子密度は１０１３ｃｍ−２を超える。この電子密度はＡｌＧａＡｓ系化合物半導体からなるＨＦＥＴと比べて１桁程度大きい。 The HFET is supplied with charges from the polarization effect (spontaneous polarization, ie, piezo polarization) in addition to the electrons supplied from the carrier supply layer made of, for example, AlGaN, which is an n-type barrier layer, to the channel. The electron density exceeds 10 13 cm −2 . This electron density is about an order of magnitude higher than that of an HFET made of an AlGaAs compound semiconductor.
さらに、III-Ｖ族窒化物半導体、例えば窒化ガリウム（ＧａＮ）はそのバンドギャップエネルギーが３．４ｅＶと相対的に大きいため耐圧特性も高い。このように高耐圧で且つ高電流密度を有する電気的特性を期待できることから、ＨＦＥＴやＨＢＴを中心とするIII-Ｖ族窒化物半導体を用いた電子デバイスは超高速素子として、また素子のサイズをより小さくした大出力素子として応用が検討されている。 Further, a III-V nitride semiconductor, for example, gallium nitride (GaN) has a high breakdown voltage characteristic because its band gap energy is relatively large at 3.4 eV. Since electrical characteristics having a high breakdown voltage and a high current density can be expected in this way, electronic devices using III-V nitride semiconductors centering on HFETs and HBTs are used as ultra-high-speed devices and the size of the devices. Applications are being studied as smaller high-power elements.
このように、III-Ｖ族窒化物半導体を用いた電子デバイスは、超高速且つ高出力素子として有望ではあるが、この窒化物半導体から超高速且つ高出力素子を実現するには様々な工夫が必要となる。 Thus, although electronic devices using III-V nitride semiconductors are promising as ultra-high speed and high-power elements, various devices are needed to realize ultra-high speed and high-power elements from this nitride semiconductor. Necessary.
まず、III-Ｖ族窒化物半導体を用いて超高速且つ高出力素子を実現するための問題として、コンタクト抵抗の低減が挙げられる。 First, as a problem for realizing an ultrahigh-speed and high-power element using a III-V group nitride semiconductor, there is a reduction in contact resistance.
以下、従来のIII-Ｖ族窒化物半導体を用いたＧａＮ系半導体装置（ＨＦＥＴ）について図１６を参照しながら説明する（例えば、特許文献１を参照。）。 Hereinafter, a conventional GaN-based semiconductor device (HFET) using a group III-V nitride semiconductor will be described with reference to FIG. 16 (see, for example, Patent Document 1).
図１６に示すように、ＧａＮ系半導体装置Ａは、基板１の上にバッファ層２を介在させて形成されたアンドープのＧａＮからなる第１の半導体層３と、該第１の半導体層３の上に形成され、バンドギャップエネルギーが第１の半導体層３よりも大きいアンドープのＡｌＧａＮからなる第２の半導体層４が形成されている。これにより、第１の半導体層３における第２の半導体層４との界面の近傍には２ＤＥＧ層６が形成される。
As shown in FIG. 16, the GaN-based semiconductor device A includes a first semiconductor layer 3 made of undoped GaN formed on a
第２の半導体層４の上にはショットキ型のゲート電極Ｇが形成され、第２の半導体層４におけるゲート電極Ｇの両側方の領域は掘り込まれて２つのコンタクト部４Ａが形成されている。各コンタクト部４Ａの上にはオーミック電極であるソース電極Ｓ及びドレイン電極Ｄがそれぞれ形成されている。また、第２の半導体層４の露出面は絶縁膜７により覆われている。
A Schottky gate electrode G is formed on the
このように、従来のＧａＮ系半導体装置Ａは、第１の半導体層３に２ＤＥＧ層６を生成するための第２の半導体層４の上部を掘り込むことにより、オーミック電極形成領域であるコンタクト部４Ａを形成し、これにより、２ＤＥＧ層６との距離を短縮して、各オーミック電極Ｓ、Ｄと第１の半導体層３とのコンタクト抵抗の低減を図っている。
As described above, the conventional GaN-based semiconductor device A has a contact portion that is an ohmic electrode formation region by digging an upper portion of the
しかしながら、前記従来のＧａＮ系の半導体装置は、コンタクト部４Ａを形成する際のエッチングによる第２の半導体層４に対するエッチングダメージや、該第２の半導体層４に対するエッチングダメージによる２ＤＥＧ層６の電子ガス濃度が低下する等の問題がある。
However, the conventional GaN-based semiconductor device has etching damage to the
また、第２の半導体層４の表面、特にゲート電極Ｇの両側方は絶縁膜７により覆われているものの、端面の露出による表面準位の影響を受けて、ゲート電極Ｇと第２の半導体層４との間にリーク電流（ゲートリーク）が生じやすくなるため、たとえコンタクト抵抗の低減を得られたとしても、デバイス自体の電気的特性（動作特性）は劣化してしまう。
Further, although the surface of the
さらに、掘り込まれたコンタクト部４Ａのエッチング停止位置を見極めることが困難であるという問題をも有している。
Furthermore, there is a problem that it is difficult to determine the etching stop position of the
本発明は、前記従来の問題を解決し、III-Ｖ族窒化物半導体に設けるオーミック電極のコンタクト抵抗を低減しながらデバイスの動作特性を向上できるようにすることを目的とする。 An object of the present invention is to solve the above-mentioned conventional problems and to improve the operating characteristics of the device while reducing the contact resistance of the ohmic electrode provided in the III-V nitride semiconductor.
本願発明者らは、III-Ｖ族窒化物半導体に設けるオーミック電極のコンタクト抵抗を低減できるように、種々の検討を重ねた結果、以下のような知見を得ている。すなわち、前記従来の半導体装置（ＨＦＥＴ）のように、第２の半導体層４を第１の半導体層３の上面に対して平行に掘り下げるだけでは、オーミックコンタクトの直列抵抗成分は減少するものの、逆に２ＤＥＧ層６における電子ガス濃度は低下する。従って、コンタクト抵抗の低減と電子ガス濃度の増大とは互いにトレードオフの関係にある。
The inventors of the present application have obtained the following knowledge as a result of various studies so as to reduce the contact resistance of the ohmic electrode provided in the group III-V nitride semiconductor. That is, just digging the
この知見により、第１の半導体層及び該第１の半導体層の上に形成され２ＤＥＧ層を第１の半導体層の上部に生成する第２の半導体層を有する半導体装置であって、本発明に係る第１の半導体装置を、第２の半導体層に、第１の半導体層の上面に対して傾斜した少なくとも１つの傾斜部を持つ断面凹状のオーミックコンタクト部を形成する構成とする。 Based on this finding, a semiconductor device having a first semiconductor layer and a second semiconductor layer formed on the first semiconductor layer and generating a 2DEG layer on the first semiconductor layer, the present invention includes: Such a first semiconductor device has a configuration in which an ohmic contact portion having a concave cross section having at least one inclined portion inclined with respect to the upper surface of the first semiconductor layer is formed in the second semiconductor layer.
また、本発明に係る第２の半導体装置を、第１の半導体層に、その２ＤＥＧ層に直接に接するオーミックコンタクト部を形成する構成とする。 Further, the second semiconductor device according to the present invention is configured to form an ohmic contact portion in direct contact with the 2DEG layer in the first semiconductor layer.
また、本発明に係る第３の半導体装置を、第２の半導体層におけるオーミックコンタクト部の下側に不純物が導入された第３の半導体層を埋め込む構成とする。 Further, the third semiconductor device according to the present invention is configured to embed a third semiconductor layer into which impurities are introduced below the ohmic contact portion in the second semiconductor layer.
また、本発明に係る第４の半導体装置を、第２の半導体層におけるオーミックコンタクト部を掘り込むと共に、掘り込まれてなる凹部の底部に不純物を導入し且つ内壁を絶縁膜により覆う構成とする。 Further, the fourth semiconductor device according to the present invention has a configuration in which the ohmic contact portion in the second semiconductor layer is dug, impurities are introduced into the bottom of the dug recess, and the inner wall is covered with an insulating film. .
また、本発明に係る第５の半導体装置を、第２の半導体層の上にいわゆるキャップ層となる第３の半導体層を設けた構成においても、本発明の第１の半導体装置の構成、すなわち第３の半導体層に、第２の半導体層の上面に対して傾斜した少なくとも１つの傾斜部を持つ断面凹状のオーミックコンタクト部を形成する構成とする。 In the fifth semiconductor device according to the present invention, the configuration of the first semiconductor device of the present invention, that is, the configuration in which a third semiconductor layer serving as a so-called cap layer is provided on the second semiconductor layer, The third semiconductor layer has a configuration in which an ohmic contact portion having a concave cross section having at least one inclined portion inclined with respect to the upper surface of the second semiconductor layer is formed.
また、本発明に係る第６の半導体装置は、２ＤＥＧ層を有さない例えばIII-Ｖ族窒化物半導体からなるレーザ素子又はＨＢＴを対象とし、オーミックコンタクト部をキャリアが導入された半導体層におけるキャリア濃度のピーク位置又はその近傍にまで掘り込む構成とする。 The sixth semiconductor device according to the present invention is a laser element or HBT made of, for example, a group III-V nitride semiconductor having no 2DEG layer, and a carrier in a semiconductor layer into which an ohmic contact is introduced. It is configured to dig into the concentration peak position or its vicinity.
具体的に、本発明に係る第１の半導体装置は、第１の窒化物半導体層と、第１の窒化物半導体層の上に形成され、該第１の窒化物半導体層の上部に２次元電子ガス（２ＤＥＧ）層を生成する組成を有する第２の窒化物半導体層と、第２の窒化物半導体層の上に選択的に形成されたオーム性を持つ電極とを備え、第２の窒化物半導体層は、底面又は壁面が第１の窒化物半導体層の上面に対して傾斜した少なくとも１つの傾斜部を持つ断面凹状のコンタクト部を有し、電極はコンタクト部に形成されていることを特徴とする。 Specifically, a first semiconductor device according to the present invention is formed on a first nitride semiconductor layer, the first nitride semiconductor layer, and two-dimensionally on the first nitride semiconductor layer. A second nitride semiconductor layer having a composition for generating an electron gas (2DEG) layer; and an ohmic electrode selectively formed on the second nitride semiconductor layer; The physical semiconductor layer has a contact section having a concave cross section having at least one inclined portion whose bottom surface or wall surface is inclined with respect to the upper surface of the first nitride semiconductor layer, and the electrode is formed on the contact portion. Features.
第１の半導体装置によると、第１の窒化物半導体層の上部に２ＤＥＧ層を生成する組成を有する第２の窒化物半導体層は、底面又は壁面が第１の窒化物半導体層の上面に対して傾斜した少なくとも１つの傾斜部を持つ断面凹状のコンタクト部を有しているため、コンタクト部の底部は２ＤＥＧ層との距離が直線的に変化する。このため、傾斜部を持つコンタクト部には、コンタクト抵抗が低減し且つ電子ガス濃度の値も十分となる最適領域が少なくとも１箇所は存在するので、オーム性を持つ電極のコンタクト抵抗を低減しながらデバイスの動作特性を向上することができる。 According to the first semiconductor device, the second nitride semiconductor layer having a composition for generating a 2DEG layer on the first nitride semiconductor layer has a bottom surface or a wall surface with respect to the top surface of the first nitride semiconductor layer. Therefore, the distance between the bottom portion of the contact portion and the 2DEG layer changes linearly. For this reason, since there is at least one optimum region where the contact resistance is reduced and the value of the electron gas concentration is sufficient in the contact portion having the inclined portion, the contact resistance of the ohmic electrode is reduced. The operating characteristics of the device can be improved.
第１の半導体装置において、コンタクト部の底部は、２次元電子ガス層から上側の距離が１ｎｍ以上で且つ１μｍ以下となる位置に設けられていることが好ましい。 In the first semiconductor device, the bottom portion of the contact portion is preferably provided at a position where the upper distance from the two-dimensional electron gas layer is 1 nm or more and 1 μm or less.
また、第１の半導体装置において、コンタクト部の底部には、断面凹凸状で且つ縞状のパターンが形成されており、パターンの周期は１ｎｍ〜１μｍであることが好ましい。このようにすると、コンタクト部には、コンタクト抵抗が低減し且つ電子ガス濃度の値も十分となる最適領域が複数の箇所で存在するため、オーム性を持つ電極のコンタクト抵抗がさらに低減する。 Further, in the first semiconductor device, a striped pattern having a concavo-convex cross section is formed at the bottom of the contact portion, and the pattern period is preferably 1 nm to 1 μm. In this case, since there are a plurality of optimum regions where the contact resistance is reduced and the electron gas concentration is sufficient in the contact portion, the contact resistance of the ohmic electrode is further reduced.
また、第１の半導体装置において、オーム性を持つ電極はコンタクト部の内面及び壁面を覆うように形成されていることが好ましい。このようにすると、壁面に生じる表面準位を介して流れるリーク電流がオーム性を持つ電極に吸収されるため、動作特性を向上することができる。 In the first semiconductor device, the ohmic electrode is preferably formed so as to cover the inner surface and the wall surface of the contact portion. In this case, since the leak current flowing through the surface level generated on the wall surface is absorbed by the electrode having ohmic properties, the operating characteristics can be improved.
本発明に係る第１の半導体装置の製造方法は、第１の窒化物半導体層の上に、該第１の窒化物半導体層の上部に２次元電子ガス層を生成する組成を有する第２の窒化物半導体層を形成する工程と、第２の窒化物半導体層の上部に、底面又は壁面が第２の窒化物半導体層の上面に対して傾斜した少なくとも１つの傾斜部を持つ断面凹状のコンタクト部を選択的に形成する工程と、コンタクト部にオーム性を持つ電極を形成する工程とを備えていることを特徴とする。 The first method for manufacturing a semiconductor device according to the present invention includes a second composition having a composition for generating a two-dimensional electron gas layer on the first nitride semiconductor layer above the first nitride semiconductor layer. A step of forming a nitride semiconductor layer, and a contact having a concave cross section having at least one inclined portion whose bottom surface or wall surface is inclined with respect to the upper surface of the second nitride semiconductor layer on the second nitride semiconductor layer A step of selectively forming a portion and a step of forming an ohmic electrode in the contact portion.
第１の半導体装置の製造方法によると、第１の半導体装置の効果を得られる上に、コンタクト部の底部を傾斜させているため、コンタクト部をエッチングにより形成する場合には、エッチング停止位置が上下に多少ずれたとしても、コンタクト抵抗が低減し且つ電子ガス濃度の値も十分となる最適領域が必ず存在するので、デバイスの特性に悪影響を与えるおそれがない。 According to the first method for manufacturing a semiconductor device, the effect of the first semiconductor device can be obtained, and the bottom of the contact portion is inclined. Therefore, when the contact portion is formed by etching, the etching stop position is Even if they are slightly shifted up and down, there is always an optimum region where the contact resistance is reduced and the electron gas concentration value is sufficient, so there is no possibility of adversely affecting the device characteristics.
第１の半導体装置の製造方法において、コンタクト部を形成する工程は、第２の窒化物半導体層の上にレジスト膜を成膜した後、干渉露光法を用いてレジスト膜のコンタクト部形成領域に対してアンダードーズで露光することにより、レジスト膜のコンタクト部形成領域に断面凹凸状で且つ縞状の周期パターンを形成する工程と、周期パターンが形成されたレジスト膜をマスクとして第２の窒化物半導体層に対してエッチングを行なうことにより、第２の窒化物半導体層のコンタクト部に周期パターンを転写する工程とを含むことが好ましい。 In the first method for manufacturing a semiconductor device, the step of forming the contact portion includes forming a resist film on the second nitride semiconductor layer and then forming the contact portion in the contact portion formation region of the resist film using an interference exposure method. In contrast, a step of forming a periodic pattern with an irregular cross section and a striped pattern in the contact portion forming region of the resist film by exposing with an under dose, and a second nitride using the resist film on which the periodic pattern is formed as a mask It is preferable to include a step of transferring the periodic pattern to the contact portion of the second nitride semiconductor layer by etching the semiconductor layer.
このようにすると、第２の窒化物半導体層のコンタクト部に断面凹凸状で且つ縞状の周期パターンを確実に形成することができる。 In this way, it is possible to reliably form a striped periodic pattern having a concavo-convex cross section at the contact portion of the second nitride semiconductor layer.
また、第１の半導体装置の製造方法において、コンタクト部を形成する工程は、第２の窒化物半導体層の上にレジスト膜を成膜した後、電子ビーム露光法を用いてレジスト膜におけるコンタクト部形成領域に対して近接効果を生じるように露光することにより、レジスト膜のコンタクト部形成領域に断面凹凸状で且つ縞状の周期パターンを形成する工程と、周期パターンが形成されたレジスト膜をマスクとして第２の窒化物半導体層に対してエッチングを行なうことにより、第２の窒化物半導体層のコンタクト部に周期パターンを転写する工程とを含むことが好ましい。 In the first method for manufacturing a semiconductor device, the step of forming the contact portion includes forming a resist film on the second nitride semiconductor layer and then using the electron beam exposure method to form the contact portion in the resist film. A step of forming a periodic pattern with a concavo-convex shape and a striped shape in a contact portion formation region of the resist film by exposing the formation region to a proximity effect, and a mask of the resist film on which the periodic pattern is formed It is preferable to include a step of transferring the periodic pattern to the contact portion of the second nitride semiconductor layer by etching the second nitride semiconductor layer.
このようにすると、第２の窒化物半導体層のコンタクト部に断面凹凸状で且つ縞状の周期パターンを確実に形成することができる。 In this way, it is possible to reliably form a striped periodic pattern having a concavo-convex cross section at the contact portion of the second nitride semiconductor layer.
また、第１の半導体装置の製造方法において、コンタクト部を形成する工程は、第２の窒化物半導体層のコンタクト部形成領域に対してイオンビームを照射することにより、第２の窒化物半導体層のコンタクト部に断面凹凸状で且つ縞状の周期パターンを形成する工程を含むことが好ましい。 In the first method for manufacturing a semiconductor device, the step of forming the contact portion includes irradiating the contact portion forming region of the second nitride semiconductor layer with an ion beam, thereby forming the second nitride semiconductor layer. It is preferable to include a step of forming a periodic pattern having a concavo-convex cross section and a striped pattern in the contact portion.
このようにすると、第２の窒化物半導体層のコンタクト部に断面凹凸状で且つ縞状の周期パターンを確実に形成することができる。 In this way, it is possible to reliably form a striped periodic pattern having a concavo-convex cross section at the contact portion of the second nitride semiconductor layer.
本発明に係る第２の半導体装置は、第１の窒化物半導体層と、第１の窒化物半導体層の上に形成され、第１の窒化物半導体層の一部が露出されたコンタクト部を有し且つ第１の窒化物半導体層の上部に２次元電子ガス（２ＤＥＧ）層を生成する組成を持つ第２の窒化物半導体層と、コンタクト部に形成されたオーム性を持つ電極とを備え、コンタクト部は、第１の窒化物半導体層がその上面から２次元電子ガス層に達する程度に掘り込まれてなる露出部と第２の窒化物半導体層における露出部に面する端部とからなる段差部であり、電極は段差部を跨ぐように形成されていることを特徴とする。 A second semiconductor device according to the present invention includes a first nitride semiconductor layer and a contact portion formed on the first nitride semiconductor layer and exposing a part of the first nitride semiconductor layer. And a second nitride semiconductor layer having a composition for generating a two-dimensional electron gas (2DEG) layer on the first nitride semiconductor layer, and an ohmic electrode formed in the contact portion. The contact portion includes an exposed portion that is dug to such an extent that the first nitride semiconductor layer reaches the two-dimensional electron gas layer from an upper surface thereof, and an end portion that faces the exposed portion of the second nitride semiconductor layer. The electrode is formed so as to straddle the step portion.
第２の半導体装置によると、コンタクト部を、第１の窒化物半導体層がその上面から２次元電子ガス層に達する程度に掘り込まれてなる露出部と第２の窒化物半導体層における露出部に面する端部とからなる段差部とし、オーム性を持つ電極が該段差部を跨ぐように形成されているため、該電極は２ＤＥＧ層と直接にコンタクトを取ることができる。このため、オーム性を持つ電極のコンタクト抵抗が低減されるだけでなくチャネル抵抗をも低減されるので、デバイスとしての動作特性を大幅に向上させることが可能となる。 According to the second semiconductor device, the contact portion includes an exposed portion in which the first nitride semiconductor layer is dug so as to reach the two-dimensional electron gas layer from its upper surface, and an exposed portion in the second nitride semiconductor layer. Since the electrode having an ohmic property is formed so as to straddle the step portion, the electrode can be in direct contact with the 2DEG layer. For this reason, not only the contact resistance of the ohmic electrode is reduced, but also the channel resistance is reduced, so that the operating characteristics of the device can be greatly improved.
第２の半導体装置において、段差部における第１の窒化物半導体層及び第２の窒化物半導体層の界面近傍には、導電性を示す不純物が導入されていることが好ましい。このようにすると、第１の窒化物半導体層及び第２の窒化物半導体層と電極との界面におけるポテンシャル障壁が低くなるため、オーム性を持つ電極のコンタクト抵抗をより低減することができる。 In the second semiconductor device, it is preferable that an impurity exhibiting conductivity be introduced in the vicinity of the interface between the first nitride semiconductor layer and the second nitride semiconductor layer in the step portion. In this case, the potential barrier at the interface between the first nitride semiconductor layer and the second nitride semiconductor layer and the electrode is lowered, so that the contact resistance of the ohmic electrode can be further reduced.
この場合に、ｎ型の不純物としてシリコンを用いることができる。また、ｐ型の不純物としてマグネシウムを用いることができる。 In this case, silicon can be used as the n-type impurity. Further, magnesium can be used as a p-type impurity.
本発明に係る第３の半導体装置は、第１の窒化物半導体層と、第１の窒化物半導体層の上に形成され、断面凹状のコンタクト部形成領域を有し且つ第１の窒化物半導体層の上部に２次元電子ガス層を生成する組成を有する第２の窒化物半導体層と、第２の窒化物半導体層の上に選択的に形成されたオーム性を持つ電極とを備え、第２の窒化物半導体層は、導電性を示す第１の不純物が導入された第３の窒化物半導体層がコンタクト部形成領域に埋め込まれてなるコンタクト部を有し、電極はコンタクト部の上に形成されていることを特徴とする。 A third semiconductor device according to the present invention includes a first nitride semiconductor layer, a first nitride semiconductor layer formed on the first nitride semiconductor layer, having a contact section forming region having a concave cross section, and A second nitride semiconductor layer having a composition for generating a two-dimensional electron gas layer on the layer; and an electrode having ohmic properties selectively formed on the second nitride semiconductor layer; The second nitride semiconductor layer has a contact portion in which a third nitride semiconductor layer into which a first impurity exhibiting conductivity is introduced is embedded in a contact portion formation region, and an electrode is formed on the contact portion. It is formed.
第３の半導体装置によると、オーム性を持つ電極は、導電性を示す第１の不純物が導入された第３の窒化物半導体層がコンタクト部形成領域に埋め込まれてなるコンタクト部の上に形成されているため、第１の不純物が導入された第３の窒化物半導体層によって電極と第２の窒化物半導体層との間のポテンシャル障壁を下げられるので、２ＤＥＧ層の電子ガス濃度を低下させることなくオーム性を持つ電極のコンタクト抵抗を低減できるようになり、その結果、デバイスの動作特性を向上させることができる。 According to the third semiconductor device, the electrode having ohmic properties is formed on the contact portion in which the third nitride semiconductor layer into which the first impurity exhibiting conductivity is introduced is embedded in the contact portion formation region. Therefore, the potential barrier between the electrode and the second nitride semiconductor layer can be lowered by the third nitride semiconductor layer into which the first impurity is introduced, so that the electron gas concentration of the 2DEG layer is lowered. Therefore, it becomes possible to reduce the contact resistance of the electrode having ohmic characteristics, and as a result, the operating characteristics of the device can be improved.
この場合に、第２の窒化物半導体層におけるコンタクト部形成領域の底部には、第１の不純物と同一の導電性を示す第２の不純物が導入されていることが好ましい。このようにすると、第２の窒化物半導体層における第３の窒化物半導体層との界面の近傍のポテンシャル障壁をも下げられるため、オーム性を持つ電極のコンタクト抵抗をより低減できる。 In this case, it is preferable that a second impurity exhibiting the same conductivity as the first impurity is introduced into the bottom of the contact portion formation region in the second nitride semiconductor layer. In this way, the potential barrier in the vicinity of the interface between the second nitride semiconductor layer and the third nitride semiconductor layer can also be lowered, so that the contact resistance of the ohmic electrode can be further reduced.
また、この場合に、ｎ型を示す第１の不純物及び第２の不純物としてシリコンを用いることができるで。また、ｐ型を示す第１の不純物及び第２の不純物としてマグネシウムを用いることができる。 In this case, silicon can be used as the first impurity and the second impurity each exhibiting n-type conductivity. Further, magnesium can be used as the first impurity and the second impurity exhibiting p-type.
本発明に係る第３の半導体装置の製造方法は、第１の窒化物半導体層の上に、該第１の窒化物半導体層の上部に２次元電子ガス層を生成する組成を有する第２の窒化物半導体層を形成する工程と、第２の窒化物半導体層の上部に、断面凹状のコンタクト部形成領域を選択的に形成する工程と、第２の窒化物半導体層のコンタクト部形成領域に、導電性を示す第１の不純物を導入しながら第３の窒化物半導体層を成長させて埋め込むことにより、コンタクト部形成領域に第３の窒化物半導体層からなるコンタクト部を形成する工程と、コンタクト部の上にオーム性を持つ電極を形成する工程とを備えていることを特徴とする。 A third method for manufacturing a semiconductor device according to the present invention includes a second semiconductor composition having a composition for generating a two-dimensional electron gas layer on the first nitride semiconductor layer above the first nitride semiconductor layer. A step of forming a nitride semiconductor layer, a step of selectively forming a contact section formation region having a concave cross section on the second nitride semiconductor layer, and a contact portion formation region of the second nitride semiconductor layer Forming a contact portion made of the third nitride semiconductor layer in the contact portion forming region by growing and embedding the third nitride semiconductor layer while introducing the first impurity exhibiting conductivity; Forming an ohmic electrode on the contact portion.
第３の半導体装置の製造方法は、コンタクト部形成するよりも前に、第２の窒化物半導体層におけるコンタクト部形成領域の底部に、第１の不純物と同一の導電性を示す第２の不純物を導入する工程をさらに備えていることが好ましい。 According to the third method of manufacturing a semiconductor device, the second impurity having the same conductivity as the first impurity is formed at the bottom of the contact portion formation region in the second nitride semiconductor layer before the contact portion is formed. It is preferable to further include a step of introducing.
本発明に係る第４の半導体装置は、第１の窒化物半導体層と、第１の窒化物半導体層の上に形成され、該第１の窒化物半導体層の上部に２次元電子ガス層を生成する組成を有する第２の窒化物半導体層と、第２の窒化物半導体層の上に選択的に形成されたオーム性を持つ電極とを備え、第２の窒化物半導体層は断面凹状のコンタクト部を有し、該コンタクト部はその底部に導電性を示す不純物が導入され且つ内壁面上に絶縁膜からなるサイドウォールが形成されており、電極はサイドウォールを含めコンタクト部の内側を覆うように形成されていることを特徴とする。 A fourth semiconductor device according to the present invention is formed on a first nitride semiconductor layer and the first nitride semiconductor layer, and a two-dimensional electron gas layer is formed on the first nitride semiconductor layer. A second nitride semiconductor layer having a composition to be generated; and an ohmic electrode selectively formed on the second nitride semiconductor layer, the second nitride semiconductor layer having a concave cross section The contact portion has a conductive impurity introduced into the bottom portion of the contact portion, and a sidewall made of an insulating film is formed on the inner wall surface. The electrode covers the inside of the contact portion including the sidewall. It is formed as follows.
第４の半導体装置によると、絶縁膜からなるサイドウォールによって、断面凹状のコンタクト部を加工する際に壁面が受けるダメージにより該壁面に生じるリーク電流を抑制することができるため、オーム性を持つ電極のコンタクト抵抗を低減しながらデバイスの動作特性を向上させることができる。 According to the fourth semiconductor device, the side wall made of the insulating film can suppress the leakage current generated in the wall surface due to the damage received on the wall surface when processing the contact portion having the concave cross section. The operating characteristics of the device can be improved while reducing the contact resistance.
本発明に係る第４の半導体装置の製造方法は、第１の窒化物半導体層の上に、該第１の窒化物半導体層の上部に２次元電子ガス層を生成する組成を有する第２の窒化物半導体層を形成する工程と、第２の窒化物半導体層の上部に、断面凹状のコンタクト部を選択的に形成する工程と、第２の窒化物半導体層の上にコンタクト部を含む全面にわたって絶縁膜を形成する工程と、形成された絶縁膜に対してエッチバックを行なって、コンタクト部の内壁面上に絶縁膜からなるサイドウォールを形成する工程と、第２の窒化物半導体層におけるコンタクト部の底部に、導電性を示す不純物を導入する工程と、サイドウォールを含めコンタクト部の内側を覆うようにオーム性を持つ電極を形成する工程とを備えていることを特徴とする。 The fourth method for manufacturing a semiconductor device according to the present invention includes a second composition having a composition for generating a two-dimensional electron gas layer on the first nitride semiconductor layer on the first nitride semiconductor layer. A step of forming a nitride semiconductor layer; a step of selectively forming a contact portion having a concave cross section on the second nitride semiconductor layer; and an entire surface including the contact portion on the second nitride semiconductor layer Forming an insulating film over the entire surface, etching back the formed insulating film to form a sidewall made of an insulating film on the inner wall surface of the contact portion, and a second nitride semiconductor layer The method includes a step of introducing an impurity exhibiting conductivity at the bottom of the contact portion and a step of forming an ohmic electrode so as to cover the inside of the contact portion including the sidewall.
本発明に係る第５の半導体装置は、第１の窒化物半導体層と、第１の窒化物半導体層の上に形成され、該第１の窒化物半導体層の上部に２次元電子ガス層を生成する組成を有する第２の窒化物半導体層と、第２の窒化物半導体層の上に形成され、バンドギャップエネルギーが第２の窒化物半導体層よりも小さい第３の窒化物半導体層と、第３の窒化物半導体層の上に選択的に形成されたオーム性を持つ電極とを備え、第３の窒化物半導体層は、底面又は壁面が第２の窒化物半導体層の上面に対して傾斜した少なくとも１つの傾斜部を持つ断面凹状のコンタクト部を有し、電極はコンタクト部に形成されていることを特徴とする。 A fifth semiconductor device according to the present invention is formed on a first nitride semiconductor layer and the first nitride semiconductor layer, and a two-dimensional electron gas layer is formed on the first nitride semiconductor layer. A second nitride semiconductor layer having a composition to be generated; a third nitride semiconductor layer formed on the second nitride semiconductor layer and having a band gap energy smaller than that of the second nitride semiconductor layer; An electrode having ohmic properties selectively formed on the third nitride semiconductor layer, the third nitride semiconductor layer having a bottom surface or a wall surface with respect to an upper surface of the second nitride semiconductor layer. It has a contact part having a concave cross section with at least one inclined part inclined, and the electrode is formed on the contact part.
第１〜第５の半導体装置において、オーム性を持つ電極には、チタン、ストロンチウム、アルミニウム、ニオビウム、バナジウム、ジルコニウム、ハフニウム、クロム、タングステン、モリブデン、ロジウム、レニウム、コバルト及びランタンからなる群より選択される１つの金属層、又は当該群より選択される少なくとも２層からなる金属層、又は当該群より選択される少なくとも２つの金属を含む合金層、又は当該群より選択される少なくとも１つの金属と酸素、窒素若しくはホウ素とを含む導電性化合物を用いることができる。 In the first to fifth semiconductor devices, the ohmic electrode is selected from the group consisting of titanium, strontium, aluminum, niobium, vanadium, zirconium, hafnium, chromium, tungsten, molybdenum, rhodium, rhenium, cobalt, and lanthanum. A metal layer comprising at least two layers selected from the group, an alloy layer including at least two metals selected from the group, or at least one metal selected from the group A conductive compound containing oxygen, nitrogen, or boron can be used.
第１〜第４の半導体装置において、第１の窒化物半導体層の一般式はＡｌｘＩｎｙＧａ１−ｘ−ｙ Ｎ（但し、ｘ，ｙは０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１）であり、第２の窒化物半導体層の一般式はＡｌｕＩｎｖＧａ１−ｕ−ｖ Ｎ（但し、ｕ，ｖは０≦ｕ≦１，０≦ｖ≦１，０≦ｕ＋ｖ≦１）であり、第２の窒化物半導体層及び第１の窒化物半導体層の組成は、Ａｌ組成において組成ｕは組成ｘよりも大きく、且つＩｎ組成において組成ｖは組成ｙよりも小さいことが好ましい。 In the first to fourth semiconductor devices, the general formula of the first nitride semiconductor layer is Al x In y Ga 1-xy N (where x and y are 0 ≦ x ≦ 1, 0 ≦ y ≦ 1). , 0 ≦ x + y ≦ 1), and the general formula of the second nitride semiconductor layer is Al u In v Ga 1-uv N (where u and v are 0 ≦ u ≦ 1, 0 ≦ v ≦ 1). , 0 ≦ u + v ≦ 1), and the composition of the second nitride semiconductor layer and the first nitride semiconductor layer is such that the composition u is greater than the composition x in the Al composition and the composition v is the composition y in the In composition. Is preferably smaller.
また、第５の半導体装置において、第１の窒化物半導体層の一般式はＡｌｘＩｎｙＧａ１−ｘ−ｙ Ｎ（但し、ｘ，ｙは０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１）であり、第２の窒化物半導体層の一般式はＡｌｕＩｎｖＧａ１−ｕ−ｖ Ｎ（但し、ｕ，ｖは０≦ｕ≦１，０≦ｖ≦１，０≦ｕ＋ｖ≦１）であり、第３の窒化物半導体層の一般式はＡｌｌＩｎｍＧａ１−ｌ−ｍ Ｎ（但し、ｌ，ｍは０≦ｌ≦１，０≦ｍ≦１，０≦ｌ＋ｍ≦１）であり、第２の窒化物半導体層及び第１の窒化物半導体層の組成は、Ａｌ組成において組成ｕは組成ｘよりも大きく、且つＩｎ組成において組成ｖは組成ｙよりも小さく、第３の窒化物半導体層及び第２の窒化物半導体層の組成は、Ａｌ組成において組成ｌは組成ｕよりも小さく、且つＩｎ組成において組成ｍは組成ｖよりも大きいことが好ましい。 In the fifth semiconductor device, the general formula of the first nitride semiconductor layer is Al x In y Ga 1-xy N (where x and y are 0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1), and the general formula of the second nitride semiconductor layer is Al u In v Ga 1-uv N (where u and v are 0 ≦ u ≦ 1, 0 ≦ v ≦ 1, 0 ≦ u + v ≦ 1), and the general formula of the third nitride semiconductor layer is Al l In m Ga 1-l- N (where l and m are 0 ≦ l ≦ 1, 0 ≦ m ≦ 1, 0 ≦ l + m ≦ 1), and the composition of the second nitride semiconductor layer and the first nitride semiconductor layer is such that the composition u is larger than the composition x in the Al composition and the composition v is larger than the composition y in the In composition. The composition of the third nitride semiconductor layer and the second nitride semiconductor layer is such that the composition l is smaller than the composition u in the Al composition and the In composition Oite composition m is preferably greater than the composition v.
本発明に係る第６の半導体装置は、キャリア濃度が深さ方向に分布を有する半導体層と、半導体層の上に選択的に形成されたオーム性を持つ電極とを備え、半導体層はその上部が掘り込まれてなるコンタクト部を有し、電極はコンタクト部に形成されていることを特徴とする。 A sixth semiconductor device according to the present invention includes a semiconductor layer having a carrier concentration distributed in the depth direction, and an electrode having ohmic properties that is selectively formed on the semiconductor layer, and the semiconductor layer is formed above the semiconductor layer. Is formed in the contact portion, and the electrode is formed in the contact portion.
第６の半導体装置によると、キャリア濃度が深さ方向に分布を有する半導体層はその上部が掘り込まれてなるコンタクト部を有し、該コンタクト部にオーム性を持つ電極が形成されているため、電極と半導体層とのコンタクト抵抗を低減することができ、デバイスの動作特性を向上することができる。 According to the sixth semiconductor device, the semiconductor layer having a carrier concentration distribution in the depth direction has a contact portion dug in the upper portion, and an electrode having ohmic properties is formed in the contact portion. The contact resistance between the electrode and the semiconductor layer can be reduced, and the operating characteristics of the device can be improved.
第６の半導体装置において、コンタクト部の底部は、半導体層におけるキャリア濃度のピーク位置から上側の距離が１ｎｍ以上で且つ５０ｎｍ以下となる位置に設けられていることが好ましい。 In the sixth semiconductor device, the bottom of the contact portion is preferably provided at a position where the upper distance from the peak position of the carrier concentration in the semiconductor layer is 1 nm or more and 50 nm or less.
第６の半導体装置において、コンタクト部の底部は、半導体層におけるキャリア濃度のピーク位置に一致する位置に設けられていることが好ましい。 In the sixth semiconductor device, it is preferable that the bottom of the contact portion is provided at a position corresponding to the peak position of the carrier concentration in the semiconductor layer.
第６の半導体装置において、半導体層は、一般式がＡｌｘＩｎｙＧａ１−ｘ−ｙ Ｎ（但し、ｘ，ｙは０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１）であるIII-Ｖ族窒化物半導体からなることが好ましい。 In the sixth semiconductor device, the semiconductor layer has a general formula of Al x In y Ga 1-xy N (where x and y are 0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1). It is preferably made of a III-V group nitride semiconductor.
第６の半導体装置において、オーム性を持つ電極は白金又パラジウムを含むことが好ましい。 In the sixth semiconductor device, the ohmic electrode preferably contains platinum or palladium.
本発明に係る第１〜第４の半導体装置によると、III-Ｖ族窒化物半導体層に設けるオーミック電極のコンタクト抵抗を低減できるため、III-Ｖ族窒化物半導体を用いた半導体装置の高速化及び高出力化を実現することができる。 According to the first to fourth semiconductor devices according to the present invention, the contact resistance of the ohmic electrode provided in the group III-V nitride semiconductor layer can be reduced, so that the speed of the semiconductor device using the group III-V nitride semiconductor is increased. In addition, higher output can be realized.
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
(First embodiment)
A first embodiment of the present invention will be described with reference to the drawings.
図１は本発明の第１の実施形態に係る半導体装置であってＨＦＥＴの断面構成を示している。図１に示すように、例えば、炭化ケイ素（ＳｉＣ）からなる基板１１の上に、厚さが約１μｍで窒化アルミニウム（ＡｌＮ）又は窒化ガリウム（ＧａＮ）からなるバッファ層１２と、厚さが約１μｍでｎ型キャリア密度が小さいすなわちｉ型の窒化ガリウム（ＧａＮ）からなる第１の窒化物半導体層１３と、厚さが約２５ｎｍでｉ型の窒化アルミニウムガリウム（Ａｌ０．２６Ｇａ０．７４Ｎ）からなる第２の窒化物半導体層１４とが順次形成されている。
FIG. 1 shows a cross-sectional configuration of an HFET, which is a semiconductor device according to a first embodiment of the present invention. As shown in FIG. 1, for example, on a
ここで、第２の窒化物半導体層１４を構成するＡｌ０．２６Ｇａ０．７４Ｎは、第１の窒化物半導体層１３を構成するＧａＮと比べて電子のバンドギャップエネルギーが大きいため、第１の窒化物半導体層１３における第２の窒化物半導体層１４との界面の近傍、より具体的には該界面から１０ｎｍ程度の深さに２ＤＥＧ層１３ａが形成される。
Here, since Al 0.26 Ga 0.74 N constituting the second
第２の窒化物半導体層１４の上には、該第２の窒化物半導体層１４とショットキ接触する例えばニッケル（Ｎｉ）と金（Ａｕ）との積層膜からなるゲート電極１５が形成されている。第２の窒化物半導体層１４におけるゲート電極１５の両側方の領域には、底面が第１の窒化物半導体層１３の上面に対して外側に傾斜した傾斜部を持つ断面凹状のコンタクト部１４ａが形成されており、各コンタクト部１４ａの上には、コンタクト部１４ａの底面及び壁面を覆うように、例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）との積層膜からなるオーム性を持つ（オーミック性の）ソース電極１６及びドレイン電極１７が形成されている。
On the second
なお、ここでは、第２の窒化物半導体層１４の厚さは２ｎｍ〜１μｍ程度が好ましい。
Here, the thickness of the second
また、各コンタクト部１４ａの底部は、２ＤＥＧ層１３ａから上側の距離が１ｎｍ以上となる位置に設けることが好ましい。また、第２の窒化物半導体層１４の厚さが１μｍを超える場合には、各コンタクト部１４ａの底部は２ＤＥＧ層１３ａから上側の距離が１μｍ以下となる位置に設けることが好ましい。
Further, the bottom of each
このように、第１の実施形態によると、第１の窒化物半導体層１３の上部に２ＤＥＧ層１３ａを生成する第２の窒化物半導体層１４は、底面が第１の窒化物半導体層１３の上面に対して傾斜した傾斜部を持つ断面凹状のコンタクト部１４ａを有しているため、各コンタクト部１４ａの底部は２ＤＥＧ層１３ａとの距離が直線的に変化する。このため、底部に傾斜を持つコンタクト部１４ａにおいて、コンタクト抵抗が低減し且つ電子ガス濃度が十分な値を持つ最適領域が少なくとも１箇所は存在することになる。その結果、オーミック性のソース電極１６及びドレイン電極１７のコンタクト抵抗を低減しながら、十分な電子ガス濃度を持つ２ＤＥＧ層１３ａにより、デバイスの動作特性をも向上することができる。
Thus, according to the first embodiment, the bottom surface of the second
以下、前記のように構成されたＨＦＥＴの製造方法について図面を参照しながら説明する。図２（ａ）〜図２（ｃ）は本発明の第１の実施形態に係るＨＦＥＴの製造方法の工程順の断面構成を示している。 Hereinafter, a method for manufacturing the HFET configured as described above will be described with reference to the drawings. FIG. 2A to FIG. 2C show cross-sectional structures in the order of steps in the method of manufacturing the HFET according to the first embodiment of the present invention.
まず、図２（ａ）に示すように、例えば有機化学気相堆積（Metalorganic Chemical Vapor Deposition：ＭＯＣＶＤ）法により、炭化ケイ素からなる基板１１の上に、窒化アルミニウム又は窒化ガリウムからなるバッファ層１２と、ｉ型の窒化ガリウムからなる第１の窒化物半導体層１３と、ｉ型の窒化アルミニウムガリウム（Ａｌ０．２６Ｇａ０．７４Ｎ）からなる第２の窒化物半導体層１４とを順次成長して形成する。ここで、各窒化物半導体層の成膜方法は、ＭＯＣＶＤ法に限られず、該ＭＯＣＶＤ法に代えて分子線エピタキシ（Molecular Beam Epitaxy：ＭＢＥ）法を用いてもよい。
First, as shown in FIG. 2A, a
次に、図２（ｂ）に示すように、リソグラフィ法及び塩素ガスを用いたドライエッチング法により、コンタクト部形成領域に開口部を持つ第１のレジストパターン（図示せず）をマスクとして、底面が第１の窒化物半導体層１３の上面に対して傾斜した傾斜部を持つ断面凹状のコンタクト部１４ａを互いに間隔をおくように形成する。ここで、コンタクト部１４ａにおける底面が傾斜した傾斜部を形成するには、レジストパターンの開口部（凹部）自体に深さ方向の傾斜部を形成する。具体的には、オーバードーズによりパターン露光を行なうか、又は通常のパターニング後に熱処理を加えて、レジストパターンに深さ方向の傾斜部を形成する。
Next, as shown in FIG. 2B, the bottom surface is formed by using a first resist pattern (not shown) having an opening in the contact portion formation region as a mask by lithography and dry etching using chlorine gas. Are formed so as to be spaced apart from each other with
次に、図２（ｃ）に示すように、アッシング等により第１のレジストパターンを除去した後、リソグラフィ法により、第２の窒化物半導体層１４の上にコンタクト部１４ａを露出する開口部を有する第２のレジストパターン（図示せず）を形成し、形成した第２のレジストパターンの上に、例えば電子線蒸着法によりチタン及びアルミニウムの積層膜からなる電極形成膜を成膜する。続いて、成膜した電極形成膜における不要部分を第２のレジストパターンと共に除去するいわゆるリフトオフ法により、各コンタクト部１４ａに電極形成膜からなるオーミック性のソース電極１６及びドレイン電極１７を形成する。続いて、ソース電極１６及びドレイン電極１７の間にゲート電極形成領域を露出する開口部を有する第３のレジストパターン（図示せず）を形成し、例えば電子線蒸着法によりニッケル及び金からなるゲート電極形成膜を成膜し、さらに、リフトオフを行なって、ゲート電極形成膜からゲート電極１５を形成する。なお、ソース電極１６及びドレイン電極１７とゲート電極１５との互いの形成順序は問われない。
Next, as shown in FIG. 2C, after removing the first resist pattern by ashing or the like, an opening exposing the
第１の実施形態においては、各コンタクト部１４ａの断面形状をゲート電極１５の各側面から遠ざかるに連れて深く傾斜する断面逆直角三角形状とし、さらにソース電極１６及びドレイン電極１７を各コンタクト部１４ａの傾斜部及び内壁面を覆い且つ端部が第２の窒化物半導体層１４の上面にまで達するように形成している。これにより、各コンタクト部１４ａの基板面に対してほぼ垂直な壁面がゲート電極１５に対して外側に位置するため、第２の窒化物半導体層１４における壁面に生じやすい表面準位を介したリーク電流を抑制することができる。さらに、ソース電極１６及びドレイン電極１７は各コンタクト部１４ａの底面（傾斜部）及び壁面をも完全に覆っているため、コンタクト部１４ａを形成する際のエッチングによるエッチングダメージを受けた部位が露出せず、その結果、エッチングダメージによるトランジスタの動作特性への悪影響を防止することができる。
In the first embodiment, the cross-sectional shape of each
以下、第２の窒化物半導体層１４に設けるオーミック電極形成用のコンタクト部１４ａの断面形状及びオーミック電極の形状の他の構成例を図３（ａ）〜図３（ｅ）に基づいて説明する。
Hereinafter, other configuration examples of the cross-sectional shape of the
各構成例は、第１の実施形態において説明したように、各コンタクト部１４ａの基板面に対してほぼ垂直な壁面をゲート電極１５の反対側に設けること、及び各コンタクト部１４ａの内面を電極がすべて覆うこととの２つの条件は備えていないものの、各コンタクト部１４ａの底面が第１の窒化物半導体層１３の上面に対して傾斜しているため、各コンタクト部１４ａが深さ方向で２ＤＥＧ層に近い領域と遠い領域とが形成されるので、オーミック電極であるソース電極１６及びドレイン電極１７の各コンタクト抵抗が低減し且つ電子ガス濃度の値も十分となる最適領域が少なくとも１箇所は存在するという作用を得ることができる。その結果、各オーミック電極１６、１７のコンタクト抵抗を低減しながら、デバイスの動作特性をも向上することができる。
In each configuration example, as described in the first embodiment, a wall surface substantially perpendicular to the substrate surface of each
まず、図３（ａ）に示す第１構成例は、各コンタクト部１４ａの断面形状は第１の実施形態と同様であり、オーミック電極であるソース電極１６及びドレイン電極１７を各コンタクト部１４ａの傾斜部（底面）上の一部にのみ形成している。このようにすると、オーミック電極形成用の材料を節約することができる。
First, in the first configuration example shown in FIG. 3A, the cross-sectional shape of each
また、図３（ｂ）に示す第２構成例は、各コンタクト部１４ａの断面形状を逆二等辺三角形（Ｖ字形）状としている。このようにすると、断面逆直角三角形状の構成と比べてコンタクト部１４ａの加工が容易となる。
In the second configuration example shown in FIG. 3B, the cross-sectional shape of each
また、図３（ｃ）に示す第３構成例は、第２構成例に係る断面Ｖ字形の各コンタクト部１４ａの底面の一部にオーミック電極１６、１７を形成している。
In the third configuration example shown in FIG. 3C,
また、図３（ｄ）に示す第４構成例は、各コンタクト部１４ａにおける傾斜部をゲート電極１５の各側面に近づくに連れて深く傾斜する断面逆直角三角形状とし、且つ各オーミック電極１６、１７は底面及び壁面を覆うように形成している。
Further, in the fourth configuration example shown in FIG. 3D, the inclined portion in each
また、図３（ｅ）に示す第５構成例は、第４構成例に係る各コンタクト部１４ａの底面の一部にオーミック電極１６、１７を形成している。
In the fifth configuration example shown in FIG. 3E,
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
(Second Embodiment)
Hereinafter, a second embodiment of the present invention will be described with reference to the drawings.
図４は本発明の第２の実施形態に係る半導体装置であってＨＦＥＴの断面構成を示している。図４において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。 FIG. 4 shows a cross-sectional configuration of an HFET which is a semiconductor device according to the second embodiment of the present invention. In FIG. 4, the same components as those shown in FIG.
第２の実施形態に係る第２の窒化物半導体層１４に設けられるコンタクト部１４ｂは、断面凹凸状で且つ縞状のパターンが形成されており、該縞状のパターンの周期は１ｎｍ〜１μｍである。
The
このようにすると、各コンタクト部１４ｂには、コンタクト抵抗が低減し且つ電子ガス濃度の値も十分となる最適領域が周期の数だけ複数の箇所で存在するため、各オーミック電極１６、１７のコンタクト抵抗がさらに低減する。
In this way, each
なお、第２の実施形態に係る第２の窒化物半導体層１４の厚さは２ｎｍ〜１μｍ程度が好ましい。
The thickness of the second
また、各コンタクト部１４ｂの最深部は、２ＤＥＧ層１３ａから上側の距離が１ｎｍ以上且つ１μｍ以下となる位置に設けることが好ましい。
The deepest portion of each
以下、前記のように構成されたＨＦＥＴの製造方法について図面を参照しながら説明する。図５（ａ）〜図５（ｃ）は本発明の第２の実施形態に係るＨＦＥＴの製造方法の工程順の断面構成を示している。 Hereinafter, a method for manufacturing the HFET configured as described above will be described with reference to the drawings. FIG. 5A to FIG. 5C show cross-sectional structures in the order of steps of the method for manufacturing an HFET according to the second embodiment of the present invention.
まず、図５（ａ）に示すように、例えばＭＯＣＶＤ法により、炭化ケイ素（ＳｉＣ）からなる基板１１の上に、窒化アルミニウム（ＡｌＮ）又は窒化ガリウム（ＧａＮ）からなるバッファ層１２と、ｉ型の窒化ガリウム（ＧａＮ）からなる第１の窒化物半導体層１３と、ｉ型の窒化アルミニウムガリウム（Ａｌ０．２６Ｇａ０．７４Ｎ）からなる第２の窒化物半導体層１４とを順次成長して形成する。ここで、各窒化物半導体層の成膜方法には、ＭＯＣＶＤ法に代えて、ＭＢＥ法を用いてもよい。
First, as shown in FIG. 5A, a
続いて、第２の窒化物半導体層１４の上にレジスト膜６０を塗布した後、リソグラフィ工程において干渉露光法を用いると共に、レジスト膜６０におけるコンタクト部形成領域に対して、通常よりも露光量を抑えたアンダードーズ状態で露光することにより、レジスト膜６０におけるコンタクト部形成領域に断面凹凸状で且つ縞状の周期パターンを形成する。すなわち、レジスト膜６０に形成された周期パターンのラインアンドスペースにおけるスペース部分は開口（貫通）していない。
Subsequently, after applying a resist
次に、周期パターンが形成されたレジスト膜６０をマスクとして前記第２の窒化物半導体層に対して、塩素ガスを用いたドライエッチングを行ない、その後、レジスト膜６０を除去することにより、図５（ｂ）に示すように、第２の窒化物半導体層１４のコンタクト部１４ｂに周期パターンを転写する。
Next, dry etching using chlorine gas is performed on the second nitride semiconductor layer using the resist
次に、図５（ｃ）に示すように、リソグラフィ法により、第２の窒化物半導体層１４の上にコンタクト部１４ｂを露出する開口部を有する第１のレジストパターン（図示せず）を形成し、形成した第１のレジストパターンの上に、例えば電子線蒸着法によりチタン及びアルミニウムの積層膜からなる電極形成膜を成膜する。続いて、リフトオフ法により、各コンタクト部１４ａに電極形成膜からなるオーミック性のソース電極１６及びドレイン電極１７を形成する。続いて、ソース電極１６及びドレイン電極１７の間にゲート電極形成領域を露出する開口部を有する第２のレジストパターン（図示せず）を形成し、例えば電子線蒸着法によりニッケル及び金の積層膜からなるゲート電極形成膜を成膜し、さらに、リフトオフを行なって、ゲート電極形成膜からゲート電極１５を形成する。なお、ここでも、ソース電極１６及びドレイン電極１７とゲート電極１５との互いの形成順序は問われない。
Next, as shown in FIG. 5C, a first resist pattern (not shown) having an opening exposing the
また、各コンタクト部１４ｂに設ける周期パターンは、図４に示したように、電流の流れる方向、すなわちソース電極１６とドレイン電極１７とが互いに対向する方向に対して垂直な方向とすることが好ましい。
Further, as shown in FIG. 4, the periodic pattern provided in each
（製造方法の第１変形例）
ここで、各コンタクト部１４ｂの底部に設ける周期パターンの形成方法の第１変形例を説明する。
(First Modification of Manufacturing Method)
Here, a first modification of a method for forming a periodic pattern provided on the bottom of each
例えば、レジスト膜６０の周期パターンを、電子ビーム露光法を用いると共に、レジスト膜６０のコンタクト部形成領域に対して近接効果を生じるように露光することにより、レジスト膜６０のコンタクト部形成領域に断面凹凸状で且つ縞状の周期パターンを形成する。その後は、第２の実施形態と同様に、周期パターンが形成されたレジスト膜６０をマスクとして、第２の窒化物半導体層１４に対してドライエッチングを行なう。
For example, the periodic pattern of the resist
（製造方法の第２変形例）
さらに、第２変形例として、レジスト膜６０を用いずに、第２の窒化物半導体層１４のコンタクト部形成領域に対してアルゴン（Ａｒ）等のイオンビームを直接に照射することにより、第２の窒化物半導体層１４のコンタクト部１４ｂに断面凹凸状で且つ縞状の周期パターンを形成してもよい。
(Second Modification of Manufacturing Method)
Furthermore, as a second modification, the second
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
(Third embodiment)
Hereinafter, a third embodiment of the present invention will be described with reference to the drawings.
図６は本発明の第３の実施形態に係る半導体装置であってＨＦＥＴの断面構成を示している。図６において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。 FIG. 6 shows a cross-sectional configuration of an HFET as a semiconductor device according to the third embodiment of the present invention. In FIG. 6, the same components as those shown in FIG.
第３の実施形態に係る第１の窒化物半導体層１３は、オーミック電極であるソース電極１６及びドレイン電極１７の形成領域である各コンタクト部１３ｂを、第１の窒化物半導体層１３をその上面から２次元電子ガス層１３ａに達する程度にまで掘り込んで露出した露出部と、第２の半導体層１４における第１の半導体層の露出部に面する端部とからなる段差部として構成している。従って、ソース電極１６及びドレイン電極１７はこれらの段差部をそれぞれ跨ぐように形成されている。
The first
第３の実施形態によると、ソース電極１６及びドレイン電極１７は２ＤＥＧ層１３ａと直接にコンタクトを取ることができるため、コンタクト抵抗だけでなくチャネル抵抗をも低減されるので、デバイスとしての動作特性を大幅に向上させることができる。
According to the third embodiment, since the
なお、第２の窒化物半導体層１４におけるコンタクト部（段差部）１３ｂに面する各端部に対して、２ＤＥＧ層１３ａに接触するように、シリコン等からなるｎ型ドーパントを導入することが好ましい。このようにすると、第１の窒化物半導体層１３及び第２の窒化物半導体層１４とオーミック電極１６、１７とのポテンシャル障壁が低くなるので、該オーミック電極１６、１７の各コンタクト抵抗がさらに低減する。
Note that an n-type dopant made of silicon or the like is preferably introduced into each end of the second
以下、前記のように構成されたＨＦＥＴの製造方法について図面を参照しながら説明する。図７（ａ）〜図７（ｃ）は本発明の第３の実施形態に係るＨＦＥＴの製造方法の工程順の断面構成を示している。 Hereinafter, a method for manufacturing the HFET configured as described above will be described with reference to the drawings. FIG. 7A to FIG. 7C show cross-sectional structures in order of steps of the method for manufacturing an HFET according to the third embodiment of the present invention.
まず、図７（ａ）に示すように、例えばＭＯＣＶＤ法により、炭化ケイ素（ＳｉＣ）からなる基板１１の上に、窒化アルミニウム（ＡｌＮ）又は窒化ガリウム（ＧａＮ）からなるバッファ層１２と、ｉ型の窒化ガリウム（ＧａＮ）からなる第１の窒化物半導体層１３と、ｉ型の窒化アルミニウムガリウム（Ａｌ０．２６Ｇａ０．７４Ｎ）からなる第２の窒化物半導体層１４とを順次成長して形成する。ここで、各窒化物半導体層の成膜方法には、ＭＯＣＶＤ法に代えて、ＭＢＥ法を用いてもよい。
First, as shown in FIG. 7A, a
次に、図７（ｂ）に示すように、リソグラフィ法及び塩素ガスを用いたドライエッチング法により、コンタクト部形成領域に開口部を持つ第１のレジストパターン（図示せず）をマスクとして、第２の窒化物半導体層１４及び第１の窒化物半導体層１３におけるコンタクト部形成領域をエッチングする。ここでは、第１の窒化物半導体層１３の上部を１０ｎｍ程度にまで掘り込むエッチングを行なう。
Next, as shown in FIG. 7B, the first resist pattern (not shown) having an opening in the contact portion formation region is used as a mask by lithography and dry etching using chlorine gas. The contact formation region in the second
次に、図７（ｃ）に示すように、第１のレジストパターンを除去した後、リソグラフィ法により、第２の窒化物半導体層１４の上にコンタクト部１３ｂを露出する開口部を有する第２のレジストパターン（図示せず）を形成し、形成した第２のレジストパターンの上に、例えば電子線蒸着法によりチタン及びアルミニウムの積層膜からなる電極形成膜を成膜する。続いて、リフトオフ法により、各コンタクト部１３ｂに電極形成膜からなるオーミック性のソース電極１６及びドレイン電極１７を形成する。続いて、ソース電極１６及びドレイン電極１７の間にゲート電極形成領域を露出する開口部を有する第３のレジストパターン（図示せず）を形成し、例えば電子線蒸着法によりニッケル及び金の積層膜からなるゲート電極形成膜を成膜し、さらに、リフトオフを行なって、ゲート電極形成膜からゲート電極１５を形成する。なお、ここでも、ソース電極１６及びドレイン電極１７とゲート電極１５との互いの形成順序は問われない。
Next, as shown in FIG. 7C, after the first resist pattern is removed, a second portion having an opening exposing the
（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。
(Fourth embodiment)
Hereinafter, a fourth embodiment of the present invention will be described with reference to the drawings.
図８は本発明の第４の実施形態に係る半導体装置であってＨＦＥＴの断面構成を示している。図８において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。 FIG. 8 shows a cross-sectional configuration of an HFET as a semiconductor device according to the fourth embodiment of the present invention. In FIG. 8, the same components as those shown in FIG.
第４の実施形態は、オーミック電極であるソース電極１６及びドレイン電極１７が形成される第２の窒化物半導体層１４における該電極１６、１７のそれぞれの下側の領域に、シリコンが導入されたｎ型の窒化アルミニウムガリウム（Ａｌ０．２６Ｇａ０．７４Ｎ）からなる第３の窒化物半導体層が埋め込まれ、埋め込まれてなる第３の窒化物半導体層によりコンタクト部２１が形成されている。
In the fourth embodiment, silicon is introduced into a region below each of the
さらに、第２の窒化物半導体層１４におけるコンタクト部２１との界面近傍には、第３の窒化物半導体層と同一の導電型となるドーパントが導入されたドープ領域１４ｃが形成されている。
Further, a doped
第４の実施形態によると、例えばｎ型のドーパントが導入された第３の窒化物半導体層からなるコンタクト部２１によって、第２の窒化物半導体層１４と各オーミック電極１６、１７との間の電子のポテンシャル障壁を下げられる。その上、ドープ領域１４ｃによっても、第２の窒化物半導体層１４とコンタクト部２１（第３の窒化物半導体層）との間のポテンシャル障壁が低下するので、２ＤＥＧ層１３ａの電子ガス濃度を低下させることなくコンタクト抵抗を低減できるようになり、その結果、デバイスの動作特性を向上させることができる。
According to the fourth embodiment, the
なお、第２の窒化物半導体層１４におけるコンタクト部２１と接触する領域にドープ領域１４ｃを設けたが、該ドープ領域１４ｃは必ずしも設ける必要はない。
Although the doped
ここで、第４の実施形態のように、第２の窒化物半導体層１４に該第２の半導体層１４と同一の組成で且つ導電型を持たせた第３の窒化物半導体層を埋め込むような構成を採らずに、第２の窒化物半導体層１４自体に導電型を持たせる構成も考えられる。しかしながら、第２の窒化物半導体層１４自体に導電型を持たせると、コンタクト抵抗は低減できるものの、ドーパントによる散乱、例えばｎ型の場合はドナー散乱が大きくなるため、トランジスタの高周波特性が劣化する。また、第２の窒化物半導体層１４をｉ型のままとすると、２ＤＥＧ層１３ａの電子ガスの濃度が低下する上にコンタクト抵抗が大きくなる。すなわち、第２の窒化物半導体層１４に対する不純物のドーピング量には最適領域が存在する。
Here, as in the fourth embodiment, a third nitride semiconductor layer having the same composition and conductivity type as that of the
従って、第４の実施形態においては、各オーミック電極１６、１７の下側のコンタクト部２１に対してのみ選択的に不純物を導入しているため、高周波特性を劣化させることなく該オーミック電極１６、１７のコンタクト抵抗を十分に低減させることができる。
Therefore, in the fourth embodiment, since impurities are selectively introduced only into the
以下、前記のように構成されたＨＦＥＴの製造方法について図面を参照しながら説明する。図９（ａ）〜図９（ｄ）は本発明の第４の実施形態に係るＨＦＥＴの製造方法の工程順の断面構成を示している。 Hereinafter, a method for manufacturing the HFET configured as described above will be described with reference to the drawings. FIG. 9A to FIG. 9D show cross-sectional structures in the order of steps of the method for manufacturing an HFET according to the fourth embodiment of the present invention.
まず、図９（ａ）に示すように、例えばＭＯＣＶＤ法により、炭化ケイ素（ＳｉＣ）からなる基板１１の上に、窒化アルミニウム（ＡｌＮ）又は窒化ガリウム（ＧａＮ）からなるバッファ層１２と、ｉ型の窒化ガリウム（ＧａＮ）からなる第１の窒化物半導体層１３と、ｉ型の窒化アルミニウムガリウム（Ａｌ０．２６Ｇａ０．７４Ｎ）からなる第２の窒化物半導体層１４とを順次成長して形成する。ここで、各窒化物半導体層の成膜方法には、ＭＯＣＶＤ法に代えて、ＭＢＥ法を用いてもよい。
First, as shown in FIG. 9A, a
次に、図９（ｂ）に示すように、リソグラフィ法及び塩素ガスを用いたドライエッチング法により、コンタクト部形成領域１４ｄに開口部を持つ第１のレジストパターン（図示せず）をマスクとして、第２の窒化物半導体層１４のコンタクト部形成領域１４ｄをエッチングする。ここでは、コンタクト部形成領域１４ｄの底部を２ＤＥＧ層１３ａから上側の距離が１ｎｍ以上となる位置に設けることが好ましい。
Next, as shown in FIG. 9B, a first resist pattern (not shown) having an opening in the contact
次に、図９（ｃ）に示すように、図示しない第１のレジストパターン又は該第１のレジストパターンと同一のパターンを有する第２のレジストパターン（図示せず）をマスクとして、イオン注入法により、例えばシリコンをイオン注入して、第２の窒化物半導体層１４におけるコンタクト部形成領域１４ｄの露出領域にｎ型のドープ領域１４ｃを形成する。
Next, as shown in FIG. 9C, an ion implantation method using a first resist pattern (not shown) or a second resist pattern (not shown) having the same pattern as the first resist pattern as a mask. Thus, for example, silicon is ion-implanted to form an n-type doped
次に、図９（ｄ）に示すように、ＣＶＤ法により、コンタクト部形成領域１４ｄに開口部を持つ酸化シリコン（ＳｉＯ２ ）等からなるマスク膜（ハードマスク）（図示せず）を形成し、形成したマスク膜を用いて、ドープ領域１４ｃと同一の導電型となるシリコンを添加しながら第３の窒化物半導体層を再成長して、第３の窒化物半導体層からなるコンタクト部２１を形成する。
Next, as shown in FIG. 9D, a mask film (hard mask) (not shown) made of silicon oxide (SiO 2 ) or the like having an opening in the contact
その後、リソグラフィ法により、第２の窒化物半導体層１４の上にコンタクト部２１を露出する開口部を有する第３のレジストパターン（図示せず）を形成し、形成した第３のレジストパターンの上に、例えば電子線蒸着法によりチタン及びアルミニウムの積層膜からなる電極形成膜を成膜する。続いて、リフトオフ法により、各コンタクト部２１に電極形成膜からなるオーミック性のソース電極１６及びドレイン電極１７を形成する。続いて、ソース電極１６及びドレイン電極１７の間にゲート電極形成領域を露出する開口部を有する第４のレジストパターン（図示せず）を形成し、例えば電子線蒸着法によりニッケル及び金の積層膜からなるゲート電極形成膜を成膜し、さらに、リフトオフを行なって、ゲート電極形成膜からゲート電極１５を形成する。なお、ここでも、ソース電極１６及びドレイン電極１７とゲート電極１５との互いの形成順序は問われない。
Thereafter, a third resist pattern (not shown) having an opening exposing the
なお、コンタクト部形成領域１４ｄの内壁面上に、例えば酸化シリコン（ＳｉＯ２ ）からなるサイドウォールを設けてもよい。
A sidewall made of, for example, silicon oxide (SiO 2 ) may be provided on the inner wall surface of the contact
（第５の実施形態）
以下、本発明の第５の実施形態について図面を参照しながら説明する。
(Fifth embodiment)
Hereinafter, a fifth embodiment of the present invention will be described with reference to the drawings.
図１０は本発明の第５の実施形態に係る半導体装置であってＨＦＥＴの断面構成を示している。図１０において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。 FIG. 10 shows a cross-sectional configuration of an HFET as a semiconductor device according to the fifth embodiment of the present invention. 10, the description of the same components as shown in FIG. 1 is omitted by retaining the same reference numerals.
第５の実施形態は、オーミック電極であるソース電極１６及びドレイン電極１７を形成する断面凹状のコンタクト部１４ａを有する第２の窒化物半導体層１４における該電極１６、１７のそれぞれの下側の領域には、ｎ型を示すドーパントが導入されたドープ領域１４ｃが形成されている。さらに、コンタクト部１４ａの内壁面上には、例えば酸化シリコン（ＳｉＯ２ ）からなるサイドウォール２２が設けられている。
In the fifth embodiment, a region below each of the
なお、第２の窒化物半導体層１４の厚さは２ｎｍ〜１μｍ程度が好ましい。
The thickness of the second
また、各コンタクト部１４ａの底部は、２ＤＥＧ層１３ａから上側の距離が１ｎｍ以上且つ１μｍ以下となる位置に設けることが好ましい。
Further, it is preferable that the bottom of each
第５の実施形態によると、第２の窒化物半導体層１４におけるコンタクト部１４ａの底部にドーパントを導入しているため、第２の窒化物半導体層１４と各オーミック電極１６、１７との間のポテンシャル障壁が低減される。さらに、断面凹状のコンタクト部１４ａの内壁面上にサイドウォール２２を設けているため、コンタクト部１４ａを形成する際のエッチングダメージを受けた壁面を露出しないようにしているので、エッチングダメージにより壁面に生じる表面準位を介して流れるリーク電流を防止できる。
According to the fifth embodiment, since the dopant is introduced into the bottom of the
従って、第２の窒化物半導体層１４に設けたオーミック電極１６、１７を２ＤＥＧ層１３ａに近づける断面凹状のコンタクト部１４ａと、その底部に設けたポテンシャル障壁を低減するドープ領域１４ｃとによりコンタクト抵抗を低減できると共に、エッチングダメージを受けた壁面を覆うサイドウォール２２により、トランジスタの動作特性を向上させることができる。
Accordingly, the contact resistance is reduced by the
以下、前記のように構成されたＨＦＥＴの製造方法について図面を参照しながら説明する。図１１（ａ）〜図１１（ｄ）は本発明の第５の実施形態に係るＨＦＥＴの製造方法の工程順の断面構成を示している。 Hereinafter, a method for manufacturing the HFET configured as described above will be described with reference to the drawings. FIG. 11A to FIG. 11D show cross-sectional configurations in the order of steps in the method of manufacturing an HFET according to the fifth embodiment of the present invention.
まず、図１１（ａ）に示すように、例えばＭＯＣＶＤ法により、炭化ケイ素（ＳｉＣ）からなる基板１１の上に、窒化アルミニウム（ＡｌＮ）又は窒化ガリウム（ＧａＮ）からなるバッファ層１２と、ｉ型の窒化ガリウム（ＧａＮ）からなる第１の窒化物半導体層１３と、ｉ型の窒化アルミニウムガリウム（Ａｌ０．２６Ｇａ０．７４Ｎ）からなる第２の窒化物半導体層１４とを順次成長して形成する。ここで、各窒化物半導体層の成膜方法には、ＭＯＣＶＤ法に代えて、ＭＢＥ法を用いてもよい。
First, as shown in FIG. 11A, a
次に、図１１（ｂ）に示すように、リソグラフィ法及び塩素ガスを用いたドライエッチング法により、コンタクト部形成領域に開口部を持つ第１のレジストパターン（図示せず）をマスクとして、第２の窒化物半導体層１４のコンタクト部形成領域をエッチングして、断面凹状のコンタクト部１４ａを形成する。ここでは、コンタクト部１４ａの底部を２ＤＥＧ層１３ａから上側の距離が１ｎｍ以上となる位置に設けることが好ましい。
Next, as shown in FIG. 11B, the first resist pattern (not shown) having an opening in the contact portion formation region is used as a mask by lithography and dry etching using chlorine gas. The contact portion forming region of the
続いて、第１のレジストパターンを除去した後、第２の窒化物半導体層１４の上にコンタクト部１４ａを含む全面にわたって酸化シリコンからなる絶縁膜を形成し、形成された絶縁膜に対してエッチバックを行なって、コンタクト部１４ａの内壁面上に絶縁膜からなるサイドウォール２２を形成する。
Subsequently, after removing the first resist pattern, an insulating film made of silicon oxide is formed on the entire surface including the
次に、図１１（ｃ）に示すように、各コンタクト部１４ａを露出する開口部を持つ第２のレジストパターン（図示せず）をマスクとして、イオン注入法により、例えばシリコンをイオン注入して、第２の窒化物半導体層１４におけるコンタクト部１４ａにｎ型のドープ領域１４ｃを形成する。
Next, as shown in FIG. 11 (c), for example, silicon is ion-implanted by ion implantation using a second resist pattern (not shown) having an opening exposing each
次に、図１１（ｄ）に示すように、第２のレジストパターンを除去した後、第２の窒化物半導体層１４の上にコンタクト部１４ａを露出する開口部を有する第３のレジストパターン（図示せず）を形成し、形成した第３のレジストパターンの上に、例えば電子線蒸着法によりチタン及びアルミニウムの積層膜からなる電極形成膜を成膜する。続いて、リフトオフ法により、各コンタクト部１４ａに電極形成膜からなるオーミック性のソース電極１６及びドレイン電極１７を形成する。続いて、ソース電極１６及びドレイン電極１７の間にゲート電極形成領域を露出する開口部を有する第４のレジストパターン（図示せず）を形成し、例えば電子線蒸着法によりニッケル及び金からなるゲート電極形成膜を成膜し、さらに、リフトオフを行なって、ゲート電極形成膜からゲート電極１５を形成する。なお、第３のレジストパターンを第２のレジストパターンで代用してもよい。また、ソース電極１６及びドレイン電極１７とゲート電極１５との互いの形成順序は問われない。
Next, as shown in FIG. 11D, after removing the second resist pattern, a third resist pattern (having an opening exposing the
（第６の実施形態）
以下、本発明の第６の実施形態について図面を参照しながら説明する。
(Sixth embodiment)
Hereinafter, a sixth embodiment of the present invention will be described with reference to the drawings.
図１２（ａ）は本発明の第４の実施形態に係る半導体装置であってＨＦＥＴの断面構成を示している。図１２（ａ）において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。 FIG. 12A shows a cross-sectional configuration of an HFET as a semiconductor device according to the fourth embodiment of the present invention. In FIG. 12A, the same components as those shown in FIG.
図１２（ａ）に示すように、第６の実施形態に係るＨＦＥＴは、チャネル層となる２ＤＥＧ層１３ａを第１の窒化物半導体層１３の上部に生成する窒化アルミニウムガリウム（Ａｌ０．２６Ｇａ０．７４Ｎ）からなる第２の窒化物半導体装置１４の上に形成され、オーミック電極を形成するキャップ層としての、例えば厚さが約５０ｎｍのｎ型の窒化ガリウム（ＧａＮ）からなる第３の窒化物半導体層２３を有している。ここで、第３の窒化物半導体層２３には、ｎ型ドーパントであるシリコン（Ｓｉ）が約１×１０１９ｃｍ−３の濃度で導入されている。
As shown in FIG. 12A, in the HFET according to the sixth embodiment, an aluminum gallium nitride (Al 0.26 Ga) that generates a
第３の窒化物半導体層２３の上には、例えばニッケル（Ｎｉ）と金（Ａｕ）との積層膜からなるショットキ型のゲート電極１５が選択的に形成されており、第３の窒化物半導体層２３におけるゲート電極１５の両側方の領域には、底面が第２の窒化物半導体層１４の上面に対して外側に傾斜した傾斜部を持つ断面凹状のコンタクト部２３ａが形成されており、各コンタクト部２３ａの上には、コンタクト部２３ａの底面及び壁面を覆うように、例えばチタン（Ｔｉ）及びアルミニウム（Ａｌ）の積層膜からなるオーミック性のソース電極１６及びドレイン電極１７が形成されている。
On the third
第６の実施形態によると、キャップ層である第３の窒化物半導体層２３は、第１の窒化物半導体層１３と同様に組成にアルミニウム（Ａｌ）を含んでいないため、そのバンドギャップエネルギーがアルミニウムを含む第２の窒化物半導体層１４と比べて小さいので、各オーミック電極１６、１７との間のポテンシャル障壁が低くなる。その上、第３の窒化物半導体層２３は、それぞれ断面凹状のコンタクト部２３ａ上に設けられているため、第１の窒化物半導体層１３に至るまでの直列抵抗が小さくなる。
According to the sixth embodiment, the third
さらに、各コンタクト部２３ａの断面形状は、ゲート電極１５から遠ざかるに連れて深くなるように形成されているため、基板面に対してほぼ垂直な壁面がゲート電極１５に対して反対側となるので、壁面に生じる表面準位を介して流れるリーク電流を抑制することができる。これにより、オーミック性のソース電極１６及びドレイン電極１７のコンタクト抵抗を低減しながら、デバイスの動作特性をも向上することができる。
Further, since the cross-sectional shape of each
（第６の実施形態の第１変形例）
図１２（ｂ）は第６の実施形態の第１変形例に係るＨＦＥＴの断面構成を示している。図１２（ｂ）に示すように、第１変形例に係るＨＦＥＴは、断面凹状のコンタクト部２３ａにおける傾斜した底部の隅部がキャップ層である第３の窒化物半導体層２３を貫通して第２の窒化物半導体層１４の下部にまで到達するように設けられている。
(First Modification of Sixth Embodiment)
FIG. 12B shows a cross-sectional configuration of the HFET according to the first modification of the sixth embodiment. As shown in FIG. 12B, in the HFET according to the first modification, the inclined bottom corner portion of the
ここでは、各コンタクト部２３ａの底部は、２ＤＥＧ層１３ａから上側の距離が１ｎｍ以上且つ１μｍ以下となる位置に設けられていることが好ましい。
Here, the bottom of each
これにより、第１の実施形態と同様に、底部に傾斜を持つコンタクト部２３ａにおいて、コンタクト抵抗が低減し且つ２ＤＥＧ層１３ａにおける電子ガス濃度が十分な値となる最適領域が少なくとも１箇所は存在するため、オーミック性のソース電極１６及びドレイン電極１７のコンタクト抵抗を低減しながら、十分な電子ガス濃度を持つ２ＤＥＧ層１３ａにより、デバイスの動作特性をさらに向上することができる。
As a result, as in the first embodiment, in the
（第６の実施形態の第２変形例）
図１２（ｃ）は第６の実施形態の第２変形例に係るＨＦＥＴの断面構成を示している。図１２（ｂ）に示すように、第２変形例に係るＨＦＥＴは、断面凹状のコンタクト部２３ａにおける傾斜した底部全体が第３の窒化物半導体層２３の下側の第２の窒化物半導体層１４に設けられている。
(Second Modification of Sixth Embodiment)
FIG. 12C shows a cross-sectional configuration of the HFET according to the second modification of the sixth embodiment. As shown in FIG. 12B, in the HFET according to the second modification, the entire inclined bottom portion of the
ここでも、各コンタクト部２３ａの底部は、２ＤＥＧ層１３ａから上側の距離が１ｎｍ以上且つ１μｍ以下となる位置に設けられていることが好ましい。
Also here, the bottom of each
これにより、第１変形例と比べてコンタクト抵抗がさらに低減する共に、２ＤＥＧ層１３ａにおける電子ガス濃度が十分な値となる最適領域が少なくとも１箇所は存在するため、オーミック性のソース電極１６及びドレイン電極１７のコンタクト抵抗をより低減しながら、十分な電子ガス濃度を持つ２ＤＥＧ層１３ａにより、デバイスの動作特性をより一層向上することができる。
As a result, the contact resistance is further reduced as compared with the first modification, and at least one optimum region where the electron gas concentration in the
なお、第１〜第６の各実施形態において、基板１１には炭化ケイ素（ＳｉＣ）を用いたが、これに代えて、サファイア（単結晶Ａｌ２Ｏ３）、シリコン（Ｓｉ）又はヒ化ガリウム（ＧａＡｓ）を用いることができる。
In each of the first to sixth embodiments, silicon carbide (SiC) is used for the
また、バッファ層１２には、窒化アルミニウムと窒化ガリウムとの積層体を用いてもよい。
The
また、第２の窒化物半導体層１４を構成する窒化アルミニウムガリウム（ＡｌｘＧａ１−ｘＮ）のＡｌ組成ｘは０．２６に限られず、０．１≦ｘ≦０．５であればよい。
In addition, the Al composition x of aluminum gallium nitride (Al x Ga 1-x N) constituting the second
さらに、第２の窒化物半導体層１４の組成は、そのバンドギャップエネルギーが第１の窒化物半導体層１３のバンドギャップエネルギーよりも大きければよく、例えば、第１の窒化物半導体層１３を窒化ガリウム（ＧａＮ）に代えて窒化インジウムガリウム（ＩｎＧａＮ）とした場合には、Ａｌ組成のｘを０とすることも可能である。逆に、第１の窒化物半導体層１３を窒化アルミニウムガリウム（ＡｌｙＧａ１−ｙＮ）とした場合には、第１の窒化物半導体層１３のＡｌ組成ｙを第２の窒化物半導体層１４のＡｌ組成ｘよりも小さくする必要がある。
Furthermore, the composition of the second
また、第１の窒化物半導体層１３はｉ型に限られず、ｎ型とし、そのキャリア濃度に所定の分布、例えば上方に向かうに連れてキャリア濃度が高くなる濃度分布を持たせた単層構造又は積層構造としてもよい。
The first
また、ソース電極１６及びドレイン電極１７の電極材料には、チタン（Ｔｉ：仕事関数４．３３ｅＶ）、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ：仕事関数４．２８ｅＶ）、ニオビウム（Ｎｂ：仕事関数４．３０ｅＶ）、バナジウム（Ｖ：仕事関数４．３０ｅＶ）、ジルコニウム（Ｚｒ：仕事関数４．０５ｅＶ）、ハフニウム（Ｈｆ：仕事関数３．９０ｅＶ）、クロム（Ｃｒ：仕事関数４．５０ｅＶ）、タングステン（Ｗ：仕事関数４．５５ｅＶ）、モリブデン（Ｍｏ：仕事関数４．６０ｅＶ）、ロジウム（Ｒｈ）、レニウム（Ｒｅ）、コバルト（Ｃｏ：仕事関数５．００ｅＶ）及びランタン（Ｌａ）からなる群より選択される１つの金属、又は該群より選択される少なくとも２つの金属からなる積層膜、又は該群より選択される少なくとも２つの金属を含む合金、又は該群より選択される少なくとも１つの金属と酸素（Ｏ）、窒素（Ｎ）若しくはホウ素（Ｂ）とを含む導電性化合物を用いることができる。
The electrode materials of the
（第７の実施形態）
以下、本発明の第７の実施形態について図面を参照しながら説明する。
(Seventh embodiment)
The seventh embodiment of the present invention will be described below with reference to the drawings.
図１３は本発明の第７の実施形態に係る半導体装置であって半導体レーザ装置を示している。図１３に示すように、第７の実施形態に係る半導体レーザ装置は、例えばｎ型の窒化ガリウム（ＧａＮ）からなる基板３１の上に順次形成された、厚さが２μｍでｎ型の窒化ガリウム（ＧａＮ）からなるバッファ層３２と、厚さが１μｍでｎ型の窒化アルミニウムガリウム（Ａｌ０．１５Ｇａ０．８５Ｎ）からなるｎ型クラッド層３３と、厚さが３ｎｍの窒化インジウムガリウム（Ｉｎ０．１Ｇａ０．９Ｎ）からなる活性層３４と、リッジ部の厚さが１．２μｍでｐ型の窒化アルミニウムガリウム（Ａｌ０．１５Ｇａ０．８５Ｎ）からなるｐ型クラッド層３５と、厚さが５０ｎｍでその上部が掘り込まれた凹部を有するｐ型の窒化ガリウム（ＧａＮ）からなるｐ型コンタクト層３６と、例えばニッケル（Ｎｉ）と白金（Ｐｔ）と金（Ａｕ）との積層体からなり、ｐ型コンタクト層３６の凹部に埋め込まれたｐ側オーミック電極３７と、基板３１におけるバッファ層３２の反対側の面上に形成された例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）との積層体からなるｎ側オーミック電極３８とにより構成されている。
FIG. 13 shows a semiconductor laser device as a semiconductor device according to the seventh embodiment of the present invention. As shown in FIG. 13, the semiconductor laser device according to the seventh embodiment is formed on a
ここで、活性層３４は、窒化ガリウムからなる障壁層と窒化インジウムガリウムからなる井戸層とを２〜１０組程度含む多重量子井戸構造が好ましい。
Here, the
周知のように、ｐ側オーミック電極３７から注入された正孔とｎ側オーミック電極３８から注入された電子とが活性層３４において再結合を起こし、この生成された再結合光は該活性層３４よりもバンドギャップエネルギーと屈折率とが共に大きいｎ型クラッド層３３及びｐ型クラッド層３５に閉じ込められ且つ共振し、活性層３４の一方の端面から、約４００ｎｍの波長を持つレーザ光として出力される。
As is well known, the holes injected from the p-
第７の実施形態の特徴として、ｐ型の窒化ガリウムからなるｐ型コンタクト層３６の上に形成されたｐ側オーミック電極３７は、ｐ型コンタクト層３６の上部が掘り込まれてなる凹部に形成されている。凹部の深さは、不純物濃度すなわちアクセプタ濃度のピーク位置から上側に約１ｎｍとなるように形成されている。
As a feature of the seventh embodiment, the p-
具体的には、図１３（ｂ）に示すように、ｐ型コンタクト層３６の厚さは約５０ｎｍであり、ＭＯＣＶＤ法等により、ｐ型不純物であるマグネシウムが一様にドープされている場合でも、所定の濃度分布が生じる。
Specifically, as shown in FIG. 13B, the thickness of the p-
従って、図１３（ｃ）に示すように、本実施形態においては、ｐ側オーミック電極３７を形成するよりも前に、エッチング又はイオンビーム等により、成長後のｐ型コンタクト層３６の表面をアクセプタ濃度のピーク位置の上側に約１ｎｍの間隔があくように掘り込んでいる。なお、ピーク位置の上側の間隔は、１ｎｍ以上で且つ１００ｎｍ以下であればよい。これにより、ｐ側オーミック電極３７のコンタクト抵抗を確実に低減することができる。
Therefore, as shown in FIG. 13C, in this embodiment, before the p-
なお、第７の実施形態に係るｐ型コンタクト層３６の掘り込み形状として、本発明の第１〜第５の各実施形態に係るコンタクト部の形状を適用してもよい。
Note that as the digging shape of the p-
（第８の実施形態）
以下、本発明の第８の実施形態について図面を参照しながら説明する。
(Eighth embodiment)
Hereinafter, an eighth embodiment of the present invention will be described with reference to the drawings.
図１４は本発明の第８の実施形態に係る半導体装置であってＨＢＴを示している。図１４に示すように、第８の実施形態に係るＨＢＴは、例えばサファイアからなる基板４１の上に順次形成された、厚さが約２０ｎｍの窒化アルミニウム（ＡｌＮ）からなる第１のバッファ層４２と、厚さが約１５ｎｍの窒化ガリウム（ＧａＮ）からなる第２のバッファ層４３と、厚さが約５００ｎｍのｎ型の窒化ガリウム（ＧａＮ）からなるサブコレクタ層４４と、厚さが約５００ｎｍのｎ型の窒化アルミニウムガリウム（Ａｌ０．１Ｇａ０．９Ｎ）からなるコレクタ層４５と、厚さが約７０ｎｍのｐ型の窒化ガリウム（ＧａＮ）からなるベース層４６と、厚さが約３０ｎｍのｎ型の窒化アルミニウムガリウム（Ａｌ０．２５Ｇａ０．７５Ｎ）からなるエミッタ層４７とにより構成されている。
FIG. 14 shows an HBT as a semiconductor device according to the eighth embodiment of the present invention. As shown in FIG. 14, the HBT according to the eighth embodiment is formed on a
エミッタ層４７の上には例えばニッケル（Ｎｉ）と白金（Ｐｔ）と金（Ａｕ）との積層体からなるオーミック性のエミッタ電極４８が形成され、一部が露出されたベース層４６の露出部には例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）との積層体からなるオーミック性のベース電極４９が形成され、一部が露出されたサブコレクタ層４４の露出部には例えば例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）との積層体からなるオーミック性のコレクタ電極５０が形成されている。
On the
第８の実施形態の特徴として、ｐ型の窒化ガリウムからなるベース層４６には、該ベース層４６のｐ型の不純物濃度、すなわちアクセプタ濃度のピーク位置とほぼ一致する位置にまで掘り込まれたコンタクト部４６ａが形成されており、ベース電極４９はこの掘り込まれたコンタクト部４６ａの上に形成されている。
As a feature of the eighth embodiment, the
図１４（ｂ）に示すように、結晶成長後のｐ型のベース層４６は、ＭＯＣＶＤ法等により、ｐ型不純物であるマグネシウムが一様にドープされている場合でも、所定の濃度分布が生じる。
As shown in FIG. 14B, the p-
従って、図１４（ｃ）に示すように、本実施形態においては、ベース電極４９を形成するよりも前に、露出後のベース層４６の表面の全面又は少なくとも一部をアクセプタ濃度のピーク位置とほぼ一致するように掘り込んでいる。これにより、ベース電極４９のコンタクト抵抗を確実に低減することができる。
Therefore, as shown in FIG. 14C, in this embodiment, before the
以下、前記のように構成されたＨＢＴの製造方法について図面を参照しながら説明する。図１５（ａ）〜図１５（ｄ）は本発明の第８の実施形態に係るＨＢＴの製造方法の工程順の断面構成を示している。 Hereinafter, the manufacturing method of HBT comprised as mentioned above is demonstrated, referring drawings. FIG. 15A to FIG. 15D show cross-sectional configurations in the order of steps of the method for manufacturing an HBT according to the eighth embodiment of the present invention.
まず、図１５（ａ）に示すように、例えばＭＢＥ法により、サファイアからなる基板４１の上に、厚さが約２０ｎｍの窒化アルミニウム（ＡｌＮ）からなる第１のバッファ層４２と、厚さが約１５ｎｍの窒化ガリウム（ＧａＮ）からなる第２のバッファ層４３とを形成する。続いて、第２のバッファ層４３の窒素極性面上に、シリコン（Ｓｉ）を１×１０１９ｃｍ−３と比較的高濃度にドープした厚さが約５００ｎｍのｎ型の窒化ガリウム（ＧａＮ）からなるサブコレクタ層４４と、シリコン（Ｓｉ）を２×１０１７ｃｍ−３の濃度にドープした厚さが約５００ｎｍのｎ型の窒化アルミニウムガリウム（Ａｌ０．１Ｇａ０．９Ｎ）からなるコレクタ層４５とを順次形成する。続いて、コレクタ層４５の上に、マグネシウム（Ｍｇ）を４×１０１９ｃｍ−３と比較的高濃度にドープした厚さが約７０ｎｍのｐ型の窒化ガリウム（ＧａＮ）からなるベース層４６を形成する。続いて、ベース層４６の上に、シリコン（Ｓｉ）を５×１０１７ｃｍ−３の濃度にドープした厚さが約３０ｎｍのｎ型の窒化アルミニウムガリウム（Ａｌ０．２５Ｇａ０．７５Ｎ）からなるエミッタ層４７を形成する。
First, as shown in FIG. 15A, a
次に、図１５（ｂ）に示すように、エミッタ層４７の上にエミッタ形成領域をマスクする酸化シリコンからなる第１のマスクパターン（図示せず）を形成し、形成した第１のマスクパターンを用いて塩素ガスによるドライエッチングを行なうことにより、エミッタメサを形成してその下のベース層４６を露出する。
Next, as shown in FIG. 15B, a first mask pattern (not shown) made of silicon oxide for masking the emitter formation region is formed on the
次に、図１５（ｃ）に示すように、第１のマスクパターンを除去した後、エミッタ層４７及び露出したベース層４６におけるベース形成領域をマスクする酸化シリコンからなる第２のマスクパターン（図示せず）を形成し、形成した第２のマスクパターンを用いて、ベース層４６及びコレクタ層４５に対して塩素ガスによるドライエッチングを行なうことにより、ベースメサ及びコレクタメサを形成してサブコレクタ層４４を露出する。
Next, as shown in FIG. 15C, after removing the first mask pattern, a second mask pattern (FIG. 15) made of silicon oxide masking the base formation region in the
続いて、エッチング又はイオンビーム等により、露出後のベース層４６の表面の全面又は少なくとも一部を掘り込むことにより、その底部がアクセプタ濃度のピーク位置とほぼ一致するコンタクト部４６ａを形成する。なお、コンタクト部４６ａは、サブコレクタ層４４を露出するよりも前に形成してもよい。
Subsequently, the entire surface or at least a part of the exposed surface of the
次に、図１５（ｄ）に示すように、第２のマスクパターンを除去した後、例えば電子線蒸着法により、エミッタ層４７の上にはエミッタ電極４８を形成し、ベース層４６のコンタクト部４６ａの上にはベース電極４９を形成し、サブコレクタ層４４の上にはコレクタ電極５０を形成する。なお、各電極４８、４９、５０の形成順序は問われない。
Next, as shown in FIG. 15D, after removing the second mask pattern, an
この構成により、ベース層４６の内部にコレクタ層４５からエミッタ層４７に向けて電界が発生し、キャリアの走行時間が短縮されて高周波特性を向上させることができる。
With this configuration, an electric field is generated in the
その上、ベース層４６の内部に発生した電界によって正孔がベース電極４９の近傍に蓄積するため、ベース抵抗が低減する。
In addition, the holes are accumulated in the vicinity of the
なお、第８の実施形態に係るベース層４６に設けたコンタクト部４６ａは、ヘテロ接合を持たないバイポーラトランジスタに適用してもよい。
Note that the
また、第８の実施形態に係るベース層４６に設けたコンタクト部４６ａの断面形状に、本発明の第１〜第５の各実施形態に係るコンタクト部の形状を適用してもよい。
Further, the shape of the contact portion according to each of the first to fifth embodiments of the present invention may be applied to the cross-sectional shape of the
本発明に係る半導体装置及びその製造方法は、III-Ｖ族窒化物半導体に設けるオーミック電極のコンタクト抵抗を低減でき、該窒化物半導体を用いた半導体装置の高速化及び高出力化を実現することができるという効果を有し、従って、窒化物半導体層にオーミック電極が形成された半導体装置等として有用である。 The semiconductor device and the manufacturing method thereof according to the present invention can reduce the contact resistance of the ohmic electrode provided in the group III-V nitride semiconductor, and realize high speed and high output of the semiconductor device using the nitride semiconductor. Therefore, it is useful as a semiconductor device or the like in which an ohmic electrode is formed on a nitride semiconductor layer.
１１ 基板
１２ バッファ層
１３ 第１の窒化物半導体層
１３ａ ２ＤＥＧ層
１３ｂ コンタクト部（段差部）
１４ 第２の窒化物半導体層
１４ａ コンタクト部
１４ｂ コンタクト部
１４ｃ ドープ領域
１４ｄ コンタクト部形成領域
１５ ゲート電極
１６ ソース電極（オーミック電極）
１７ ドレイン電極（オーミック電極）
２１ コンタクト部（第３の半導体層）
２２ サイドウォール
２３ 第３の窒化物半導体層
２３ａ コンタクト部
３１ 基板
３２ バッファ層
３３ ｎ型クラッド層
３４ 活性層
３５ ｐ型クラッド層
３６ ｐ型コンタクト層
３７ ｐ側オーミック電極
３８ ｎ側オーミック電極
４１ 基板
４２ 第１のバッファ層
４３ 第２のバッファ層
４４ サブコレクタ層
４５ コレクタ層
４６ ベース層
４６ａ コンタクト部
４７ エミッタ層
４８ エミッタ電極
４９ ベース電極
５０ コレクタ電極
６０ レジスト膜
11
14 Second
17 Drain electrode (ohmic electrode)
21 Contact portion (third semiconductor layer)
22
Claims (9)
前記第１の窒化物半導体層の上に形成され、該第１の窒化物半導体層の上部に２次元電子ガス層を生成する組成を有する第２の窒化物半導体層と、
前記第２の窒化物半導体層の上に選択的に形成されたオーミック電極とを備え、
前記第２の窒化物半導体層は、主面と、前記第１の窒化物半導体層の主面に対して傾斜した面とを有し、
前記２次元電子ガス層におけるキャリア濃度は、前記第２の窒化物半導体層の厚さが小さくなる方向に沿って小さくなり、
前記オーミック電極は前記傾斜面に形成されていることを特徴とする半導体装置。 A first nitride semiconductor layer;
A second nitride semiconductor layer formed on the first nitride semiconductor layer and having a composition for generating a two-dimensional electron gas layer on the first nitride semiconductor layer;
An ohmic electrode selectively formed on the second nitride semiconductor layer,
The second nitride semiconductor layer has a main surface and a surface inclined with respect to the main surface of the first nitride semiconductor layer;
The carrier concentration in the two-dimensional electron gas layer decreases along the direction in which the thickness of the second nitride semiconductor layer decreases,
The semiconductor device according to claim 1, wherein the ohmic electrode is formed on the inclined surface.
前記第２の窒化物半導体層の一般式はＡｌｕＩｎｖＧａ１−ｕ−ｖＮ（但し、ｕ，ｖは０≦ｕ≦１，０≦ｖ≦１，０≦ｕ＋ｖ≦１）であり、
前記第２の窒化物半導体層及び第１の窒化物半導体層の組成は、Ａｌ組成において組成ｕは組成ｘよりも大きく、且つＩｎ組成において組成ｖは組成ｙよりも小さいことを特徴とする請求項１〜８のうちのいずれか１項に記載の半導体装置。 The general formula of the first nitride semiconductor layer is Al x In y Ga 1-xy N (where x and y are 0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1). ,
The general formula of the second nitride semiconductor layer is Al u In v Ga 1-uv N (where u and v are 0 ≦ u ≦ 1, 0 ≦ v ≦ 1, 0 ≦ u + v ≦ 1). ,
The composition of the second nitride semiconductor layer and the first nitride semiconductor layer is characterized in that in the Al composition, the composition u is larger than the composition x, and in the In composition, the composition v is smaller than the composition y. Item 10. The semiconductor device according to any one of Items 1 to 8.
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