JP2011228398A - 半導体装置 - Google Patents

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Abstract

【課題】本発明は、面積利用効率を向上しつつ、トランジスタＴの特性を維持し、更に整流素子Ｄの低順方向電圧化を図ることができる半導体装置を提供する。
【解決手段】半導体装置１は整流素子ＤとトランジスタＴとを備える。整流素子Ｄは、電流経路４３と、その一端に配設され整流作用を持つ第１の主電極１１と、その他端に配設された第２の主電極１２と、その第１の主電極１１と第２の主電極１２との間に配設され、第１の主電極１１に比べて順方向電圧が大きい第１の補助電極１５とを有する。トランジスタＴは、電流経路４３と、その一端において電流経路４３と交差する方向に配設された第３の主電極１３と、第３の主電極１３を取り囲んで配設された制御電極１４と、第２の主電極１２とを有する。
【選択図】図１

Description

本発明は、半導体装置に関し、特にトランジスタと整流素子とを備えた半導体装置に関する。
ガリウムナイトライド（ＧａＮ）系化合物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）が知られている。ＨＥＭＴは、低い抵抗値を有しかつ高い降伏電圧を有するので、電力用途具体的には電源回路に使用されている。
下記特許文献１には、逆方向電流を導いて異極性電圧ノイズを防止する逆並列ダイオードを備えたＨＥＭＴが開示されている。このダイオードを付加することによって、異極性電圧ノイズに起因するＨＥＭＴの損傷や破壊を防止することができる。
特許文献１に開示されているＨＥＭＴは、支持体上に第１のIII族窒化物半導体（ＧａＮ）と第２のIII族化合物半導体（ＡｌＧａＮ）とを積層したヘテロ接合を備え、第２のIII族化合物半導体上において互いに離間した第１の電源電極（ソース電極）と第２の電源電極（ドレイン電極）とを備え、この第１の電源電極と第２の電源電極との間にゲート構造を備えている。ダイオードは、ＨＥＭＴの第２の電源電極をカソード電極として使用し、このカソード電極と、ゲート構造とは反対側においてカソード電極に離間し配置されたショットキー電極とを備えている。つまり、ＨＥＭＴにボディダイオード的機能を付加した構造が採用されている。高速動作を有しかつ高耐圧を有するＧａＮ系半導体デバイスを前提にした場合、ダイオードにも高速動作が必要となるので、ダイオードにはアノード電極にショットー電極を用いたショットキーバリアダイオード（ＳＢＤ）が採用されている。
また、特許文献１には別の構造を持つダイオードが開示されている。このダイオードは、同様にその第２の電源電極（ドレイン電極）をカソード電極として使用し、このカソード電極と、このカソード電極とゲート構造との間に配置されたショットキー電極とを備えている。このダイオードは同様にショットキーバリアダイオードである。
特開２００６−３１０７６９号公報
前述の特許文献１に開示された逆並列ダイオードを付加するＨＥＭＴにおいては、以下の点について配慮がなされていなかった。
前者のＨＥＭＴに付加されるダイオードは、カソード電極をＨＥＭＴの第２の電源電極と兼用しているものの、ショットキー電極（アノード電極）をＨＥＭＴ領域とは別の領域に配設している。この構造を有するダイオードはＨＥＭＴに対して独立な電流経路を持つので、ＨＥＭＴ並びにダイオードの構造や性能をそれぞれ最適に設定することができ、設計製作の自由度がある。しかしながら、ＨＥＭＴの領域並びにダイオードの領域をそれぞれ別々に必要とするので、半導体装置の面積利用効率が劣る。
一方、後者のＨＥＭＴに付加されるダイオードは、カソード電極をＨＥＭＴの第２の電源電極と兼用し、ショットキー電極をＨＥＭＴの領域に配設しているので、面積利用効率において優れている。しかしながら、ＨＥＭＴの電流経路の一部をダイオードの電流経路として使用しているので、ＨＥＭＴの特性を劣化させずにダイオードの低Ｖｆ化を図ることが難しく、設計製作に自由度がない。
本発明は上記課題を解決するためになされたものである。従って、本発明は、面積利用効率を向上しつつ、トランジスタの特性を維持し、更に整流素子の低Ｖｆ化を図ることができる半導体装置を提供することである。
上記課題を解決するために、本発明の実施例に係る特徴は、半導体装置において、電流経路と、電流経路の一端に配設され整流作用を持つ第１の主電極と、電流経路の他端に配設された第２の主電極と、電流経路の第１の主電極と第２の主電極との間に配設され、第１の主電極に比べて順方向電圧が大きい第１の補助電極とを有する整流素子と、電流経路と、電流経路の一端において電流経路と交差する方向に第１の主電極に対して離間して配設された第３の主電極と、第３の主電極の周囲を取り囲んで配設された制御電極と、第２の主電極とを有するトランジスタとを備える。
実施例の特徴に係る半導体装置において、電流経路の第２の主電極と第１の補助電極との間は整流素子、トランジスタのそれぞれにおいて共用されることが好ましい。
実施例の特徴に係る半導体装置において、電流経路の第１の主電極と第１の補助電極との間は整流素子の電流経路として使用され、電流経路の第３の主電極と制御電極を介在した第１の補助電極との間はトランジスタの電流経路として使用されることが好ましい。
実施例の特徴に係る半導体装置において、整流素子の第１の主電極とトランジスタの第３の主電極及び制御電極とは、電流経路と交差する方向に交互に複数配列されていることが好ましい。
実施例の特徴に係る半導体装置において、整流素子の第１の主電極、トランジスタの第３の主電極及び第１の補助電極は相互に電気的に接続され、第１の主電極、第３の主電極及び第１の補助電極は同一電位に設定されることが好ましい。
実施例の特徴に係る半導体装置において、トランジスタは二次元電子ガスチャネルを電流経路とするトランジスタであり、第１の主電極は二次元電子ガスチャネルに化合物半導体を介在して配設されたショットキー電極、二次元電子ガスチャネルに直接接続されたショットキー電極、ｐｎ電極、電界効果を利用したオーミック電極を含む複合電極のいずれか１つであり、第１の補助電極はｐ型半導体電極、ＭＩＳ型電極のいずれか１つであることが好ましい。
実施例の特徴に係る半導体装置において、電流経路の第２の主電極と第１の補助電極との間に、第２の主電極に電気的に接続され、この第２の主電極と同一電位に設定される第２の補助電極を更に備えることが好ましい。
実施例の特徴に係る半導体装置において、電流経路の第１の補助電極と第２の主電極との間に、第１の補助電極に電気的に接続され、第１の補助電極と同一電位に設定されるフィールドプレートを更に備えることが好ましい。
本発明によれば、面積利用効率を向上しつつ、トランジスタの特性を維持し、更に整流素子の低Ｖｆ化を図ることができる半導体装置を提供することができる。
本発明の実施例１に係る半導体装置の要部平面図である。 図１に示すＦ２−Ｆ２線において切断した半導体装置のトランジスタの模式的断面図である。 図１に示すＦ３−Ｆ３線において切断した半導体装置の整流素子の模式的断面図である。 図２に示す半導体装置のトランジスタ及び整流素子を含む全体の等価回路図である。 図１に示す半導体装置の逆方向電圧印加状態の電流の流れを示す要部平面図である。 図１に示す半導体装置の逆方向電圧印加状態の電流の流れを示す要部平面図である。 図１に示す半導体装置の順方向電圧印加状態の電流の流れを示す模式的断面図である。 本発明の実施例２に係る半導体装置の整流素子の模式的断面図である。 本発明の実施例３に係る半導体装置の要部平面図である。 図９に示すＦ１０−Ｆ１０線において切断した半導体装置の整流素子の模式的断面図である。 本発明の実施例４に係る半導体装置の要部平面図である。 図１１に示すＦ１２−Ｆ１２線において切断した半導体装置のトランジスタの模式的断面図である。 図１１に示すＦ１３−Ｆ１３線において切断した半導体装置の整流素子の模式的断面図である。 図１１に示す半導体装置に搭載されたソースコモン型交流スイッチの等価回路図である。 本発明の実施例５に係る半導体装置の要部平面図である。 図１５に示すＦ１６−Ｆ１６線において切断した半導体装置のトランジスタの模式的断面図である。 図１５に示すＦ１７−Ｆ１７線において切断した半導体装置の整流素子の模式的断面図である。 本発明の実施例６に係る半導体装置の要部平面図である。 図１８に示すＦ１９−Ｆ１９線において切断した半導体装置のトランジスタの模式的断面図である。 図１８に示すＦ２０−Ｆ２０線において切断した半導体装置の整流素子の模式的断面図である。 図１８に示す半導体装置に搭載されたドレインコモン型交流スイッチの等価回路図である。 本発明の実施例７に係る半導体装置の要部断面図である。 実施例７の変形例に係る半導体装置の要部平面図である。
次に、図面を参照して、本発明の実施例を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている場合がある。
また、以下に示す実施例はこの発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は各構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
（実施例１）
本発明の実施例１は、トランジスタをＨＥＭＴとし、このＨＥＭＴに付加される整流素子をショットキーバリアダイオードとする半導体装置に本発明を適用した例を説明するものである。
［半導体装置のデバイス構造］
図１乃至図３に示すように、実施例１に係る半導体装置１は、電流経路４３と、電流経路４３の一端（図１中−図３中、左側）に配設され整流作用を持つ第１の主電極１１と、電流経路４３の他端（図１中−図３中右側）に配設された第２の主電極１２と、電流経路４３の第１の主電極１１と第２の主電極１２との間に配設され、第１の主電極１１に比べて順方向電圧が大きい第１の補助電極１５とを有する整流素子Ｄと、電流経路４３と、電流経路４３の一端において電流経路４３と交差する方向に第１の主電極１１に対して離間して配設された第３の主電極１３と、第３の主電極１３の周囲を取り囲んで配設された制御電極１４と、第２の主電極１２とを有するトランジスタＴとを備えている。ここで、実施例１において、半導体装置１に搭載されるトランジスタＴはｎチャネル導電型ＨＥＭＴであり、整流素子Ｄはショットキーバリアダイオード（ＳＢＤ）である。
半導体装置１は支持体並びに結晶成長基板として使用される基板２をベースとして使用し、この基板１上には順次積層されたバッファ層３及び半導体機能層４が配設されている。基板２には実施例１においてシリコン単結晶半導体基板（Ｓｉ基板）が使用される。なお、基板２はこの例に限定されるものではなく、例えば基板２にはサファイア基板、炭化シリコン基板（ＳｉＣ基板）、ＧａＮ基板等を使用することができる。
バッファ層３は基板２と半導体機能層４との結晶性を整合する機能を有する。実施例１において、バッファ層３はIII族窒化物系半導体材料により構成されている。代表的なIII族窒化物系半導体はＡｌxＩｎyＧａ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）により表される。この構造に限定されるものではないが、ここでは、バッファ層３にはＧａＮ層とＡｌＮ層とを交互に複数層積層した複合膜が使用される。
実施例１において、半導体機能層４は、バッファ層３上に積層された第１の半導体層４１と、この第１の半導体層４１上に積層された第２の半導体層４２との積層構造により構成されている。第１の半導体層４１は、窒化物系半導体層、具体的にはＧａＮ層により構成されている。第１の半導体層４１はキャリア走行層として機能する。実施例１において、トランジスタＴにはｎチャネル導電型ＨＥＭＴが使用されるので、キャリアは電子であり、第１の半導体層４１は電子走行層として機能する。第２の半導体層４２は、窒化物系半導体層、具体的には第１の半導体層４１の格子定数よりも小さい格子定数を有し、かつ第１の半導体層４１のバンドギャップよりも大きいバンドギャップを有するＡｌＧａＮ層により構成されている。第２の半導体層４２は、キャリア供給層として機能し、実施例１においては電子供給層として機能する。
第１の半導体層４１と第２の半導体層４２とのヘテロ接合近傍において、第１の半導体層４１に電流経路４３が生成されている。電流経路４３は実施例１において二次元キャリアガスチャネル、具体的には二次元電子ガス（２ＤＥＧ：two-dimensional electron gas）チャネルである。電流経路４３は、図１乃至図３中、左側から右側にＸ方向に向かって延伸されている。電流経路４３は、Ｘ方向に向かって又はそれとは逆方向に向かって電流（又は電子若しくは正孔）が流れるチャネル領域として機能する。電流経路４３（の延伸方向）と交差する方向は、実施例１においてＸ方向に対して直交するＹ方向であるが、本発明はこの方向に限定されるものではなく、Ｘ方向に対して鋭角や鈍角において交差する方向であってもよい。
ここで、必ずしもこの数値に限定されるものではないが、実施例１において、半導体装置１に使用される第１の半導体層の膜厚は例えば０．５μｍ−１０．０μｍに設定され、ここではＧａＮ層を使用しているので、このＧａＮ層の膜厚は例えば２．５μｍ−３．５μｍに設定される。第２の半導体層４２のＡｌＧａＮ層の膜厚は例えば５．０ｎｍ−１００．０ｎｍに設定されている。
［整流素子のデバイス構造］
図１及び図２に示すように、整流素子Ｄの第１の主電極１１は、アノード電極としての機能を有し、電流経路４３の一端にショットキー障壁をなして電気的に接続されている。この第１の主電極１１のショットキー障壁をなす電極材料には、例えば１０ｎｍ−５０ｎｍの膜厚を有するＮｉ層と、このＮｉ層上に積層され例えば１００ｎｍ−１０００ｎｍの膜厚を有するＡｕ層との積層膜を使用することができる。
この平面形状に必ずしも限定されるものではないが、図１に示すように、第１の主電極１１の平面形状は、Ｙ方向の辺（に対して、Ｘ方向の辺を長く設定した長方形形状により構成されている。なお、半導体装置１を微細化するために第１の主電極１１と第１の補助電極１５との距離を近づけることが好ましく、第１の主電極１１の平面形状は、必要に応じて、正方形形状、五角形以上の多角形形状或いは円形、楕円形等に設定してもよい。
整流素子Ｄの第２の主電極１２は、カソード電極であり、電流経路４３の他端にオーミック接触によって電気的に接続されている。この第２の主電極１２のオーミック接触をなす電極材料には、例えば１０ｎｍ−５０ｎｍの膜厚を有するＴｉ層と、このＴｉ層上に積層され例えば１００ｎｍ−１０００ｎｍの膜厚を有するＡｌ層との積層膜を使用することができる。図１に示すように、第２の主電極１２の平面形状は、Ｘ方向の幅寸法に対してＹ方向の長手寸法を長く設定したストライプ形状により構成されている。
第１の補助電極１５は、前述のように第１の主電極１１の順方向電圧に比べて大きい順方向電圧を有するとともに、更に第１の主電極１１のリーク電流に比べて低いリーク電流を有している。換言すれば、第１の主電極１１及び第１の補助電極１５と第２の主電極１２とのいずれか一方の電位を相対的に高くしたときに、第１の補助電極１５を介して流れる電流が第１の主電極１１を介して流れる電流よりも小さくなる特性を第１の補助電極１５は備えている。第１の補助電極１５は第１の主電極１１に電気的に接続（短絡）され、第１の補助電極１５と第１の主電極１１とは同一電位に設定される。トランジスタＴがｎチャネル導電型ＨＥＭＴであり、電流経路４３が二次元電子ガスチャネルであるので、この第１の補助電極１５は上記特性を有する例えばｐ型半導体電極、或いはＭＩＳ（金属−絶縁体−半導体）型電極により構成されている。
図１に示すように、第１の補助電極１５の平面形状は、Ｘ方向の幅寸法に対してＹ方向の長手寸法を長く設定したストライプ形状により構成されている。この第１の補助電極１５の延伸する方向（Ｙ方向）は第２の主電極１２の延伸方向（Ｙ方向）と同一方向であり、第１の補助電極１５と第２の主電極１２とは平行に配設されている。一例のサイズについては後述するが、第１の補助電極１５と第２の主電極１２との間のＸ方向の離間距離は、耐圧を確保するために、第１の補助電極１５と第１の主電極１１（又は制御電極１４）との間のＸ方向の離間距離に比べて大きく設定されている。
［トランジスタのデバイス構造］
トランジスタＴの第３の主電極１３は、ソース電極であり、電流経路４３の一端にオーミック接触によって電気的に接続されている。第３の主電極１３は第１の補助電極１５に電気的に接続（短絡）されており、第３の主電極１３と第１の補助電極１５とは同一電位に設定される。第１の補助電極１５と第１の主電極１１との間は電気的に接続されているので、第３の主電極１３、第１の主電極１１及び第１の補助電極１５は同一電位に設定されていることになる。実施例１において、第３の主電極１３は第２の主電極１２と同一電極材料により構成されている。また、第３の主電極１３と第２の主電極１２とは製造プロセスにおいて同一工程により形成されている。図１に示すように、第３の主電極１３の平面形状は、第１の補助電極１５に対向するＹ方向の辺に対して、Ｘ方向の辺を短く設定した長方形形状により構成されている。第３の主電極１３の平面形状は、第１の主電極１１の平面形状と同様に、この例に限定されるものではない。
トランジスタＴの制御電極１４は、ゲート電極であり、電流経路４３の第２の半導体層４２の表面にショットキー接触をなして配設されている。制御電極１４は、電流経路４３の一端と他端との間、詳細には第３の主電極１３と第１の補助電極１５と更に第１の主電極１１との間において第３の主電極１３の周囲を取り囲み配設されている。制御電極１４は、ショットキー障壁を生成可能な、例えばＮｉ層と、このＮｉ層上に積層したＡｕ層とを有する複合膜により構成されている。この構造に限定されるものではないが、実施例１において、制御電極１４にはリセス構造が採用され、第２の半導体層４２の表面から深さ方向に向かって形成されたリセス（窪み又は凹部）４３Ｒ内に制御電極１４の少なくとも一部が配設されている。このトランジスタＴはノーマリオフ特性を有し、トランジスタＴの閾値電圧Ｖｔｈは、実施例１において例えば１Ｖに設定されるものとする。
整流素子Ｄのカソード電極として機能する第２の主電極１２は、本来、トランジスタＴのドレイン電極としての機能を有し、カソード電極はドレイン電極を利用して構成されている。
なお、図１乃至図３並びにこれ以降に使用する各図において、半導体装置１、整流素子Ｄ、トランジスタＴのそれぞれは模式的に作図されており、実際には第２の半導体層４２上に絶縁膜、保護膜、ビアホール等が構成されている。ここでは、構造を明確にしかつ理解を容易に行えるように、絶縁膜等の記載並びに説明は省略する。
［半導体装置のレイアウト構造］
図１に示すように、実施例１において、整流素子Ｄの１つの第１の主電極（アノード電極）１１と、トランジスタＴの１つの第３の主電極（ソース電極）１３及び１つの制御電極１４とは繰り返し単位となる基本単位ＢＵを構築している。この基本単位ＢＵはＹ方向に向かって一定のピッチを持って繰り返し配列されている。第２の主電極１２及び第１の補助電極１５はこの複数の基本単位ＢＵに共通の電極として使用されている。
つまり、整流素子Ｄは、基本単位ＢＵにより構成される同一構造の複数の整流素子を電気的に並列に接続して構築されている。そして、トランジスタＴは、同様に、基本単位ＢＵにより構成される同一構造の複数のトランジスタ（ＨＥＭＴ）を電気的に並列に接続して構築されている。基本単位ＢＵにより構成される整流素子、基本単位ＢＵにより構成されるトランジスタのそれぞれはＹ方向に向かって交互に配列されている。
また、基本単位ＢＵにより構成される整流素子の第１の主電極１１と第１の補助電極１５との間において、電流経路４３は整流素子Ｄの電流経路として機能する。基本単位ＢＵにより構成されるトランジスタの第３の主電極１３と制御電極１４を介在した第１の補助電極１５との間において、電流経路４３はトランジスタＴの電流経路として機能する。第１の補助電極１５と第２の主電極１２との間において、電流経路４３は、整流素子Ｄの電流経路として機能するとともにトランジスタＴの電流経路として機能し、双方に共有の電流経路として機能する。
ここで、製品の使用目的、製造プロセスのルール等によって数値は変動し、以下に例示する数値に限定されるものではないが、現段階において最適な半導体装置１の主要部分の各寸法の一例は以下の通りである。
整流素子Ｄの第１の主電極１１と第１の補助電極１５との間の寸法Ｌ１は例えば１μｍ、第１の補助電極１５の幅寸法Ｌ２は例えば２μｍ、第１の補助電極１５と第２の主電極１２との間の寸法（ドリフト領域の寸法）Ｌ３は例えば１０μｍに設定されている。トランジスタＴの第３の主電極１３と制御電極１４との間の寸法Ｌ４は例えば１μｍ、制御電極１４の幅寸法（ゲート長寸法）Ｌ５は例えば１μｍ、制御電極１４と第１の補助電極１５との間の寸法Ｌ６は例えば１μｍに設定されている。
基本単位ＢＵの繰り返しピッチは例えば５μｍ−１０μｍである。基本単位ＢＵのピッチを更に短ピッチ化すると、第１の補助電極１５と第２の主電極１２との間（ドリフト領域）において電流の拡がりを助長することができる。
［半導体装置の動作］
前述の図１乃至図３に示す実施例１に係る半導体装置１は、図４に示すように、端子Ｐ１に整流素子Ｄの第１の主電極（アノード電極）１１、第１の補助電極１５及びトランジスタＴの第３の主電極（ソース電極）１３を接続し、端子Ｐ２に第２の主電極（カソード電極及びドレイン電極）１２を接続し、更に端子Ｐ３に制御電極１４を接続する。つまり、トランジスタＴはボディダイオード的機能を付加した構成になっている。この半導体装置１の動作メカニズムは以下の通りである。
（１）逆電圧印加状態の動作
半導体装置１の逆電圧印加状態は、図４に示すトランジスタＴにおいて、端子Ｐ３を通して制御電極１４にオフ信号を印加し、端子Ｐ１を通して第３の主電極（ソース電極）１３に端子Ｐ２を通して第２の主電極（ドレイン電極）１２に印加される電圧よりも高電圧を印加する。このとき、図５及び図６に矢印を用いて示すように、第１の補助電極１５の順方向電圧よりも低い順方向電圧を有する第１の主電極（アノード電極）１１から電流経路４３を通して第２の主電極（カソード電極）１２に逆導通電流ｉｂが流れる。
図５に示すように、逆導通電流ｉｂの拡がりはあるものの、電流経路４３の第１の主電極１１と第１の補助電極１５との間は、第３の主電極１３と第１の補助電極１５との間を大凡除いて整流素子Ｄの電流経路として機能する。電流経路４３の第１の補助電極１５と第２の主電極１２との間は、第１の主電極１１から第１の補助電極１５までに広がった逆導通電流ｉｂが更に拡がり、大凡全域に逆導通電流ｉｂが流れ、整流素子Ｄの電流経路として機能する。
なお、端子Ｐ３を通して制御電極１４にオン信号が印加される場合には、図５に矢印を用いて示すように、トランジスタＴにおいて、第３の主電極（ソース電極）１３から電流経路４３を通して第２の主電極（ドレイン電極）１２に電流ｉが流れる。このとき、電流経路４３の第３の主電極１３と第１の補助電極１５との間は、第１の主電極１１と第１の補助電極１５との間を大凡除いてトランジスタＴの電流経路として機能する。電流経路４３の第１の補助電極１５と第２の主電極１２との間は、トランジスタＴの電流経路として機能し、整流素子Ｄの電流経路と兼用されている。
（２）順電圧印加状態の動作
半導体装置１の順電圧印加状態は、図４に示すトランジスタＴにおいて、端子Ｐ３を通して制御電極１４にオフ信号を印加し、端子Ｐ２を通して第２の主電極（ドレイン電極）１２に端子Ｐ１を通して第３の主電極（ソース電極）１３に印加される電圧よりも高電圧を印加する。このとき、この第１の補助電極１５の第２の主電極１２側の端部に高い電界が印加され、整流素子Ｄのリーク電流量は第１の補助電極１５の特性によってほぼ決定される。第１の主電極（アノード電極）１１の第２の主電極１２側の端部には相対的に小さい電界しか加わらないので、第１の主電極１１においてリーク電流は少ない。第１の補助電極１５には、順方向電流を流す機能を全く必要とせず、リーク電流を優先した構造や電極材料を選択することができる。
なお、端子Ｐ３を通して制御電極１４にオン信号が印加される場合には、図７に矢印を用いて示すように、トランジスタＴにおいて、第２の主電極（ドレイン電極）１２から電流経路４３を通して第３の主電極（ソース電極）１３に電流ｉｆが流れる。このとき、電流経路４３の第３の主電極１３と第１の補助電極１５との間は、第１の主電極１１と第１の補助電極１５との間を大凡除いてトランジスタＴの電流経路として機能する。電流経路４３の第１の補助電極１５と第２の主電極１２との間は、トランジスタＴの電流経路として機能している。
そして、整流素子Ｄの第１の主電極（アノード電極）１１にはショットキー電極が使用されているので、ダイオード的な動作はユニポーラ動作になる。従って、シリコンＭＯＳＦＥＴのボディダイオード的なデバイスやシリコンＦＲＤに比べて、実施例１に係る整流素子Ｄは逆方向リカバリ特性に優れている。
［実施例１の特徴］
実施例１に係る半導体装置１は、前述のように、電流経路４３の一端側（電流経路４３の一端から第１の補助電極１５までの間）にトランジスタＴの第３の主電極（ソース電極）１３及び制御電極１４と整流素子Ｄの第１の主電極（アノード電極）１１とを備え、これらを電流経路４３と交差する方向に交互に複数配列し、電流経路４３の他端側（第１の補助電極１５から電流経路４３の他端までの間）にトランジスタＴ及び整流素子Ｄに共通の第２の主電極（ドレイン電極及びカソード電極、更にドリフト領域）を備えた構造を有する。従って、トランジスタＴにおいては整流素子Ｄに対して独立に特性を向上することができ、整流素子ＤにおいてはトランジスタＴの特性とは別に低Ｖｆ化を図ることができ、更に電流経路４３の一部をトランジスタＴ及び整流素子Ｄにおいて兼用することができるので、面積利用効率を向上することができる。
（実施例２）
本発明の実施例２は、前述の実施例１に係る半導体装置１において、整流素子Ｄの低順方向電圧化を更に促進した例を説明するものである。
［半導体装置のデバイス構造］
実施例２に係る半導体装置１においては、トランジスタＴ、整流素子Ｄの平面構造は前述の実施例１に係る半導体装置１のトランジスタＴ、整流素子Ｄの平面構造と実質的に同一である。また、トランジスタＴの断面構造も前述の実施例１に係る半導体装置１のトランジスタＴの断面構造と実質的に同一である。実施例２に係る半導体装置１は整流素子Ｄの断面構造に違いを有する。図８に示すように、整流素子Ｄの第１の主電極（アノード電極）１１は、第２の半導体層４２の表面（主面）から第１の半導体層４１の少なくとも電流経路４３に達するリセス４１Ｒ内に配設され、電流経路４３に直接ショットキー接触をなし電気的に接続されている。リセス４３の底面の位置は、基本的には電流経路４３に達する深さにあればよいが、電流経路４３の深さよりも更に深く設定してもよい。
このように構成される実施例２に係る半導体装置１においては、実施例１に係る半導体装置１により得られる効果に加えて、更に低Ｖｆ化を図ることができる。
（実施例３）
本発明の実施例３は、前述の実施例２に係る半導体装置１と同様に、整流素子Ｄの低Ｖｆ化を更に促進した例を説明するものである。
［半導体装置のデバイス構造］
図９及び図１０に示すように、実施例３に係る半導体装置１においては、トランジスタＴの平面構造並びに断面構造は前述の実施例１及び実施例２に係る半導体装置１のトランジスタＴの平面構造並びに断面構造と実質的に同一であるが、整流素子Ｄ特にその第１の主電極（アノード電極）１１の平面構造並びに断面構造に違いがある。この整流素子Ｄの第１の主電極１１は、電流経路４３の一端に配設された第１の電極１１Ａと、この第１の電極１１Ａの周囲を取り囲んで配設された第２の電極１１Ｂとを備えた複合電極により構成されている。
この第１の主電極１１の第１の電極１１Ａは、低い接触抵抗（順方向電圧）を有し、電界効果を利用するオーミック電極である。第１の電極１１Ａは、例えばトランジスタＴの第３の主電極（ソース電極）１３と同一電極材料を用い同一構造により構成されている。第１の電極１１Ａの平面形状は、第３の主電極１３の平面形状と同一形状か若しくはそれに近い形状により構成されている。
第２の電極１１Ｂは電流経路４３のキャリア濃度を制御する電極である。第２の電極１１Ｂには例えばｐ型半導体電極材料（ｐチャネル導電型ＨＥＭＴの場合にはｎ型半導体電極材料）が使用される。具体的には、第２の電極１１Ｂは、例えばＭｇをドープしたＡｌＧａＮ等の半導体層又はＮｉＯ等の金属酸化膜等のｐ型半導体電極材料により構成されている。第２の電極１１Ｂの平面形状は、トランジスタＴの制御電極１４の平面形状と同様に構成されている。実施例３において、第２の電極１１Ｂは、第２の半導体層４２の表面から深さ方向に配設されたリセス４２Ｒ２内に配設されている。このリセス４２Ｒ２の深さは適宜設定可能であり、またリセス４２Ｒは設けなくてもよい。第１の電極１１Ａと第２の電極１１Ｂとは電気的に接続（短絡）され同一電位に設定されている。
このように構成される実施例３に係る半導体装置１においては、実施例１に係る半導体装置１により得られる効果に加えて、更に低順方向電圧化を図ることができる。
実施例３に係る半導体装置１においては、第２の電極１１Ｂにショットキー障壁をなす電極材料を用い、この第２の電極１１ＢとトランジスタＴの制御電極１４とが同一電極材料を用いて同一構造により構成されてもよい。また、第２の電極１１Ｃの平面形状をトランジスタＴの制御電極１４の平面形状と同様に構成することができる。
すなわち、実施例３のこの変形例に係る半導体装置１は、トランジスタＴの第３の主電極１３及び制御電極１４の構造（ソース電極及びゲート電極の構造）と整流素子Ｄの第１の主電極１１の構造（アノード電極の構造）とを同一としたものである。
このように構成される実施例３の変形例に係る半導体装置１においては、トランジスタＴの電極構造と整流素子Ｄの電極構造とを同一とすることによってデバイス構造を簡略化することができる。また、実施例３の変形例に係る半導体装置１の製造プロセスにおいては、同一の電極構造とすることによって、電極の製造工程数を減少することができ、全体の製造工程数を削減することができる。
（実施例４）
本発明の実施例４は、前述の実施例１に係る半導体装置１の応用例であり、ソースコモン型交流スイッチを構築した例を説明するものである。
［半導体装置に搭載されたスイッチ回路の構成］
実施例４に係る半導体装置１には、図１４に示すようにソース端子が共通化された交流スイッチが搭載されている。このソースコモン型交流スイッチは、端子Ｐ１に一端が接続され端子Ｐ２（１）に他端が接続され、電気的に並列に接続されるトランジスタＴ（１）及び整流素子Ｄ（１）と、端子Ｐ１を共有し、この端子Ｐ１に一端が接続され端子Ｐ２（２）に他端が接続され、電気的に並列に接続されるトランジスタＴ（２）及び整流素子Ｄ（２）とを備えている。また、トランジスタＴ（１）は端子Ｐ３（１）を有し、トランジスタＴ（２）は端子Ｐ３（２）を有する。
トランジスタＴ（１）及び整流素子Ｄ（１）の回路構成、トランジスタＴ（２）及び整流素子Ｄ（２）の回路構成は、いずれも、前述の実施例１に係る半導体装置１の図４に示すトランジスタＴ及び整流素子Ｄの回路構成と同一である。
［半導体装置のデバイス構成］
実施例４に係る半導体装置１において、図１４中、上側に配設された整流素子Ｄ（１）は、図１１及び図１３に示すように、電流経路４３と、電流経路４３の中央部（一端）に配設され整流作用を持つ第１の主電極１１（１）と、電流経路４３の他端（図１１中及び図１３中、右側他端）に配設された第２の主電極１２（１）と、電流経路４３の第１の主電極１１（１）と第２の主電極１２（１）との間に配設され、第１の主電極１１（１）に比べて順方向電圧が大きい第１の補助電極１５（１）とを有する。実施例４において、第１の主電極１１（１）はアノード電極、第２の主電極１２（１）はカソード電極である。
トランジスタＴ（１）は、図１１及び図１２に示すように、電流経路４３と、電流経路４３の中央部（一端）において電流経路４３と交差する方向（Ｙ方向）に第１の主電極１１（１）に対して離間して配設された第３の主電極１３（１）と、第３の主電極１３（１）の周囲を取り囲んで配設された制御電極１４（１）と、第２の主電極１２（１）と、第１の補助電極１５（１）とを有する。ここで、実施例５において、半導体装置１に搭載されるトランジスタＴ（１）はｎチャネル導電型ＨＥＭＴであり、整流素子Ｄ（１）はＳＢＤである。また、第３の主電極１３（１）はソース電極、第２の主電極１２（１）はカソード電極と兼用されるドレイン電極、制御電極１４（１）はゲート電極である。
図１４中、下側に配設された整流素子Ｄ（２）は、図１１及び図１３に示すように、電流経路４３と、電流経路４３の中央部（一端）に配設され整流作用を持つ第１の主電極１１（２）と、電流経路４３の他端（図１１中及び図１３中、左側他端）に配設された第２の主電極１２（２）と、電流経路４３の第１の主電極１１（２）と第２の主電極１２（２）との間に配設され、第１の主電極１１（２）に比べて順方向電圧が大きい第１の補助電極１５（２）とを有する。実施例４において、第１の主電極１１（２）はアノード電極、第２の主電極１２（２）はカソード電極である。
トランジスタＴ（２）は、図１１及び図１２に示すように、電流経路４３と、電流経路４３の中央部（一端）において電流経路４３と交差する方向（Ｙ方向）に第１の主電極１１（２）に対して離間して配設された第３の主電極１３（２）と、第３の主電極１３（２）の周囲を取り囲んで配設された制御電極１４（２）と、第２の主電極１２（２）と、第２の補助電極１５（２）とを有する。ここで、実施例４において、半導体装置１に搭載されるトランジスタＴ（２）はｎチャネル導電型ＨＥＭＴであり、整流素子Ｄ（２）はＳＢＤである。実施例４において、第３の主電極１３（２）はソース電極、第２の主電極１２（２）はカソード電極と兼用されるドレイン電極、制御電極１４（２）はゲート電極である。
実施例４において、トランジスタＴ（１）及び整流素子Ｄ（１）の平面構造並びに断面構造は前述の実施例１に係る半導体装置１のトランジスタＴ及び整流素子Ｄの平面構造並びに断面構造と実質的に同一である。トランジスタＴ（２）及び整流素子Ｄ（２）の平面構造並びに断面構造は、トランジスタＴ（１）及び整流素子Ｄ（１）の平面構造並びに断面構造と同一であるが、１８０度反転した形状により構成されている。つまり、トランジスタＴ（１）及び整流素子Ｄ（１）、トランジスタＴ（２）及び整流素子Ｄ（２）は、電流経路４３の電流が流れる方向つまりＸ方向に直線的に配列され、図１１に示す電流経路４３の中央部においてＹ方向に延伸する仮想中心線Ｌを中心に線対称形状により構成されている。仮想中心線Ｌは、理解を容易するために、便宜的に図１１に記載した実在しない中心線である。
また、Ｙ方向に配列される各基本単位ＢＵのそれぞれの制御電極１４（１）の間は、制御電極配線１４０（１）を介して相互に電気的に接続されている。制御電極配線１４０（１）は、各々の制御電極１４（１）に端子Ｐ３（１）からの電位を供給するとともに、トランジスタＴ（１）及び整流素子Ｄ（１）の領域とトランジスタＴ（２）及び整流素子Ｄ（２）との領域とを電気的に分離する機能を有する。
一方、Ｙ方向に配列される各基本単位ＢＵのそれぞれの制御電極１４（２）の間は、制御電極配線１４０（１）を介して相互に電気的に接続されている。制御電極配線１４０（２）は、各々の制御電極１４（２）に端子Ｐ３（２）からの電位を供給するとともに、トランジスタＴ（１）及び整流素子Ｄ（１）の領域とトランジスタＴ（２）及び整流素子Ｄ（２）との領域とを電気的に分離する機能を有する。
このように構成される実施例４に係る半導体装置１においては、実施例１に係る半導体装置１により得られる効果に加えて、更にソースコモン型交流スイッチを構築することができる。
（実施例５）
本発明の実施例５は、前述の実施例１に係る半導体装置１の応用例であり、１ゲート型交流スイッチを構築した例を説明するものである。
［半導体装置に搭載されたスイッチ回路の構成］
実施例５に係る半導体装置１には、図１４に示すゲート端子Ｐ３（１）及びＰ３（２）が共通化された交流スイッチが搭載されている。この１ゲート型交流スイッチは、トランジスタＴ（１）、トランジスタＴ（２）のそれぞれには端子Ｐ３が電気的に接続され、端子Ｐ３がトランジスタＴ（１）及びトランジスタＴ（２）において共用され、その他は実施例４に係る半導体装置１と実質的に同一に構成される。
トランジスタＴ（１）及び整流素子Ｄ（１）の回路構成、トランジスタＴ（２）及び整流素子Ｄ（２）の回路構成は、いずれも、前述の実施例１に係る半導体装置１の図４に示すトランジスタＴ及び整流素子Ｄの回路構成と同一である。
［半導体装置のデバイス構成］
実施例５に係る半導体装置１において、図１４中、上側に配設された整流素子Ｄ（１）は、図１５及び図１７に示すように、実施例４に係る半導体装置１における整流素子Ｄ（１）と実質的に同一に構成される。
トランジスタＴ（１）は、図１５及び図１６に示すように、電流経路４３と、電流経路４３の中央部（一端）において電流経路４３と交差する方向（Ｙ方向）に第１の主電極１１（１）に対して離間して配設された第３の主電極１３と、第３の主電極１３の周囲を取り囲んで配設された制御電極１４（１）と、第２の主電極１２（１）と、第１の補助電極１５（１）とを有する。ここで、実施例５において、半導体装置１に搭載されるトランジスタＴ（１）はｎチャネル導電型ＨＥＭＴであり、整流素子Ｄ（１）はＳＢＤである。また、第３の主電極１３はソース電極、第２の主電極１２（１）はカソード電極と兼用されるドレイン電極、制御電極１４（１）はゲート電極である。
図１４中、下側に配設された整流素子Ｄ（２）は、図１５及び図１７に示すように、実施例５に係る半導体装置１における整流素子Ｄ（２）と実質的に同一に構成される。
トランジスタＴ（２）は、図１５及び図１６に示すように、電流経路４３と、電流経路４３の中央部（一端）において電流経路４３と交差する方向（Ｙ方向）に第１の主電極１１（２）に対して離間して配設され、トランジスタＴ（１）の第３の主電極１３と兼用された第３の主電極１３と、第３の主電極１３の周囲を取り囲んで配設された制御電極１４（２）と、第２の主電極１２（２）と、第２の補助電極１５（２）とを有する。ここで、実施例５において、半導体装置１に搭載されるトランジスタＴ（２）はｎチャネル導電型ＨＥＭＴであり、整流素子Ｄ（２）はＳＢＤである。また、第３の主電極１３はソース電極、第２の主電極１２（２）はカソード電極と兼用されるドレイン電極、制御電極１４（２）はゲート電極である。
実施例５において、トランジスタＴ（１）、トランジスタＴ（２）、整流素子Ｄ（１）及び整流素子Ｄ（２）の平面構造並びに断面構造は前述の実施例４に係る半導体装置１のトランジスタＴ（１）、トランジスタＴ（２）、整流素子Ｄ（１）及び整流素子Ｄ（２）の平面構造並びに断面構造と類似しているが、トランジスタＴ（１）、Ｔ（２）のそれぞれは第３の主電極（ソース電極）１３を兼用（共用）している。
更に、トランジスタＴ（１）の基本単位ＢＵの制御電極１４（１）とトランジスタＴ（２）の基本単位ＢＵの制御電極１４（２）とは一体に構成され（電気的に接続され）ている。Ｙ方向に配列された各基本単位ＢＵの制御電極１４（１）及び１４（２）はＹ方向に延伸する１本の制御電極配線１４０を構築する。この制御電極配線１４０は、各々の制御電極１４（１）及び１４（２）に端子Ｐ３からの電位を供給するとともに、トランジスタＴ（１）及び整流素子Ｄ（１）の領域とトランジスタＴ（２）及び整流素子Ｄ（２）との領域とを電気的に分離する機能を有する。
このように構成される実施例５に係る半導体装置１においては、実施例１に係る半導体装置１により得られる効果に加えて、更に１ゲート型交流スイッチを構築することができる。更に、この１ゲート型交流スイッチにおいては、トランジスタＴ（１）、Ｔ（２）に共有の第３の主電極１３を備え、制御電極１４（１）及び１４（２）を相互に接続する１本の制御電極配線１４０を備えているので、実施例４に係るソースコモン型交流スイッチに比べて面積利用効率を向上することができる。
（実施例６）
本発明の実施例６は、前述の実施例１に係る半導体装置１の応用例であり、ドレインコモン型交流スイッチを構築した例を説明するものである。
［半導体装置に搭載されたスイッチ回路の構成］
実施例６に係る半導体装置１には、図２１に示すドレイン端子を共通化した交流スイッチが搭載されている。このドレインコモン型交流スイッチは、端子Ｐ１（１）に一端が接続され端子Ｐ２に他端が接続され、電気的に並列に接続されるトランジスタＴ（１）及び整流素子Ｄ（１）と、端子Ｐ１（２）に一端が接続され共用される端子Ｐ２に他端が接続され、電気的に並列に接続されるトランジスタＴ（２）及び整流素子Ｄ（２）とを備えている。また、トランジスタＴ（１）には端子Ｐ３（１）が電気的に接続され、トランジスタＴ（２）には端子Ｐ３（２）が電気的に接続されている。
トランジスタＴ（１）及び整流素子Ｄ（１）の回路構成、トランジスタＴ（２）及び整流素子Ｄ（２）の回路構成は、いずれも、前述の実施例１に係る半導体装置１の図４に示すトランジスタＴ及び整流素子Ｄの回路構成と同一である。
［半導体装置のデバイス構成］
実施例６に係る半導体装置１において、図２１中、下側に配設された整流素子Ｄ（１）は、図１８及び図２０に示すように、電流経路４３と、電流経路４３の一端（図１８及び図２０中、左側一端）に配設され整流作用を持つ第１の主電極１１（１）と、電流経路４３の中央部（他端）に配設された第２の主電極１２と、電流経路４３の第１の主電極１１（１）と第２の主電極１２との間に配設され、第１の主電極１１（１）に比べて順方向電圧が大きい第１の補助電極１５（１）とを有する。実施例６において、第１の主電極１１（１）はアノード電極、第２の主電極１２はカソード電極である。
トランジスタＴ（１）は、図１８及び図１９に示すように、電流経路４３と、電流経路４３の一端（図１８及び図１９中、左側一端）において電流経路４３と交差する方向（Ｙ方向）に第１の主電極１１（１）に対して離間して配設された第３の主電極１３（１）と、第３の主電極１３（１）の周囲を取り囲んで配設された制御電極１４（１）と、第２の主電極１２とを有する。ここで、実施例６において、半導体装置１に搭載されるトランジスタＴ（１）はｎチャネル導電型ＨＥＭＴであり、整流素子Ｄ（１）はＳＢＤである。また、第３の主電極１３（１）はソース電極、第２の主電極１２はカソード電極と兼用されるドレイン電極、制御電極１４（１）はゲート電極である。
図２１中、上側に配設された整流素子Ｄ（２）は、図１８及び図２０に示すように、電流経路４３と、電流経路４３の一端（図１８及び図２０中、右側一端）に配設され整流作用を持つ第１の主電極１１（２）と、電流経路４３の中央部（他端）に配設された第２の主電極１２と、電流経路４３の第１の主電極１１（２）と第２の主電極１２との間に配設され、第１の主電極１１（２）に比べて順方向電圧が大きい第１の補助電極１５（２）とを有する。実施例６において、第１の主電極１１（２）はアノード電極、第２の主電極１２は整流素子Ｄ（１）のカソード電極、トランジスタＴ（１）及びＴ（２）のドレイン電極と共用されるカソード電極である。
トランジスタＴ（２）は、図１８及び図１９に示すように、電流経路４３と、電流経路４３の一端（図１８及び図１９中、右側一端）において電流経路４３と交差する方向（Ｙ方向）に第１の主電極１１（２）に対して離間して配設された第３の主電極１３（２）と、第３の主電極１３（２）の周囲を取り囲んで配設された制御電極１４（２）と、トランジスタＴ（１）の第２の主電極１２と共用される第２の主電極１２とを有する。ここで、実施例６において、半導体装置１に搭載されるトランジスタＴ（２）はｎチャネル導電型ＨＥＭＴであり、整流素子Ｄ（２）はＳＢＤである。また、第３の主電極１３（２）はソース電極、第２の主電極１２はドレイン電極、制御電極１４（２）はゲート電極である。
実施例６において、トランジスタＴ（１）、トランジスタＴ（２）、整流素子Ｄ（１）及び整流素子Ｄ（２）の平面構造並びに断面構造は前述の実施例４に係る半導体装置１のトランジスタＴ（１）、トランジスタＴ（２）、整流素子Ｄ（１）及び整流素子Ｄ（２）の平面構造並びに断面構造と類似しているが、トランジスタＴ（１）、Ｔ（２）のそれぞれのドレイン電極、整流素子Ｄ（１）、Ｄ（２）のそれぞれのカソード電極が第２の主電極１２により構成されている。この第２の主電極１２はＹ方向に延伸されている。
このように構成される実施例６に係る半導体装置１においては、実施例１に係る半導体装置１により得られる効果に加えて、更にドレインコモン型交流スイッチを構築することができる。更に、このドレインコモン型交流スイッチにおいては、トランジスタＴ（１）、Ｔ（２）に共有の第２の主電極１２を備え、この第２の主電極１２は整流素子Ｄ（１）、Ｄ（２）にも共有されているので、実施例４に係るソースコモン型交流スイッチに比べて面積利用効率を向上することができる。
［変形例］
実施例６の変形例に係る半導体装置１には、前述の図２１に示す回路図において端子Ｐ２を除いた、２つの異なるゲート端子により制御される交流スイッチが搭載されている。この２ゲート型交流スイッチは、端子Ｐ１（１）に一端が接続されトランジスタＴ（２）のドレイン領域側及び整流素子Ｄ（２）のカソード領域側に他端が接続され、電気的に並列に接続されるトランジスタＴ（１）及び整流素子Ｄ（１）と、端子Ｐ１（２）に一端が接続されトランジスタＴ（１）のドレイン領域側及び整流素子Ｄ（１）のカソード領域側に他端が接続され、電気的に並列に接続されるトランジスタＴ（２）及び整流素子Ｄ（２）とを備えている。つまり、前述の図１８乃至図２０に示す、トランジスタＴ（１）、Ｔ（２）、整流素子Ｄ（１）、Ｄ（２）のそれぞれの第２の主電極１２は存在せず、双方のドレイン領域並びに双方のカソード領域が相互に電気的に接続されている。トランジスタＴ（１）には端子Ｐ３（１）が電気的に接続され、トランジスタＴ（２）には端子Ｐ３（２）が電気的に接続されている。
トランジスタＴ（１）及び整流素子Ｄ（１）の回路構成、トランジスタＴ（２）及び整流素子Ｄ（２）の回路構成は、いずれも、前述の実施例１に係る半導体装置１の図４に示すトランジスタＴ及び整流素子Ｄの回路構成と同一である。
なお、実施例６に係る半導体装置１において、第２の主電極１２を設けず、トランジスタＴ（１）、Ｔ（２）のそれぞれのドレイン領域４３、整流素子Ｄ（１）、Ｄ（２）のそれぞれのカソード領域４３が相互に電気的に接続されていてもよい。
この２ゲート型交流スイッチにおいては、トランジスタＴ（１）、Ｔ（２）に共有のドレイン領域４３、整流素子Ｄ（１）、Ｄ（２）に共有のカソード領域４３が相互に兼用されているので、実施例６に係るドレインコモン型交流スイッチに比べて面積利用効率を向上することができる。
（実施例７）
本発明の実施例７は、前述の実施例１に係る半導体装置１の応用例であり、フィールドプレート構造を採用した例を説明するものである。
［半導体装置の第１のデバイス構成］
実施例７に係る半導体装置１は、図２２に示すように、少なくともトランジスタＴの第１の補助電極１５と第２の主電極（ドレイン電極）１２との間の電流経路４３上に、第１の補助電極１５に電気的に接続されたフィールドプレート（ＦＰ）１５０を備えている。半導体機能層４の第２の半導体層４２上にはパッシベーション膜１７が配設されており、フィールドプレート１５０はこのパッシベーション膜１７上に引き出されている。実施例７に係る半導体装置１においては、フィールドプレート１５０は、第１の補助電極１５と同一電極材料により構成され、第１の補助電極１５と一体に構成されている。製造プロセスにおいては、フィールドプレート１５０は第１の補助電極１５を形成する工程と同一製造工程を用いて形成されている。
このように構成される実施例７に係る半導体装置１においては、実施例１に係る半導体装置１により得られる効果に加えて、更にフィールドプレート構造を構築することができる。フィールドプレート構造を採用することにより、トランジスタＴの耐圧をより一層向上することができ、又電流コラプス現象を軽減することができる。
［半導体装置の第２のデバイス構成］
実施例７に係る半導体装置１は、更に図２３に示すように、第１の補助電極１５の電極材料に対してフィールドプレート１５０の電極材料を別にしてもよい。換言すれば、製造プロセスにおいて、第１の補助電極１５を形成する工程とフィールドプレート１５０を形成する工程とを別々にすることができる。
制御電極１４とフィールドプレート１５０との間の電気的な接続は、図示しないが、第１の補助電極１５を形成した後にその上層に第１の補助電極１５に接続されたフィールドプレート１５０を形成すればよい。また、第１の補助電極１５及びフィールドプレート１５０を形成した後にそれらの上層に配線を形成し、この配線を用いて双方の電気的な接続が行われてもよい。
以上説明したように、本発明の実施例に係る半導体装置１においては、面積利用効率を向上しつつ、トランジスタＴの特性を向上し、更に整流素子Ｄの低順方向電圧化を図ることができる。
（その他の実施例）
上記のように、本発明は複数の実施例によって記載されているが、この開示の一部をなす論述及び図面はこの発明を限定するものでない。本発明は様々な代替実施の形態、実施例及び運用技術に適用することができる。
例えば、本発明においては、前述の半導体装置１のトランジスタＴの制御電極１４には、ショットキー電極材料、ｐ型半導体電極材料だけに限らず、絶縁性電極材料（ＭＩＳ（metal insulator semiconductor）構造を持つ電極材料）等を使用することができる。このような電極材料を使用した際、トランジスタＴは、ノーマリオン型、ノーマリオフ型のいずれの特性を持っていてもよい。
また、前述の半導体装置１の制御電極１４が配設されるリセスと、第１の補助電極１５が配設されるリセスとを同一の構造で形成してもよい。
また、前述の半導体装置１の半導体機能層４には単純なヘテロ接合を持つＡｌＧａＮ／ＧａＮ構造が使用されているが、本発明はこの構造に限定されるものではない。例えば、本発明は、キャップ層やスペーサ層を付加したＧａＮ／ＡｌＧａＮ／ＡｌＮ／ＧａＮ構造を半導体機能層４としてもよい。
また、本発明は、二次元電子ガスチャネルを電流経路４３とするトランジスタＴに限定されるものではなく、例えばｎ型ＧａＮ層を電流経路として用いるＭＥＳＦＥＴ、反転チャネル層を電流経路として用いるＭＯＳＦＥＴにも適用することができる。
そして、本発明は、前述の実施例１乃至実施例７の少なくともいずれか２以上を組み合わせた半導体装置としてもよい。例えば、実施例５に係る半導体装置１のソースコモン型交流スイッチと実施例６に係る半導体装置１のドレインコモン型交流スイッチとを同一基板２上に搭載し、ハイブリッド化してもよい。
本発明は、面積利用効率を向上しつつ、トランジスタＴの特性を維持し、更に整流素子Ｄの低Ｖｆ化を図ることを課題とする半導体装置に広く適用することができる。
１…半導体装置
１１…第１の主電極
１１Ａ…第１の電極
１１Ｂ，１１Ｃ…第２の電極
１２…第２の主電極
１３…第３の主電極
１４…制御電極
１４０…制御電極配線
１５０…フィールドプレート
１５…第１の補助電極
１６…第２の補助電極
１７…パッシベーション膜
２…基板
３…バッファ層
４…半導体機能層
４１…第１の半導体層
４１Ｒ，４２Ｒ，４２Ｒ２…リセス
４２…第２の半導体層
４３…電流経路
４３Ｃ…カソード領域
４３Ｄ…ドレイン領域
Ｔ…トランジスタ
Ｄ…整流素子
Ｄ２…逆阻止用整流素子
Ｐ１−Ｐ３…端子

Claims (8)

  1. 電流経路と、
    前記電流経路の一端に配設され整流作用を持つ第１の主電極と、
    前記電流経路の他端に配設された第２の主電極と、
    前記電流経路の前記第１の主電極と前記第２の主電極との間に配設され、前記第１の主電極に比べて順方向電圧が大きい第１の補助電極と、を有する整流素子と、
    前記電流経路と、
    前記電流経路の前記一端において前記電流経路と交差する方向に前記第１の主電極に対して離間して配設された第３の主電極と、
    前記第３の主電極の周囲を取り囲んで配設された制御電極と、
    前記第２の主電極と、を有するトランジスタと、
    を備えたことを特徴とする半導体装置。
  2. 前記電流経路の前記第２の主電極と前記第１の補助電極との間は、前記整流素子、前記トランジスタのそれぞれにおいて共用されることを特徴とする請求項１に記載の半導体装置。
  3. 前記電流経路の前記第１の主電極と前記第１の補助電極との間は前記整流素子の電流経路として使用され、前記電流経路の前記第３の主電極と前記制御電極を介在した前記第１の補助電極との間は前記トランジスタの電流経路として使用されることを特徴とする請求項１又は請求項２に記載の半導体装置。
  4. 前記整流素子の前記第１の主電極と前記トランジスタの前記第３の主電極及び前記制御電極とは、前記電流経路と交差する方向に交互に複数配列されていることを特徴とする請求項１に記載の半導体装置。
  5. 前記整流素子の前記第１の主電極、前記トランジスタの前記第３の主電極及び前記第１の補助電極は相互に電気的に接続され、前記第１の主電極、前記第３の主電極及び前記第１の補助電極は同一電位に設定されることを特徴とする請求項１又は請求項４に記載の半導体装置。
  6. 前記トランジスタは二次元電子ガスチャネルを前記電流経路とするトランジスタであり、前記第１の主電極は前記二次元電子ガスチャネルに化合物半導体を介在して配設されたショットキー電極、前記二次元ガスチャネルに直接接続されたショットキー電極、ｐｎ電極、電界効果を利用したオーミック電極を含む複合電極のいずれかであり、前記第１の補助電極はｐ型半導体電極、ＭＩＳ型電極のいずれかであることを特徴とする請求項１又は請求項４に記載の半導体装置。
  7. 前記電流経路の前記第２の主電極と前記第１の補助電極との間に、前記第２の主電極に電気的に接続され、この第２の主電極と同一電位に設定される第２の補助電極を更に備えたことを特徴とする請求項１又は請求項４に記載の半導体装置。
  8. 前記電流経路の前記第１の補助電極と前記第２の主電極との間に、前記第１の補助電極に電気的に接続され、前記第１の補助電極と同一電位に設定されるフィールドプレートを更に備えたことを特徴とする請求項１又は請求項４に記載の半導体装置。
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