JP2011227371A - 半導体パッケージ - Google Patents
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Abstract
【課題】半導体素子チップと、複数の光電変換モジュールと、複数の光電変換モジュールよりも少ない数の外部光接続部と、複数の光電変換モジュールと外部光接続部との間に形成された複数の光導波路とを備え、複数の光導波路における光学損失の絶対値を小さくでき、複数の光導波路間の光学損失のばらつきを小さくでき、複数の光導波路を小さい面積で配設可能な半導体パッケージを提供する。
【解決手段】複数の光導波路5が束ねられて光電変換モジュール3より少ない数の外部光接続部に接続されており、かつ、個々の光導波路5は、外部光接続部側から見て、第1の直線部14と、変曲点を持たない曲線部15と、第1の直線部14と線方向の異なる第2の直線部16とから構成されている。
【選択図】図2
【解決手段】複数の光導波路5が束ねられて光電変換モジュール3より少ない数の外部光接続部に接続されており、かつ、個々の光導波路5は、外部光接続部側から見て、第1の直線部14と、変曲点を持たない曲線部15と、第1の直線部14と線方向の異なる第2の直線部16とから構成されている。
【選択図】図2
Description
本発明は、少なくとも1つの半導体素子チップと、電気信号と光信号との相互変換が可能な複数の光電変換モジュールとを備えた光インタフェイス内蔵の半導体パッケージに関するものである。
インターネットの普及等に伴い、サーバやルータ等の通信機器が扱う情報量は急激に増大しており、これら通信機器に搭載されるLSI(large-scale integrated circuit)等の複数の半導体素子間でやり取りされる信号の伝送容量は益々増大していくことが予測されている。このような背景から、LSI等の複数の半導体素子間の信号伝送の高速・大容量化が重要な課題となっている。
従来、LSI等の複数の半導体素子間は電気配線で互いに接続されて、電気信号の伝送が行われているが、電気信号伝送には以下のような問題がある。
第1に、 電気配線では、信号の伝送レートが高くなる程、損失、反射、及びクロストーク等による信号波形の劣化が著しくなり、伝送エラーの確率が増大する。波形整形回路等を用いることにより、劣化した信号波形をある程度修復できるが、信号の伝送レートが増大する程、波形整形回路が複雑・大規模化して消費電力が増大する。
第2に、電気配線間のクロストークを低減するには、配線間隔を広げる、あるいは配線間にシールドを設ける等の工夫が必要であるため、配線の高密度実装が難しく、機器全体の小型化が難しい。
第3に、電気配線は電磁ノイズの影響を受けるため、電磁ノイズの影響を低減するためにシールド等が必要であり、配線の高密度実装が難しく、機器全体の小型化が難しい。
第1に、 電気配線では、信号の伝送レートが高くなる程、損失、反射、及びクロストーク等による信号波形の劣化が著しくなり、伝送エラーの確率が増大する。波形整形回路等を用いることにより、劣化した信号波形をある程度修復できるが、信号の伝送レートが増大する程、波形整形回路が複雑・大規模化して消費電力が増大する。
第2に、電気配線間のクロストークを低減するには、配線間隔を広げる、あるいは配線間にシールドを設ける等の工夫が必要であるため、配線の高密度実装が難しく、機器全体の小型化が難しい。
第3に、電気配線は電磁ノイズの影響を受けるため、電磁ノイズの影響を低減するためにシールド等が必要であり、配線の高密度実装が難しく、機器全体の小型化が難しい。
電気配線には上記のような問題があるため、LSI等の複数の半導体素子間を光配線で接続して光信号の伝送を行う「光インタコネクション技術」への期待が高まっている。光配線は、電気配線に比べて以下の優位性がある。
第1に、光配線では高周波損失及び反射の影響が無視できる程小さく、クロストークもないため、信号の劣化が非常に小さい。そのため、波形整形回路が不要であり、消費電力も小さい。
第2に、光配線はクロストークがないため、配線間隔を広げる、あるいは配線間にシールドを設ける等の工夫が不要であり、配線の高密度実装が可能であり、機器全体の小型化が可能である。
第3に、 光配線は電磁ノイズの影響を受けないので、電磁ノイズに対するシールド等も不要であり、配線の高密度実装が可能であり、機器全体の小型化が可能である。
光配線は上記優位性を有しているので、光インタコネクション技術を用いれば、今後のLSI等の複数の半導体素子間の高速・大容量の信号伝送を高密度かつ低電力で実現することが可能になると期待されている。
第1に、光配線では高周波損失及び反射の影響が無視できる程小さく、クロストークもないため、信号の劣化が非常に小さい。そのため、波形整形回路が不要であり、消費電力も小さい。
第2に、光配線はクロストークがないため、配線間隔を広げる、あるいは配線間にシールドを設ける等の工夫が不要であり、配線の高密度実装が可能であり、機器全体の小型化が可能である。
第3に、 光配線は電磁ノイズの影響を受けないので、電磁ノイズに対するシールド等も不要であり、配線の高密度実装が可能であり、機器全体の小型化が可能である。
光配線は上記優位性を有しているので、光インタコネクション技術を用いれば、今後のLSI等の複数の半導体素子間の高速・大容量の信号伝送を高密度かつ低電力で実現することが可能になると期待されている。
光インタコネクションでは、電気信号と光信号との相互変換を行う光インタフェイスが必要である。
光インタフェイスは概略、レーザダイオード等の発光素子又はフォトダイオード等の受光素子からなる光素子と、これに電気的に接続される電気回路とから構成される。非特許文献1には、同一基板上にLSIチップと光インタフェイスとが実装された光インタフェイス内蔵の半導体パッケージが提案されている。光インタフェイスは通常、基板上に、発光素子又は受光素子からなる少なくとも1つの光素子を含む光素子チップと電気回路を含む電気素子チップとが搭載されて、モジュール化された光電変換モジュールの形態で搭載される。光素子の種類の異なる複数の光電変換モジュールを搭載する、あるいは種類の異なる複数の光素子を備えた少なくとも1つの光電変換モジュールを搭載することで、光入出力が可能な半導体パッケージが実現できる。1つの半導体パッケージに複数の光電変換モジュールを搭載すれば、複数チャンネルによる信号の伝送が可能となり、好ましい。
光インタフェイスは概略、レーザダイオード等の発光素子又はフォトダイオード等の受光素子からなる光素子と、これに電気的に接続される電気回路とから構成される。非特許文献1には、同一基板上にLSIチップと光インタフェイスとが実装された光インタフェイス内蔵の半導体パッケージが提案されている。光インタフェイスは通常、基板上に、発光素子又は受光素子からなる少なくとも1つの光素子を含む光素子チップと電気回路を含む電気素子チップとが搭載されて、モジュール化された光電変換モジュールの形態で搭載される。光素子の種類の異なる複数の光電変換モジュールを搭載する、あるいは種類の異なる複数の光素子を備えた少なくとも1つの光電変換モジュールを搭載することで、光入出力が可能な半導体パッケージが実現できる。1つの半導体パッケージに複数の光電変換モジュールを搭載すれば、複数チャンネルによる信号の伝送が可能となり、好ましい。
外部配線の簡便性を考慮すれば、複数チャンネルの光インタフェイス内蔵の半導体パッケージに対して、1つのコネクタに接続可能な単数又は複数の外部光配線が接続され、当該外部光配線を介して複数の光電変換モジュールからの光信号出力、及び複数の光電変換モジュールへの光信号入力がなされることが好ましい。
本明細書において、「外部光配線」には、複数本のシングルコアの光ファイバ配線が束ねられてケーブル化されたものなどが含まれる。外部光配線としては、1本又は複数本のマルチコアの光ファイバ配線を用いることもできる。
本明細書において、「外部光配線」には、複数本のシングルコアの光ファイバ配線が束ねられてケーブル化されたものなどが含まれる。外部光配線としては、1本又は複数本のマルチコアの光ファイバ配線を用いることもできる。
複数の光電変換モジュールと外部光配線とを接続する複数の内部光配線としては、下部クラッド層、コア層、及び上部クラッド層の積層構造を有するポリマ光導波路が好ましい。
複数の内部光配線として複数の光ファイバを用いる場合には、複数チャンネルの光ファイバ敷設やこれらの余長処理等の手間がかかる。また、個々の光電変換モジュールに対してそれぞれ異なる光コネクタを用いて外部光配線を接続しなければならないため、光電変換モジュールと同じ数の光コネクタと外部光配線とのユニットが必要である。
これに対して、光導波路であれば任意の形状の複数チャンネルの光配線をポリマ塗布成膜及びリソグラフィ技術等により一括形成でき、光ファイバを用いた場合に比べて半導体パッケージのアセンブリコストを削減できる。複数の光導波路を束ねて、これに対して1個の光コネクタを介して外部光配線と接続することが可能である。
複数の光電変換モジュールと外部光配線とを複数の光導波路を用いて光接続することで、半導体パッケージのアセンブリコストを削減でき、高価な光コネクタの個数を削減でき、外部配線構造を簡素化できる。
複数の内部光配線として複数の光ファイバを用いる場合には、複数チャンネルの光ファイバ敷設やこれらの余長処理等の手間がかかる。また、個々の光電変換モジュールに対してそれぞれ異なる光コネクタを用いて外部光配線を接続しなければならないため、光電変換モジュールと同じ数の光コネクタと外部光配線とのユニットが必要である。
これに対して、光導波路であれば任意の形状の複数チャンネルの光配線をポリマ塗布成膜及びリソグラフィ技術等により一括形成でき、光ファイバを用いた場合に比べて半導体パッケージのアセンブリコストを削減できる。複数の光導波路を束ねて、これに対して1個の光コネクタを介して外部光配線と接続することが可能である。
複数の光電変換モジュールと外部光配線とを複数の光導波路を用いて光接続することで、半導体パッケージのアセンブリコストを削減でき、高価な光コネクタの個数を削減でき、外部配線構造を簡素化できる。
光インタフェイス内蔵の半導体パッケージを小型化するには、複数の光導波路を可能な限り小さい曲率半径で曲げ、狭い範囲で高密度に集約することが重要な課題となる。
複数の光導波路を束ねて外部光配線と接続する際の複数の光導波路の集約パターンとしては、特許文献1の図4の符号5で示されるパターンが一般的である。
複数の光導波路を束ねて外部光配線と接続する際の複数の光導波路の集約パターンとしては、特許文献1の図4の符号5で示されるパターンが一般的である。
図面を参照して、従来の光インタフェイス内蔵の半導体パッケージの構成について説明する。図16は従来の半導体パッケージを搭載したボードの全体上面図、図17及び図18は図16の部分拡大図(透視図)である。これらの図は、後記本発明に係る一実施形態の半導体パッケージの図1〜図3に対応した図である。断面構造については、後記本発明に係る一実施形態の半導体パッケージと同様であるので、そちらを参照されたい。
従来の半導体パッケージ1000においては、パッケージ基板101の上面に、1個のLSIチップ(半導体素子チップ)102と、LSIチップ102に対して電気配線104を介して接続された4個の光電変換モジュール103とが搭載されている。
パッケージ基板101には、各光電変換モジュール103の下方にミラー110(図17を参照)が設けられ、これに繋がってポリマ光導波路105が形成されている。複数の光電変換モジュール103に対応して設けられた複数の光導波路105が束ねられて、1個の光コネクタ106を介して外部光ファイバ配線107に接続されている。
半導体パッケージ1000と外部光ファイバ配線107はボード111に搭載されており、電気配線112を介して、ボード111とパッケージ1000との間の電気信号のやりとり、給電、GND(グラウンド)接続等が行われるようになっている。
パッケージ基板101には、各光電変換モジュール103の下方にミラー110(図17を参照)が設けられ、これに繋がってポリマ光導波路105が形成されている。複数の光電変換モジュール103に対応して設けられた複数の光導波路105が束ねられて、1個の光コネクタ106を介して外部光ファイバ配線107に接続されている。
半導体パッケージ1000と外部光ファイバ配線107はボード111に搭載されており、電気配線112を介して、ボード111とパッケージ1000との間の電気信号のやりとり、給電、GND(グラウンド)接続等が行われるようになっている。
図18に拡大して示すように、個々の光電変換モジュール103は、基板131に1個の光素子チップ132と電気回路を含む1個の電気素子チップ133とが実装されたものである。この例では、1個の光素子チップ132に4個の光素子134が一直線上に搭載されている。
半導体パッケージ1000における複数の光導波路105の集約パターンは、特許文献1の図4の符号5で示されるものである。
すなわち、図17に拡大して示すように、個々の光導波路105は、外部光ファイバ配線107側から見て、パッケージ1000の中心線113と平行な第1の直線部114と、変曲点を有する曲線部115と、パッケージの中心線113と平行な第2直線部116とを有する湾曲パターンを有している。変曲点を有する曲線部115は、第1の直線部114と変曲点の間に形成され、パッケージの中心線113に向かって凸湾曲した第1の曲線部115Aと、変曲点と第2直線部116の間に形成され、パッケージの中心線113に向かって凹湾曲した第2の曲線部115Bとからなっている。このパターンでは、パッケージの中心線113から離れる程、光導波路105の曲線部115の長さ及び光導波路105の全体長さが長くなっている。
すなわち、図17に拡大して示すように、個々の光導波路105は、外部光ファイバ配線107側から見て、パッケージ1000の中心線113と平行な第1の直線部114と、変曲点を有する曲線部115と、パッケージの中心線113と平行な第2直線部116とを有する湾曲パターンを有している。変曲点を有する曲線部115は、第1の直線部114と変曲点の間に形成され、パッケージの中心線113に向かって凸湾曲した第1の曲線部115Aと、変曲点と第2直線部116の間に形成され、パッケージの中心線113に向かって凹湾曲した第2の曲線部115Bとからなっている。このパターンでは、パッケージの中心線113から離れる程、光導波路105の曲線部115の長さ及び光導波路105の全体長さが長くなっている。
図18に拡大して示すように、個々の光電変換モジュール103においては、光素子チップ132と電気素子チップ133とがいずれも略矩形状であり、これらは光素子チップ132の各辺と電気素子チップ133の各辺とが互いに平行に配置されている。光素子チップ132において、複数の光素子134は、光導波路105の第2の直線部116に対して略直交する方向に配置されている。
畠山 他「光I/O内蔵システムLSIモジュールによる高速光インターコネクション」電子情報通信学会ソサイエティ大会予稿集2004.
図17に示す光導波路パターンでは、パッケージの中心線113から離れる程、光導波路105の曲線部115の長さ及び光導波路105の全体長さが長くなっている。そのため、光導波路105によって光学損失のばらつきが大きく、光電変換モジュールの出力パワーをチャンネルごとに調整しなければならない。
一般に光導波路においては、曲線部における光学損失が直線部における光学損失に比べて大きい。また、曲線部の曲率半径が小さくなる程、光学損失が増大する傾向にある。特に、パッケージ基板に直接形成が可能なポリマ光導波路では、これらの傾向が顕著である。
発明者による実際のエポキシ系ポリマ光導波路の測定例では、直線導波路の損失は0.06dB/cmであったが、曲率半径5mm、内角90°の円弧形状の曲線導波路の損失は0.53dB/cmであった。この円弧の長さは0.79cmなので、同じ長さの直線導波路に比べて光学損失は約9倍であった。
図17に示したパターンでは、本発明者は光導波路105の曲線部105の曲率半径を5mmとし、光電変換モジュール103の大きさを4mm角として作図してある。この例では、最長のポリマ光導波路(パッケージの中心線113から最も遠い導波路)と最短のポリマ光導波路(パッケージの中心線113に最も近い導波路)とで、曲線部115の長さが4.9mmも異なる。
発明者による実際の測定から得られた上記光学損失のデータを基に、直線部の損失を0.06dB/cmとし、曲率半径5mmの円弧形状の曲線部の損失を0.53dB/cmとして計算したところ、最長のポリマ光導波路の光学損失は0.62dB、最短のポリマ光導波路の光学損失は0.38dBとなり、最長と最短のポリマ光導波路の光学損失の差は0.24dBであった。この差は無視できないレベルである。
一般に、光インタフェイス内蔵の半導体パッケージ1000の出力端である光コネクタ106のところでは、すべてのチャンネルの光信号のパワーを略同一に揃える必要がある。そうするためには、パッケージの中心線113から離れるにしたがって光電変換モジュールの出力パワーが徐々に強くなるように、各光電変換モジュールの出力パワーを調整しなければならない。
図17のパターンでは、パッケージの中心線113から最も遠い光電変換モジュール103は、パッケージの中心線113に最も近い光電変換モジュール103に比べて0.24dB大きなパワーを出力しなければならない。パーセンテージに換算すれば、パッケージの中心線113から最も遠い光電変換モジュール103は、パッケージの中心線113に最も近い光電変換モジュール103に比べて約5%大きなパワーを出力しなければならない。
ポリマ光導波路105の曲線部115の曲率半径を大きくすれば、曲線部115での光学損失は低減でき、チャンネル間の損失差も低減できるが、その場合は半導体パッケージ1000のサイズが大きくなり、パッケージの小型化ができない。
また、仮に曲線部105の曲線部115の曲率半径を2倍の10mmにしたとしても、曲線光導波路の損失は依然として直線導波路の損失の3.7倍もあるため、チャンネル間の損失のばらつきは解消されない。
また、仮に曲線部105の曲線部115の曲率半径を2倍の10mmにしたとしても、曲線光導波路の損失は依然として直線導波路の損失の3.7倍もあるため、チャンネル間の損失のばらつきは解消されない。
複数の光導波路の集約パターンとしては、特許文献2の図1に示されるパターンが提案されている。
特許文献2に記載の光導波路のパターンを図19に示す。このパターンでは、パッケージの中心線113に平行な複数の直線部122、125、128と、パッケージの中心線113に向かって凸湾曲した複数の曲線部123、126と、パッケージの中心線113に向かって凹湾曲した複数の曲線部124、127とから構成されている。このパターンでは、すべての光導波路105の直線部の長さを等しくし、かつ、曲線部の曲率半径と長さを等しくすることができ、チャンネル間の光学損失差を解消することができる
特許文献2に記載の光導波路のパターンを図19に示す。このパターンでは、パッケージの中心線113に平行な複数の直線部122、125、128と、パッケージの中心線113に向かって凸湾曲した複数の曲線部123、126と、パッケージの中心線113に向かって凹湾曲した複数の曲線部124、127とから構成されている。このパターンでは、すべての光導波路105の直線部の長さを等しくし、かつ、曲線部の曲率半径と長さを等しくすることができ、チャンネル間の光学損失差を解消することができる
しかしながら、図19に示すパターンでは、光導波路の曲線部の長さ及び全体長さが図17に示したパターンの曲線部よりも長くなり、光学損失の絶対値が大きくなる。この場合、光電変換モジュール103の出力パワーを大きくしなければならず、光電変換モジュール103の消費電力が増大する。また、光導波路の全体長さが図17に示したパターンより長くなるため、半導体パッケージ1000のサイズが大きくなり、パッケージの小型化ができない。
本発明は上記事情に鑑みてなされたものであり、少なくとも1つの半導体素子チップと、複数の光電変換モジュールと、複数の光電変換モジュールよりも少ない数の外部光接続部と、複数の光電変換モジュールと外部光接続部との間に形成された複数の光導波路とを備え、
複数の光導波路における光学損失の絶対値を小さくでき、複数の光導波路間の光学損失のばらつきを小さくでき、複数の光導波路を小さい面積で配設でき、パッケージ全体の小型化が可能な半導体パッケージを提供することを目的とするものである。
複数の光導波路における光学損失の絶対値を小さくでき、複数の光導波路間の光学損失のばらつきを小さくでき、複数の光導波路を小さい面積で配設でき、パッケージ全体の小型化が可能な半導体パッケージを提供することを目的とするものである。
本発明の半導体パッケージは、
実装基板に、
少なくとも1つの半導体素子チップと、
発光素子又は受光素子からなる少なくとも1つの光素子を含む光素子チップと当該光素子に接続された電気回路を含む電気素子チップとが搭載され、前記電気素子チップに対して電気的に接続されると共に外部光配線と光接続される複数の光電変換モジュールと、
前記外部光配線が接続される外部光接続部と、
前記複数の光電変換モジュールと前記外部光接続部との間に形成された複数の光導波路とを備えた半導体パッケージであって、
複数の前記光導波路が束ねられて前記光電変換モジュールより少ない数の前記外部光接続部に接続されており、
かつ、個々の前記光導波路は、前記外部光接続部側から見て、第1の直線部と、変曲点を持たない曲線部と、前記第1の直線部と線方向の異なる第2の直線部とからなるものである。
実装基板に、
少なくとも1つの半導体素子チップと、
発光素子又は受光素子からなる少なくとも1つの光素子を含む光素子チップと当該光素子に接続された電気回路を含む電気素子チップとが搭載され、前記電気素子チップに対して電気的に接続されると共に外部光配線と光接続される複数の光電変換モジュールと、
前記外部光配線が接続される外部光接続部と、
前記複数の光電変換モジュールと前記外部光接続部との間に形成された複数の光導波路とを備えた半導体パッケージであって、
複数の前記光導波路が束ねられて前記光電変換モジュールより少ない数の前記外部光接続部に接続されており、
かつ、個々の前記光導波路は、前記外部光接続部側から見て、第1の直線部と、変曲点を持たない曲線部と、前記第1の直線部と線方向の異なる第2の直線部とからなるものである。
本発明によれば、複数の光導波路における光学損失の絶対値を小さくでき、複数の光導波路間の光学損失のばらつきを小さくでき、複数の光導波路を小さい面積で配設でき、パッケージ全体の小型化が可能な光インタフェイス内蔵の半導体パッケージを提供することができる。
「光インタフェイス内蔵の半導体パッケージ」
図面を参照して、本発明に係る一実施形態の光インタフェイス内蔵の半導体パッケージの構成について説明する。本実施形態の半導体パッケージ100は、サーバ、ルータ、及びコンピュータ等の電子機器の光インタコネクションに使用できるものである。
図1は、本実施形態の半導体パッケージを搭載したボードの全体上面図、図2及び図3は図1の部分拡大図(透視図)である。図4は図1のA−B断面図、図5は図4の部分拡大図である。視認しやすくするため、各構成要素の縮尺は実際のものとは適宜異ならせてある。
図面を参照して、本発明に係る一実施形態の光インタフェイス内蔵の半導体パッケージの構成について説明する。本実施形態の半導体パッケージ100は、サーバ、ルータ、及びコンピュータ等の電子機器の光インタコネクションに使用できるものである。
図1は、本実施形態の半導体パッケージを搭載したボードの全体上面図、図2及び図3は図1の部分拡大図(透視図)である。図4は図1のA−B断面図、図5は図4の部分拡大図である。視認しやすくするため、各構成要素の縮尺は実際のものとは適宜異ならせてある。
図1及び図4に示すように、本実施形態の半導体パッケージ100においては、パッケージ基板(実装基板)1の上面に、1個のLSI(large-scale integrated circuit)チップ(半導体素子チップ)2と、LSIチップ2に対して電気配線4を介して接続された複数の光電変換モジュール3とが、半田ボール8を用いて実装されている。
図5に示すように、個々の光電変換モジュール3は、基板31に1個の光素子チップ32と電気回路を含む1個の電気素子チップ33とが、半田ボール35を用いてフリップチップ実装されたものである。光素子チップ32と電気素子チップ33とは電気配線36を介して電気的に接続されている。図3に示すように、本実施形態では、1個の光素子チップ32に複数の光素子34が一直線上に搭載されている。
光電変換モジュール3における光素子チップ32及び電気素子チップ33の実装方法は上記態様に限らず、ワイヤボンディングやTAB等を用いた実装でも構わない。
個々の光電変換モジュール3に搭載される光素子チップ32と電気素子チップ33の個数は適宜設計でき、光素子チップ32及び/又は電気素子チップ33の個数は複数であっても構わない。
光電変換モジュール3における光素子チップ32及び電気素子チップ33の実装方法は上記態様に限らず、ワイヤボンディングやTAB等を用いた実装でも構わない。
個々の光電変換モジュール3に搭載される光素子チップ32と電気素子チップ33の個数は適宜設計でき、光素子チップ32及び/又は電気素子チップ33の個数は複数であっても構わない。
光素子チップ32に搭載されている各光素子34は、レーザダイオード等の発光素子、あるいはフォトダイオード等の受光素子である。光素子34として発光素子を備えた光電変換モジュール3に搭載された電気素子チップ33には、発光素子を駆動する電気回路が搭載されている。光素子34として受光素子を備えた光電変換モジュール3に搭載された電気素子チップ33には、受光素子からの電気信号を増幅する電気回路が搭載されている。
電気素子チップ33には、光素子チップ32の発光素子34を駆動するための電気回路あるいは光素子チップ32の受光素子34が出力する電気信号を増幅する電気回路以外の他の任意の処理を行う回路が含まれていてもよい。光素子チップ32には光素子34だけでなく、任意の電子デバイスや電気回路、例えば光素子34を駆動する駆動回路が形成されていてもよい。
発光素子とこれを駆動する電気回路を備えた光電変換モジュール3は光信号を送信する光送信モジュールとなり、受光素子及び受光素子からの電気信号を増幅する電気回路を備えた光電変換モジュール3は光信号を受信する光受信モジュールとなる。
発光素子とこれを駆動する電気回路とを備えた光電変換モジュール3(光送信モジュール)においては、光電変換モジュール3に電気信号が入力されると、電気素子チップ33の電気回路が光素子チップ32の発光素子を駆動して発光素子が発光し、光電変換モジュール3から光信号が出力される。
受光素子と受光素子からの電気信号を増幅する電気回路とを備えた光電変換モジュール3(光受信モジュール)においては、光電変換モジュール3に光信号が入力されると、光素子チップ32の受光素子が光信号を電気信号に変換し、その電気信号を電気素子チップ33の電気回路が増幅して、光電変換モジュール3から電気信号が出力される。
受光素子と受光素子からの電気信号を増幅する電気回路とを備えた光電変換モジュール3(光受信モジュール)においては、光電変換モジュール3に光信号が入力されると、光素子チップ32の受光素子が光信号を電気信号に変換し、その電気信号を電気素子チップ33の電気回路が増幅して、光電変換モジュール3から電気信号が出力される。
パッケージ基板1には、各光素子チップ32の下方にミラー10が形成され、これに繋がって複数の光導波路5が形成されている。各光導波路5は各光素子34に対応して設けられている。
本実施形態において、ミラー10はダイシング加工あるいはレーザ加工等によって基板31に形成された斜面である。この斜面には金属蒸着等により反射膜を形成してもよい。
本実施形態において、光導波路5はポリマ塗布成膜及びリソグラフィ技術等により一括形成されたポリマ光導波路である。光導波路5は、下部クラッド層5A、コア層5B、及び上部クラッド層5Cの積層構造を有している。
光導波路5の材質としては、光導波路5の下地よりも大きな屈折率を持つポリマが用いられる。
基板1/光導波路5の材質の組合わせ例としては、表面酸化シリコン膜を有するシリコン基板/SiO2より大きな屈折率を持つフッ素化ポリイミド等のポリマが挙げられる。
ミラー10は、光素子34及び光導波路5の光素子34側の端面に対向するよう斜めに形成されている。
本実施形態において、ミラー10はダイシング加工あるいはレーザ加工等によって基板31に形成された斜面である。この斜面には金属蒸着等により反射膜を形成してもよい。
本実施形態において、光導波路5はポリマ塗布成膜及びリソグラフィ技術等により一括形成されたポリマ光導波路である。光導波路5は、下部クラッド層5A、コア層5B、及び上部クラッド層5Cの積層構造を有している。
光導波路5の材質としては、光導波路5の下地よりも大きな屈折率を持つポリマが用いられる。
基板1/光導波路5の材質の組合わせ例としては、表面酸化シリコン膜を有するシリコン基板/SiO2より大きな屈折率を持つフッ素化ポリイミド等のポリマが挙げられる。
ミラー10は、光素子34及び光導波路5の光素子34側の端面に対向するよう斜めに形成されている。
本実施形態では、パッケージ基板1に1個のLSIチップ2と4個の光電変換モジュール3とが実装され、個々の光電変換モジュール3の光素子チップ32に4個の光素子34が搭載され、16本の光導波路5が形成され、16チャンネルの信号伝送が可能となっている。
半導体パッケージ100においては、4個の光電変換モジュール3のうち、2個が光送信モジュールであり、残りの2個が光受信モジュールであり、光入出力が可能な構成になっている。
ただし、本発明は上記態様に限らず、半導体素子チップ2の種類と数、光電変換モジュール3の数、及び各光素子チップに搭載される光素子34の数、光導波路5の数は適宜設計変更可能である。
半導体パッケージ100においては、4個の光電変換モジュール3のうち、2個が光送信モジュールであり、残りの2個が光受信モジュールであり、光入出力が可能な構成になっている。
ただし、本発明は上記態様に限らず、半導体素子チップ2の種類と数、光電変換モジュール3の数、及び各光素子チップに搭載される光素子34の数、光導波路5の数は適宜設計変更可能である。
半導体パッケージ100には、1本の外部光ファイバ配線(外部光配線)7が接続される1個の光コネクタ(外部光接続部)6が設けられている。複数の光導波路5は束ねられて1個の光コネクタ6に接続されている。
本実施形態において、外部光ファイバ配線7は複数本のシングルコアの光ファイバ配線が束ねられてケーブル化された光ファイバケーブルである。外部光ファイバ配線7としては、1本のマルチコアの光ファイバ配線、又は複数本のマルチコアの光ファイバ配線が束ねられてケーブル化された光ファイバケーブルを用いることもできる。
半導体パッケージ100及び外部光ファイバ配線7が、ボード11上に配設されている。ボード11の上面には電気配線12が形成されており、半導体パッケージ100は、ソケット9を介してボード11の電気配線12と電気的に接続されている。ソケット9及び電気配線12を介して、ボード11とパッケージ100との間の電気信号のやりとり、給電、GND(グラウンド)接続等が行われるようになっている。
パッケージ基板1とボード上電気配線12とは、ソケット9を用いた上記接続態様に限らず、半田ボール等を用いた接続でも構わない。
本実施形態において、外部光ファイバ配線7は複数本のシングルコアの光ファイバ配線が束ねられてケーブル化された光ファイバケーブルである。外部光ファイバ配線7としては、1本のマルチコアの光ファイバ配線、又は複数本のマルチコアの光ファイバ配線が束ねられてケーブル化された光ファイバケーブルを用いることもできる。
半導体パッケージ100及び外部光ファイバ配線7が、ボード11上に配設されている。ボード11の上面には電気配線12が形成されており、半導体パッケージ100は、ソケット9を介してボード11の電気配線12と電気的に接続されている。ソケット9及び電気配線12を介して、ボード11とパッケージ100との間の電気信号のやりとり、給電、GND(グラウンド)接続等が行われるようになっている。
パッケージ基板1とボード上電気配線12とは、ソケット9を用いた上記接続態様に限らず、半田ボール等を用いた接続でも構わない。
半導体パッケージ100において、LSIチップ2から出力された電気信号は、パッケージ基板1の電気配線4を介して光電変換モジュール3に入力され、光信号に変換される。光電変換モジュール3から出力された光信号は、ミラー10で光路変換されて光導波路5に入射し、光導波路5内を伝播し、外部光ファイバ配線7に出力される。
外部光ファイバ配線7から入力された光信号は、光導波路5内を伝播し、ミラー10で光路変換されて光電変換モジュール3に入力され、電気信号に変換される。光電変換モジュール3から出力された電気信号は、パッケージ基板1の電気配線4を介してLSIチップ2に入力される。
半導体パッケージ100を複数用いることで、外部光ファイバ配線7を介して、高速・大容量な光信号のやり取りを実現することができる。
外部光ファイバ配線7から入力された光信号は、光導波路5内を伝播し、ミラー10で光路変換されて光電変換モジュール3に入力され、電気信号に変換される。光電変換モジュール3から出力された電気信号は、パッケージ基板1の電気配線4を介してLSIチップ2に入力される。
半導体パッケージ100を複数用いることで、外部光ファイバ配線7を介して、高速・大容量な光信号のやり取りを実現することができる。
本実施形態において、図2に拡大して示すように、16(4×4)チャンネルの光導波路5はパッケージの中心線13に対して線対称に配置されており、個々の光導波路5は、光コネクタ6側(外部光ファイバ配線7側)から見て、パッケージの中心線13に平行な第1の直線部14と、パッケージの中心線13に向かって凸湾曲した変曲点を持たない曲線部15と、第1の直線部14と線方向の異なる第2の直線部16とから構成されている。
本実施形態において、16チャンネルすべての光導波路5の曲線部15の曲率半径と長さがいずれも略等しく設計されている。本実施形態においてはさらに、16チャンネルすべての光導波路5の第2の直線部16の第1の直線部14(パッケージの中心線13)に対する傾斜角がいずれも略等しく設計されている。
本明細書において、「略等しい」とは、規格値(平均値)に対するばらつきが10%以内であると定義する。
本明細書において、「略等しい」とは、規格値(平均値)に対するばらつきが10%以内であると定義する。
図17に示した従来例では光導波路の第2の直線部はパッケージの中心線に平行となっているが、本実施形態では光導波路5の第2の直線部16はパッケージの中心線に対して斜めになっている。
図3に拡大して示すように、本実施形態において、各光電変換モジュール3に搭載された光素子チップ32と電気素子チップ33とはいずれも略矩形状のチップである。
本明細書において、「略矩形状」とは、正方形状、長方形状、及びこれらの形状の角部が面取りされた形状等である。
本実施形態において、光素子チップ32は、光素子チップ32の一辺32Sに略平行な1本の直線上に複数の光素子34が搭載されたものである。
本明細書において、「略矩形状」とは、正方形状、長方形状、及びこれらの形状の角部が面取りされた形状等である。
本実施形態において、光素子チップ32は、光素子チップ32の一辺32Sに略平行な1本の直線上に複数の光素子34が搭載されたものである。
本実施形態では、光素子チップ32と電気素子チップ33と光導波路5とが、光素子チップ32の辺と電気素子チップ33の辺とが互いに非平行であり、かつ、光素子チップ32における光素子34の配置方向と光導波路5の第2の直線部16とが互いに非平行である位置関係で配置されている。
本実施形態では、互いに対向する光素子チップ32の辺32Sと電気素子チップ33の辺33Sとがなす角度が略45°であり、光素子チップ32における光素子34の配置方向と光導波路5の第2の直線部16とが略直交している。
本明細書において、「略平行」あるいは「略直交」とは、完全平行あるいは完全直交とのずれ角が0.8°以内と定義する。
本実施形態では、互いに対向する光素子チップ32の辺32Sと電気素子チップ33の辺33Sとがなす角度が略45°であり、光素子チップ32における光素子34の配置方向と光導波路5の第2の直線部16とが略直交している。
本明細書において、「略平行」あるいは「略直交」とは、完全平行あるいは完全直交とのずれ角が0.8°以内と定義する。
一般に、光素子チップにおける光素子のピッチには規格があり、市販の光素子チップでは250μmピッチが一般的である。本実施形態においては、光素子チップ32の光素子34は一般的な250μmピッチで配置されている。
本実施形態では4個の光電変換モジュール3がパッケージ基板1に搭載されている。個々の光電変換モジュール3から光素子34の数に対応して4本の光導波路5が延びている。ある1個の光電変換モジュール3から延びる4本の光導波路5のピッチは光素子34のピッチと同じ250μmに設定されており、このピッチは光電変換モジュール3側から光コネクタ6まで変わらない。
本実施形態において、4個の光電変換モジュール3のピッチは250μmに設定されている。
ただし、光素子チップ32における光素子34のピッチ、光導波路5のピッチ、及び光電変換モジュール3のピッチは上記に限らず、適宜設計される。光導波路5の光コネクタ6側のピッチは、光素子34のピッチと同一に設定しなくてもよい。光導波路5の光コネクタ6側のピッチは、光素子34のピッチよりも狭くしてもよいし、広くしてもよい。
本実施形態では4個の光電変換モジュール3がパッケージ基板1に搭載されている。個々の光電変換モジュール3から光素子34の数に対応して4本の光導波路5が延びている。ある1個の光電変換モジュール3から延びる4本の光導波路5のピッチは光素子34のピッチと同じ250μmに設定されており、このピッチは光電変換モジュール3側から光コネクタ6まで変わらない。
本実施形態において、4個の光電変換モジュール3のピッチは250μmに設定されている。
ただし、光素子チップ32における光素子34のピッチ、光導波路5のピッチ、及び光電変換モジュール3のピッチは上記に限らず、適宜設計される。光導波路5の光コネクタ6側のピッチは、光素子34のピッチと同一に設定しなくてもよい。光導波路5の光コネクタ6側のピッチは、光素子34のピッチよりも狭くしてもよいし、広くしてもよい。
本実施形態では、個々の光導波路5を、光コネクタ6側(外部光ファイバ配線7側)から見て、第1の直線部14と、変曲点を持たない曲線部15と、第1の直線部14と線方向の異なる第2の直線部16とから構成しているので、曲線部が複数必要な図17及び図19に示した従来例よりも曲線部の数を少なくでき、曲線部の長さを大幅に短縮できる。
図2では、図17の従来例と同様に、光導波路5の曲線部15の曲率半径を5mm、光電変換モジュール3の大きさを4mm角として作図してある。この場合、本実施形態の半導体パッケージ100における最長の光導波路5の曲線部15の長さは、図17の従来例の曲線部の0.35倍に大幅に短縮される。
図2では、図17の従来例と同様に、光導波路5の曲線部15の曲率半径を5mm、光電変換モジュール3の大きさを4mm角として作図してある。この場合、本実施形態の半導体パッケージ100における最長の光導波路5の曲線部15の長さは、図17の従来例の曲線部の0.35倍に大幅に短縮される。
一般に光導波路では曲線部における光学損失が大きいため、本実施形態では、曲線部の多い従来の光導波路のパターンに比較して、光導波路5の光学損失の絶対値を低減することができる。例として、図17の従来例と同じ材料のポリマ光導波路で計算比較した場合、図17の従来例では、最長のポリマ光導波路の光学損失は0.62dBであるのに対して、本実施形態による構成では最長のポリマ光導波路の光学損失は0.26dBである。したがって、本発明によれば、従来例に比べて最長の光導波路5の光学損失が0.36dB低減される。パーセンテージに換算すると、0.36dBの光学損失は信号の8%に相当する。本実施形態では光導波路5における光学損失の絶対値を低減できるので、光電変換モジュール3の出力パワーを低減でき、光電変換モジュール3の消費電力を低減できる。
一般に光学損失は曲線部において大きく起こるので、個々の光導波路5を、光コネクタ6側から見て、第1の直線部14と、変曲点を持たない曲線部15と、第1の直線部14と線方向の異なる第2の直線部16とから構成している本実施形態では、従来例よりも曲線部の数が少なく、16チャンネルの光導波路5間の光学損失の差も小さくできる。
本実施形態では、16チャンネルすべての光導波路5の曲線部15の曲率半径と長さをいずれも略等しく設計しているが、16チャンネルすべての光導波路5の曲線部15の曲率半径と長さをいずれも略等しくしなくても、複数の光導波路5間の光学損失の差も小さくできるという上記効果は得られる。
本実施形態では、16チャンネルすべての光導波路5の曲線部15の曲率半径と長さをいずれも略等しく設計しているが、16チャンネルすべての光導波路5の曲線部15の曲率半径と長さをいずれも略等しくしなくても、複数の光導波路5間の光学損失の差も小さくできるという上記効果は得られる。
一般に光学損失は曲線部において大きく起こるので、複数の光導波路5の直線部の長さに差があっても、光学損失の差はそれ程大きく影響されない。16チャンネルすべての光導波路5の曲線部15の曲率半径と長さをいずれも略等しく設計すれば、16チャンネルすべての光導波路5間の光学損失の差をほぼゼロにすることも可能である。
例として、図17の従来例と同じ材料のポリマ光導波路で計算比較した場合、本実施形態の構成では、最長の光導波路と最短の光導波路では、直線部の長さに約1.8mmの差がある。しかしながら、光導波路の直線部の損失は0.06dB/cmと非常に小さいため、直線部の長さに1.8mmの差があっても、光学損失差は0.01dBと実用上無視できる程度である。本実施形態の構成では、最長の光導波路と最短の光導波路の曲線部の曲率半径と長さをいずれも略等しくしているので、最長の光導波路と最短の光導波路の曲線部の光学損失の差はない。このため、本実施形態では、最長の光導波路の光学損失は0.26dB、最短の光導波路の光学損失は0.25dBであり、最長と最短の光導波路の光学損失差は0.01dBであり、実用上無視できるレベルである。その結果、すべての光電変換モジュール3の出力パワーを略同一に設定すればよく、従来例のようなチャンネルごとの光電変換モジュールの出力パワーの調整が不要になる。
例として、図17の従来例と同じ材料のポリマ光導波路で計算比較した場合、本実施形態の構成では、最長の光導波路と最短の光導波路では、直線部の長さに約1.8mmの差がある。しかしながら、光導波路の直線部の損失は0.06dB/cmと非常に小さいため、直線部の長さに1.8mmの差があっても、光学損失差は0.01dBと実用上無視できる程度である。本実施形態の構成では、最長の光導波路と最短の光導波路の曲線部の曲率半径と長さをいずれも略等しくしているので、最長の光導波路と最短の光導波路の曲線部の光学損失の差はない。このため、本実施形態では、最長の光導波路の光学損失は0.26dB、最短の光導波路の光学損失は0.25dBであり、最長と最短の光導波路の光学損失差は0.01dBであり、実用上無視できるレベルである。その結果、すべての光電変換モジュール3の出力パワーを略同一に設定すればよく、従来例のようなチャンネルごとの光電変換モジュールの出力パワーの調整が不要になる。
以上の計算はあくまで例であり、設計仕様や光導波路5の材質等によって光学損失の数値はもちろん変わる。
本実施形態では、複数の光導波路5においては、曲線部の光学損失が支配的であり、かつ、mmオーダーの長さの差では直線部の損失差が実用上無視できるレベルであることに着目して、パターン設計されている。
本実施形態では、複数の光導波路5においては、曲線部の光学損失が支配的であり、かつ、mmオーダーの長さの差では直線部の損失差が実用上無視できるレベルであることに着目して、パターン設計されている。
本実施形態では、16チャンネルすべての光導波路5の曲線部15の曲率半径と長さをいずれも略等しく設計し、16チャンネルすべての光導波路5の第2の直線部16の第1の直線部14(パッケージの中心線13)に対する傾斜角をいずれも略等しく設計しているので、複数チャンネルの光導波路5のレイアウト設計が簡単で、設計に要する時間を短縮できる。光導波路5のチャンネル数が増えても、同じ仕様で設計すればよく、容易に多チャンネル化に対応できる。
本実施形態では、曲線部の数が少ないので、光導波路5の全体的な長さも従来例よりも短くできる。そのため、複数の光導波路5を小さい面積で配設でき、パッケージ100全体の小型化が可能である。
本実施形態では、曲線部の数が少ないので、光導波路5の全体的な長さも従来例よりも短くできる。そのため、複数の光導波路5を小さい面積で配設でき、パッケージ100全体の小型化が可能である。
以上説明したように、本実施形態によれば、複数の光導波路5における光学損失の絶対値を小さくでき、複数の光導波路5間の光学損失のばらつきを小さくでき、複数の光導波路5を小さい面積で配設でき、パッケージ全体の小型化が可能な、光インタフェイス内蔵の半導体パッケージ100を提供することができる。
(設計変更)
各光電変換モジュール3において、光素子チップ32における光素子34の配列パターン、光素子チップ32と電気素子チップ33と光導波路5の第2の直線部との位置関係については、適宜設計変更可能である。
各光電変換モジュール3において、光素子チップ32における光素子34の配列パターン、光素子チップ32と電気素子チップ33と光導波路5の第2の直線部との位置関係については、適宜設計変更可能である。
図6〜図9に設計変更例を示す。図6〜図9は上記実施形態の図3に対応する図である。
図6に示す設計変更例では、
光素子チップ32と電気素子チップ33とはいずれも略矩形状のチップであり、
光素子チップ32は、光素子チップ32の辺に非平行な1本の直線上に複数の光素子34が搭載されたものであり、
光素子チップ32と電気素子チップ33と光導波路5とが、光素子チップ32の辺と電気素子チップ33の辺とが互いに略平行であり、かつ、光素子チップ32の辺と光導波路5の第2の直線部16とが互いに非平行である位置関係で配置されている。
この例では、互いに対向する光素子チップ32の辺32Sと電気素子チップ33の辺33Sとが略平行であり、光素子チップ32には、光素子チップ32の対角線上に4個の光素子34が搭載されており、光素子チップ32における光素子34の配置方向(対角線方向)と光導波路5の第2の直線部16とが略直交している。
図6に示す設計変更例では、
光素子チップ32と電気素子チップ33とはいずれも略矩形状のチップであり、
光素子チップ32は、光素子チップ32の辺に非平行な1本の直線上に複数の光素子34が搭載されたものであり、
光素子チップ32と電気素子チップ33と光導波路5とが、光素子チップ32の辺と電気素子チップ33の辺とが互いに略平行であり、かつ、光素子チップ32の辺と光導波路5の第2の直線部16とが互いに非平行である位置関係で配置されている。
この例では、互いに対向する光素子チップ32の辺32Sと電気素子チップ33の辺33Sとが略平行であり、光素子チップ32には、光素子チップ32の対角線上に4個の光素子34が搭載されており、光素子チップ32における光素子34の配置方向(対角線方向)と光導波路5の第2の直線部16とが略直交している。
図7及び図8に示す設計変更例では、
光素子チップ32と電気素子チップ33とはいずれも略矩形状のチップであり、
光素子チップ32は、光素子チップ32の辺に略平行な複数本の直線上に複数の光素子34が搭載されたものであり、
光素子チップ32と電気素子チップ33と光導波路5とが、光素子チップ32の辺と電気素子チップ33の辺とが互いに略平行であり、かつ、光素子チップ32の辺と光導波路5の第2の直線部16とが互いに非平行である位置関係で配置されている。
これらの例では、互いに対向する光素子チップ32の辺32Sと電気素子チップ33の辺33Sとが略平行であり、光素子チップ32においては、光素子チップ32の辺32Sに略平行な2本の直線上に2個ずつ光素子34が搭載されている。
光素子チップ32と電気素子チップ33とはいずれも略矩形状のチップであり、
光素子チップ32は、光素子チップ32の辺に略平行な複数本の直線上に複数の光素子34が搭載されたものであり、
光素子チップ32と電気素子チップ33と光導波路5とが、光素子チップ32の辺と電気素子チップ33の辺とが互いに略平行であり、かつ、光素子チップ32の辺と光導波路5の第2の直線部16とが互いに非平行である位置関係で配置されている。
これらの例では、互いに対向する光素子チップ32の辺32Sと電気素子チップ33の辺33Sとが略平行であり、光素子チップ32においては、光素子チップ32の辺32Sに略平行な2本の直線上に2個ずつ光素子34が搭載されている。
図9に示す設計変更例では、
光素子チップ32と電気素子チップ33とはいずれも略矩形状のチップであり、
光素子チップ32は、光素子チップ32の辺に略平行な1本の直線上に複数の光素子34が搭載されたものであり、
光素子チップ32と電気素子チップ33と光導波路5とが、光素子チップ32の辺と電気素子チップ33の辺とが互いに略平行であり、かつ、光素子チップ32の辺と光導波路5の第2の直線部16とが互いに非平行である位置関係で配置されている。
この例では、互いに対向する光素子チップ32の辺32Sと電気素子チップ33の辺33Sとが略平行であり、
光素子チップ32においては、光素子チップ32の辺32Sに略平行な1本の直線上に4個の光素子34が搭載されている。
光素子チップ32と電気素子チップ33とはいずれも略矩形状のチップであり、
光素子チップ32は、光素子チップ32の辺に略平行な1本の直線上に複数の光素子34が搭載されたものであり、
光素子チップ32と電気素子チップ33と光導波路5とが、光素子チップ32の辺と電気素子チップ33の辺とが互いに略平行であり、かつ、光素子チップ32の辺と光導波路5の第2の直線部16とが互いに非平行である位置関係で配置されている。
この例では、互いに対向する光素子チップ32の辺32Sと電気素子チップ33の辺33Sとが略平行であり、
光素子チップ32においては、光素子チップ32の辺32Sに略平行な1本の直線上に4個の光素子34が搭載されている。
図6〜図9に示す設計変更においても、上記実施形態と同様の効果が得られる。図6〜図9に示す設計変更では、光素子チップ32を電気素子チップ33に対して斜めに傾けて実装しなくてよいので、上記実施形態よりも実装を簡単にすることができる。
(その他の設計変更)
上記実施形態においては、光電変換モジュール3において、基板31上に光素子チップ32と電気素子チップ33とを並べて実装する場合について説明したが、
図10に示すように、光電変換モジュール3において、光素子チップ32と電気素子チップ33とを高さ方向に重ねて3次元実装することで、光電変換モジュール3を小型化し、半導体パッケージ100を小型化することができる。
上記実施形態においては、光電変換モジュール3において、基板31上に光素子チップ32と電気素子チップ33とを並べて実装する場合について説明したが、
図10に示すように、光電変換モジュール3において、光素子チップ32と電気素子チップ33とを高さ方向に重ねて3次元実装することで、光電変換モジュール3を小型化し、半導体パッケージ100を小型化することができる。
図10に示す例では、基板31の図示下面に光素子チップ32が実装され、基板31の図示上面に電気素子チップ33が実装されている。図10は上記実施形態の図5に対応する図である。
光素子チップ32と電気素子チップ33とを高さ方向に重ねて3次元実装した図10の態様は、図3及び図6〜図9のいずれのパターンにも適用可能である。
光素子チップ32と電気素子チップ33とを高さ方向に重ねて3次元実装した図10の態様を図3及び図6〜図9のパターンに適用したものを図11〜図15に示す。
光素子チップ32と電気素子チップ33とを高さ方向に重ねて3次元実装した図10の態様は、図3及び図6〜図9のいずれのパターンにも適用可能である。
光素子チップ32と電気素子チップ33とを高さ方向に重ねて3次元実装した図10の態様を図3及び図6〜図9のパターンに適用したものを図11〜図15に示す。
(その他の設計変更)
本発明は上記態様に限らず、本発明の趣旨を逸脱しない範囲内において適宜設計変更が可能である。
上記実施形態では、1個の光素子チップ32には、光素子34として、発光素子のみ、あるいは受光素子のみが形成されているとしたが、1個の光素子チップ32に発光素子と受光素子の両方が形成されていてもよい。
上記実施形態では、光電変換モジュール3と光導波路5とをミラー10のみを用いて光学結合したが、結合効率の向上等を目的として、光電変換モジュール3と光導波路5とを、レンズやコネクタ等の任意の光学部材を用いて、あるいはこれらとミラーとを併用して、光学結合する構成としてもよい。また、光導波路5の材質はポリマ以外のものを用いてもよい。
上記実施形態では、パッケージ基板1の上面に光導波路5を形成したが、光導波路5はパッケージ基板1の内部に形成してもよい。
上記実施形態では、光コネクタ6及び外部光ファイバ配線7の個数を1個ずつとしたが、これらの数は光電変換モジュール3より少ない数であれば、本発明を適用可能である。
本発明は上記態様に限らず、本発明の趣旨を逸脱しない範囲内において適宜設計変更が可能である。
上記実施形態では、1個の光素子チップ32には、光素子34として、発光素子のみ、あるいは受光素子のみが形成されているとしたが、1個の光素子チップ32に発光素子と受光素子の両方が形成されていてもよい。
上記実施形態では、光電変換モジュール3と光導波路5とをミラー10のみを用いて光学結合したが、結合効率の向上等を目的として、光電変換モジュール3と光導波路5とを、レンズやコネクタ等の任意の光学部材を用いて、あるいはこれらとミラーとを併用して、光学結合する構成としてもよい。また、光導波路5の材質はポリマ以外のものを用いてもよい。
上記実施形態では、パッケージ基板1の上面に光導波路5を形成したが、光導波路5はパッケージ基板1の内部に形成してもよい。
上記実施形態では、光コネクタ6及び外部光ファイバ配線7の個数を1個ずつとしたが、これらの数は光電変換モジュール3より少ない数であれば、本発明を適用可能である。
100 光インタフェイス内蔵の半導体パッケージ
1 パッケージ基板(実装基板)
2 LSIチップ(半導体素子チップ)
3 光電変換モジュール
5 光導波路
6 光コネクタ(外部光接続部)
7 外部光ファイバ配線(外部光配線)
14 光導波路の第1の直線部
15 光導波路の曲線部
16 光導波路の第2の直線部
32 光素子チップ
32S 光素子チップの辺
33 電気素子チップ
33S 電気素子チップの辺
34 光素子
1 パッケージ基板(実装基板)
2 LSIチップ(半導体素子チップ)
3 光電変換モジュール
5 光導波路
6 光コネクタ(外部光接続部)
7 外部光ファイバ配線(外部光配線)
14 光導波路の第1の直線部
15 光導波路の曲線部
16 光導波路の第2の直線部
32 光素子チップ
32S 光素子チップの辺
33 電気素子チップ
33S 電気素子チップの辺
34 光素子
Claims (7)
- 実装基板に、
少なくとも1つの半導体素子チップと、
発光素子又は受光素子からなる少なくとも1つの光素子を含む光素子チップと当該光素子に接続された電気回路を含む電気素子チップとが搭載され、前記半導体素子チップに対して電気的に接続されると共に外部光配線と光接続される複数の光電変換モジュールと、
前記外部光配線が接続される外部光接続部と、
前記複数の光電変換モジュールと前記外部光接続部との間に形成された複数の光導波路とを備えた半導体パッケージであって、
複数の前記光導波路が束ねられて前記光電変換モジュールより少ない数の前記外部光接続部に接続されており、
かつ、個々の前記光導波路は、前記外部光接続部側から見て、第1の直線部と、変曲点を持たない曲線部と、前記第1の直線部と線方向の異なる第2の直線部とからなる半導体パッケージ。 - 前記複数の光導波路の前記曲線部の曲率半径と長さがいずれも略等しい請求項1に記載の半導体パッケージ。
- 前記複数の光導波路の前記第2の直線部の前記第1の直線部に対する傾斜角がいずれも略等しい請求項1又は2に記載の半導体パッケージ。
- 前記光素子チップと前記電気素子チップとはいずれも略矩形状のチップであり、
前記光素子チップは、当該光素子チップの一辺に略平行な少なくとも1本の直線上に複数の前記光素子が搭載されたものであり、
前記光素子チップと前記電気素子チップと前記光導波路とが、前記光素子チップの辺と前記電気素子チップの辺とが互いに非平行であり、かつ、前記光素子チップにおける前記光素子の配置方向と前記光導波路の前記第2の直線部とが互いに非平行である位置関係で配置された請求項1〜3のいずれかに記載の半導体パッケージ。 - 前記光素子チップと前記電気素子チップとはいずれも略矩形状のチップであり、
前記光素子チップは、当該光素子チップの辺に非平行な少なくとも1本の直線上に複数の前記光素子が搭載されたものであり、
前記光素子チップと前記電気素子チップと前記光導波路とが、前記光素子チップの辺と前記電気素子チップの辺とが互いに略平行であり、かつ、前記光素子チップの辺と前記光導波路の前記第2の直線部とが互いに非平行である位置関係で配置された請求項1〜3のいずれかに記載の半導体パッケージ。 - 前記光素子チップと前記電気素子チップとはいずれも略矩形状のチップであり、
前記光素子チップは、当該光素子チップの辺に略平行な少なくとも1本の直線上に複数の前記光素子が搭載されたものであり、
前記光素子チップと前記電気素子チップと前記光導波路とが、前記光素子チップの辺と前記電気素子チップの辺とが互いに略平行であり、かつ、前記光素子チップの辺と前記光導波路の前記第2の直線部とが互いに非平行である位置関係で配置された請求項1〜3のいずれかに記載の半導体パッケージ。 - 前記光電変換モジュールは、前記光素子チップと前記電気素子チップとが高さ方向に重なって3次元実装されたものである請求項1〜6のいずれかに記載の半導体パッケージ。
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JP2010098710A JP2011227371A (ja) | 2010-04-22 | 2010-04-22 | 半導体パッケージ |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016156868A (ja) * | 2015-02-23 | 2016-09-01 | 富士通株式会社 | 光ファイバの接続構造、及び、製造方法 |
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2010
- 2010-04-22 JP JP2010098710A patent/JP2011227371A/ja active Pending
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