JP2011222954A - 多結晶シリコン層とその製造方法、該多結晶シリコン層を利用した薄膜トランジスタ及び該薄膜トランジスタを備えた有機発光表示装置 - Google Patents

多結晶シリコン層とその製造方法、該多結晶シリコン層を利用した薄膜トランジスタ及び該薄膜トランジスタを備えた有機発光表示装置 Download PDF

Info

Publication number
JP2011222954A
JP2011222954A JP2010271533A JP2010271533A JP2011222954A JP 2011222954 A JP2011222954 A JP 2011222954A JP 2010271533 A JP2010271533 A JP 2010271533A JP 2010271533 A JP2010271533 A JP 2010271533A JP 2011222954 A JP2011222954 A JP 2011222954A
Authority
JP
Japan
Prior art keywords
silicon layer
layer
polycrystalline silicon
insulating film
crystallization
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010271533A
Other languages
English (en)
Inventor
Yun-Mo Jeong
胤謀 鄭
Gi-Yon Yi
基龍 李
Jin-Wook Seo
晉旭 徐
Gil-Won Yi
吉遠 李
Bo-Kyong Choi
寶京 崔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Mobile Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Mobile Display Co Ltd filed Critical Samsung Mobile Display Co Ltd
Publication of JP2011222954A publication Critical patent/JP2011222954A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B1/00—Single-crystal growth directly from the solid state
    • C30B1/02—Single-crystal growth directly from the solid state by thermal treatment, e.g. strain annealing
    • C30B1/023—Single-crystal growth directly from the solid state by thermal treatment, e.g. strain annealing from solids with amorphous structure
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Metallurgy (AREA)
  • Thermal Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Geometry (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

【課題】多結晶シリコン層、その製造方法、多結晶シリコン層を利用した薄膜トランジスタ及び薄膜トランジスタを備えた有機発光表示装置を提供する。
【解決手段】基板１０上のバッファ層１１上に非晶質シリコン層１２を形成する工程と、非晶質シリコン層１２上に触媒金属層を１０１１ないし１０１５原子/cm２の密度を有するように形成する工程と、触媒金属層の触媒金属が非晶質シリコン層１２に拡散して非晶質シリコン層１２とバッファ層１１との界面でピラミッド形態の結晶化シードを形成し、結晶化シードによってシリコン結晶が成長して多結晶シリコン層２２を形成するように、非晶質シリコン層１２を熱処理する工程と、を含むシリコン層の結晶化方法である。
【選択図】図９Ｃ

Description

本発明は、多結晶シリコン層とシリコン層の結晶化方法、該多結晶シリコン層を利用した薄膜トランジスタ及びそれを備えた有機発光表示装置に関する。
薄膜トランジスタ(ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）は、絶縁性支持基板上に半導体薄膜を利用して作った特別な種類の電界効果トランジスタである。ＴＦＴは、電界効果トランジスタと同様に、ゲート、ドレイン、ソースの三端子を有する素子であり、最も主な機能は、スイッチング動作である。ゲートに印加する電圧を調節して、ソースとドレインとの間に流れる電流をオンまたはオフ状態にしてスイッチング動作をする。ＴＦＴは、センサー、記憶素子、光素子にも利用されるが、平板ディスプレイの画素スイッチング素子または駆動素子として主に利用される。
現在、ノート型パソコン、モニター、ＴＶ、モバイル機器など既に商用化が進められた製品は、ほとんど非晶質シリコンＴＦＴ(ａ−Ｓｉ ＴＦＴ)を使用している。非晶質シリコンは、原子配列が結晶のように規則的でなく、短距離秩序はあるが、長距離秩序はないシリコンである。非晶質シリコンは、大面積蒸着がよく行われ、低温でガラス基板上に容易に製作できるため、ＴＦＴに最も多く使われている。しかし、ディスプレイの大型化及び高画質化の趨勢によって、素子の高性能が要求されるにつれて、電子移動度が０.５〜１ｃｍ２/Ｖｓレベルである非晶質シリコンＴＦＴより高い移動度を有する高性能ＴＦＴ及び製造技術が要求されている。
多結晶シリコンＴＦＴ(ｐｏｌｙ−Ｓｉ ＴＦＴ）は、既存の非晶質シリコンＴＦＴよりはるかに高い性能を有する。多結晶シリコンＴＦＴは、数十から数百ｃｍ２/Ｖｓの移動度を有するため、高い移動度を要求するデータ駆動回路や周辺回路を基板内に内蔵可能にし、トランジスタのチャネルを小さく作れるので、画面の開口率を大きくできる。また、駆動回路の内蔵によって、画素数の増加による駆動回路連結のための配線ピッチの限界がないので、高解像度が可能であり、駆動電圧及び消費電力を低下させ、素子特性の劣化問題が非常に少ないという長所がある。
多結晶シリコンの製造方法は、工程温度によって、低温工程と高温工程とに分けられる。このうち、高温工程は、絶縁基板が変形される温度以上で工程が進められて、ガラス基板の代りに、熱抵抗力の高い高コストの石英基板を使わねばならず、高温工程によって形成された多結晶シリコン薄膜が、高い表面粗度や微細結晶粒のような低質の結晶性とを有する問題がある。
低温工程は、低温蒸着された非晶質シリコンを結晶化させて多結晶シリコンに結晶化する技術であって、エキシマーレーザ結晶化(ＥＬＣ：Ｅｘｉｍｅｒ Ｌａｓｅｒ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ)または金属を触媒とする結晶化技術が研究されている。このうち、エキシマーレーザ結晶化工程は、パルス状のレーザビームを基板上に照射して非晶質シリコンの溶融及び凝固がナノ秒単位で反復されて進められる。しかし、レーザ結晶化工程は、コスト及び所要時間が多くなり、かつ効率が高くないという問題がある。
図１は、金属を触媒として使用してシリコンを結晶化する方法のシリコンの結晶成長特性を概念的に示した図面である。図１の（ａ）は、金属誘導結晶化(ＭＩＣ：Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ)、図１の（ｂ）は、金属誘導側面結晶化(ＭＩＬＣ：Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｌａｔｅｒａｌ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ)によるシリコンの結晶成長特性を表す。金属誘導結晶化(ＭＩＣ）の場合は、相対的に多量の触媒金属を非晶質シリコン上に蒸着して高温で結晶化する方法であって、図１の（ａ）に示したように、小さい線形多結晶シリコンがランダムに成長する特性を示す。金属誘導側面結晶化(ＭＩＬＣ）の場合は、マスクを使用して非晶質シリコン上に触媒金属を一列に配列して蒸着することによって、図１の（ｂ）に示したように、多結晶シリコンを一方向に成長するように制御する。
米国特許出願公開第２００８／００９５９７５号明細書
本発明が解決しようとする課題は、上質の結晶を有し、漏れ電流特性が良好になるように、結晶化触媒金属がチャネル領域から離隔された下部に分布された多結晶シリコン薄膜及び触媒金属を利用して、非晶質シリコンを前記多結晶シリコン薄膜に結晶化する方法、前記多結晶シリコン薄膜を使用した薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）、及び前記ＴＦＴを備える平板ディスプレイ装置を提供することである。
前記課題を達成するために、本発明の一側面に沿ってシリコン層の結晶化方法を開示する。基板上のバッファ層上に非晶質シリコン層を形成する。前記非晶質シリコン層上に触媒金属層を１０１１ないし１０１５原子/ｃｍ２の密度を有するように形成する。前記触媒金属層の触媒金属が前記非晶質シリコン層に広がって、前記非晶質シリコン層と前記バッファ層との界面で、ピラミッド状の結晶化シードを形成し、前記結晶化シードによってシリコン結晶が成長して多結晶シリコン層を形成するように、前記非晶質シリコン層を熱処理する。
この時、前記シリコン結晶は、前記ピラミッド状の前記結晶化シードの方向と同じ方向に成長する。前記シリコン結晶は、まず(１１１)方向から成長し、以後に多様な方向に成長する。
前記多結晶シリコン層の形成後、前記触媒金属の成分が前記多結晶シリコン層と前記バッファ層との界面に存在する。
前記結晶化シードは、前記触媒金属のシリサイドを含む。
前記触媒金属層は、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、Ｃｄ及びＰｔからなるグループから選択された少なくともいずれか一つを含む。
本発明の他の一側面によって、ＴＦＴを開示する。ＴＦＴは、基板と、前記基板上のバッファ層と、前記バッファ層上のソース領域、ドレイン領域及びチャネル領域を備え、多結晶シリコン層からなる活性層と、前記活性層上のゲート絶縁膜と、前記ゲート絶縁膜上の前記チャネル領域に対向するゲート電極と、前記ゲート電極、前記活性層及び前記バッファ層上の第１層間絶縁膜を貫通して、それぞれ前記ソース領域及びドレイン領域と接触するソース電極及びドレイン電極と、を備える。この時、前記多結晶シリコン層は、前記バッファ層と前記多結晶シリコン層との界面に、ピラミッド状の結晶化シードを含む。
前記多結晶シリコン層の結晶のサイズが、数百μｍ以下の範囲を有する。前記多結晶シリコン層の前記結晶の方向が(１１１)方向を含む。
前記結晶化シードは、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、Ｃｄ及びＰｔからなるグループから選択された少なくともいずれか一つを含む。
本発明の他の一側面によって、有機発光表示素子を開示する。前記有機発光表示素子は、基板と、前記基板上のバッファ層と、前記バッファ層上のソース領域、ドレイン領域及びチャネル領域を備え、多結晶シリコン層からなる活性層と、前記活性層上のゲート絶縁膜と、前記ゲート絶縁膜上の前記チャネル領域に対向するゲート電極と、前記ゲート電極、前記活性層及び前記バッファ層上の第１層間絶縁膜を貫通して、それぞれ前記ソース領域及び前記ドレイン領域と接触するソース電極及びドレイン電極と、前記ソース電極、ドレイン電極及び前記第１層間絶縁膜上に形成された第２層間絶縁膜を貫通して、前記ソース電極及び前記ドレイン電極のうちいずれか一つと接触し、前記第２層間絶縁膜上に伸びた第１電極と、前記第１電極上の発光層を備える有機層と、前記有機層上の第２電極と、を備える。前記多結晶シリコン層は、前記バッファ層と前記多結晶シリコン層との界面にピラミッド状の結晶化シードを含む。
本発明によれば、数百μｍ以下のサイズを有する(１１１)方向を含む結晶を有し、触媒金属成分が多結晶シリコン層とバッファ層との界面に存在する多結晶シリコン層を形成でき、前記多結晶シリコン層を活性層として使用することによって、オン電流の大きさが大きく、漏れ電流が少ないＴＦＴ及び有機発光表示装置を形成できる。
金属を触媒として使用してシリコンを結晶化する方法のシリコン結晶成長特性を概念的に示す図である。 本発明の一実施形態によるシリコン層の結晶化方法を順次に示す断面図である。 本発明の一実施形態によるシリコン層の結晶化方法を順次に示す断面図である。 本発明の一実施形態によるシリコン層の結晶化方法を順次に示す断面図である。 本発明の一実施形態によるシリコン層の結晶化方法を順次に示す断面図である。 本発明の一実施形態によるシリコン層の結晶化方法を順次に示す断面図である。 本発明のシリコンの結晶化方法によって形成された多結晶シリコン層の光学顕微鏡写真を示す図である。 本発明の一実施形態による多結晶シリコン層への結晶化工程でのＴＥＭ写真を示す図である。 図４Ａの結晶化シードと多結晶シリコン層との境界部分を拡大したＴＥＭ写真を示す図である。 本発明の一実施形態による多結晶シリコン層への結晶化工程での結晶化シードの分布及び成長方向を示すＳＴＥＭ写真を示す図である。 本発明の一実施形態によって形成された多結晶シリコン層のＳＩＭＳスペクトルを示す図である。 図４Ａないし図４Ｃに示された結晶化シードのＥＤＸスペクトルを示す図である。 本発明の一実施形態による非晶質シリコン層の結晶化初期工程のＴＥＭ写真及び電子回折パターンを示す図である。 本発明の一実施形態による多結晶シリコン層の結晶化初期工程のＴＥＭ写真を示す図である。 図８Ａの一部分のＥＤＸスペクトルを示す図である。 図８Ａの他の一部分のＥＤＸスペクトルを示す図である。 本発明による多結晶シリコン層の結晶化メカニズムを段階的に示す概念図である。 本発明による多結晶シリコン層の結晶化メカニズムを段階的に示す概念図である。 本発明による多結晶シリコン層の結晶化メカニズムを段階的に示す概念図である。 本発明による多結晶シリコン層の結晶化メカニズムを段階的に示す概念図である。 本発明によって形成された多結晶シリコンの結晶の形態を概念的に示す図面である。 多結晶シリコン層を選択的に除去した後、バッファ層上に形成されたトポグラフィを測定したＡＦＭイメージを示す図である。 本発明の多結晶シリコン層を利用してＴＦＴを製造する工程を順次に示す断面図である。 本発明の多結晶シリコン層を利用してＴＦＴを製造する工程を順次に示す断面図である。 本発明の多結晶シリコン層を利用してＴＦＴを製造する工程を順次に示す断面図である。 本発明の多結晶シリコン層を利用してＴＦＴを製造する工程を順次に示す断面図である。 本発明の一実施形態によるＴＦＴを使用した有機発光表示装置の断面図である。 本発明の一実施形態による多結晶シリコン層を使用したＴＦＴの伝達グラフを示す図である。
以下、添付した図面を参照して、本発明の実施形態を詳細に説明する。
図２Ａないし図２Ｅは、本発明の一実施形態によるシリコン層の結晶化方法を順次に示した断面図である。
図２Ａを参照すれば、基板１０上にバッファ層１１を形成する。次いで、バッファ層１１上に非晶質シリコン層１２を形成する。
基板１０は、透明なガラス材質で形成されうるが、必ずしもこれに限定されず、透明なプラスチック材で形成することもできる。プラスチック基板は、絶縁性有機物で形成できる。
基板から発生する水分または不純物の拡散を防止するために、基板１０上にバッファ層１１を形成できる。バッファ層１１は、シリコン酸化物(ＳｉＯ２)またはシリコン窒化物(ＳｉＮｘ)で形成できる。
バッファ層１１上に非晶質シリコン層１２を形成する。非晶質シリコン層１２は、多様な方法によって形成されうるが、例えば、プラズマ強化化学気相蒸着(ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ)、低圧化学気相蒸着(ＬＰＣＶＤ：Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｉｐｏｓｉｔｉｏｎ)によって形成できる。
図２Ｂを参照すれば、非晶質シリコン層１２上に、触媒金属層１４を形成する。前記触媒金属層１４は、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、ＣｄまたはＰｔのような金属で形成できる。触媒金属層１４は、例えば、スパッタのようなＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＡＬＤ(Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ)のようなＣＶＤ、イオン注入のようなドーピング方法によって形成できる。図２Ｂに示したように、触媒金属層の触媒金属が連続的に存在するのではなく、非連続的に存在する。すなわち、モノレイヤより低い密度に形成される。
触媒金属層１４は、１０１１ないし１０１５原子/ｃｍ２の密度に形成できる。金属の密度が１０１１原子/ｃｍ２より小さい場合、均一な密度で信頼性のある触媒金属層１４を形成し難く、また密度の測定が容易でない。密度が１０１５原子/ｃｍ２より大きい場合、非晶質シリコン層１２に広がる触媒金属の量が過度に多くて、多結晶シリコンの結晶のサイズが小さくなり、チャネル領域を形成する多結晶シリコン層の上部に触媒金属が残って、漏れ電流のようなＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）の特性を劣化させる恐れがある。
図２Ｃを参照すれば、触媒金属層１４の触媒金属が非晶質シリコン層１２に広がるように、触媒金属層１４の熱処理を行う。熱処理工程は、５００−８００℃の温度範囲で行われうる。前記熱処理によって、触媒金属が非晶質シリコン層１２内に拡散する。熱処理によって広がった触媒金属は、非晶質シリコン層１２とバッファ層１１との界面に集まり、界面において両側にも拡散して行く。
図２Ｄを参照すれば、非晶質シリコン層１２とバッファ層１１との界面に集まった触媒金属が、熱処理によって金属シリサイド結晶化シード２１になって、シリコン結晶を成長させる。
図２Ｅを参照すれば、それぞれの金属シリサイドシード２１から成長されたシリコン結晶の結晶粒２２が集まって多結晶シリコン層２０を形成する。
以下では、本発明のシリコンの結晶化方法によって形成された多結晶シリコンについて説明する。
図３は、本発明のシリコンの結晶化方法によって、ニッケルを触媒金属として形成された多結晶シリコン層の光学顕微鏡写真である。図３を参照すれば、結晶粒のサイズが数十μｍのサイズを有することが分かる。また、結晶化シードが結晶粒の中心にあり、結晶が成長しつつ金属シリサイドが外側に広がって、結晶粒の境界に分布することが分かる。
金属を触媒として、非晶質シリコンを多結晶シリコンに結晶化する方法で、金属触媒の量及び分布の制御によって、シリコンの成長の動きが変わる。以下では、本発明による多結晶シリコン層の形成時、結晶化工程でのシリコンの成長の動きを説明する。
図４Ａは、本発明の一実施形態による多結晶シリコン層の結晶化工程での透過顕微鏡(ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ)写真である。本実施形態では、触媒金属層としてニッケル層を使用した。
図４Ａを参照すれば、多結晶シリコン層２０がバッファ層１１上に形成されており、多結晶シリコン層２０とバッファ層１１との境界部分に結晶化シード１４'が存在する。結晶化シード１４'は、(１１１)方向に成長する面を有するピラミッド状になっている。
図４Ｂは、図４Ａの結晶化シード１４'と多結晶シリコン層２０との境界部分を拡大したＴＥＭ写真である。図４ＢのＴＥＭ写真から多結晶シリコン２０の結晶成長方向が、結晶化シード１４'の成長方向と同一に(１１１)方向であることが分かる。
図４Ｃは、本発明の一実施形態による多結晶シリコン層への結晶化工程で、結晶化シード１４'の分布及び成長方向を示す走査透過顕微鏡(ＳＴＥＭ：Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ)写真である。図４Ｃを参照すれば、バッファ層１１上に多結晶シリコン層２０が形成されており、多結晶シリコン層２０上に結晶化していない非晶質シリコン層１２が存在する。そして、結晶化シード１４'がバッファ層１１と多結晶シリコン層２０との界面に複数個存在する。この結晶化シード１４'は、ピラミッド状になっており、(１１１)方向に成長していることが分かる。
図４Ａないし図４Ｃの写真から、シリコン結晶が非晶質シリコン層１２とバッファ層１１との界面に分布した複数のピラミッド状の結晶化シード１４'の成長方向と同じ方向にシリコン結晶が成長して出合うことによって、非晶質シリコン層１２が多結晶シリコン層２０に結晶化されていることが分かる。
図５は、本発明の一実施形態によって形成された多結晶シリコン層の２次イオン質量分光グラフ(ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｕｍ)である。本実施形態で、触媒金属層としてニッケル層を使用して、バッファ層上の非晶質シリコンを多結晶シリコンに結晶化した。バッファ層上に形成された多結晶シリコン層をスパッタしつつ、ニッケルの濃度を測定した。図５を参照すれば、ニッケルの濃度が、多結晶シリコン内では一定に低いが、多結晶シリコンとバッファ層とが出合う境界で増加し、バッファ内では、再び減少することが分かる。図４Ａ、図４Ｃの写真及び図５のグラフから、結晶化シードが多結晶シリコンとバッファ層との境界に存在することが確認できる。
図６は、図４Ａないし図４Ｃに示された結晶化シード１４'のエネルギー分散型Ｘ線分光(ＥＤＸ：Ｅｎｅｒｇｙ−Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ）のグラフである。図６のＥＤＸグラフで、シリコン(Ｓｉ)とニッケル(Ｎｉ)とのピークが現われている。これから、図４Ａないし図４Ｃの結晶化シード１４'が、ニッケルシリサイド成分であることが確認できる。すなわち、触媒金属層のニッケル層からニッケルがバッファ層１１と非晶質シリコン層１２との界面に広がって、ピラミッド状のニッケルシリサイドを形成し、これが結晶化シードとなって、多結晶シリコンがニッケルシリサイドシードの結晶方向と同じ方向に結晶化されることを助ける。
図７は、本発明の一実施形態による非晶質シリコン層の結晶化初期工程のＴＥＭ写真及び電子回折写真である。図７の電子回折写真の上部の回折紋Ａは、ＴＥＭ写真のベース部分、すなわち、非晶質シリコンのものであり、下部の回折紋Ｂは、ＴＥＭ写真の紋部分、すなわち、結晶化が発生した部分のものである。回折紋Ａのハロリングパターンは、結晶化されていない非晶質シリコンに起因し、回折紋Ｂの明るい点は、(１１１)方向の結晶に起因する。図７のＸ線回折紋から、本発明の多結晶シリコンは、成長初期に(１１１)方向に成長されることが確認できる。成長初期以後には、(１１０)など多様な方向に成長する。
図８Ａは、本発明の一実施形態による多結晶シリコン層の結晶化初期工程のＴＥＭ写真である。図８ＢのＥＤＸスペクトルは、図８ＡのＴＥＭ写真で結晶化された黒い領域を測定したものであり、図８ＣのＥＤＸスペクトルは、結晶化領域の前端の非晶質シリコン領域内の円で表示した黒い点部分を測定したものである。図８Ｂのスペクトルで、ニッケルピークなしにシリコンピークのみを表すことから、結晶化部分には、シリコンのみが存在することが分かる。図８Ｃのスペクトルで、シリコンピークと共にニッケルピークが存在することから、結晶化領域の前端の非晶質シリコン領域で、触媒金属が結晶化シードを形成することが分かる。これから、本発明による多結晶シリコンは、一つ以上の結晶化シードから結晶が成長することが分かる。また、図８ＡのＴＥＭ写真からＭＩＬＣのような線形成長が所々で起こるシリコン結晶の成長の動きを類推しうる。
前記図４Ａないし図４Ｃ、図５ないし図７、図８Ａないし図８Ｃの写真及びグラフから、本発明の結晶化による多結晶シリコンの形成過程のメカニズムを類推した。
図９Ａないし図９Ｄは、本発明による多結晶シリコン層の結晶化メカニズムを段階的に示した概念図である。
図９Ａは、触媒金属層を非晶質シリコン層上に形成した工程である。図９Ａを参照すれば、基板１０上のバッファ層１１上に非晶質シリコン層１２が形成されており、非晶質シリコン層１２上に触媒金属層１４が形成されている。この時、触媒金属層１４の金属密度は、１０１５原子/ｃｍ２以下の値を有するように制御される。
図９Ｂを参照すれば、触媒金属の量が１０１５原子/ｃｍ２以下の極微量であるので、熱処理によって触媒金属層１４から触媒金属が非晶質シリコン層１２の内部に速く拡散する。触媒金属が、非晶質シリコンでは速く拡散し、バッファ層１１でば拡散速度が低下するので、結晶欠陥密度の高い界面に触媒金属が集まる。したがって、非晶質シリコン層１２の上部からより、バッファ層１１と非晶質シリコン層１２との界面で、触媒金属は、高い密度を有する。界面の触媒金属は、熱処理によって金属シリサイドシード２１を形成した後、この金属シリサイドシード２１からシリコン結晶が上部方向と横方向とに成長する。
図９Ｃを参照すれば、非晶質シリコン層１２の下部の金属シリサイドシード２１からシリコン結晶２２が成長しつつ、隣接するシリコン結晶２２と出合い、シリコン結晶粒２２を形成する。
図９Ｄは、非晶質シリコン層１２が結晶化されて多結晶シリコン層２０を形成した工程を示す。多結晶シリコン層２２のシリコングレーンの結晶サイズは、数μｍから数百μｍの範囲を有する。残存する金属または金属シリサイドシード(図示せず）は、ほとんど多結晶シリコン層２０の下部に分布し、一部は、シリコン結晶粒の境界に存在する。
図１０は、本発明によって形成された多結晶シリコンの結晶の形態を概念的に示した図面である。図１０の多結晶シリコンは、図１の（ａ）または（ｂ）の結晶の形態と異なって、(１１１)方向に成長した結晶粒で形成される。また、シードを中心に、四方に同じ速度で成長された結晶が出合って多結晶シリコンを形成する。多結晶シリコンを形成する結晶の方向が(１１１)方向に一定であるので、電気的な特性を向上させうる。
図１１は、バッファ層上に本発明による多結晶シリコン層を形成し、前記多結晶シリコン層を選択的に除去した後、バッファ層上に形成されたトポグラフィを測定したＡＦＭ(Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｙ)イメージである。多結晶シリコン層は、乾式エッチングによって選択的に除去した。図１１のＡＦＭイメージのトポグラフィは、バッファ層上に残存する結晶化シードによるものであって、多結晶シリコン層の形成結晶化シードの分布を示す。
図１１のＡＦＭイメージから、金属シリサイドシードが多結晶シリコン層のグレーン(結晶粒)中心部及びグレーン境界に位置しており、金属シリサイドシードがシリコン結晶のグレーン中心に、大きくは数μｍのサイズに形成されていることが確認できる。これは、初期結晶化の開始段階で、残りの結晶化シードがグレーン中心部に存在し、結晶成長しつつ結晶粒の境界から拡散して行く結晶化シードが、複数の結晶粒が相互接触しつつグレーンの境界に存在すると類推しうる。
図１２Ａないし図１２Ｄは、本発明の多結晶シリコン層を利用してＴＦＴを製造する工程を順次に示した断面図である。
図１２Ａを参照すれば、バッファ層１０２が形成された基板１０１上に、本発明による多結晶シリコン層を形成し、かつパターニングして、活性層１０５を形成する。前記活性層１０５は、残留する触媒金属または触媒金属のシリサイドが、活性層１０５とバッファ層１０２との界面に存在して、活性層１０５の上部のチャネル領域から離隔されているので、ＴＦＴの漏れ電流特性を向上させうる。
図１２Ｂを参照すれば、活性層１０５上にゲート絶縁膜１１４を形成し、前記ゲート絶縁膜１１４上に導電膜を形成し、かつパターニングして、ゲート電極１２０を形成する。ゲート絶縁膜１１４は、例えば、シリコン酸化膜またはシリコン窒化膜のような絶縁膜で形成しうる。ゲート電極１２０は、例えば、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｌ、Ｍｏ、Ｗ、Ｔｉまたはこれらの合金で形成しうる。
図１２Ｃを参照すれば、活性層１０５の両端にソース/ドレイン領域１０５ａを形成し、第１層間絶縁膜１２２を形成する。ソース/ドレイン領域１０５ａ間の活性層１０５は、チャネル領域１０５ｂを形成する。ソース/ドレイン領域１０５ａは、前記ゲート電極１２０をマスクとし、イオンドーピングを行って自己整列方式で形成しうる。第１層間絶縁膜１２２は、シリコン酸化膜またはシリコン窒化膜のような絶縁膜を単層膜または多層膜に積層して形成しうる。
図１２Ｄを参照すれば、前記第１層間絶縁膜１２２内に、ソース/ドレイン領域１０５ａと接触するソース/ドレイン電極１３０を形成する。ソース/ドレイン電極１３０は、第１層間絶縁膜１２２内に、ソース/ドレイン領域１０５ａの上面を露出させるホールを形成した後、前記ホールを埋め込むように導電膜を形成し、かつパターニングして形成できる。前記導電膜は、例えば、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｌ、Ｍｏ、Ｗ、Ｔｉまたはこれらの合金を含む多様な材料で形成しうる。
図１３は、本発明の一実施形態による有機発光表示装置(ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）の断面図である。
図１３を参照すれば、ＯＬＥＤのＴＦＴ部分は、図１２Ａないし図１２Ｄで製造方法を説明したＴＦＴと同じである。前記ＴＦＴ上に第２層間絶縁膜１３２が形成されている。第２層間絶縁膜１３２は、有機膜または無機膜で形成されうる。
画素部の第１電極１４２が、前記第２層間絶縁膜１３２を貫通して、ソース/ドレイン電極１３０のうちいずれか一つと接触し、前記第２層間絶縁膜１３２上に延びている。第１電極１４２は、例えば、ＩＴＯ(Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ)またはＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ)のような透明導電性酸化膜で形成されうる。
第２層間絶縁膜１３２上の画素定義膜１３４に開口を設けて露出された第１電極１４２と接触するように、有機層１４４が形成されている。画素定義膜１３４は、有機膜または無機膜で形成しうる。前記有機層１４４は、発光層を備え、正孔注入層、正孔輸送層、電子輸送層または電子注入層のうちいずれか一つ以上の層をさらに備えうる。有機層１４４上に第２電極１４６が形成されている。第２電極１４６は、例えば、Ｍｇ、Ａｇ、Ａｌ、Ｃａまたはこれらの合金のような金属で形成されうる。
図１４は、本発明の一実施形態による多結晶シリコン層を使用したＴＦＴの伝達グラフである。図４のグラフからオン電流の大きさが大きく、漏れ電流の特性が良好なＴＦＴが形成されたことが分かる。
本発明の技術思想は、前記望ましい実施形態によって具体的に記述されたが、前記実施形態は、その説明のためのものであり、その制限のためのものではないことに留意せねばならない。また、当業者ならば、本発明の技術思想の範囲内の多様な実施形態が可能であるということが分かるであろう。
本発明は、表示装置関連の技術分野に好適に適用可能である。
１０,１０１ 基板
１１,１０２ バッファ層
１２ 非晶質シリコン層
１４ 触媒金属層
２１ 金属シリサイド結晶化シード
２２ 多結晶シリコン層
１０５ 活性層
１０５ａ ソース/ドレイン領域
１０５ｂ チャネル領域
１１４ ゲート絶縁膜
１２０ ゲート電極
１２２ 第１層間絶縁膜
１３０ ソース/ドレイン電極
１３２ 第２層間絶縁膜
１３４ 画素定義膜
１４２ 第１電極
１４４ 有機層
１４６ 第２電極

Claims (16)

  1. 基板上のバッファ層上に非晶質シリコン層を形成する工程と、
    前記非晶質シリコン層上に触媒金属層を１０１１ないし１０１５原子/cm２の密度を有するように形成する工程と、
    前記触媒金属層の触媒金属が前記非晶質シリコン層に拡散して前記非晶質シリコン層と前記バッファ層との界面でピラミッド形態の結晶化シードを形成し、前記結晶化シードによってシリコン結晶が成長して多結晶シリコン層を形成するように、前記非晶質シリコン層を熱処理する工程と、を含むシリコン層の結晶化方法。
  2. 前記シリコン結晶は、前記ピラミッド状の前記結晶化シードの方向と同じ方向に成長することを特徴とする請求項１に記載のシリコン層の結晶化方法。
  3. 前記シリコン結晶は、まず(１１１)方向から成長することを特徴とする請求項１に記載のシリコン層の結晶化方法。
  4. 前記多結晶シリコン層の形成後、前記触媒金属の成分が前記多結晶シリコン層と前記バッファ層との界面に存在することを特徴とする請求項１に記載のシリコン層の結晶化方法。
  5. 前記結晶化シードは、前記触媒金属のシリサイドを含むことを特徴とする請求項１に記載のシリコン層の結晶化方法。
  6. 前記触媒金属層は、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、Ｃｄ及びＰｔからなるグループから選択された少なくともいずれか一つを含むことを特徴とする請求項１に記載のシリコン層の結晶化方法。
  7. 前記非晶質シリコン層は、ＰＥＣＶＤまたはＬＰＣＶＤによって形成することを特徴とする請求項１に記載のシリコン層の結晶化方法。
  8. 前記触媒金属層は、ＰＶＤ、ＣＶＤ、ドーピング方法によって形成することを特徴とする請求項１に記載のシリコン層の結晶化方法。
  9. 前記触媒金属層は、ＡＬＤによって形成することを特徴とする請求項８に記載のシリコン層の結晶化方法。
  10. 基板と、
    前記基板上のバッファ層と、
    前記バッファ層上のソース領域、ドレイン領域及びチャネル領域を含んで多結晶シリコン層からなる活性層と、
    前記活性層上のゲート絶縁膜と、
    前記ゲート絶縁膜上の前記チャネル領域に対向するゲート電極と、
    前記ゲート電極、前記活性層及び前記バッファ層上の第１層間絶縁膜を貫通して、それぞれ前記ソース領域及びドレイン領域と接触するソース電極及びドレイン電極と、を備え、
    前記多結晶シリコン層は、前記バッファ層と前記多結晶シリコン層との界面にピラミッド状の結晶化シードを含む薄膜トランジスタ。
  11. 前記多結晶シリコン層の結晶のサイズは、数μｍないし数百μｍの範囲を有することを特徴とする請求項１０に記載の薄膜トランジスタ。
  12. 前記多結晶シリコン層の前記結晶の方向は、(１１１)方向を含むことを特徴とする請求項１０に記載の薄膜トランジスタ。
  13. 前記結晶化シードは、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、Ｃｄ及びＰｔからなるグループから選択された少なくともいずれか一つを含むことを特徴とする請求項１０に記載の薄膜トランジスタ。
  14. 基板と、
    前記基板上のバッファ層と、
    前記バッファ層上のソース領域、ドレイン領域及びチャネル領域を含んで多結晶シリコン層からなる活性層と、
    前記活性層上のゲート絶縁膜と、
    前記ゲート絶縁膜上の前記チャネル領域に対向するゲート電極と、
    前記ゲート電極、前記活性層及び前記バッファ層上の第１層間絶縁膜を貫通して、それぞれ前記ソース領域及び前記ドレイン領域と接触するソース電極及びドレイン電極と、
    前記ソース電極、ドレイン電極及び前記第１層間絶縁膜上に形成された第２層間絶縁膜を貫通して、前記ソース電極及び前記ドレイン電極のうちいずれか一つと接触して前記第２層間絶縁膜上に延びた第１電極と、
    前記第１電極上の発光層を備える有機層と、
    前記有機層上の第２電極と、を備え、
    前記多結晶シリコン層は、前記バッファ層と前記多結晶シリコン層との界面にピラミッド状の結晶化シードを含む有機発光表示装置。
  15. 前記多結晶シリコン層の結晶のサイズは、数μｍないし数百μｍの範囲を有することを特徴とする請求項１４に記載の有機発光表示装置。
  16. 前記多結晶シリコン層の前記結晶の方向は、(１１１)方向を含むことを特徴とする請求項１４に記載の有機発光表示装置。
JP2010271533A 2010-04-14 2010-12-06 多結晶シリコン層とその製造方法、該多結晶シリコン層を利用した薄膜トランジスタ及び該薄膜トランジスタを備えた有機発光表示装置 Pending JP2011222954A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020100034388A KR101050467B1 (ko) 2010-04-14 2010-04-14 다결정 실리콘층, 그 제조방법, 상기 다결정 실리층을 이용한 박막 트랜지스터 및 상기 박막 트랜지스터를 구비한 유기발광표시장치
KR10-2010-0034388 2010-04-14

Publications (1)

Publication Number Publication Date
JP2011222954A true JP2011222954A (ja) 2011-11-04

Family

ID=44779126

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010271533A Pending JP2011222954A (ja) 2010-04-14 2010-12-06 多結晶シリコン層とその製造方法、該多結晶シリコン層を利用した薄膜トランジスタ及び該薄膜トランジスタを備えた有機発光表示装置

Country Status (5)

Country Link
US (1) US8623746B2 (ja)
JP (1) JP2011222954A (ja)
KR (1) KR101050467B1 (ja)
CN (1) CN102222608A (ja)
TW (1) TWI527087B (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120131753A (ko) * 2011-05-26 2012-12-05 삼성디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 유기 발광 표시 장치
KR101944919B1 (ko) 2012-05-08 2019-02-08 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조방법
US9991463B2 (en) * 2012-06-14 2018-06-05 Universal Display Corporation Electronic devices with improved shelf lives
FR2992980B1 (fr) * 2012-07-03 2018-04-13 Saint-Gobain Recherche Substrat comprenant une couche de silicium et/ou de germanium et un ou plusieurs nanofils d'orientation perpendiculaire a la surface du substrat
KR20140039863A (ko) * 2012-09-25 2014-04-02 삼성디스플레이 주식회사 다결정 규소막 형성 방법, 다결정 규소막을 포함하는 박막 트랜지스터 및 표시 장치
KR20230140658A (ko) * 2022-03-29 2023-10-10 삼성디스플레이 주식회사 표시 장치, 이의 제조 방법 및 이를 포함하는 타일형 표시 장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0822954A (ja) * 1994-07-06 1996-01-23 Sharp Corp 結晶性ケイ素膜、並びに半導体装置およびその製造方法
JP2001223166A (ja) * 1999-11-30 2001-08-17 Semiconductor Energy Lab Co Ltd 半導体薄膜の作製方法及び半導体装置の作製方法
JP2005197526A (ja) * 2004-01-08 2005-07-21 Sharp Corp 半導体装置とその製造方法
JP2007073953A (ja) * 2005-09-06 2007-03-22 Tera Semicon Corp 多結晶シリコン薄膜製造方法及びその製造装置
JP2009260239A (ja) * 2008-04-11 2009-11-05 Samsung Mobile Display Co Ltd 薄膜トランジスタ、その製造方法、並びに、それを含む有機電界発光表示装置
WO2009144915A1 (ja) * 2008-05-29 2009-12-03 シャープ株式会社 半導体装置およびその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101031759B1 (ko) 2003-10-23 2011-04-29 엘지디스플레이 주식회사 미세 실리콘 결정화 방법과 이를 포함하는 박막트랜지스터 제조방법
KR100579179B1 (ko) * 2004-06-09 2006-05-11 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조 방법
TW200605229A (en) 2004-07-28 2006-02-01 Adv Lcd Tech Dev Ct Co Ltd Method of manufacturing semiconductor device
US7683373B2 (en) 2004-10-05 2010-03-23 Samsung Mobile Display Co., Ltd. Thin film transistor and method of fabricating the same
CN100433260C (zh) * 2006-01-16 2008-11-12 中华映管股份有限公司 多晶硅层以及薄膜晶体管的制造方法
US20080095975A1 (en) 2006-10-23 2008-04-24 Jin Jang Polycrystalline silicon thin film and method for forming the same
KR100859761B1 (ko) * 2006-10-23 2008-09-24 실리콘 디스플레이 (주) 다결정 실리콘 박막 및 그 제조방법
KR100864883B1 (ko) * 2006-12-28 2008-10-22 삼성에스디아이 주식회사 박막트랜지스터, 그의 제조방법 및 이를 구비한유기전계발광표시장치.
CN100999388B (zh) * 2006-12-30 2011-02-09 南开大学 表面修饰溶液诱导晶化多晶硅薄膜的制备方法
KR100889627B1 (ko) * 2007-08-23 2009-03-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 구비한유기전계발광표시장치
KR101007244B1 (ko) 2008-04-10 2011-01-13 주식회사 비아트론 박막 트랜지스터 제조방법
US8283667B2 (en) * 2008-09-05 2012-10-09 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0822954A (ja) * 1994-07-06 1996-01-23 Sharp Corp 結晶性ケイ素膜、並びに半導体装置およびその製造方法
JP2001223166A (ja) * 1999-11-30 2001-08-17 Semiconductor Energy Lab Co Ltd 半導体薄膜の作製方法及び半導体装置の作製方法
JP2005197526A (ja) * 2004-01-08 2005-07-21 Sharp Corp 半導体装置とその製造方法
JP2007073953A (ja) * 2005-09-06 2007-03-22 Tera Semicon Corp 多結晶シリコン薄膜製造方法及びその製造装置
JP2009260239A (ja) * 2008-04-11 2009-11-05 Samsung Mobile Display Co Ltd 薄膜トランジスタ、その製造方法、並びに、それを含む有機電界発光表示装置
WO2009144915A1 (ja) * 2008-05-29 2009-12-03 シャープ株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
TW201214520A (en) 2012-04-01
TWI527087B (zh) 2016-03-21
US20110253987A1 (en) 2011-10-20
US8623746B2 (en) 2014-01-07
CN102222608A (zh) 2011-10-19
KR101050467B1 (ko) 2011-07-20

Similar Documents

Publication Publication Date Title
JP5090253B2 (ja) 多結晶シリコン層の製造方法、これを利用して形成された薄膜トランジスタ、その製造方法及びこれを含む有機電界発光表示装置
KR100839735B1 (ko) 트랜지스터, 이의 제조 방법 및 이를 구비한 평판 표시장치
EP2083440B1 (en) Method of fabricating a thin film transistor
CN102082077B (zh) 制造多晶硅层的方法、薄膜晶体管、显示装置及制造方法
EP1939933A2 (en) Thin film transistor, method of fabricating the same, and organic light emitting diode display device including the same
JP5049467B2 (ja) 薄膜トランジスタと薄膜トランジスタ基板とそれらの製造方法
KR101050467B1 (ko) 다결정 실리콘층, 그 제조방법, 상기 다결정 실리층을 이용한 박막 트랜지스터 및 상기 박막 트랜지스터를 구비한 유기발광표시장치
JP2009004770A (ja) 多結晶シリコン層の製造方法、これを用いて形成した薄膜トランジスタ、その製造方法、並びに、これを備えた有機電界発光表示装置
US8357596B2 (en) Method of forming a polycrystalline silicon layer and method of manufacturing thin film transistor
JP2006032906A (ja) 薄膜トランジスタ，電子装置およびフラットパネルディスプレイ装置
US8384087B2 (en) Thin film transistor, organic light emitting diode display device having the same, and method of fabricating the same
EP2226833A1 (en) Thin film transistor, method of fabricating the same, and organic light emitting diode display device including the same
US8841206B2 (en) Method of forming polycrystalline silicon layer, and thin film transistor and organic light emitting device including the polycrystalline silicon layer
EP2226848A1 (en) Thin film transistor, method of fabricating the same, and organic light emitting diode display device having the same
JP6081689B2 (ja) 多結晶シリコン層、薄膜トランジスタ、及び有機電界発光表示装置の製造方法
KR101274697B1 (ko) 실리콘 결정화 방법 및 이를 이용한 박막 트랜지스터제조방법
JP2001345451A (ja) 薄膜半導体集積回路装置、それを用いた画像表示装置、及びその製造方法
US8673750B2 (en) Single crystal silicon TFTs made by lateral crystallization from a nanowire seed
US8125033B2 (en) Polycrystalline silicon layer, flat panel display using the same, and method of fabricating the same
KR100678739B1 (ko) 탑 게이트 구조의 나노결정-실리콘 박막트랜지스터형성방법
EP1798759A2 (en) Polycrystalline silicon layer, flat panel display using the same, and methods of fabricating the same
KR20050016960A (ko) 전자 디바이스 및 그 제조 방법, 액티브 매트릭스디스플레이 디바이스

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20121003

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131118

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140703

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140708

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141008

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150324

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150818