JP2011217226A - Variable gain amplifier and optical receiver - Google Patents
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Abstract
Description
本発明は、バースト的な信号の入力に対して高速に応答し、また微小信号から大信号まで歪み無く増幅できる高感度かつ広ダイナミックレンジな利得可変増幅器、および利得可変増幅器を用いた光受信器に関するものである。 The present invention provides a high-sensitivity and wide dynamic range variable gain amplifier that can respond to bursty signal input at high speed and can amplify from a very small signal to a large signal without distortion, and an optical receiver using the variable gain amplifier It is about.
光アクセスシステムの代表的な網構成として、加入者側装置（Optical network unit：ＯＮＵ）と局側装置（Optical line terminal：ＯＬＴ）とが１対１で接続されるシングルスター構成（Single star：ＳＳ）と、複数のＯＮＵが１つのＯＬＴに接続される受動光ネットワーク（Passive optical network：ＰＯＮ）構成とがある。 As a typical network configuration of an optical access system, a single star configuration (SS) in which a subscriber side device (Optical network unit: ONU) and a station side device (Optical line terminal: OLT) are connected one-to-one. ) And a passive optical network (PON) configuration in which a plurality of ONUs are connected to one OLT.
ＳＳ方式においては、ＯＮＵがＯＬＴを占有出来るので高速通信が可能であるが、装置コストが高いという欠点がある。一方、ＰＯＮ方式においては、複数のＯＮＵが１つのＯＬＴや光ファイバ設備を共有するために経済性に優れる。このような理由から、多くの光アクセスシステムではＰＯＮ方式が採用されている。 In the SS system, the ONU can occupy the OLT, so that high-speed communication is possible, but there is a disadvantage that the apparatus cost is high. On the other hand, in the PON system, since a plurality of ONUs share one OLT and optical fiber equipment, it is excellent in economic efficiency. For this reason, the PON method is adopted in many optical access systems.
ＰＯＮ方式の下り伝送は連続モードで、各ＯＮＵへの信号は時分割多重（Time division multiplexing：ＴＤＭ）されて伝送される。下り信号は全てのＯＮＵにブロードキャストされ、各ＯＮＵは自分宛の信号のみ選択受信する。一方、ＰＯＮ方式の上り伝送では、時分割多元接続（Time division multiple access：ＴＤＭＡ）が用いられる。すなわち、信号の衝突を避けるために、各ＯＮＵはＯＬＴから指定されたタイミングで信号を伝送する。ＯＮＵとＯＬＴ間の伝送距離がＯＮＵ毎に異なるために、各ＯＮＵからの上り信号は互いに強度と位相が異なる間欠的な信号であるという特徴がある。このため、上り信号はバースト信号と呼ばれる。 PON downlink transmission is a continuous mode, and a signal to each ONU is transmitted by time division multiplexing (TDM). The downstream signal is broadcast to all ONUs, and each ONU selectively receives only the signal addressed to itself. On the other hand, time division multiple access (TDMA) is used in uplink transmission of the PON system. That is, in order to avoid signal collision, each ONU transmits a signal at a timing designated by the OLT. Since the transmission distance between the ONU and the OLT is different for each ONU, the upstream signal from each ONU is characterized by being intermittent signals having different strengths and phases. For this reason, the upstream signal is called a burst signal.
光受信器は、一般に図１０に示すように、フォトダイオード（Photodiode：ＰＤ）と、等化増幅器（Equalizing amplifier：ＥＱＡ）と、クロックデータ再生器（Clock and data recovery：ＣＤＲ）によって構成される。ＥＱＡは、インピーダンス変換増幅器（Transimpedance amplifier：ＴＩＡ）と、振幅制限増幅器（Limiting amplifier：ＬＩＡ）により構成される。ＣＤＲは、クロック再生回路（Clock recovery circuit：ＣＲＣ）と、識別再生回路（Decision circuit：ＤＥＣ）により構成される。光受信器への入力光信号は、ＰＤによって電流信号に変換され、さらにＴＩＡによって電流信号から電圧信号に変換される。ＬＩＡは、電圧信号を後段のＣＤＲで識別再生可能なレベルに振幅制限して増幅する。 As shown in FIG. 10, the optical receiver is generally composed of a photodiode (PD), an equalizing amplifier (EQA), and a clock and data recovery (CDR). The EQA includes an impedance conversion amplifier (Transfered amplifier: TIA) and an amplitude limiting amplifier (Limiting amplifier: LIA). The CDR is composed of a clock recovery circuit (CRC) and an identification recovery circuit (DEC). An input optical signal to the optical receiver is converted into a current signal by the PD, and further converted from a current signal to a voltage signal by the TIA. The LIA amplifies the voltage signal by limiting the amplitude to a level that can be identified and reproduced by the CDR in the subsequent stage.
ＣＤＲにおいては、ＣＲＣが入力信号からクロック信号を抽出・再生し、その再生クロックによって与えられる識別タイミングでＤＥＣが入力信号を識別再生する。ＰＯＮ方式においては、上り信号がバースト信号であるため、ＯＬＴ光受信器を構成するＴＩＡおよびＬＩＡは強度の著しく異なるバースト信号を歪み無く増幅し、ＣＲＣは互いに異なる位相のバースト信号からクロック信号を抽出する必要がある。その際には、バースト信号毎に各々の受信回路は最適化される必要があるが、各回路はある一定の応答時間を必要とする。上り通信サービスを提供するという観点からは、広域収容のために大きな伝送路損失をサポートする必要があるため、ＥＱＡには高感度かつ広ダイナミックレンジな受信性能が求められる。また、高い上り伝送効率の実現という観点から、上りバースト信号間のガードタイムやプリアンブル長等の物理的オーバーヘッドを短くする必要があるため、ＴＩＡ、ＬＩＡ、ＣＲＣに対しては瞬時応答性能が要求される。高速なＰＯＮシステムを実現するためには、上記のような高速バースト信号受信技術の確立が極めて重要な役割を担う。 In the CDR, the CRC extracts and reproduces the clock signal from the input signal, and the DEC identifies and reproduces the input signal at the identification timing given by the reproduction clock. In the PON system, since the upstream signal is a burst signal, the TIA and LIA that make up the OLT optical receiver amplify burst signals with significantly different intensities without distortion, and the CRC extracts a clock signal from burst signals with different phases. There is a need to. In this case, each receiving circuit needs to be optimized for each burst signal, but each circuit requires a certain response time. From the viewpoint of providing an uplink communication service, it is necessary to support a large transmission path loss for wide-area accommodation, and therefore, EQA is required to have a reception performance with high sensitivity and a wide dynamic range. In addition, from the viewpoint of realizing high uplink transmission efficiency, it is necessary to shorten the physical overhead such as guard time and preamble length between uplink burst signals, so instantaneous response performance is required for TIA, LIA, and CRC. The In order to realize a high-speed PON system, establishment of a high-speed burst signal receiving technique as described above plays an extremely important role.
ＴＩＡのような増幅器においては、高感度受信と広ダイナミックレンジ受信とを両立するために、自動利得制御（Automatic gain control：ＡＧＣ）によって入力信号強度に応じて増幅器の利得を制御する技術が用いられる（非特許文献１参照）。すなわち、入力信号強度が小さい時には増幅器の利得を高くすることによって高感度受信を可能にし、また、入力信号強度が大きい時には増幅器の利得を低くすることによって入力オーバーロードを高くする。利得制御の方法としては、増幅器の出力振幅をモニタし、増幅器利得を所望の値に設定するための信号をフィードバックして増幅器に与えることによってその利得を制御する方法がある。 In an amplifier such as TIA, in order to achieve both high-sensitivity reception and wide dynamic range reception, a technique for controlling the gain of the amplifier according to the input signal strength by automatic gain control (AGC) is used. (Refer nonpatent literature 1). That is, when the input signal strength is small, high-sensitivity reception is enabled by increasing the gain of the amplifier, and when the input signal strength is large, the input overload is increased by decreasing the gain of the amplifier. As a method of gain control, there is a method of controlling the gain by monitoring the output amplitude of the amplifier and feeding back to the amplifier a signal for setting the amplifier gain to a desired value.
利得制御に要する応答時間は、主にＡＧＣループ利得に依存し、ＡＧＣループ利得はインピーダンス変換利得、フィードバック利得に依存する。ＡＧＣループ利得が高い時は応答時間が短く、ＡＧＣループ利得が低い時は応答時間が長くなる。仮に自動利得制御ＴＩＡ（以下、ＡＧＣ−ＴＩＡ）に対して強度が大きく異なる２つの信号が立て続けに入力される場合、ＡＧＣ−ＴＩＡは、強度の大きな信号が入力された場合は利得を低く制御し、強度の小さな信号が入力された場合は利得を高く制御する。したがって、強度の大きな信号が入力された後に強度の小さな信号が入力された場合、ＡＧＣ−ＴＩＡは、大信号入力に対して低利得で動作した後、小信号入力に対して高利得で動作する。一方、強度の小さな信号が入力された後に強度の大きな信号が入力された場合、ＡＧＣ−ＴＩＡは、小信号入力に対して高利得で動作した後、大信号入力に対して低利得で動作する。ループ利得、すなわちＴＩＡのインピーダンス変換利得が高い方がＡＧＣは速く応答するため、大信号入力の後に小信号が入力される場合はＡＧＣの応答が遅くなり、ＴＩＡに要求される広い入力ダイナミックレンジに渡って利得制御をする際に長い応答時間を必要とする。 The response time required for gain control mainly depends on the AGC loop gain, and the AGC loop gain depends on the impedance conversion gain and the feedback gain. When the AGC loop gain is high, the response time is short, and when the AGC loop gain is low, the response time is long. If two signals having greatly different intensities relative to the automatic gain control TIA (hereinafter referred to as AGC-TIA) are input in succession, the AGC-TIA controls the gain to be low when a signal having a large intensity is input. When a low intensity signal is input, the gain is controlled to be high. Accordingly, when a signal having a low strength is input after a signal having a high strength is input, the AGC-TIA operates at a low gain with respect to the large signal input and then operates at a high gain with respect to the small signal input. . On the other hand, when a signal with a high strength is input after a signal with a low strength is input, the AGC-TIA operates with a high gain for a small signal input and then operates with a low gain for a large signal input. . Since the AGC responds faster when the loop gain, that is, the impedance conversion gain of the TIA is higher, when a small signal is input after a large signal input, the response of the AGC is delayed, and the wide input dynamic range required for the TIA is achieved. A long response time is required when gain control is performed.
一般に、イーサネット（登録商標）やＡＴＭ（Asynchronous Transfer Mode）などの伝送方式においてパケット信号を送受信する際には、パケットの先頭部にはプリアンブルと呼ばれる特殊な符号が付加され、信号の始まりの通知や同期に用いられる。そして、プリアンブルの後にペイロードと呼ばれる正味のデータ部分が伝送される。プリアンブルの時間ｔpreambleは光受信器が用いられるシステムによって定められる。プリアンブル区間は実データ部分ではない余剰のオーバーヘッド成分なので、ｔpreambleが長すぎると、システムの伝送効率を低下させてしまうので好ましくない。従来のＡＧＣ−ＴＩＡを用いる場合、利得制御に要する応答時間が長いためにパケットの先頭に十分な長さのプリアンブルを設ける必要があり、結果としてＰＯＮ方式における上り伝送効率が低下するという問題があった。 In general, when a packet signal is transmitted / received in a transmission method such as Ethernet (registered trademark) or ATM (Asynchronous Transfer Mode), a special code called a preamble is added to the head of the packet to notify the start of the signal. Used for synchronization. Then, a net data portion called a payload is transmitted after the preamble. The preamble time t preamble is determined by the system in which the optical receiver is used. Since the preamble section is a surplus overhead component that is not an actual data portion, if t preamble is too long, the transmission efficiency of the system is lowered, which is not preferable. In the case of using the conventional AGC-TIA, since the response time required for gain control is long, it is necessary to provide a sufficiently long preamble at the head of the packet, resulting in a problem that the uplink transmission efficiency in the PON system decreases. It was.
従来のフィードバック型ＡＧＣ−ＴＩＡの動作について、図面を用いて説明する。図１１に従来のフィードバック型ＡＧＣ−ＴＩＡの回路構成を示す。フィードバック型ＡＧＣ−ＴＩＡは、ＴＩＡコア回路（ＴＩＡＣＯＲＥ）と、出力バッファ（ＢＵＦ）と、利得制御回路（ＣＴＲＬ）とを有する。ＴＩＡＣＯＲＥは、利得制御増幅回路（Gain control amplifier、以下、ＧＣＡ）と、ＧＣＡの入力端子と出力端子間に設けられた可変の帰還抵抗ＲＦを有する。ＣＴＲＬは、内部に平均値検出回路を有し、ＴＩＡＣＯＲＥの出力電圧をモニタしてＡＧＣ制御電圧をＴＩＡＣＯＲＥに出力し、帰還抵抗ＲＦの値を制御することにより、ＴＩＡＣＯＲＥの利得を適切に制御する。具体的には、ＣＴＲＬは、ＴＩＡＣＯＲＥの出力電圧が高い時には帰還抵抗ＲＦの値を小さくし、ＴＩＡＣＯＲＥの出力電圧が低い時には帰還抵抗ＲＦの値を大きくするようにＡＧＣ制御電圧をフィードバックする。 The operation of the conventional feedback type AGC-TIA will be described with reference to the drawings. FIG. 11 shows a circuit configuration of a conventional feedback type AGC-TIA. The feedback type AGC-TIA includes a TIA core circuit (TIACORE), an output buffer (BUF), and a gain control circuit (CTRL). The TIACORE has a gain control amplifier circuit (hereinafter referred to as GCA) and a variable feedback resistor RF provided between the input terminal and the output terminal of the GCA. The CTRL has an average value detection circuit therein, monitors the output voltage of TIACORE, outputs an AGC control voltage to TIACORE, and controls the value of the feedback resistor RF, thereby appropriately controlling the gain of TIACORE. Specifically, the CTRL feeds back the AGC control voltage so that the value of the feedback resistor RF is reduced when the output voltage of TIACORE is high, and the value of the feedback resistor RF is increased when the output voltage of TIACORE is low.
図１１に示したフィードバック型ＡＧＣ−ＴＩＡに対して２つの強度の異なる電流信号が連続して入力される場合のＡＧＣ−ＴＩＡの動作を、図１２を用いて説明する。図１２には、入力電流、ＴＩＡＣＯＲＥのインピーダンス変換利得、ＡＧＣループ利得、ＣＴＲＬ出力電圧のそれぞれの強度の推移を示す。ここでは、時刻ｔ1からｔ2の間に入力電流Ｉ1の電流信号がＰＤから入力され、時刻ｔ3からｔ4の間に入力電流Ｉ2の電流信号がＰＤから入力されるものとする。このとき、２つの電流信号の大きさに関してはＩ1＞＞Ｉ2の関係が成り立ち、また時間に関してはｔ1＜ｔ2＜ｔ3＜ｔ4の関係が成り立ち、時刻ｔ1より前には十分長い時間入力信号が無かったとする。 The operation of AGC-TIA in the case where two current signals having different intensities are continuously input to feedback type AGC-TIA shown in FIG. 11 will be described with reference to FIG. FIG. 12 shows transitions of the respective strengths of the input current, TIACORE impedance conversion gain, AGC loop gain, and CTRL output voltage. Here, it is assumed that the current signal of the input current I 1 is input from the PD from time t 1 to t 2 , and the current signal of the input current I 2 is input from the PD from time t 3 to t 4. . At this time, holds the relationship I 1 >> I 2 with respect to the size of the two current signals, also holds the relationship of t 1 <t 2 <t 3 <t 4 with respect to time, prior to time t 1 is Assume that there is no input signal for a sufficiently long time.
まず、光信号入力が無い状態（時刻ｔ1より前の初期状態）では、ＴＩＡＣＯＲＥの出力はＰＤからの暗電流に応じた程度の大きさしかない。このため、ＣＴＲＬは、ＴＩＡＣＯＲＥの利得を高くする制御を行う。したがって、初期状態では、図１２に示すようにＴＩＡＣＯＲＥのインピーダンス変換利得（Ｚｔ）とＡＧＣループ利得が高くなっている。ここで、時刻ｔ1において強度の大きな入力電流Ｉ1の電流信号が入力されると、初期状態のＡＧＣループ利得が高くなっていることから、ＡＧＣは速く応答する。時刻ｔset1までにＴＩＡＣＯＲＥの利得制御が完了し、ＴＩＡＣＯＲＥのインピーダンス変換利得はＡTIA1に設定され、ＡＧＣループ利得はＡLOOP1に設定される。 First, in the state where there is no optical signal input (initial state before time t 1 ), the output of TIACORE is only as large as the dark current from the PD. For this reason, the CTRL controls to increase the gain of TIACORE. Therefore, in the initial state, as shown in FIG. 12, the impedance conversion gain (Zt) and the AGC loop gain of TIACORE are high. Here, when a current signal having a large input current I 1 is input at time t 1 , the AGC responds quickly because the AGC loop gain in the initial state is high. Until time t set1 To gain control of TIACORE is complete, the impedance conversion gain TIACORE is set to A TIA1, AGC loop gain is set to A LOOP1.
次に、入力電流Ｉ1の電流信号の受信を時刻ｔ2で終えると、微弱な入力電流Ｉ2の電流信号が入力される。このとき、ＡＧＣループの利得が極めて小さくなっているので、入力電流Ｉ2の電流信号を受信するために適切な利得制御をしようとすると長い応答時間が必要になる。時刻ｔset2でＴＩＡＣＯＲＥの利得制御が完了したとすると、（ｔset1−ｔ1）＜（ｔset2−ｔ3）の関係が成り立つ。このように、大信号入力の後に小信号が入力される場合、従来のＡＧＣ−ＴＩＡにおいては長い応答時間を必要とすることが問題となっていた。 Next, when reception of the current signal of the input current I 1 ends at time t 2 , a weak current signal of the input current I 2 is input. At this time, since the gain of the AGC loop is extremely small, a long response time is required to perform appropriate gain control in order to receive the current signal of the input current I 2 . If the TIACORE gain control is completed at time t set2 , the relationship of (t set1 −t 1 ) <(t set2 −t 3 ) holds. Thus, when a small signal is input after a large signal is input, the conventional AGC-TIA has a problem of requiring a long response time.
一方で、例えば６４Ｂ／６６Ｂ等の伝送路符号を用いると、例えば６５ｂｉｔもの長い同符号連続（「１」や「０」の連続）がパターンに含まれるため、ＡＧＣの応答を速くし過ぎると、同符号連続時に波形が歪んでしまうという問題があり、ＡＧＣの応答速度を設計する際には注意が必要となる。 On the other hand, when a transmission line code such as 64B / 66B is used, for example, the same code sequence as long as 65 bits (a sequence of “1” and “0”) is included in the pattern. There is a problem that the waveform is distorted when the same code is continued, and care must be taken when designing the response speed of AGC.
以上のように、非特許文献１に開示された従来の増幅器では、単純なフィードバック型自動利得制御増幅器のみを用いて信号を増幅しているために、特に大信号入力の後に小信号が入力される際に長い応答時間が必要になるという問題点があった。 As described above, in the conventional amplifier disclosed in Non-Patent Document 1, since a signal is amplified using only a simple feedback automatic gain control amplifier, a small signal is input especially after a large signal input. There is a problem that a long response time is required.
本発明は、上記課題を解決するためになされたもので、大信号入力後に小信号が入力される際の自動利得制御応答時間を短縮することができる利得可変増幅器および光受信器を提供することを目的とする。 The present invention has been made to solve the above problems, and provides a variable gain amplifier and an optical receiver capable of reducing the automatic gain control response time when a small signal is input after a large signal is input. With the goal.
本発明の利得可変増幅器は、入力信号を増幅する利得制御増幅回路と、この利得制御増幅回路の出力電圧に基づいて、前記利得制御増幅回路の利得が所望の値になるようにフィードバック制御する利得制御回路と、外部から入力されるリセット信号をトリガとして前記利得制御回路の状態を初期化して前記利得制御増幅回路の利得が最大となるように制御する利得初期化回路とを備えることを特徴とするものである。
また、本発明の利得可変増幅器は、入力信号を増幅する第１の利得制御増幅回路と、この第１の利得制御増幅回路と同じ構成で入力がオープン状態の第２の利得制御増幅回路と、前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差に基づいて、前記第１、第２の利得制御増幅回路の利得が所望の値になるようにフィードバック制御する利得制御回路と、外部から入力されるリセット信号をトリガとして前記利得制御回路の状態を初期化して前記第１、第２の利得制御増幅回路の利得が最大となるように制御する利得初期化回路とを備えることを特徴とするものである。
A gain variable amplifier according to the present invention includes a gain control amplifier circuit that amplifies an input signal, and a gain that performs feedback control based on an output voltage of the gain control amplifier circuit so that the gain of the gain control amplifier circuit becomes a desired value. A control circuit; and a gain initialization circuit that initializes a state of the gain control circuit using a reset signal input from the outside as a trigger to control the gain of the gain control amplifier circuit to a maximum. To do.
The variable gain amplifier according to the present invention includes a first gain control amplifier circuit that amplifies an input signal, a second gain control amplifier circuit that has the same configuration as the first gain control amplifier circuit, and has an input in an open state, Based on the difference between the output voltage of the first gain control amplifier circuit and the output voltage of the second gain control amplifier circuit, the gains of the first and second gain control amplifier circuits are set to desired values. A gain control circuit that performs feedback control, and a reset signal input from the outside as a trigger to initialize the state of the gain control circuit so that the gains of the first and second gain control amplifier circuits are maximized. And a gain initialization circuit.
また、本発明の利得可変増幅器の１構成例において、前記利得制御回路は、前記利得制御増幅回路の出力電圧を積分する積分回路を含み、前記利得初期化回路は、前記リセット信号をトリガとして前記積分回路を初期化することを特徴とするものである。
また、本発明の利得可変増幅器の１構成例において、前記利得制御回路は、前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差を積分する積分回路を含み、前記利得初期化回路は、前記リセット信号をトリガとして前記積分回路を初期化することを特徴とするものである。
また、本発明の利得可変増幅器の１構成例において、前記リセット信号は、入力信号間のタイミングで前記利得初期化回路に入力されることを特徴とするものである。
In one configuration example of the variable gain amplifier according to the present invention, the gain control circuit includes an integration circuit that integrates an output voltage of the gain control amplification circuit, and the gain initialization circuit uses the reset signal as a trigger. The integration circuit is initialized.
In one configuration example of the variable gain amplifier of the present invention, the gain control circuit integrates a difference between an output voltage of the first gain control amplifier circuit and an output voltage of the second gain control amplifier circuit. The gain initialization circuit initializes the integration circuit using the reset signal as a trigger.
In one configuration example of the variable gain amplifier according to the present invention, the reset signal is input to the gain initialization circuit at a timing between input signals.
また、本発明の光受信器は、入力された光信号を光電変換する受光素子と、この受光素子の出力を入力とする利得可変増幅器とを備えることを特徴とするものである。
また、本発明の光受信器の１構成例は、さらに、前記リセット信号を前記利得可変増幅器の利得初期化回路に入力するリセット信号生成手段を備えることを特徴とするものである。
また、本発明の光受信器の１構成例において、前記利得制御増幅回路は、入力端子と出力端子間に接続された帰還抵抗を備え、前記利得制御回路は、前記帰還抵抗の値を変化させる制御電圧を出力することにより、前記利得制御増幅回路の利得を制御することを特徴とするものである。
The optical receiver of the present invention includes a light receiving element that photoelectrically converts an input optical signal, and a variable gain amplifier that receives the output of the light receiving element as an input.
Also, one configuration example of the optical receiver of the present invention is characterized by further comprising reset signal generation means for inputting the reset signal to a gain initialization circuit of the variable gain amplifier.
In the configuration example of the optical receiver of the present invention, the gain control amplifier circuit includes a feedback resistor connected between an input terminal and an output terminal, and the gain control circuit changes a value of the feedback resistor. The gain of the gain control amplifier circuit is controlled by outputting a control voltage.
本発明によれば、外部から入力されるリセット信号をトリガとして利得制御回路の状態を初期化して利得制御増幅回路の利得が最大となるように制御する利得初期化回路を設けることにより、バースト的に入力される入力信号間の無入力信号区間のタイミングでリセット信号を利得初期化回路に入力することで、フィードバック型の利得可変増幅器において大信号入力後に小信号が入力される際の自動利得制御応答時間を短縮することができる。その結果、本発明の利得可変増幅器を光受信器に使用すれば、バースト信号のプリアンブル期間を短くすることができるので、データの伝送効率を高めることができる。 According to the present invention, by providing a gain initialization circuit that initializes the state of the gain control circuit using a reset signal input from the outside as a trigger and controls the gain control amplifier circuit to have the maximum gain, Automatic gain control when a small signal is input after a large signal is input in a feedback variable gain amplifier by inputting a reset signal to the gain initialization circuit at the timing of a non-input signal interval between input signals input to Response time can be shortened. As a result, if the variable gain amplifier according to the present invention is used in an optical receiver, the preamble period of the burst signal can be shortened, so that the data transmission efficiency can be increased.
［第１の実施の形態］
以下、本発明の実施の形態について図面を用いて説明する。図１は本発明の第１の実施の形態に係るフィードバック型ＡＧＣ−ＴＩＡの構成を示すブロック図である。
本実施の形態のフィードバック型ＡＧＣ−ＴＩＡは、フォトダイオード（ＰＤ）から入力される電流信号ＩＮを帰還抵抗の値に比例する利得によって増幅すると同時に電圧信号に変換するＴＩＡコア回路（ＴＩＡＣＯＲＥ）と、ＴＩＡＣＯＲＥの出力を入力として出力信号ＯＵＴを出力する出力バッファ（ＢＵＦ）と、ＴＩＡＣＯＲＥの出力に基づいてＴＩＡＣＯＲＥの利得が所望の値になるようにフィードバック制御し、外部から与えられるリセット信号ＲｅｓｅｔをトリガとしてＴＩＡＣＯＲＥの状態を初期化してＴＩＡＣＯＲＥの利得が最大になるように制御する外部リセット端子付き利得制御回路（ＣＴＲＬ）とを有する。
[First Embodiment]
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a configuration of a feedback AGC-TIA according to the first embodiment of the present invention.
The feedback type AGC-TIA of the present embodiment includes a TIA core circuit (TIACORE) that amplifies the current signal IN input from the photodiode (PD) by a gain proportional to the value of the feedback resistor, and simultaneously converts it into a voltage signal. An output buffer (BUF) that receives the output of TIACORE as an input and outputs an output signal OUT, and feedback-controls the gain of TIACORE to a desired value based on the output of TIACORE, and triggered by an externally applied reset signal Reset A gain control circuit (CTRL) with an external reset terminal that initializes the state of TIACORE and performs control so that the gain of TIACORE is maximized;
ＴＩＡＣＯＲＥは、利得制御増幅回路（ＧＣＡ）と、ＧＣＡの信号入力端子と信号出力端子との間に設けられた可変の帰還抵抗ＲＦを有する。
図２はＴＩＡＣＯＲＥの構成を示す回路図である。図２に示すように、ＴＩＡＣＯＲＥは、ベースが信号入力端子に接続された増幅用トランジスタＱ１と、ベースが増幅用トランジスタＱ１のコレクタに接続され、コレクタに電源電圧ＶＣＣが供給され、エミッタが信号出力端子に接続された出力用トランジスタＱ２と、ゲートに一定のバイアス電圧ＶＣＳが供給され、ドレインが出力用トランジスタＱ２のエミッタおよび信号出力端子に接続された電流源トランジスタＱ３と、一端に電源電圧ＶＣＣが供給され、他端が増幅用トランジスタＱ１のコレクタおよび出力用トランジスタＱ２のベースに接続されたコレクタ抵抗Ｒｃ１と、一端が増幅用トランジスタＱ１のエミッタに接続され、他端に電源電圧ＶＥＥが供給されるエミッタ抵抗Ｒｅ１と、一端が電流源トランジスタＱ３のソースに接続され、他端に電源電圧ＶＥＥが供給されるエミッタ抵抗Ｒｅ２と、一端が信号出力端子に接続され、他端が信号入力端子に接続された帰還抵抗ＲＦとから構成される。
The TIACORE has a gain control amplifier circuit (GCA) and a variable feedback resistor RF provided between a signal input terminal and a signal output terminal of the GCA.
FIG. 2 is a circuit diagram showing the configuration of TIACORE. As shown in FIG. 2, TIACORE has an amplifying transistor Q1 whose base is connected to a signal input terminal, a base connected to the collector of the amplifying transistor Q1, a power supply voltage VCC supplied to the collector, and an emitter outputting a signal. The output transistor Q2 connected to the terminal, the constant bias voltage VCS is supplied to the gate, the drain is connected to the emitter of the output transistor Q2 and the signal output terminal, and the power supply voltage VCC is connected to one end. The other end of the collector resistor Rc1 is connected to the collector of the amplifying transistor Q1 and the base of the output transistor Q2, the other end is connected to the emitter of the amplifying transistor Q1, and the other end is supplied with the power supply voltage VEE. Emitter resistor Re1 and one end to the source of current source transistor Q3 Are continued, and a emitter resistor Re2 of the power supply voltage VEE is supplied to the other end, one end is connected to the signal output terminal, a feedback resistor RF other end of which is connected to the signal input terminal.
増幅用トランジスタＱ１とコレクタ抵抗Ｒｃ１とエミッタ抵抗Ｒｅ１とは、エミッタ接地回路を構成し、出力用トランジスタＱ２と電流源トランジスタＱ３とエミッタ抵抗Ｒｅ２とは、エミッタフォロア回路を構成している。すなわち、図２に示したＴＩＡＣＯＲＥは、エミッタ接地回路とエミッタフォロア回路と帰還抵抗ＲＦとを備えたエミッタ接地・並列帰還型の回路構成からなる。エミッタ接地回路とエミッタフォロア回路とは、図１に示したＧＣＡを構成している。ＴＩＡＣＯＲＥは、信号入力端子から増幅用トランジスタＱ１のベースに入力される電流信号ＩＮを、帰還抵抗ＲＦの値に応じて増幅して、電圧信号に変換し、しかる後、出力用トランジスタＱ２のエミッタから、電力増幅した出力信号ＯＣ（電圧信号）として低インピーダンスで出力する。 The amplifying transistor Q1, the collector resistor Rc1, and the emitter resistor Re1 constitute a grounded emitter circuit, and the output transistor Q2, the current source transistor Q3, and the emitter resistor Re2 constitute an emitter follower circuit. That is, the TIACORE shown in FIG. 2 has a grounded emitter / parallel feedback type circuit configuration including a grounded emitter circuit, an emitter follower circuit, and a feedback resistor RF. The grounded emitter circuit and the emitter follower circuit constitute the GCA shown in FIG. The TIACORE amplifies the current signal IN input from the signal input terminal to the base of the amplifying transistor Q1 according to the value of the feedback resistor RF, converts it into a voltage signal, and then from the emitter of the output transistor Q2. The output signal OC (voltage signal) after power amplification is output with low impedance.
帰還抵抗ＲＦは、ゲートにＣＴＲＬからのＡＧＣ制御電圧ＶAGCが入力され、ソースがＧＣＡの信号出力端子に接続され、ドレインがＧＣＡの信号入力端子に接続されたトランジスタＱ４と、一端がＧＣＡの信号出力端子に接続され、他端がＧＣＡの信号入力端子に接続された帰還抵抗ＲＦ１とから構成される。 The feedback resistor RF has a gate to which the AGC control voltage V AGC from CTRL is input, a source connected to the signal output terminal of the GCA, a drain connected to the signal input terminal of the GCA, and one end of the signal of the GCA The feedback resistor RF1 is connected to the output terminal and the other end is connected to the signal input terminal of the GCA.
トランジスタＱ４は、ＣＴＲＬから出力されるＡＧＣ制御電圧に応じてドレイン−ソース間の抵抗値が連続的に変化する連続可変抵抗となる。このトランジスタＱ４は、帰還抵抗ＲＦ１に対して並列に接続されていることから明らかなように、ＴＩＡＣＯＲＥの帰還抵抗ＲＦの抵抗値を連続的に変化させる役割を果たす。
ＣＴＲＬは、ＴＩＡＣＯＲＥの出力電圧をモニタしてＡＧＣ制御電圧をＴＩＡＣＯＲＥに出力し、帰還抵抗ＲＦの値を制御することにより、ＴＩＡＣＯＲＥの利得が所望の値になるように（すなわち、ＴＩＡＣＯＲＥの出力振幅が所望の値になるように）制御する。
The transistor Q4 is a continuously variable resistor whose resistance value between the drain and the source changes continuously according to the AGC control voltage output from the CTRL. As apparent from the fact that the transistor Q4 is connected in parallel to the feedback resistor RF1, the transistor Q4 plays a role of continuously changing the resistance value of the feedback resistor RF of the TIACORE.
CTRL monitors the output voltage of TIACORE, outputs an AGC control voltage to TIACORE, and controls the value of feedback resistor RF so that the gain of TIACORE becomes a desired value (that is, the output amplitude of TIACORE is Control to a desired value).
具体的には、ＣＴＲＬは、ＴＩＡＣＯＲＥの出力電圧が高い時にはＡＧＣ制御電圧を上昇させる。ＡＧＣ制御電圧が上昇すると、トランジスタＱ４のドレイン−ソース間の抵抗値が小さくなるので、ＴＩＡＣＯＲＥの帰還抵抗ＲＦの抵抗値（トランジスタＱ４と帰還抵抗ＲＦ１の合成の抵抗値）が小さくなり、ＴＩＡＣＯＲＥの利得が小さくなる。また、ＣＴＲＬは、ＴＩＡＣＯＲＥの出力電圧が低い時にはＡＧＣ制御電圧を低下させる。ＡＧＣ制御電圧が低下すると、トランジスタＱ４のドレイン−ソース間の抵抗値が大きくなるので、ＴＩＡＣＯＲＥの帰還抵抗ＲＦの抵抗値が大きくなり、ＴＩＡＣＯＲＥの利得が大きくなる。 Specifically, the CTRL increases the AGC control voltage when the output voltage of TIACORE is high. When the AGC control voltage is increased, the resistance value between the drain and the source of the transistor Q4 is decreased, so that the resistance value of the feedback resistor RF of the TIACORE (the combined resistance value of the transistor Q4 and the feedback resistor RF1) is decreased and the gain of the TIACORE is decreased. Becomes smaller. CTRL also lowers the AGC control voltage when the output voltage of TIACORE is low. When the AGC control voltage decreases, the resistance value between the drain and source of the transistor Q4 increases, so that the resistance value of the feedback resistor RF of the TIACORE increases and the gain of the TIACORE increases.
また、本実施の形態のＣＴＲＬは、外部リセット端子を備えており、外部から入力されるリセット信号ＲｅｓｅｔをトリガとしてＴＩＡＣＯＲＥの利得が最大になるようにＡＧＣ制御電圧を初期化する。
図３は本実施の形態のＣＴＲＬのリセット部の構成を示す回路図である。ＣＴＲＬのリセット部は、非反転入力端子が接地されたオペアンプＡ１と、ゲートに外部からのリセット信号Ｒｅｓｅｔが入力され、ソースがオペアンプＡ１の信号出力端子に接続され、ドレインがオペアンプＡ１の反転入力端子に接続されたトランジスタＱ５と、一端がＴＩＡＣＯＲＥの信号出力端子に接続され、他端がオペアンプＡ１の反転入力端子に接続された抵抗Ｒ１と、一端がオペアンプＡ１の反転入力端子に接続され、他端がオペアンプＡ１の信号出力端子に接続されたキャパシタＣ１とから構成される。トランジスタＱ５は、利得初期化回路を構成している。
The CTRL of this embodiment includes an external reset terminal, and initializes the AGC control voltage so that the gain of TIACORE is maximized by using a reset signal Reset input from the outside as a trigger.
FIG. 3 is a circuit diagram showing a configuration of the reset unit of the CTRL according to the present embodiment. The reset part of the CTRL has an operational amplifier A1 whose non-inverting input terminal is grounded, a reset signal Reset from the outside is input to the gate, a source is connected to a signal output terminal of the operational amplifier A1, and a drain is an inverting input terminal of the operational amplifier A1. The transistor Q5 connected to the first terminal, one end connected to the signal output terminal of the TIACORE, the other end connected to the inverting input terminal of the operational amplifier A1, and one end connected to the inverting input terminal of the operational amplifier A1. Is composed of a capacitor C1 connected to the signal output terminal of the operational amplifier A1. Transistor Q5 forms a gain initialization circuit.
図３に示した回路は、オペアンプＡ１を用いた積分回路である。この積分回路は、抵抗Ｒ１に入力される信号を積分するが、リセット信号Ｒｅｓｅｔが入力されると、トランジスタＱ５によってキャパシタＣ１が短絡し、ＣＴＲＬから出力されるＡＧＣ制御電圧が最小値になるように積分動作が初期化される。抵抗Ｒ１とキャパシタＣ１の時定数を大きくすると、ＡＧＣの応答速度が遅くなる反面、同符号連続に対する耐性が高まる。逆に時定数を小さくすると、ＡＧＣの応答速度が速くなる反面、同符号連続に対する耐性が弱まる。よって、抵抗Ｒ１とキャパシタＣ１の時定数は、ＡＧＣの応答速度と連続符号耐性とが所望の仕様となるように定めればよい。 The circuit shown in FIG. 3 is an integrating circuit using the operational amplifier A1. This integration circuit integrates the signal input to the resistor R1, but when the reset signal Reset is input, the capacitor C1 is short-circuited by the transistor Q5 so that the AGC control voltage output from the CTRL becomes the minimum value. The integration operation is initialized. When the time constants of the resistor R1 and the capacitor C1 are increased, the response speed of the AGC is reduced, but the resistance against the same sign continuity is increased. Conversely, if the time constant is reduced, the response speed of AGC is increased, but the resistance to the same code continuity is weakened. Therefore, the time constants of the resistor R1 and the capacitor C1 may be determined so that the response speed of the AGC and the continuous code tolerance have desired specifications.
次に、本実施の形態のフィードバック型ＡＧＣ−ＴＩＡに対して２つの強度の異なる電流信号が連続して入力される場合のＡＧＣ−ＴＩＡの動作を、図４を用いて説明する。図４には、入力電流、ＴＩＡＣＯＲＥのインピーダンス変換利得、ＡＧＣループ利得、ＣＴＲＬから出力されるＡＧＣ制御電圧、リセット信号Ｒｅｓｅｔのそれぞれの強度の推移を示す。図１２の場合と同様に、時刻ｔ1からｔ2の間に入力電流Ｉ1の電流信号がＰＤから入力され、時刻ｔ3からｔ4の間に入力電流Ｉ2の電流信号がＰＤから入力されるものとする。このとき、２つの電流信号の大きさに関してはＩ1＞＞Ｉ2の関係が成り立ち、また時間に関してはｔ1＜ｔ2＜ｔ3＜ｔ4の関係が成り立ち、時刻ｔ1より前には十分長い時間入力信号が無かったとする。 Next, the operation of AGC-TIA when two current signals having different intensities are successively input to feedback type AGC-TIA of the present embodiment will be described with reference to FIG. FIG. 4 shows changes in the strengths of the input current, the TIACORE impedance conversion gain, the AGC loop gain, the AGC control voltage output from the CTRL, and the reset signal Reset. As in the case of FIG. 12, the current signal of the input current I 1 is input from the PD between the times t 1 and t 2 , and the current signal of the input current I 2 is input from the PD between the times t 3 and t 4. Shall be. At this time, holds the relationship I 1 >> I 2 with respect to the size of the two current signals, also holds the relationship of t 1 <t 2 <t 3 <t 4 with respect to time, prior to time t 1 is Assume that there is no input signal for a sufficiently long time.
まず、光信号入力が無い状態（時刻ｔ1より前の初期状態）では、ＴＩＡＣＯＲＥの出力はＰＤからの暗電流に応じた程度の大きさしかない。このため、ＣＴＲＬは、ＴＩＡＣＯＲＥの利得を高くする制御を行う。したがって、初期状態では、図４に示すようにＴＩＡＣＯＲＥのインピーダンス変換利得（Ｚｔ）とＡＧＣループ利得が高くなっている。ここで、時刻ｔ1において強度の大きな入力電流Ｉ1の電流信号が入力されると、初期状態のＡＧＣループ利得が高くなっていることから、ＡＧＣは速く応答する。時刻ｔset1までにＴＩＡＣＯＲＥの利得制御が完了し、ＡＧＣ制御電圧はＶAGC1に設定され、ＴＩＡＣＯＲＥのインピーダンス変換利得はＡTIA1に設定され、ＡＧＣループ利得はＡLOOP1に設定される。 First, in the state where there is no optical signal input (initial state before time t 1 ), the output of TIACORE is only as large as the dark current from the PD. For this reason, the CTRL controls to increase the gain of TIACORE. Therefore, in the initial state, the impedance conversion gain (Zt) and the AGC loop gain of TIACORE are high as shown in FIG. Here, when a current signal having a large input current I 1 is input at time t 1 , the AGC responds quickly because the AGC loop gain in the initial state is high. Until time t set1 To gain control of TIACORE is completed, AGC control voltage is set to V AGC1, impedance conversion gain TIACORE is set to A TIA1, AGC loop gain is set to A LOOP1.
入力電流Ｉ1の電流信号の受信を時刻ｔ2で終えると、ＡＧＣ−ＴＩＡには図４に示すようにパルス状のリセット信号Ｒｅｓｅｔが入力される。これにより、ＣＴＲＬが初期化され、ＡＧＣ制御電圧はＶAGC＿INIに初期化され、ＴＩＡＣＯＲＥのインピーダンス変換利得はＡTIA＿INIに初期化され、ＡＧＣループ利得はＡLOOP＿INIに初期化される。ＶAGC＿INIはＡＧＣ制御電圧の取り得る最小の値であり、ＡTIA＿INIはＴＩＡＣＯＲＥのインピーダンス変換利得の取り得る最大の値であり、ＡLOOP＿INIはＡＧＣループ利得の取り得る最大の値である。 When the reception of the current signal of the input current I 1 is finished at time t 2 , a pulsed reset signal Reset is input to the AGC-TIA as shown in FIG. Thus, CTRL is initialized, AGC control voltage is initialized to V AGC _ INI, the impedance conversion gain TIACORE is initialized to A TIA _ INI, AGC loop gain is initialized to A LOOP _ INI . V AGC — INI is the minimum possible value of the AGC control voltage, A TIA — INI is the maximum possible value of the impedance conversion gain of TIACORE, and A LOOP — INI is the maximum possible value of the AGC loop gain. It is.
次に、時刻ｔ3において微弱な入力電流Ｉ2の電流信号が入力されると、事前にＡＧＣループ利得が初期化されて最大値となっていることから、ＡＧＣは速く応答し、入力電流Ｉ2の電流信号を受信するために適切な利得制御をする際の応答時間が短くて済む。したがって、（ｔset1−ｔ1）＞（ｔset2−ｔ3）の関係が成り立つ。 Next, when a weak current signal of the input current I 2 is input at time t 3 , since the AGC loop gain is initialized in advance and reaches the maximum value, the AGC responds quickly and the input current I The response time when performing appropriate gain control to receive the current signal of 2 is short. Therefore, the relationship of (t set1 −t 1 )> (t set2 −t 3 ) is established.
以上のように、本実施の形態では、外部リセット端子付きのＣＴＲＬを用い、入力信号間のタイミングでリセット信号Ｒｅｓｅｔを与えることにより、ＴＩＡＣＯＲＥの利得が最大になるように制御することができるので、大信号入力の後に小信号が入力される際のＡＧＣ応答時間を従来よりも短縮することができる。 As described above, in the present embodiment, it is possible to control the gain of TIACORE to be maximized by using a CTRL with an external reset terminal and giving a reset signal Reset at a timing between input signals. The AGC response time when a small signal is input after a large signal is input can be shortened compared to the conventional case.
一般に光伝送装置は、装置やそれを用いた通信の管理・制御する機能を司る制御部を有しており、光ファイバを介して接続された他の伝送装置との間で通信する際に、正味のデータ通信の前にお互いにやり取りをして、互いに信号を送受信する際のタイミングや伝送速度に関する制御情報等を制御部同士で事前にやり取りし合う。
従って局側装置においても、バースト信号がＯＬＴ光受信器に入力されるタイミングを把握しているので、装置制御部は光受信器に対して、然るべきタイミング、すなわち２つのバースト信号の間でリセット信号Ｒｅｓｅｔを出力する。
In general, an optical transmission device has a control unit that manages a device and a function for managing and controlling communication using the device, and when communicating with another transmission device connected via an optical fiber, Prior to the net data communication, the control units communicate with each other in advance, such as control information regarding timing and transmission speed when signals are transmitted and received with each other.
Therefore, since the station side apparatus also knows the timing when the burst signal is input to the OLT optical receiver, the apparatus control unit notifies the optical receiver of the appropriate timing, that is, the reset signal between the two burst signals. Reset is output.
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図５は本発明の第２の実施の形態に係るフィードバック型ＡＧＣ−ＴＩＡの構成を示すブロック図である。
本実施の形態のフィードバック型ＡＧＣ−ＴＩＡは、ＴＩＡＣＯＲＥと、ＴＩＡＣＯＲＥと同じ回路構成で入力がオープン状態のＴＩＡダミーコア回路（ＴＩＡＤＣＯＲＥ）と、ＴＩＡＣＯＲＥから出力された単相の出力信号を差動信号に変換して差動出力信号ＯＵＴＰ，ＯＵＴＮを出力する出力バッファ（ＤＢＵＦ）と、ＴＩＡＣＯＲＥおよびＴＩＡＤＣＯＲＥの出力に基づいてＴＩＡＣＯＲＥおよびＴＩＡＤＣＯＲＥの利得が所望の値になるようにフィードバック制御し、外部から与えられるリセット信号ＲｅｓｅｔをトリガとしてＴＩＡＣＯＲＥおよびＴＩＡＤＣＯＲＥの状態を初期化してＴＩＡＣＯＲＥおよびＴＩＡＤＣＯＲＥの利得が最大になるように制御する外部リセット端子付き利得制御回路（ＤＣＴＲＬ）とを有する。
[Second Embodiment]
Next, a second embodiment of the present invention will be described. FIG. 5 is a block diagram showing a configuration of a feedback AGC-TIA according to the second embodiment of the present invention.
The feedback type AGC-TIA of the present embodiment converts TIACORE, a TIA dummy core circuit (TIADCORE) having the same circuit configuration as TIACORE and an input in an open state, and a single-phase output signal output from TIACORE into a differential signal. An output buffer (DBUF) for outputting differential output signals OUTP and OUTN, and a feedback signal that is feedback-controlled so that the gains of TIACORE and TIACORE are set to desired values based on the outputs of TIACORE and TIACORE. And a gain control circuit (DCTRL) with an external reset terminal that initializes the states of TIACORE and TIADCORE by using Reset as a trigger and controls the gain of TIACORE and TIADCORE to become maximum.
ＴＩＡＣＯＲＥの構成は、第１の実施の形態で説明したとおりである。ＴＩＡＤＣＯＲＥは、ＴＩＡＣＯＲＥと同様に、ＧＣＡと同じ回路構成の利得制御増幅回路（ＤＧＣＡ）と、ＤＧＣＡの信号入力端子と信号出力端子との間に設けられた可変の帰還抵抗ＤＲＦを有する。ＴＩＡＤＣＯＲＥは、電流信号ＩＮが入力されず、信号入力端子がオープンになっている点以外は、ＴＩＡＣＯＲＥと同じ回路構成を有している。従って、ＴＩＡＤＣＯＲＥ出力電圧は一定で、無信号時のＴＩＡＣＯＲＥ出力電圧と等しい。 The configuration of TIACORE is as described in the first embodiment. Like TIACORE, TIACORE has a gain control amplifier circuit (DGCA) having the same circuit configuration as GCA, and a variable feedback resistor DRF provided between the signal input terminal and the signal output terminal of DGCA. TIACORE has the same circuit configuration as TIACORE except that the current signal IN is not input and the signal input terminal is open. Therefore, the TIACORE output voltage is constant and equal to the TIACORE output voltage when there is no signal.
ＤＣＴＲＬは、ＴＩＡＣＯＲＥおよびＴＩＡＤＣＯＲＥの出力電圧をモニタしてＡＧＣ制御電圧をＴＩＡＣＯＲＥおよびＴＩＡＤＣＯＲＥに出力し、帰還抵抗ＲＦ，ＤＲＦの値を制御することにより、ＴＩＡＣＯＲＥおよびＴＩＡＤＣＯＲＥの利得が所望の値になるように（すなわち、ＴＩＡＣＯＲＥおよびＴＩＡＤＣＯＲＥの出力振幅が所望の値になるように）制御する。具体的には、ＤＣＴＲＬは、ＴＩＡＣＯＲＥの出力電圧振幅が大きい時、ＡＧＣ制御電圧を上昇させ、反対にＴＩＡＣＯＲＥの出力電圧電圧振幅が小さいとき、ＡＧＣ制御電圧を低下させる。 DCTRL monitors the output voltage of TIACORE and TIACORE, outputs the AGC control voltage to TIACORE and TIACORE, and controls the values of feedback resistors RF and DRF so that the gains of TIACORE and TIACORE become the desired values. (Ie, the output amplitude of TIACORE and TIACORE is set to a desired value). Specifically, DCTRL increases the AGC control voltage when the output voltage amplitude of TIACORE is large, and conversely decreases the AGC control voltage when the output voltage voltage amplitude of TIACORE is small.
図６は本実施の形態のＤＣＴＲＬのリセット部の構成を示す回路図である。ＤＣＴＲＬのリセット部は、オペアンプＡ２と、ゲートに外部からのリセット信号Ｒｅｓｅｔが入力され、ソースが接地され、ドレインがオペアンプＡ２の非反転入力端子に接続されたトランジスタＱ６と、一端がＴＩＡＣＯＲＥの信号出力端子に接続され、他端がオペアンプＡ２の反転入力端子に接続された抵抗Ｒ２と、一端がＴＩＡＤＣＯＲＥの信号出力端子に接続され、他端がオペアンプＡ２の非反転入力端子に接続された抵抗Ｒ３と、一端がオペアンプＡ２の反転入力端子に接続され、他端がオペアンプＡ２の信号出力端子に接続されたキャパシタＣ２と、一端がオペアンプＡ２の非反転入力端子に接続され、他端が接地されたキャパシタＣ３とから構成される。トランジスタＱ６は、利得初期化回路を構成している。 FIG. 6 is a circuit diagram showing a configuration of the reset unit of the DCTRL of the present embodiment. The reset part of the DCTRL includes an operational amplifier A2, a transistor Q6 whose gate is supplied with an external reset signal Reset, a source grounded, a drain connected to the non-inverting input terminal of the operational amplifier A2, and a signal output of TIACORE at one end. A resistor R2 connected to the terminal, the other end connected to the inverting input terminal of the operational amplifier A2, and one end connected to the signal output terminal of the TIADCORE and the other end connected to the non-inverting input terminal of the operational amplifier A2. A capacitor C2 having one end connected to the inverting input terminal of the operational amplifier A2 and the other end connected to the signal output terminal of the operational amplifier A2, and a capacitor having one end connected to the non-inverting input terminal of the operational amplifier A2 and the other end grounded And C3. Transistor Q6 forms a gain initialization circuit.
図６に示した回路は、オペアンプＡ２を用いた積分回路である。この積分回路は、抵抗Ｒ２に入力されるＴＩＡＣＯＲＥの出力電圧と抵抗Ｒ３に入力されるＴＩＡＤＣＯＲＥの出力電圧との差を積分する。ＴＩＡＣＯＲＥの出力電圧とＴＩＡＤＣＯＲＥの出力電圧との差がゼロになると、オペアンプＡ２の出力信号は一定となる。図６の例では、ＴＩＡＣＯＲＥの出力電圧振幅が大きい時、オペアンプＡ２の出力電圧が高くなり、反対にＴＩＡＣＯＲＥの出力電圧電圧振幅が小さいとき、オペアンプＡ２の出力電圧が低くなる。 The circuit shown in FIG. 6 is an integrating circuit using the operational amplifier A2. This integrating circuit integrates the difference between the output voltage of TIACORE input to the resistor R2 and the output voltage of TIACORE input to the resistor R3. When the difference between the output voltage of TIACORE and the output voltage of TIACORE becomes zero, the output signal of the operational amplifier A2 becomes constant. In the example of FIG. 6, when the output voltage amplitude of TIACORE is large, the output voltage of the operational amplifier A2 is high, and when the output voltage voltage amplitude of TIACORE is small, the output voltage of the operational amplifier A2 is low.
このような回路において、リセット信号Ｒｅｓｅｔが入力されると、トランジスタＱ６によってキャパシタＣ３が短絡し、ＤＣＴＲＬから出力されるＡＧＣ制御電圧が最小値になるように積分動作が初期化される。第１の実施の形態と同様に、抵抗Ｒ２とキャパシタＣ２の時定数および抵抗Ｒ３とキャパシタＣ３の時定数は、ＡＧＣの応答速度と連続符号耐性とが所望の仕様となるように定めればよい。 In such a circuit, when the reset signal Reset is input, the capacitor C3 is short-circuited by the transistor Q6, and the integration operation is initialized so that the AGC control voltage output from the DCTRL becomes the minimum value. Similar to the first embodiment, the time constants of the resistor R2 and the capacitor C2 and the time constants of the resistor R3 and the capacitor C3 may be determined so that the response speed of the AGC and the continuous code tolerance have desired specifications. .
本実施の形態によれば、ＤＣＴＲＬから出力されるＡＧＣ制御電圧は、電流信号ＩＮの振幅情報を示す信号であると同時に、差動出力信号ＯＵＴＰ，ＯＵＴＮのオフセット量を示す信号となる。ＴＩＡＣＯＲＥの出力には一定のＤＣオフセットが加わっているが、ＴＩＡＣＯＲＥの利得を可変するとＤＣオフセットも変化してしまう。そのため、図１に示した第１の実施の形態の構成では、ＴＩＡＣＯＲＥの出力信号から一定値に固定されたＤＣ信号を差し引いてもオフセットをキャンセルすることはできない。 According to the present embodiment, the AGC control voltage output from DCTRL is a signal indicating the amplitude information of the current signal IN and at the same time a signal indicating the offset amount of the differential output signals OUTP and OUTN. A constant DC offset is added to the output of TIACORE, but when the gain of TIACORE is varied, the DC offset also changes. Therefore, in the configuration of the first embodiment shown in FIG. 1, the offset cannot be canceled even if the DC signal fixed to a constant value is subtracted from the output signal of TIACORE.
これに対して、本実施の形態では、ＴＩＡＣＯＲＥと同じ構成のＴＩＡＤＣＯＲＥを設け、ＤＣＴＲＬからのＡＧＣ制御電圧でＴＩＡＣＯＲＥとＴＩＡＤＣＯＲＥの利得を同時に制御している。これにより、ＤＣオフセット量の情報を得ることができるので、ＡＧＣ制御電圧を利用して差動出力信号ＯＵＴＰ，ＯＵＴＮのオフセット量を適切に補償することが可能となる。ＡＧＣ制御電圧を用いた自動オフセット制御（Automatic Offset Compensation：ＡＯＣ）は、出力バッファで行ってもよいし、さらに後段の回路で行ってもよい。 In contrast, in the present embodiment, a TIACORE having the same configuration as that of TIACORE is provided, and the gains of TIACORE and TIACORE are simultaneously controlled by the AGC control voltage from DCTRL. As a result, information on the DC offset amount can be obtained, so that the offset amounts of the differential output signals OUTP and OUTN can be appropriately compensated using the AGC control voltage. Automatic offset compensation (AOC) using the AGC control voltage may be performed by an output buffer or may be performed by a subsequent circuit.
なお、本実施の形態のＤＣＴＲＬのリセット部の構成は図６に示した回路のほかに、図７または図８に示す回路のものも利用する事が可能である。図７に示した構成では、リセット信号Ｒｅｓｅｔが入力されると、トランジスタＱ６によってキャパシタＣ３が短絡し、同時にトランジスタＱ７によってキャパシタＣ２が短絡し、ＤＣＴＲＬから出力されるＡＧＣ制御電圧が最小値になるように積分動作が初期化される。第１の実施の形態と同様に、抵抗Ｒ２とキャパシタＣ２の時定数および抵抗Ｒ３とキャパシタＣ３の時定数は、ＡＧＣの応答速度と連続符号耐性とが所望の仕様となるように定めればよい。図７に示した構成はトランジスタＱ７を備える分だけ回路規模が大きくなるが、オペアンプＡ２を用いた積分回路の非反転入力部のキャパシタＣ３と反転入力部のキャパシタＣ２の両方を短絡することができるようになり、キャパシタＣ３のみ短絡するときよりもリセット動作の応答速度と安定性を増すことができる。また、図８に示した構成は、キャパシタＣ３の代わりにトランジスタＱ７によってキャパシタＣ２を短絡し、ＤＣＴＲＬから出力されるＡＧＣ制御電圧が最小値になるように積分動作を初期化するものである。この図８に示した構成は、回路レイアウト上、図６の構成をとれない場合のものである。リセット動作の応答速度と安定性は、図６の構成と同等かやや劣るが、リセット動作自体は行われる。
また、図６、図７、図８の回路では、オペアンプＡ２の非反転入力端子にＴＩＡＤＣＯＲＥ出力を入力し、反転入力端子にＴＩＡＣＯＲＥ出力を入力しているが、この入力を逆にしても良い。ただし、ＤＣＴＲＬから出力されるＡＧＣ制御電圧も反転するため、ＤＣＴＲＬとＲＦ、ＤＲＦとの間でＡＧＣ制御電圧を反転する回路を設けるなどする必要がある。
In addition to the circuit shown in FIG. 6, the circuit shown in FIG. 7 or FIG. 8 can be used as the configuration of the reset section of the DCTRL in this embodiment. In the configuration shown in FIG. 7, when the reset signal Reset is input, the capacitor C3 is short-circuited by the transistor Q6, and at the same time, the capacitor C2 is short-circuited by the transistor Q7, so that the AGC control voltage output from the DCTRL is minimized. Integral operation is initialized. Similar to the first embodiment, the time constants of the resistor R2 and the capacitor C2 and the time constants of the resistor R3 and the capacitor C3 may be determined so that the response speed of the AGC and the continuous code tolerance have desired specifications. . Although the circuit scale of the configuration shown in FIG. 7 is increased by the provision of the transistor Q7, both the capacitor C3 of the non-inverting input unit and the capacitor C2 of the inverting input unit of the integrating circuit using the operational amplifier A2 can be short-circuited. Thus, the response speed and stability of the reset operation can be increased as compared with the case where only the capacitor C3 is short-circuited. In the configuration shown in FIG. 8, the capacitor C2 is short-circuited by the transistor Q7 instead of the capacitor C3, and the integration operation is initialized so that the AGC control voltage output from the DCTRL is the minimum value. The configuration shown in FIG. 8 is a case where the configuration of FIG. 6 cannot be taken due to the circuit layout. The response speed and stability of the reset operation are the same as or slightly inferior to the configuration of FIG. 6, but the reset operation itself is performed.
In the circuits of FIGS. 6, 7, and 8, the TIACORE output is input to the non-inverting input terminal of the operational amplifier A2, and the TIACORE output is input to the inverting input terminal. However, the input may be reversed. However, since the AGC control voltage output from the DCTRL is also inverted, it is necessary to provide a circuit for inverting the AGC control voltage between the DCTRL and the RF and DRF.
次に、２つの強度の異なる電流信号が連続して入力される時の、入力電流、リセット信号Ｒｅｓｅｔ、ＡＧＣ制御電圧の遷移に関して、図１１に示した従来のフィードバック型ＡＧＣ−ＴＩＡおよび本実施の形態のフィードバック型ＡＧＣ−ＴＩＡの各々における回路シミュレーション結果を図９に示す。図９において、７０は従来のフィードバック型ＡＧＣ−ＴＩＡのＡＧＣ制御電圧、７１は本実施の形態のフィードバック型ＡＧＣ−ＴＩＡのＡＧＣ制御電圧である。 Next, regarding the transition of the input current, the reset signal Reset, and the AGC control voltage when two current signals having different intensities are continuously input, the conventional feedback type AGC-TIA shown in FIG. FIG. 9 shows a circuit simulation result in each of the feedback type AGC-TIAs. In FIG. 9, 70 is the AGC control voltage of the conventional feedback type AGC-TIA, and 71 is the AGC control voltage of the feedback type AGC-TIA of the present embodiment.
ＰＤから入力電流Ｉ1＝２．８ｍＡの電流信号が入力されるときの光信号の強度Ｐ1は−６ｄＢｍ、入力電流Ｉ2＝１０μＡの電流信号が入力されるときの光信号の強度Ｐ2の強度は−２８ｄＢｍである。時刻ｔ1＝０からｔ2＝２２０ｎｓの間に入力電流Ｉ1の電流信号がＰＤから入力され、時刻ｔ3＝２３０ｎｓからｔ4＝７６０ｎｓの間に入力電流Ｉ2の電流信号がＰＤから入力される。入力電流Ｉ1の電流信号が入力されたときのＡＧＣ制御電圧はＶAGC1＝２．７Ｖ、入力電流Ｉ2の電流信号が入力されたときのＡＧＣ制御電圧はＶAGC2＝０．３Ｖである。また、リセット信号Ｒｅｓｅｔの電圧はＶRST＝２．５Ｖであり、リセット信号Ｒｅｓｅｔが入力されたときのＡＧＣ制御電圧はＶAGC＿INI＝０．１Ｖである。入力電流Ｉ2の電流信号のｔ3＝２３０ｎｓから６３０ｎｓまでの間はプリアンブル区間であり、６３０ｎｓからｔ4＝７６０ｎｓまでの間がペイロード区間である。入力電流Ｉ1の電流信号と入力電流Ｉ2の電流信号の間のタイミングでリセット信号Ｒｅｓｅｔが入力され、ＡＧＣ制御電圧およびＴＩＡＣＯＲＥのインピーダンス変換利得が初期化される。 The intensity P 1 of the optical signal when a current signal with an input current I 1 = 2.8 mA is input from the PD is −6 dBm, and the intensity P 2 of the optical signal when a current signal with an input current I 2 = 10 μA is input. The intensity of -28 dBm. The current signal of the input current I 1 is input from the PD between the time t 1 = 0 and t 2 = 220 ns, and the current signal of the input current I 2 is input from the PD between the time t 3 = 230 ns and t 4 = 760 ns. Is done. The AGC control voltage when the current signal of the input current I 1 is input is V AGC1 = 2.7V, and the AGC control voltage when the current signal of the input current I 2 is input is V AGC2 = 0.3V. Further, the voltage of the reset signal Reset is V RST = 2.5V, AGC control voltage when the reset signal Reset is input is V AGC _ INI = 0.1V. A period between t 3 = 230 ns and 630 ns of the current signal of the input current I 2 is a preamble period, and a period between 630 ns and t 4 = 760 ns is a payload period. The reset signal Reset is input at a timing between the current signal of the input current I 1 and the current signal of the input current I 2 , and the AGC control voltage and the impedance conversion gain of TIACORE are initialized.
従来のフィードバック型ＡＧＣ−ＴＩＡでは、ペイロード受信中においても、ＡＧＣ制御電圧が入力電流Ｉ2の電流信号を受信する際のターゲット電圧であるＶAGC2＝０．３Ｖに到達しないが、本実施の形態のフィードバック型ＡＧＣ−ＴＩＡによれば、おおよそ４５０ｎｓ時でＡＧＣ制御電圧がＶAGC2＝０．３Ｖに到達する。すなわち、本実施の形態によれば、ＡＧＣの応答時間を大幅に短縮できていることが分かる。 In the conventional feedback type AGC-TIA, the AGC control voltage does not reach V AGC2 = 0.3 V which is the target voltage when receiving the current signal of the input current I 2 even during payload reception. According to the feedback type AGC-TIA, the AGC control voltage reaches V AGC2 = 0.3 V at approximately 450 ns. That is, according to the present embodiment, it can be seen that the response time of AGC can be greatly shortened.
本シミュレーションにおいて、インピーダンス変換利得、ＡＧＣループ利得に関してはシミュレーション中に正確な値をモニタおよび計算することが難しいので描画していない。図９に示したＴＩＡ各段における利得特性は米国ケイデンス（Cadence）社のＩＣ設計ツールである“Ｖｕｒｔｕｏｓｏ ｃｏｍｐｏｓｅｒ”を用いて設計した回路におけるシミュレーション結果である。この設計ツールはＩＣ製造業界における標準として広く用いられており、高い信頼性、汎用性を有している。 In this simulation, the impedance conversion gain and the AGC loop gain are not drawn because it is difficult to monitor and calculate accurate values during the simulation. The gain characteristics at each stage of the TIA shown in FIG. 9 are simulation results in a circuit designed by using “Vurtuoso composer” which is an IC design tool of Cadence, USA. This design tool is widely used as a standard in the IC manufacturing industry, and has high reliability and versatility.
なお、第１、第２の実施の形態では、ＯＬＴに設けられる光受信器のＡＧＣ−ＴＩＡとして利得可変増幅器を用いる場合を例に挙げて説明したが、これに限るものではなく、本発明は、バースト的な信号の入力に対して高速に応答し、また微小信号から大信号まで歪み無く増幅できる高感度かつ広ダイナミックレンジな利得可変増幅器が必要な分野に好適である。 In the first and second embodiments, the case where the variable gain amplifier is used as the AGC-TIA of the optical receiver provided in the OLT has been described as an example. However, the present invention is not limited to this. It is suitable for a field that requires a high-sensitivity and wide dynamic range variable gain amplifier that can respond to bursty signal input at high speed and can amplify from a minute signal to a large signal without distortion.
本発明は、バースト的な信号の入力に対して高速に応答し、また微小信号から大信号まで歪み無く増幅する技術に適用することができる。本発明は、例えば光通信方式におけるディジタル信号伝送を行う光受信技術において、受光素子により光信号を電気信号（電流信号）に変換した後、その電流信号を電圧信号に変換し波形整形・増幅する技術に適用することができる。 The present invention can be applied to a technique that responds to a burst-like signal input at high speed and amplifies a minute signal to a large signal without distortion. The present invention, for example, in an optical receiving technique that performs digital signal transmission in an optical communication system, converts an optical signal into an electric signal (current signal) by a light receiving element, then converts the current signal into a voltage signal, and shapes and amplifies the waveform. Can be applied to technology.
ＢＵＦ，ＤＢＵＦ…出力バッファ、ＣＴＲＬ，ＤＣＴＲＬ…利得制御回路、ＧＣＡ，ＤＧＣＡ…利得制御増幅回路、ＰＤ…フォトダイオード、ＲＦ，ＲＦ１，ＤＲＦ…帰還抵抗、ＴＩＡ…インピーダンス変換増幅器、ＴＩＡＣＯＲＥ…インピーダンス変換増幅器コア回路、ＴＩＡＤＣＯＲＥ…インピーダンス変換増幅器ダミーコア回路、Ａ１，Ａ２…オペアンプ、Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７…トランジスタ、Ｒ１，Ｒ２，Ｒ３，Ｒｃ１，Ｒｅ１，Ｒｅ２…抵抗、Ｃ１，Ｃ２，Ｃ３…キャパシタ。 BUF, DBUF ... output buffer, CTRL, DCTRL ... gain control circuit, GCA, DGCA ... gain control amplifier circuit, PD ... photodiode, RF, RF1, DRF ... feedback resistor, TIA ... impedance conversion amplifier, TIACORE ... impedance conversion amplifier core Circuit, TIADCORE ... impedance conversion amplifier dummy core circuit, A1, A2 ... operational amplifier, Q1, Q2, Q3, Q4, Q5, Q6, Q7 ... transistors, R1, R2, R3, Rc1, Re1, Re2 ... resistors, C1, C2, C3: Capacitor.
Claims (8)
この利得制御増幅回路の出力電圧に基づいて、前記利得制御増幅回路の利得が所望の値になるようにフィードバック制御する利得制御回路と、
外部から入力されるリセット信号をトリガとして前記利得制御回路の状態を初期化して前記利得制御増幅回路の利得が最大となるように制御する利得初期化回路とを備えることを特徴とする利得可変増幅器。 A gain control amplifier circuit for amplifying an input signal;
Based on the output voltage of the gain control amplifier circuit, a gain control circuit that performs feedback control so that the gain of the gain control amplifier circuit becomes a desired value;
A gain variable amplifier comprising: a gain initialization circuit that initializes a state of the gain control circuit by using a reset signal input from outside as a trigger and controls the gain control amplifier circuit to have a maximum gain. .
この第１の利得制御増幅回路と同じ構成で入力がオープン状態の第２の利得制御増幅回路と、
前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差に基づいて、前記第１、第２の利得制御増幅回路の利得が所望の値になるようにフィードバック制御する利得制御回路と、
外部から入力されるリセット信号をトリガとして前記利得制御回路の状態を初期化して前記第１、第２の利得制御増幅回路の利得が最大となるように制御する利得初期化回路とを備えることを特徴とする利得可変増幅器。 A first gain control amplifier circuit for amplifying an input signal;
A second gain control amplifier circuit having the same configuration as that of the first gain control amplifier circuit and having an open input;
Based on the difference between the output voltage of the first gain control amplifier circuit and the output voltage of the second gain control amplifier circuit, the gains of the first and second gain control amplifier circuits are set to desired values. A gain control circuit for feedback control,
A gain initialization circuit that initializes the state of the gain control circuit with a reset signal input from the outside as a trigger and controls the gains of the first and second gain control amplifier circuits to be maximum. A variable gain amplifier.
前記利得制御回路は、前記利得制御増幅回路の出力電圧を積分する積分回路を含み、
前記利得初期化回路は、前記リセット信号をトリガとして前記積分回路を初期化することを特徴とする利得可変増幅器。 The variable gain amplifier according to claim 1, wherein
The gain control circuit includes an integration circuit that integrates an output voltage of the gain control amplifier circuit;
The gain initializing circuit initializes the integrating circuit with the reset signal as a trigger.
前記利得制御回路は、前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差を積分する積分回路を含み、
前記利得初期化回路は、前記リセット信号をトリガとして前記積分回路を初期化することを特徴とする利得可変増幅器。 The variable gain amplifier according to claim 2,
The gain control circuit includes an integration circuit that integrates a difference between an output voltage of the first gain control amplification circuit and an output voltage of the second gain control amplification circuit;
The gain initializing circuit initializes the integrating circuit with the reset signal as a trigger.
前記リセット信号は、入力信号間のタイミングで前記利得初期化回路に入力されることを特徴とする利得可変増幅器。 The variable gain amplifier according to any one of claims 1 to 4,
The variable gain amplifier, wherein the reset signal is input to the gain initialization circuit at a timing between input signals.
この受光素子の出力を入力とする、請求項１乃至５のいずれか１項に記載の利得可変増幅器とを備えることを特徴とする光受信器。 A light receiving element for photoelectrically converting the input optical signal;
An optical receiver comprising: the variable gain amplifier according to claim 1, wherein the output of the light receiving element is an input.
さらに、前記リセット信号を前記利得可変増幅器の利得初期化回路に入力するリセット信号生成手段を備えることを特徴とする光受信器。 The optical receiver according to claim 6.
The optical receiver further comprises reset signal generation means for inputting the reset signal to a gain initialization circuit of the variable gain amplifier.
前記利得制御増幅回路は、入力端子と出力端子間に接続された帰還抵抗を備え、
前記利得制御回路は、前記帰還抵抗の値を変化させる制御電圧を出力することにより、前記利得制御増幅回路の利得を制御することを特徴とする光受信器。 The optical receiver according to claim 6 or 7,
The gain control amplifier circuit includes a feedback resistor connected between an input terminal and an output terminal,
The optical receiver, wherein the gain control circuit controls a gain of the gain control amplifier circuit by outputting a control voltage for changing a value of the feedback resistor.
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