JP2011210775A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2011210775A JP2011210775A JP2010074512A JP2010074512A JP2011210775A JP 2011210775 A JP2011210775 A JP 2011210775A JP 2010074512 A JP2010074512 A JP 2010074512A JP 2010074512 A JP2010074512 A JP 2010074512A JP 2011210775 A JP2011210775 A JP 2011210775A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- logic
- failure
- manufacturing
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】検査コストや解析コスト、製品コストを低減可能な半導体装置の製造方法を提供する。
【解決手段】例えば、ウエハ検査工程(S1003)で、半導体ウエハ上のロジック回路を対象とした電気的検査(ロジック部テスト)(S1003a)と、メモリ回路を対象とした電気的検査(メモリ部テスト)(S1003b)を行い、それぞれの検査結果から得られた故障箇所を複合マップ24上に重ねて表示する。この複合マップ24を用いると、例えば、ロジック故障22とメモリ故障23が併存して分布する領域を判別でき、この領域に対してメモリ故障23に対する詳細解析を優先的に行うことで、特にロジック故障22とメモリ故障23の故障原因が共通であった場合に効率的な詳細解析を行うことが可能となる。
【選択図】図2
【解決手段】例えば、ウエハ検査工程(S1003)で、半導体ウエハ上のロジック回路を対象とした電気的検査(ロジック部テスト)(S1003a)と、メモリ回路を対象とした電気的検査(メモリ部テスト)(S1003b)を行い、それぞれの検査結果から得られた故障箇所を複合マップ24上に重ねて表示する。この複合マップ24を用いると、例えば、ロジック故障22とメモリ故障23が併存して分布する領域を判別でき、この領域に対してメモリ故障23に対する詳細解析を優先的に行うことで、特にロジック故障22とメモリ故障23の故障原因が共通であった場合に効率的な詳細解析を行うことが可能となる。
【選択図】図2
Description
本発明は、半導体装置の製造方法に関し、特に、ロジック回路とメモリ回路が混在した半導体装置の製造方法に適用して有効な技術に関する。
例えば、特許文献1には、ロジック製品を対象に、半導体ウエハ内の故障チップの位置や、各故障チップ内の故障ブロックの位置を視覚的に表示するという解析方法が示されている。また、特許文献2には、ロジック製品を対象に、テスタのフェイルログに基づいて作成した診断マップと、デバイスのスタンバイ状態時の発光解析に基づいて作成した発光マップと、インラインでの異物検査に基づいて作成した異物マップとを重畳した重畳マップを作成し、その重なり具合に応じた解析を行う方法が記載されている。
近年、半導体製品では、製造プロセスの微細化ならびに半導体チップの小面積化が進み、例えばプロセスの最小加工寸法は数十nmに達している。ロジック回路では、このような技術の進歩と共にロジック機能の多様化が進んでおり、回路構成ならびにデバイス構造が複雑化するため故障が増大傾向にある。特に、最小加工寸法が100nmを切り、45nm等に達してくるとより顕著に故障が増大してくる。したがって、半導体製品の高品質化や歩留まりの向上等を図るため、故障解析の重要性が益々高まっている。通常、故障解析では、まず、テスタ等を用いた電気的な解析結果から故障箇所が絞り込まれ、次いで、その箇所に対して物理的な解析が行われることで故障原因が究明される。しかしながら、ロジック回路では、この故障箇所の絞り込みが容易ではない。
ロジック回路の故障箇所を絞り込む方法として、例えば、DFT(Design For Testability)手法の一つである所謂スキャンチェーンを予めロジック回路内に組み込み、これを用いた検査結果に対して故障診断ソフトで解析を行う方法等が広く知られている。この場合、通常、故障箇所の候補として、セル(論理ゲート)や各セル間を接続するネット(配線)が例えば十箇所程度にまで絞り込まれる。しかしながら、各ネットはレイアウト上でそれぞれ数μm〜数百μmといった長さを持つため、複数のネットやセルを対象として物理的な解析を行う場合、多大の時間を要すると共に解析自体も困難となり得る。そこで、テスタ等を用いた電気的な解析を更に詳細に行うことで故障箇所を更に絞り込むことが望ましいが、この場合、当該解析担当者に高度な専門知識が必要とされる。
一方、半導体製品の小型化(半導体チップの小面積化)や多機能化に伴い、近年、ロジック回路とメモリ回路を一つの半導体チップ内に混在した所謂SOC(System On a Chip)等の半導体製品が増加している。メモリ回路で故障が発生した場合、前述したロジック回路の場合と同様に故障解析が必要となるが、メモリ回路では、ロジック回路と比較すると、容易かつより狭い範囲に故障箇所を絞り込むことができる。すなわち、メモリ回路では、テスタによる電気的な解析によって故障となるメモリセルをフェイルビットマップという形で取得できるため、例えば、1ビットのSRAM(Static Random Access Memory)セルの場合、1μm2前後の範囲まで絞り込めることになる。
このSOCのような半導体製品において、総合的に品質向上や歩留まり向上等を図るためには、前述したようなロジック回路とメモリ回路の双方を対象とした故障解析が必要となる。この際に、前述したように、ロジック回路では、故障箇所の絞り込みが容易でなく、その状況の下でより狭い範囲に絞り込みを行うためには解析担当者に高度な専門知識が必要とされる。一方、メモリ回路においては、フェイルビットマップによって故障箇所はある程度容易に絞り込めるものの、メモリ特有の回路構成や動作方法を加味して更なる絞り込みや故障箇所の検証が必要とされる場合も多く、ロジック回路とは異なる高度な専門知識が必要とされる。したがって、通常、ロジック回路の故障解析とメモリ回路の故障解析は、それぞれを専門とする解析担当者によって独立に進められる場合が多い。しかしながら、このような解析手法では、SOC等の半導体製品を全体として見た場合の解析効率が低下することが本発明者等によって見出された。具体的には、例えばロジック回路とメモリ回路に共通の故障原因があるにも関わらず、結果的に重複した解析作業が生じ、時間的コストに無駄が生じているような場合が挙げられる。
そこで、本発明の目的の一つは、検査コストや解析コスト、製品コストを低減可能な半導体装置の製造方法を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
本実施の形態による半導体装置の製造方法は、(a)半導体ウエハの主面にロジック回路およびメモリ回路を備えた半導体チップを形成するための複数の層を順次成膜する工程と、(b)この成膜された半導体ウエハを検査する工程とを有するものとなっている。そして、(b)工程では、半導体ウエハ上に形成されたロジック回路とメモリ回路のそれぞれを対象に電気的検査が行われると共に、その結果から得られたロジック故障箇所の候補の位置とメモリ故障箇所の位置とを半導体ウエハをマップ空間とする第1複合マップ上に重ねて表示する処理が行われる。
このような第1複合マップを用いることで、例えば、ロジック故障箇所とメモリ故障箇所とで重複した詳細解析作業が生じることを防止または抑制できる。さらに、ロジック故障箇所とメモリ故障箇所とが併存して分布する箇所に対しては、故障箇所の面積の絞り込みが容易であるメモリ故障箇所を対象として優先的に詳細解析を行うことで、解析作業の効率化が図れる。また、ロジック故障箇所とメモリ故障箇所とが併存して分布することから、故障箇所の層をロジック回路とメモリ回路で共通使用される層に絞り込める可能性が高く、これによっても解析作業の効率化が図れる。このようなことから解析コストの低減が可能となる。また、解析効率化により早期歩留改善が図れるため、製品コストの低減にも繋がる。
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、半導体装置の製造工程において、検査コストや解析コスト、製品コストの低減が実現可能になる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
(実施の形態1)
図1は、本発明の実施の形態1による半導体装置の製造方法において、その処理内容の一例を示すフロー図である。図1においては、まず、半導体ウエハが準備されたのち(S1000)、当該半導体ウエハに対して各種半導体製造装置を用いて成膜工程が行われる(S1001)。成膜工程(S1001)では、薄膜形成処理(S1001a)、フォトリソグラフィ処理(S1001b)、エッチング処理(S1001c)、不純物添加処理(S1001d)、熱処理(S1001e)、CMP(Chemical Mechanical Polishing)処理(S1001f)、洗浄処理(S1001g)が適宜組み合わされると共に繰り返し実行される。これによって、所定の形状を備えた薄膜が複数層に渡って堆積され、半導体ウエハ上に所定の回路が形成される。
図1は、本発明の実施の形態1による半導体装置の製造方法において、その処理内容の一例を示すフロー図である。図1においては、まず、半導体ウエハが準備されたのち(S1000)、当該半導体ウエハに対して各種半導体製造装置を用いて成膜工程が行われる(S1001)。成膜工程(S1001)では、薄膜形成処理(S1001a)、フォトリソグラフィ処理(S1001b)、エッチング処理(S1001c)、不純物添加処理(S1001d)、熱処理(S1001e)、CMP(Chemical Mechanical Polishing)処理(S1001f)、洗浄処理(S1001g)が適宜組み合わされると共に繰り返し実行される。これによって、所定の形状を備えた薄膜が複数層に渡って堆積され、半導体ウエハ上に所定の回路が形成される。
薄膜形成処理(S1001a)では、CVD(Chemical Vapor Deposition)装置やスパッタ装置等を用いて半導体ウエハの主面に所定の膜が形成される。フォトリソグラフィ処理(S1001b)では、形成された薄膜上にレジストが塗布され、マスク(レチクル)を用いた露光ならびに現像によってレジスト上に回路パターンが転写される。エッチング処理(S1001c)では、エッチング装置によってレジストを介して薄膜が加工され、薄膜上に所定の回路パターンが形成される。不純物添加処理(S1001d)では、半導体ウエハ又は薄膜に対してイオン注入が行われる。熱処理(S1001e)では、酸化膜の形成やアニール(リフローや結晶性の回復等)が行われる。CMP処理(S1001f)では、CMP装置によって半導体ウエハの主面が化学的・機械的に研磨され、平坦化される。洗浄処理(S1001g)では、薬品を用いたウエット方式やガス等を用いたドライ方式によって前述した各種処理によって生じる様々な汚染(コンタミネーション、パーティクル等)が洗浄される。
また、このような各種処理の合間には、適宜インライン検査工程が挿入される(S1002)。インライン検査工程(S1002)では、異物・欠陥検査装置を用いて半導体ウエハの主面上の異物や欠陥が検出される。異物・欠陥検査装置は、例えば、レーザ散乱方式を用いたものや、UV(紫外)光源やDUV(遠紫外)光源を用いて観察するものや、あるいはSEM(Scanning Electron Microscope)を用いて詳細に観察するもの等が知られている。このような異物・欠陥検査装置を用いると、例えば最小でコンマ数μm程度の異物や欠陥を検出することができ、コンピュータシステムの処理を介してその検出位置を半導体ウエハ上のマップとして出力することも可能である。
このような成膜工程(S1001)ならびにインライン検査工程(S1002)を経て半導体ウエハの加工が完成すると、当該半導体ウエハを対象にプローブカードやプローブ検査装置等を用いて製品の良否を判定するための電気的検査が行われる(S1003)。例えば、半導体ウエハ上に形成された各半導体チップがロジック回路とメモリ回路を備えたSOCチップの場合、電気的検査として、ロジック部テスト(S1003a)、メモリ部テスト(S1003b)、IDDQテスト(S1003c)などが行われる。
ロジック部テスト(S1003a)では、例えば、スキャンテスト(S1003a1)やLBIST(S1003a2)等が行われる。スキャンテスト(S1003a1)では、ロジック回路内の各フリップ・フロップをシリアル接続したスキャンチェーンを用いて、フリップ・フロップ間の論理演算部分の検査が行われる。プローブ検査装置は、スキャンチェーンに対して、スキャンモードに設定すると共にテスト入力データ(テストベクタ)を順次設定し、次いで通常動作モードに移行してクロック信号を印加し、再びスキャンモードに移行してテスト出力データを順次取り出す。そして、このテスト出力データを期待値と照合し、期待値と不一致(すなわちフェイル)であった場合には、その情報をフェイルログとして保存する。また、スキャンテスト(S1003a1)では、スキャンチェーン(フリップ・フロップ)自体の検査も行われる。
LBIST(S1003a2)では、前述したスキャンテスト(S1003a1)と異なり、スキャンチェーンに対するテスト入力データの設定や、スキャンチェーンからのテスト出力データに対する処理がロジック回路内に組み込まれたロジック用のBIST(Built In Self Test)回路によって行われる。ロジック用のBIST回路は、例えば、LFSR(Linear Feedback Shift Register)等の擬似乱数データ生成器と、MISR(Multiple Input Signature Register)等の出力データ圧縮器によって構成される。擬似乱数データ生成器は、生成した擬似乱数データをスキャンチェーンに順次入力し、出力データ圧縮器は、スキャンチェーンから出力されたデータを順次圧縮する。プローブ検査装置は、当該BIST回路を起動した後、出力データ圧縮器で圧縮されたデータを期待値と照合することで良/否(パス/フェイル)を判定する。
メモリ部テスト(S1003b)では、例えば、MBIST(S1003b1)やフェイルビットマップテスト(S1003b2)が行われる。MBIST(S1003b1)では、メモリ回路周辺に組み込まれたメモリ用のBIST回路によって検査が行われる。メモリ用のBIST回路は、例えば、テストパターン生成器、アドレス生成器、制御信号生成器、結果比較器等によって構成される。当該BIST回路は、メモリ回路にアドレス信号、書き込み制御信号ならびにテスト入力パターンを印加することで書き込みを行い、また、メモリ回路にアドレス信号ならびに読み出し制御信号を印加することで読み出しを行い、その読み出したパターンを結果比較器によって良/否判定する。テストパターン生成器は、チェッカーパターン等といった簡単なパターンを発生するものから乱数に近い複雑なパターンを発生するものまで様々なものがある。プローブ検査装置は、当該BIST回路を起動した後、結果比較器によって得られた良/否判定結果を取得する。
フェイルビットマップテスト(S1003b2)では、例えばプローブ検査装置が、半導体チップ上の内部パッドを介してメモリ回路に対してアドレス信号、制御信号、ならびにテスト入力パターンを印加することでメモリ回路の検査を行う。プローブ検査装置は、この検査に際して、フェイルしたアドレスをフェイルビットとして保存する。
IDDQテスト(S1003c)では、例えばプローブ検査装置が、ロジック回路に対してスキャンチェーンを介してテスト入力データ(テストベクタ)を設定したのち一定の時間を経てロジック回路の静的電源電流を観測する。また、プローブ検査装置が、メモリ回路に対してテスト入力パターンを設定したのち一定の時間を経てメモリ回路の静的電源電流を観測する。
ウエハ検査(S1003)の結果、電流値や電圧値、論理値などで期待値と異なる異常値が観察された場合、異常の原因を究明し、成膜工程(S1001)やインライン検査工程(S1002)に反映させるための故障解析工程が行われる(S1004)。例えば、故障解析工程によって成膜工程(S1001)内の特定のプロセス処理に異常が有ることが判明した場合には、当該処理条件の見直しや、場合によってはデバイス構造又は回路構成の見直し等が行われる。また、異物等によるものと判明した場合には、対象となる処理装置の清掃等が行われたり、あるいは、インライン検査工程(S1002)を挿入する成膜工程内の箇所やその検査条件の見直しなどが行われる。これによって、半導体ウエハの歩留まりや品質の向上が図れる。
故障解析の代表的なものに、発光解析装置を用いた発光解析や、OBIRCH(Optical Beam Induced Resistance Change)解析装置を用いたOBIRCH解析などがある(S1004a)。発光解析装置は、電流リークに伴って発生する極微弱な光を検出し、その位置と強度を二次元的な像として捉える装置である。当該装置を用いることで、例えば、トランジスタのチャネルリーク、PN接合リークなどの際に発生する高電界下でのホットキャリア生成による発光や、PN接合に順方向電流が流れた際に発生するキャリア再結合による発光等を検出できる。また、OBIRCH解析装置は、レーザ照射時の発熱による電気抵抗の変化が故障箇所で異なることを利用して故障箇所を検出する装置である。当該装置を用いることで、例えば、高抵抗箇所を持つ配線やビア等を検出できる。このような解析装置によって得られた故障箇所は、コンピュータシステムによる処理を介して半導体ウエハ上のマップとして表示することが可能である。
このような故障解析工程(S1004)は、主に、物理解析を行うべき箇所を絞り込む作業と、当該箇所を対象として、電子顕微鏡等による形状観察や組成分析装置による分析といった物理解析によって根本的な原因を究明する作業からなる。早期に歩留まり等を改善させるためには、物理解析を行うべき箇所を可能な限り早期に、かつ小範囲に絞り込む必要があるが、ウエハ検査工程(S1003)からの膨大なフェイル情報を単に得ただけでは、どのようにすれば効率的な絞り込みが行えるのかが判らない。
この場合、前述したようにロジック回路専門の解析担当者がロジック回路を対象に絞り込みを行い、それと並行してメモリ回路専門の解析担当者がメモリ回路を対象に絞り込みを行うことが考えられる。しかしながら、特にロジック回路は各半導体チップ毎の故障箇所が複数のネットや複数のセルといったように広範囲でしか得られないため、物理解析を行える程度まで小範囲に絞り込むためには解析担当者の高度な知識と共に多大な時間を要し、場合によっては、十分に絞り込めないことも有り得る。また、時間をかけてロジック回路の絞り込み並びに物理解析を行った後、メモリ回路の故障原因と共通であることが判明し、結果的にロジック回路の解析とメモリ回路の解析で重複した作業が生じてしまう恐れもある。そこで、以下に説明する故障解析工程を用いることが有益となる。
図2は、図1のフローにおいて、その故障解析工程(S1004)関連の詳細内容の一例を説明する概念図である。図2の故障解析工程(S1004)は、ロジック故障結果20とメモリ故障結果21を用いて、ロジック回路の故障箇所(ロジック故障)22とメモリ回路の故障箇所(メモリ故障)23とを複合マップ24として半導体ウエハ全体のマップ上に重ねて表示する処理を含んでいる。ロジック故障結果20には、前述したロジック部テスト(S1003a)の結果(フェイルログ等)に基づいて生成された、故障箇所を表すネットやセルの情報が含まれている。メモリ故障結果21には、前述したメモリ部テスト(S1003b)から得られたフェイルビットの情報が含まれている。
図3は、図2の複合マップ24を生成する際のより詳細な処理内容の一例を示す説明図である。まず、ウエハ検査工程(S1003)において、前述したようにロジックテスタ30aを用いて半導体ウエハのロジック回路が検査され、その際のフェイル情報(例えばテスト入力データおよびテスト出力データ等)がフェイルログ30bとして保存される。また、前述したようにメモリテスタ(又はロジックテスタあるいはロジック・メモリ兼用のテスタ)32aを用いて半導体ウエハのメモリ回路が検査され、その際のフェイルビット情報(フェイル論理アドレス情報)がメモリ故障結果21aとして保存される。そして、このようなフェイルログ30bならびにメモリ故障結果21aに基づいて故障解析工程(S1004)が行われる。
ロジック回路に関する故障解析工程(S1004)では、まず、故障診断ソフト31aが前述したフェイルログ30bを読み込んで、ロジック回路における故障箇所(ネット、セル)の絞り込みを行い、その故障箇所をロジック故障結果20aとして保存する。故障診断ソフトでは、例えば、結果原因手法、原因結果手法、ならびにこれらの組み合わせによって故障箇所の絞り込みが行われる。結果原因手法では、フェイルログ(テスト出力データ)から故障伝搬の経路を遡上していくことで、例えば回路モジュール程度や比較的多数のネット及び/又はセルの範囲まで故障箇所の絞り込みが行われる。原因結果手法では、前述した結果原因手法によってある程度まで絞り込まれた範囲を対象に故障辞書法等を用いて更なる絞り込みが行われ、その結果、故障箇所が例えば十箇所程度のネット及び/又はセルに絞り込まれる。故障辞書とは、予め所定の箇所に故障(原因)を埋め込んだ状態でシミュレーションを行うことで当該箇所に故障が発生した際の入出力データの現れ方等を纏めたものであり、フェイルログを故障辞書と照合することで故障箇所の絞り込みが可能となる。
なお、故障診断ソフト31aの中には、図1のIDDQテストに対応したものも存在する。この場合、例えば、レイアウト上で互いに隣接している配線(ネット)を定義しておき、IDDQテストでフェイルとなったテスト入力データ(フェイルベクタ)が設定された際に互いに異電位となっている隣接配線を検出することで故障箇所の絞り込みが行われる。以上のような故障診断ソスト31aを用いると、特に限定はされないが、配線オープン故障、配線間ショート故障、0/1縮退故障、セル内故障、遅延故障、Viaオープン故障等といった故障モードと共にその故障箇所(ネット・セル)が得られる。ただし前述したように、通常は、1個のネットやセルに絞り込むことは困難であり、故障箇所の候補として十個程度が得られる場合が多い。
故障診断ソフト31aによって故障箇所のネットおよびセルがロジック故障結果20aとして保存されると、続いて、ロジック解析支援ソフト31bが、レイアウト情報を含む設計データ35を参照して故障箇所となるネットやセルの物理座標(レイアウト座標)を抽出し、ロジック故障結果20bとして保存する。このようなロジック解析支援ソフト31bは、例えば一般的なレイアウト設計ツールを利用することで容易に実現可能である。
一方、メモリ回路に関する故障解析工程(S1004)では、メモリ解析支援ソフト33によって、メモリ故障結果21aに保存された論理アドレス情報を物理座標に変換する処理が行われる。メモリ解析支援ソフト33は、論理アドレスを物理アドレスに変換するアドレス変換機能33aと、物理アドレスを物理座標(レイアウト座標)に変換する座標変換機能33bを含んでいる。図4は、図3におけるメモリ解析支援ソフトの処理内容の一例を説明する補足図である。
実際のレイアウト上のメモリ回路では、通常、外部アドレスの順番通りにメモリセルが配置されているとは限らない。この外部アドレスは、論理アドレスと呼ばれ、実際のメモリセルの配置に基づくアドレスは、物理アドレスと呼ばれる。図4の例では、論理アドレスとして、I/O(入出力端子)0〜7毎に、32個のメモリセルに対応して#0〜#31のアドレス空間が備わっている。テストを行う際には、この論理アドレスを用いてテストを行うため、フェイルアドレス情報としても論理アドレス情報が得られ、例えば、「I/O0のアドレス#0がフェイル」といった情報が得られる。
一方、物理アドレスでは、I/Oの概念はなく、メモリ回路内の実際のメモリセルの配列に基づいて例えば#0〜#63のXアドレスと#0〜#3のYアドレスといったアドレス空間が規定されている。例えば、論理アドレス「I/O0のアドレス#0」は物理アドレス「(X,Y)=(#0,#0)」に対応する。通常、この論理アドレスと物理アドレスは変換式等を用いて変換可能となっており、図3のアドレス変換機能33aがこの処理を行う。
このようにして、フェイルビットの物理アドレスが判明すると、レイアウト情報を含む設計データ35を参照して、当該物理アドレスと半導体チップ内の物理座標との関係が認識される。図4の例では、メモリ回路(メモリマット)が、それを含む半導体チップの左下を原点として、X=154.43μm、Y=105.01μmの座標を基点に前述した物理アドレスの順番で配列されている。各メモリセルの物理サイズ等は既定であるため、任意の物理アドレスが与えられるとその物理座標を算出することができる。このような処理を図3の座標変換機能33bが行う。そして、これによって得られたフェイルビットの物理座標がメモリ故障結果21cに保存される。
以上のような処理によって、ロジック故障となったセルやネットの物理座標と、メモリ故障となったメモリセルの物理座標が判明すると、コンピュータシステムによる画像処理を介して半導体ウエハ全体における当該物理座標の位置関係がディスプレイ等に表示され、これによって前述した複合マップ24が生成可能となる。以降、このような複合マップ24を生成することによる効果の一例について説明する。
図5は、図3の処理によって生成された複合マップの一例を示す概略図である。図5に示すように、複合マップ24では、半導体ウエハ50における各半導体チップ51のロジック故障22とメモリ故障23の位置が併せて表示される。半導体ウエハ全体は、これらの故障のウエハ面内での偏りに基づいて、例えば、ロジック・メモリ故障共通領域52と、ロジック故障のみ多発領域53と、メモリ故障のみ多発領域54に分類することができる。これらの分類は、例えば、所定の単位領域毎にロジック故障22とメモリ故障23がそれぞれ幾つ存在するかをコンピュータシステムが自動認識することで行ってもよい。
図6は、図5における複合マップ24の分類に基づき詳細解析を行う際のアプローチ方法の一例を示す説明図である。図6に示すように、ロジック・メモリ故障共通領域52に対しては、特にロジック・メモリ共通レイヤを故障箇所の有力候補としてメモリ解析を行う。ロジック故障のみ多発領域53に対しては、ロジックレイヤを対象に、特にロジック特有の構造に着目してロジック解析を行う。また、メモリ故障のみ多発領域54に対しては、メモリレイヤを対象に、特にメモリ特有の構造に着目してメモリ解析を行う。なお、ここでは、「ロジック故障のみ」としているが、必ずしもメモリ故障が一つも存在しないということではなく、メモリ故障に比べてロジック故障の割合が極めて高い場合(例えば9割以上等の場合)も含む。「メモリ故障のみ」の場合も同様である。
まず、図6での分類がロジック・メモリ故障共通領域52の場合に関して説明を行う。図7(a)は、図5のロジック・メモリ故障共通領域52において、その一部を拡大した表示例を示すものであり、図7(b)は、図7(a)におけるロジック故障とメモリ故障の交点部分のデバイス構造例を示す断面図である。図7(a)では、メモリマット(メモリ回路)70内の一部のメモリセルにメモリ故障(フェイルビット)23が存在し、更に、このメモリ故障23と重なり部分を持つようにロジック故障(ネット故障)22が存在している。図3で述べたように、故障診断ソフト31aによって得られるネット故障は、その候補として、通常、複数箇所存在する場合が多く、これらの中から更に物理解析を行える程度にまで故障箇所を絞り込むのは容易ではない。また、仮に1個に絞り込めたとしても、1個のネットは、例えば、数μm〜数百μmといった長さを持つため、その物理解析には多くの時間が必要となる。そこで、このネット故障(ロジック故障)22とメモリ故障23との交点71を故障箇所の有力候補とすることで、平面上の面積をメモリセルの単位(例えば1μm2等)まで絞り込めるだけでなく、断面上の層(レイヤ)を絞り込むことも可能となる。
すなわち、図7(b)に示すように、SOC等では、拡散層DF(シリコン基板)上に、ロジック回路で用いられる各種トランジスタとメモリ回路で用いられる各種トランジスタがそれぞれ形成され、その上層にコンタクト層CNTならびに複数(ここでは5層)のメタル配線層M1〜M5が順次形成される。ロジック回路およびメモリ回路内の各種トランジスタは、このメタル配線層M1〜M5を介して適宜接続される。図7(b)の例では、例えば、メタル配線層M1〜M5を用いてロジック回路内の配線が行われ、メタル配線層M1〜M3を用いてメモリ回路内の配線が行われる。その結果、拡散層DF、コンタクト層CNT、ならびにメタル配線層M1〜M3は、ロジック・メモリ共通レイヤ74となり、メタル配線層M4,M5は、ロジック専用レイヤ73となる。なお、ロジック機能が多様化すると、配線構造がより複雑化するためロジック専用レイヤ73の層数が更に増大し、その結果、故障箇所の候補も拡大するが、メモリ回路の配線層は、その性質上、一般的にロジック回路よりも少ないメタル配線層で実現でき、その層数も固定的に定まっている。
このような断面構造において、図5のロジック・メモリ故障共通領域52のように、半導体ウエハの所定の領域内でロジック故障22とメモリ故障23が併発した場合、この領域では、ロジック・メモリ共通レイヤ74に故障原因が存在する可能性が高いと言える。その中でも、特に図7(a)のようにロジック故障22とメモリ故障23が交点71を持つ場合には、この交点71に故障原因が存在する可能性が高い。図7(b)の例では、例えば、メモリ故障23に関連するメタル配線層M3とロジック故障(ネット故障)に対応するメタル配線層M4との間にショート等の共通故障発生箇所72が在り、これによって交点71が存在している。この場合には、物理解析の対象とする平面上の面積を非常に小範囲に絞り込める。ただし、交点71の有無に関わらず、所定の領域内にロジック故障22とメモリ故障23が併発している段階で、故障原因が存在する層をロジック・メモリ共通レイヤ74に絞り込むことができるため、その後の解析の容易化が図れる。
故障原因がロジック・メモリ共通レイヤ74に絞り込まれると、今度は平面上の面積を絞り込む必要がある。例えば、ロジック故障22とメモリ故障23に交点71が存在しない場合、ロジック故障22に基づいて故障箇所の絞り込みを行うと、前述したように絞り込みの困難が生じると共に多大な時間を要することになる。そこで、メモリ故障23を優先的に解析する。すなわち、ロジック・メモリ故障共通領域52では、例えば、ロジック・メモリ共通レイヤ74の一つであるメタル配線層M1の形成時に異物が発生したなどのように、ロジック故障22とメモリ故障23の故障原因が共通である可能性が非常に高い。そこで、故障箇所の絞り込みや故障メカニズムの推定が容易であるメモリ故障23に着目して更なる詳細解析を行えばよい。具体的には、例えば、テスタ等を用いた電気的な解析によって故障の再現性確認や、故障箇所の更なる絞り込みや、故障メカニズムの推定等を行い、その結果から定まった小範囲(平面上の面積及び断面上の層)を対象に、物理解析を用いて実際の故障原因の観察等を行う。
これによって、ロジック回路の解析作業を削減あるいは低減できると共に、メモリ回路とロジック回路で共通の故障原因があった場合に生じ得る重複作業が削減可能となる。言い換えれば、ロジック回路の解析作業をメモリ回路の解析結果を利用して削減あるいは低減する。その結果、時間的なコストを削減できると共に、半導体ウエハの早期の歩留まり向上等も図れる。
次に、図6での分類がロジック故障のみ多発領域53の場合に関して説明を行う。この場合には、ロジック回路を対象とした解析を行う必要があるが、複合マップ24による分類によってロジック故障のみが多発していることが判明しているため、図7(b)に示したロジック専用レイヤ73を故障原因の有力候補とすることができる。更に、ロジック特有の構造や、ロジック回路のスタティックな故障を疑って解析を行えば、単に故障箇所のネットやセルが与えられた場合よりも、より早期に解析を終えることができる。
ロジック特有の構造としては、例えば、バッティングディフュージョン等が挙げられる。図8は、ロジック特有の構造の一つであるバッティングディフュージョンの概略構成例を示す断面図である。バッティングディフュージョンとは、サリサイドによりゲート電極およびソース/ドレイン表面がシリサイド化されたロジック回路内で、n型活性領域とp型活性領域とが接するような構造を意味する。図8の例では、n型ウェル83内にpMOSトランジスタのソース・ドレインとなるp型活性領域81a,81bが形成され、更にp型活性領域81bと接するようにn型活性領域82が形成されている。このn型活性領域82は、例えば、n型ウェル83に向けた給電タップである。このp型活性領域81bとn型活性領域82が接する構造がバッティングディフュージョン84と呼ばれ、この構造によってロジック回路の小面積化が図れる。
次に、図6での分類がメモリ故障のみ多発領域54の場合に関して説明を行う。この場合には、メモリ回路を対象とした解析を行う必要があるが、複合マップ24による分類によってメモリ故障のみが多発していることが判明しているため、メモリレイヤ(図7(b)の例では拡散層DF、コンタクト層CNT、及びメタル配線層M1〜M3)を対象にメモリ特有の構造や、メモリ回路のスタティックな故障等を疑って解析を行えばよい。これによって、単に故障箇所のフェイルアドレスが与えられた場合よりも、より早期に解析を終えることができる。
メモリ特有の構造としては、例えば、シェアードコンタクト等が挙げられる。図9は、メモリ特有の構造の一つであるシェアードコンタクトの一例を示すものであり、(a)はSRAMメモリセルの回路図、(b)は(a)のレイアウト構成例を示す平面図、(c)は(b)における一部のデバイス構造例を示す断面図である。図9(a)に示すように、SRAMメモリセルは、例えば、4個のnMOSトランジスタMN1〜MN4と、2個のpMOSトランジスタMP1,MP2から構成される。MN1,MP1のゲートは、MN2,MP2のドレインに接続され、MN2,MP2のゲートは、MN1,MP1のドレインに接続される。MN1,MN2のソースは接地電源電圧GNDに、MP1,MP2のソースは電源電圧VDDにそれぞれ接続される。MN3は、ゲートがワード線WLに接続され、ソース・ドレインの一方がMP1,MN1のドレインに、他方がビット線BLにそれぞれ接続され、MN4は、ゲートがWLに接続され、ソース・ドレインの一方がMP2,MN2のドレインに、他方が反転ビット線BLBにそれぞれ接続される。
このようなSRAMセルは、例えば、図9(b)に示すように、pMOS領域と、その両脇に配置されたnMOS領域によって実現され、nMOS領域の一方にMN1,MN3が、他方にMN2,MN4がそれぞれ形成され、pMOS領域にMP1,MP2が形成される。ここで、MN1のゲート電極(例えばポリシリコン)とMP2のドレイン拡散層、ならびにMN2のゲート電極とMP1のドレイン拡散層は、それぞれ共通に接続することができる。そこで、SRAMメモリセルの面積を低減するため、図9(b)、(c)に示すように、例えば、pMOS領域において、MP1のドレイン拡散層(P+)に接続されるコンタクトDCとMN2のゲート電極GTに接続されるコンタクトGCとを共通のコンタクト(SHC)で形成する。同様に、MP2のドレイン拡散層(P+)に接続されるコンタクトDCとMN1のゲート電極GTに接続されるコンタクトGCとを共通のコンタクト(SHC)で形成する。このSHCが、シェアードコンタクトと呼ばれる。
ところで、これまでは、特に、ロジック回路の解析作業をメモリ回路の解析結果を利用して削減又は低減する例について説明したが、複合マップ24を用いることで、その逆に、メモリ回路の解析作業をロジック回路の解析結果を利用して低減することも可能である。図10は、図5のロジック・メモリ故障共通領域52において、その一部を拡大した他の表示例を示す模式図である。図10においては、半導体チップ51内のメモリマット(メモリ回路)70内にライン状のメモリ故障23が存在し、更に、ロジック回路内にロジック故障22(ここではスキャンフリップフロップSFFのセル故障)が存在し、このロジック故障22が、メモリ故障23のラインの延長線上に近接して存在している。
当該ロジック故障22は、スキャンイン端子SINとスキャンアウト端子SOUTの間のスキャンチェーン上に存在し、複数の故障箇所の候補の中の一つとして検出されたり、場合によっては一つのスキャンフリップフロップSFFに絞り込まれて検出される。このような場合、当該メモリ故障23の故障原因が、当該ライン上あるいはそれを駆動するデコーダ101上に存在せず、外部ピンPNとデコーダ101の間に接続されているロジック回路内のロジック故障22に存在している可能性が十分にある。そうすると、仮に複合マップ24を用いない場合には、メモリ解析を行った結果、故障原因が究明できずにメモリ解析作業が無駄になるというような事態が生じ得る。
そこで、複合マップ24を用いることで、ロジック回路内に故障原因が存在する可能性を十分に推定することができ、結果的に、メモリ解析作業の無駄を省ける。また、逆にロジック故障22の観点から見て、例えばメモリ故障23のラインの延長線上にロジック故障22が複数存在している場合には、その中から当該ラインとの間で回路上の交点を持つ箇所に絞り込むことも可能となる。したがって、複合マップ24を用いることで、ロジック解析とメモリ解析の双方において、解析の効率化が図れる。なお、このような故障箇所は、例えば、コンピュータシステムが各ロジック故障22と各メモリ故障23間の距離が一定の値よりも短い箇所を認識することなどで、自動的に抽出することも可能である。
以上のように、本実施の形態1の半導体装置の製造方法を用いることで、代表的には、検査コストの低減や、あるいは早期の歩留まり向上による製品コストの低減などが実現可能になる。
(実施の形態2)
本実施の形態2では、実施の形態1で述べた複合マップ上に、更にインライン検査結果も反映させた半導体装置の製造方法について説明する。図11は、本発明の実施の形態2による半導体装置の製造方法において、図1のフローに含まれる故障解析工程(S1004)関連の詳細内容の一例を説明する概念図である。
本実施の形態2では、実施の形態1で述べた複合マップ上に、更にインライン検査結果も反映させた半導体装置の製造方法について説明する。図11は、本発明の実施の形態2による半導体装置の製造方法において、図1のフローに含まれる故障解析工程(S1004)関連の詳細内容の一例を説明する概念図である。
図11の故障解析工程(S1004)は、図2の場合と同様に、ロジック故障結果20とメモリ故障結果21を用いて、ロジック回路の故障箇所(ロジック故障)22とメモリ回路の故障箇所(メモリ故障)23とを複合マップとして半導体ウエハ全体のマップ上に重ねて表示する処理を含んでいる。これに加えて更に、図11の故障解析工程(S1004)は、図1のインライン検査工程(S1002)で得られた異物・欠陥111の検出箇所を複合マップ24bとして半導体ウエハ全体のマップ上に重ねて表示する処理を含んでいる。異物・欠陥111の検出箇所(座標)は、インライン検査工程(S1002)で出力される異物・欠陥検査結果110に含まれている。特に限定はされないが、複合マップ24b上に表示される異物・欠陥111の大きさは、例えば最小でコンマ数μm程度である。
図12は、図11の複合マップ24bを生成する際のより詳細な処理内容の一例を示す説明図である。図12の処理内容は、前述した図3の処理内容に対して、更にインライン検査工程(S1002)の処理内容が加わり、これに伴い、図3の複合マップ24の代わりに、インライン検査結果を反映した複合マップ24bを生成するものとなっている。これ以外の処理内容に関しては、図3の場合と同様であるため、詳細な説明は省略する。インライン検査工程(S1002)では、図1で述べたように、インライン検査装置(異物・欠陥検査装置)120aが成膜工程(S1001)内の所定のプロセス処理間で異物・欠陥の有無を検査し、異物・欠陥を検出した場合にはその座標を異物・欠陥データ120bとして保存する。
このような複合マップ24bを生成することで、実施の形態1で述べた各種効果に加えて、更に、次のような効果を得ることが可能となる。図13は、図11の複合マップ24bを生成することによる効果の一例を示す説明図である。図13に示すように、異物・欠陥データ120bを反映した複合マップ24bを生成することで、これに基づく詳細分類(S1300)が可能となる。詳細分類(S1300)では、異物・欠陥の検出箇所がロジック故障22またはメモリ故障23と一致しているか(S1301)、あるいは不一致であるか(S1304)が判別される。この判別処理は、コンピュータシステムによって自動的に行わせることも可能である。
一致していた場合(S1301)、当該異物・欠陥111がロジック故障22またはメモリ故障23の故障原因となって歩留まり低下を引き起こしている可能性が高い。特に、当該異物・欠陥111とロジック故障22とメモリ故障23の全てが重なった場合には、当該異物・欠陥111が歩留まりに非常に高い影響を及ぼしている可能性が高い(S1302)。そこで、当該異物・欠陥が発生した成膜工程(S1001)内のプロセス処理を最優先で調査し、対策を施すことで、早期かつ効果的に歩留まり向上が図れる(S1303)。この際に、当該異物・欠陥111の位置やそれが発生したプロセス処理は予め判明しているため、故障箇所を絞り込むためのロジック解析やメモリ解析は不要であるか又は短い期間で行うことができ、これに伴い検査コストや解析コストの低減も図れる。
一方、不一致であった場合(S1304)、インライン検査工程(S1002)では検出できなかったロジック故障22およびメモリ故障23が存在することになる(S1304)。この場合、例えば当該ロジック故障22およびメモリ故障23の詳細解析を行い、その解析結果に基づいてインライン検査工程の見直し(故障原因に関連するプロセス処理間にインライン検査を挿入等)を行う(S1305)。これによって、更なる歩留まり向上が図れる。あるいは、例えばプロセス起因でない故障原因の観点から調整を行う(S1305)。これによって、ある程度の解析時間の短縮(検査コストの低減)が図れる。
以上のように、本実施の形態2の半導体装置の製造方法を用いることで、代表的には、実施の形態1の場合と同様に、検査コストの低減や、あるいは早期の歩留まり向上などによる製品コストの低減が実現可能となり、加えて、インライン検査結果を反映させることで更なる検査コストの低減や早期の歩留まり向上による製品コストの低減などが図れる。
(実施の形態3)
本実施の形態3では、実施の形態2で述べた複合マップ上に、更に発光解析結果も反映させた半導体装置の製造方法について説明する。図14は、本発明の実施の形態3による半導体装置の製造方法において、図1のフローに含まれる故障解析工程(S1004)関連の詳細内容の一例を説明する概念図である。
本実施の形態3では、実施の形態2で述べた複合マップ上に、更に発光解析結果も反映させた半導体装置の製造方法について説明する。図14は、本発明の実施の形態3による半導体装置の製造方法において、図1のフローに含まれる故障解析工程(S1004)関連の詳細内容の一例を説明する概念図である。
図14の故障解析工程(S1004)は、図11の場合と同様に、ロジック故障結果20、メモリ故障結果21および異物・欠陥検査結果110を用いて、ロジック故障22、メモリ故障23、および異物・欠陥111を複合マップとして半導体ウエハ全体のマップ上に重ねて表示する処理を含んでいる。これに加えて更に、図14の故障解析工程(S1004)は、図1の故障解析工程(S1004)内の発光解析(S1004a)で得られた発光箇所141を複合マップ24cとして半導体ウエハ全体のマップ上に重ねて表示する処理を含んでいる。発光箇所(座標)141は、発光解析装置等からの情報に基づいて作成された発光データ140に含まれている。
図15は、図14の複合マップ24cを生成する際のより詳細な処理内容の一例を示す説明図である。図15の処理内容は、前述した図12の処理内容に対して、更に故障解析工程(S1004)内に発光解析に伴う処理内容が加わり、これに伴い、図12の複合マップ24bの代わりに、発光解析結果を反映した複合マップ24cを生成するものとなっている。これ以外の処理内容に関しては、図12の場合と同様であるため、詳細な説明は省略する。故障解析工程(S1004)では、図1で述べたように、発光解析装置150aが半導体ウエハを対象に発光画像150bを取得し、発光解析支援ソフト151が、座標抽出機能151aを用いて前述した発光画像150bにおける発光座標をレイアウト情報を含む設計データ35を参照しながら抽出する。発光解析支援ソフト151は、この抽出した座標を発光データ140として保存する。
このような複合マップ24cを生成することで、実施の形態2で述べた各種効果に加えて、更に、次のような効果を得ることが可能となる。図16は、図14の複合マップ24cを生成することによる効果の一例を示す説明図である。図13で述べたように、インライン検査で検出できなかったロジック故障22またはメモリ故障23が存在した場合(S1304)、図16に示すように、複合マップ24cを用いることで、当該ロジック故障22またはメモリ故障23に対して更なる詳細分類(S1600)を行うことが可能となる。詳細分類(S1600)では、発光箇所141がロジック故障22またはメモリ故障23と一致しているか(S1601)、あるいは不一致であるか(S1604)が判別される。この判別処理は、コンピュータシステムによって自動的に行わせることも可能である。
一致していた場合(S1601)、当該発光箇所141に該当する異常がロジック故障22またはメモリ故障23の故障原因となって歩留まり低下を引き起こしている可能性が高い。特に、当該発光箇所141とロジック故障22とメモリ故障23の全てが重なった場合には、当該発光箇所141に該当する異常が歩留まりに非常に高い影響を及ぼしている可能性が高い(S1602)。そこで、当該発光箇所141を最優先で調査し、対策を施すことで、早期かつ効果的に歩留まり向上が図れる(S1603)。この際に、例えば発光解析装置による発光箇所141は、主にトランジスタの異常によって発生するため、平面上の座標に加えて異常を引き起こすプロセス処理(拡散層形成処理、ゲート酸化膜形成処理等)も予め十分に判明している。したがって、故障箇所を絞り込むためのロジック解析やメモリ解析は不要であるか又は短い期間で行うことができ、これに伴い解析コストや検査コストの低減も図れる。一方、不一致であった場合(S1604)、配線系の故障や、あるいは何らかのスタティックな故障等の観点から調整を行う(S1605)。これによって、ある程度の解析時間の短縮(解析コスト、検査コストの低減)が図れる。
以上のように、本実施の形態3の半導体装置の製造方法を用いることで、代表的には、実施の形態2の場合と同様に、検査コストの低減や、あるいは早期の歩留まり向上などによる製品コストの低減が実現可能となり、加えて、発光解析結果を反映させることで更なる検査コストの低減や早期の歩留まり向上などによる製品コストの低減が図れる。
(実施の形態4)
実施の形態1〜3では、半導体ウエハを対象として複合マップを作成したが、勿論、半導体チップを対象として複合マップを作成することもできる。図17は、本発明の実施の形態4による半導体装置の製造方法において、その処理内容の一例を示すフロー図である。図17に示すフローは、図1で説明したフローに対して、更に、組み立て工程(S1005)、組み立て品検査工程(S1006)、および故障解析工程(S1007)が追加されたものとなっている。それ以外の工程に関しては、図1と同様であるため、詳細な説明は省略する。
実施の形態1〜3では、半導体ウエハを対象として複合マップを作成したが、勿論、半導体チップを対象として複合マップを作成することもできる。図17は、本発明の実施の形態4による半導体装置の製造方法において、その処理内容の一例を示すフロー図である。図17に示すフローは、図1で説明したフローに対して、更に、組み立て工程(S1005)、組み立て品検査工程(S1006)、および故障解析工程(S1007)が追加されたものとなっている。それ以外の工程に関しては、図1と同様であるため、詳細な説明は省略する。
組み立て工程(S1005)では、ウエハ検査工程(S1003)で良品となった半導体チップを対象に組み立て(パッケージング)を行う。組み立て品検査工程(S1006)では、この各半導体チップ(組み立て品)を対象に検査を行う。その検査内容は、前述したウエハ検査(S1003)の場合と同様に、テスタを用いたロジック部テスト(S1006a)およびメモリ部テスト(S1006b)や、IDDQテスト(S1006c)などを含む。ただし、その詳細な検査条件(例えば、タイミング条件、入力データの種類等)がウエハ検査(S1003)の場合と重複していたり、あるいは異なっていたりする。
故障解析工程(S1007)では、前述したウエハ検査(S1003)に対する故障解析工程(S1004)の場合と同様に、実施の形態1〜3で述べたような複合マップ24,24b,24cが生成され、これに基づいて実施の形態1〜3で述べたような各種解析が効率的に行われる。ただし、この場合の複合マップは、半導体ウエハをマップ空間とするものではなく、半導体チップをマップ空間とするものである。そして、この解析によって故障原因が究明されると、故障解析工程(S1004)の場合と同様に、成膜工程(S1001)やインライン検査工程(S1002)に対して対策が施される。これによって、早期の歩留まり向上等が図れる。更に、故障原因が究明されると、場合によってはウエハ検査工程(S1003)に対して例えば検査項目の追加等の対策が施される。これによって、不良品を組み立てる必要がなくなり、コストを低減できる。
以上のように、本実施の形態4の半導体装置の製造方法を用いることで、代表的には、実施の形態1〜3の場合と同様に、検査コストの低減や、あるいは早期の歩留まり向上などによる製品コストの低減が実現可能となる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
例えば、実施の形態3では、実施の形態2の複合マップ24bに対して発光解析結果を重ね合わせたが、勿論、実施の形態1の複合マップ24に対して発光解析結果を重ね合わせることも可能である。
本実施の形態による半導体装置の製造方法は、特に、ロジック回路とメモリ回路が混在した半導体製品の製造工程に適用して有益なものである。
20,20a,20b ロジック故障結果
21,21a,21b,21c メモリ故障結果
22 ロジック故障
23 メモリ故障
24,24b,24c 複合マップ
30a ロジックテスタ
30b フェイルログ
31a 故障診断ソスト
31b ロジック解析支援ソフト
32a メモリテスタ又はロジックテスタ
33 メモリ解析支援ソフト
33a アドレス変換機能
33b,151a 座標変換機能
35 設計データ
50 半導体ウエハ
51 半導体チップ
52 ロジック・メモリ故障共通領域
53 ロジック故障のみ多発領域
54 メモリ故障のみ多発領域
70 メモリマット
71 ロジック故障とメモリ故障の交点
72 共通故障発生箇所
73 ロジック専用レイヤ
74 ロジック・メモリ共通レイヤ
DF,P+ 拡散層
CNT コンタクト層
M1〜M5 メタル配線層
81a,81b p型活性領域
82 n型活性領域
83,NWEL n型ウェル
84 バッティングディフュージョン
WL ワード線
BL ビット線
BLB 反転ビット線
MN nMOSトランジスタ
MP pMOSトランジスタ
VDD 電源電圧
GND 接地電源電圧
GT ゲート電極
SHC シェアードコンタクト
DC,GC コンタクト
SFF スキャンフリップフロップ
PN 外部ピン
SIN スキャンイン端子
SOUT スキャンアウト端子
100 メモリセル
101 デコーダ
110 異物・欠陥検査結果
111 異物・欠陥
120a インライン検査装置
120b 異物・欠陥データ
140 発光データ
141 発光箇所
151 発光解析支援ソフト
21,21a,21b,21c メモリ故障結果
22 ロジック故障
23 メモリ故障
24,24b,24c 複合マップ
30a ロジックテスタ
30b フェイルログ
31a 故障診断ソスト
31b ロジック解析支援ソフト
32a メモリテスタ又はロジックテスタ
33 メモリ解析支援ソフト
33a アドレス変換機能
33b,151a 座標変換機能
35 設計データ
50 半導体ウエハ
51 半導体チップ
52 ロジック・メモリ故障共通領域
53 ロジック故障のみ多発領域
54 メモリ故障のみ多発領域
70 メモリマット
71 ロジック故障とメモリ故障の交点
72 共通故障発生箇所
73 ロジック専用レイヤ
74 ロジック・メモリ共通レイヤ
DF,P+ 拡散層
CNT コンタクト層
M1〜M5 メタル配線層
81a,81b p型活性領域
82 n型活性領域
83,NWEL n型ウェル
84 バッティングディフュージョン
WL ワード線
BL ビット線
BLB 反転ビット線
MN nMOSトランジスタ
MP pMOSトランジスタ
VDD 電源電圧
GND 接地電源電圧
GT ゲート電極
SHC シェアードコンタクト
DC,GC コンタクト
SFF スキャンフリップフロップ
PN 外部ピン
SIN スキャンイン端子
SOUT スキャンアウト端子
100 メモリセル
101 デコーダ
110 異物・欠陥検査結果
111 異物・欠陥
120a インライン検査装置
120b 異物・欠陥データ
140 発光データ
141 発光箇所
151 発光解析支援ソフト
Claims (10)
- (a)半導体ウエハの主面にロジック回路およびメモリ回路を備えた半導体チップを形成するための複数の層を順次成膜する工程と、
(b)前記(a)工程によって成膜された前記半導体ウエハを検査する工程とを有し、
前記(b)工程は、
(b1)前記半導体ウエハ上に形成された前記ロジック回路を対象に電気的検査を行う工程と、
(b2)前記(b1)工程での電気的検査の結果を故障診断ソフトに入力することで前記ロジック回路内のロジック故障箇所の候補を選出する工程と、
(b3)前記半導体ウエハおよび前記半導体チップのレイアウト情報を参照し、前記ロジック故障箇所の候補がそれぞれ位置する前記半導体ウエハ上でのレイアウト座標を導出する工程と、
(b4)前記半導体ウエハ上に形成された前記メモリ回路を対象に電気的検査を行い、その結果得られた故障メモリアドレスを保存する工程と、
(b5)前記レイアウト情報を参照し、前記故障メモリアドレスに該当するメモリセルが位置する前記半導体ウエハ上でのレイアウト座標を導出する工程と、
(b6)前記(b3)工程および前記(b5)工程で得られた前記レイアウト座標を用い、前記半導体ウエハをマップ空間として前記ロジック故障箇所の候補の位置と前記故障メモリアドレスに該当するメモリセルの位置を重ねて表示した第1複合マップを生成する工程とを含むことを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記複数の層は、前記ロジック回路と前記メモリ回路で共通に使用される共通層と、前記ロジック回路のみで使用される専用層とを含むことを特徴とする半導体装置の製造方法。 - 請求項2記載の半導体装置の製造方法において、
前記第1複合マップ上の一部となる第1領域に、前記ロジック故障箇所の候補と前記故障メモリアドレスに該当するメモリセルが併存して分布していた場合、前記第1領域では、前記故障メモリアドレスに該当するメモリセルに基づいた詳細解析が優先的に行われることを特徴とする半導体装置の製造方法。 - 請求項3記載の半導体装置の製造方法において、
前記第1領域内で、前記ロジック故障箇所の候補と前記故障メモリアドレスに該当するメモリセルとで交点を持つ箇所があった場合、前記交点を持つ箇所に対する詳細解析が優先的に行われることを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
(c)前記(a)工程の途中で行われ、前記半導体ウエハ上の異物および/または欠陥を検査し、検出した前記異物および/または欠陥が位置する前記半導体ウエハ上でのレイアウト座標を導出する工程を更に有し、
前記(b)工程は、更に、
(b7)前記(c)工程で得られた前記レイアウト座標を用い、前記第1複合マップ上に前記異物および/または欠陥の検出位置を重ねて表示した第2複合マップを生成する工程を含むことを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(b)工程は、更に、
(b8)前記半導体ウエハ上に形成された前記ロジック回路および/または前記メモリ回路を対象に、異常箇所での発光を観察する装置を用いて発光解析を行う工程と、
(b9)前記発光を観測した位置の前記半導体ウエハ上でのレイアウト座標を導出する工程と、
(b10)前記(b9)工程で得られた前記レイアウト座標を用い、前記第1複合マップ上に前記発光を観測した位置を重ねて表示した第3複合マップを生成する工程とを含むことを特徴とする半導体装置の製造方法。 - (a)半導体ウエハの主面にロジック回路およびメモリ回路を備えた半導体チップを形成するための複数の層を順次成膜する工程と、
(b)前記(a)工程によって成膜された前記半導体ウエハを検査する工程と、
(c)前記(b)工程で良品と判定された前記半導体チップをパッケージ上に組み立てる工程と、
(d)前記(c)工程で組み立てられた前記半導体チップを検査する工程とを有し、
前記(d)工程は、
(d1)前記半導体チップ上に形成された前記ロジック回路を対象に電気的検査を行う工程と、
(d2)前記(d1)工程での電気的検査の結果を故障診断ソフトに入力することで前記ロジック回路内のロジック故障箇所の候補を選出する工程と、
(d3)前記半導体チップのレイアウト情報を参照し、前記ロジック故障箇所の候補がそれぞれ位置する前記半導体チップ上でのレイアウト座標を導出する工程と、
(d4)前記半導体チップ上に形成された前記メモリ回路を対象に電気的検査を行い、その結果得られた故障メモリアドレスを保存する工程と、
(d5)前記レイアウト情報を参照し、前記故障メモリアドレスに該当するメモリセルが位置する前記半導体チップ上でのレイアウト座標を導出する工程と、
(d6)前記(d3)工程および前記(d5)工程で得られた前記レイアウト座標を用い、前記半導体チップをマップ空間として前記ロジック故障箇所の候補の位置と前記故障メモリアドレスに該当するメモリセルの位置を重ねて表示した第1複合マップを生成する工程とを含むことを特徴とする半導体装置の製造方法。 - 請求項7記載の半導体装置の製造方法において、
前記複数の層は、前記ロジック回路と前記メモリ回路で共通に使用される共通層と、前記ロジック回路のみで使用される専用層とを含むことを特徴とする半導体装置の製造方法。 - 請求項7記載の半導体装置の製造方法において、
(e)前記(a)工程の途中で行われ、前記半導体ウエハ上の異物および/または欠陥を検査し、検出した前記異物および/または欠陥が位置する前記半導体ウエハ上でのレイアウト座標を導出する工程を更に有し、
前記(d)工程は、更に、
(d7)前記(e)工程で得られた前記レイアウト座標の内の対象となる前記半導体チップに対応する前記レイアウト座標を用い、前記第1複合マップ上に前記異物および/または欠陥の検出位置を重ねて表示した第2複合マップを生成する工程を含むことを特徴とする半導体装置の製造方法。 - 請求項7記載の半導体装置の製造方法において、
前記(d)工程は、更に、
(d8)前記半導体チップ上に形成された前記ロジック回路および/または前記メモリ回路を対象に、異常箇所での発光を観察する装置を用いて発光解析を行う工程と、
(d9)前記発光を観測した位置の前記半導体チップ上でのレイアウト座標を導出する工程と、
(d10)前記(d9)工程で得られた前記レイアウト座標を用い、前記第1複合マップ上に前記発光を観測した位置を重ねて表示した第3複合マップを生成する工程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010074512A JP2011210775A (ja) | 2010-03-29 | 2010-03-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010074512A JP2011210775A (ja) | 2010-03-29 | 2010-03-29 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011210775A true JP2011210775A (ja) | 2011-10-20 |
Family
ID=44941562
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010074512A Pending JP2011210775A (ja) | 2010-03-29 | 2010-03-29 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2011210775A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20190137113A (ko) | 2017-03-30 | 2019-12-10 | 도쿄엘렉트론가부시키가이샤 | 검사 시스템, 웨이퍼 맵 표시기, 웨이퍼 맵 표시 방법, 및 컴퓨터 프로그램 |
WO2021124602A1 (ja) * | 2019-12-16 | 2021-06-24 | Towa株式会社 | 統計データ生成方法、切断装置及びシステム |
KR20220091730A (ko) * | 2020-12-24 | 2022-07-01 | 큐알티 주식회사 | 반도체 소자 테스트용 빔 검사 장치, 및 빔 검사 방법 |
-
2010
- 2010-03-29 JP JP2010074512A patent/JP2011210775A/ja active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20190137113A (ko) | 2017-03-30 | 2019-12-10 | 도쿄엘렉트론가부시키가이샤 | 검사 시스템, 웨이퍼 맵 표시기, 웨이퍼 맵 표시 방법, 및 컴퓨터 프로그램 |
US11009544B2 (en) | 2017-03-30 | 2021-05-18 | Tokyo Electron Limited | Inspection system, wafer map display, wafer map display method, and computer program |
WO2021124602A1 (ja) * | 2019-12-16 | 2021-06-24 | Towa株式会社 | 統計データ生成方法、切断装置及びシステム |
JP2021097093A (ja) * | 2019-12-16 | 2021-06-24 | Towa株式会社 | 統計データ生成方法、切断装置及びシステム |
CN114746232A (zh) * | 2019-12-16 | 2022-07-12 | Towa株式会社 | 统计数据生成方法、切割装置以及*** |
TWI798610B (zh) * | 2019-12-16 | 2023-04-11 | 日商Towa股份有限公司 | 統計資料產生方法、切斷裝置及系統 |
JP7377092B2 (ja) | 2019-12-16 | 2023-11-09 | Towa株式会社 | 統計データ生成方法、切断装置及びシステム |
CN114746232B (zh) * | 2019-12-16 | 2024-03-19 | Towa株式会社 | 统计数据生成方法、切割装置以及*** |
KR20220091730A (ko) * | 2020-12-24 | 2022-07-01 | 큐알티 주식회사 | 반도체 소자 테스트용 빔 검사 장치, 및 빔 검사 방법 |
KR102425048B1 (ko) | 2020-12-24 | 2022-07-27 | 큐알티 주식회사 | 반도체 소자 테스트용 빔 검사 장치, 및 빔 검사 방법 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6553329B2 (en) | System for mapping logical functional test data of logical integrated circuits to physical representation using pruned diagnostic list | |
US7859285B2 (en) | Device under test array for identifying defects | |
JP4759597B2 (ja) | 半導体集積回路の故障解析方法及び故障解析装置 | |
Ryan et al. | Process defect trends and strategic test gaps | |
Cheng et al. | Enhancing transition fault model for delay defect diagnosis | |
JP2011210775A (ja) | 半導体装置の製造方法 | |
Bernardi et al. | Recent trends and perspectives on defect-oriented testing | |
Quah et al. | Static fault localization of subtle metallization defects using near infrared photon emission microscopy | |
Toh et al. | In-depth electrical analysis to reveal the failure mechanisms with nanoprobing | |
Yeoh et al. | Debugging MBIST hard fails without bitmapping | |
He et al. | Defect-Directed Stress Testing Based on Inline Inspection Results | |
Baltagi et al. | Embedded memory fail analysis for production yield enhancement | |
Thor et al. | Significance of dynamic electrical fault isolation techniques on buried via void defects | |
Song | SRAM failure analysis evolution driven by technology scaling | |
Yeoh et al. | LADA methodologies to localize embedded memory failure | |
Patterson et al. | E-Beam Hot Spot Inspection for Early Detection of Systematic Patterning Problems for a 22 nm SOI Technology | |
Faraby et al. | Efficient fault isolation and failure analysis methods to root cause defects in microprocessors | |
Appello et al. | Rapid root cause analysis and process change validation with design-centric volume diagnostics in production yield enhancement | |
Ouimet et al. | Analysis of 0.13 μm CMOS technology using time resolved light emission | |
Balachandran et al. | Expediting ramp-to-volume production | |
Yeoh et al. | Significance of pre-and post-EFI data processing to enhance dynamic electrical fault isolation success | |
Goh et al. | Faster Localization of Logic Soft Failures Using a Combination of Scan Diagnosis at Reduced VDD and LADA | |
Mendaros | Enhancing the SRAM Failure Analysis Process | |
Lee et al. | Wafer-Level Failure Analysis Process Flow | |
Burmer et al. | Statistical evaluation of scan test diagnosis results for yield enhancement of logic designs |