JP2011199922A - ハーフブリッジ形dc/dcコンバータ - Google Patents
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Abstract
【解決手段】第1スイッチング素子4と第2スイッチング素子5とを交互にオン/オフ駆動することによりトランス8の2次巻線の両端から変圧された交流電圧を出力するハーフブリッジ形DC/DCコンバータは、交流電圧を直流の整流電圧に変換する整流回路9、整流電圧を平滑化して所定の出力電圧を所定の負荷回路13に供給するフィルタ回路10、整流回路9とフィルタ回路10との間にあって、負荷回路13に流れる負荷電流Ioの大きさに応じて、フィルタ回路10を構成するリアクトル成分にインダクタ値を追加するためのリアクトル成分を有するリアクトル追加回路20を備え、フィルタリアクトルのインダクタンス値を大きくすることができる。
【選択図】図1
Description
ハーフブリッジ形DC/DCコンバータは、一般に2つの直流電源を必要とするが、図9に示した例は、直流電源1に等容量の第1分圧コンデンサ2と第2分圧コンデンサ3との直列接続回路を接続して、直流電源1の電圧(2Vdc)を2分の1に分圧して2つの電圧信号Vdcを有した直流電源として構成されている。この第1分圧コンデンサ2と第2分圧コンデンサ3との直列接続回路には、同じNチャネル半導体からなる第1スイッチング素子4と第2スイッチング素子5との直列接続アームが並列に接続されている。第1スイッチング素子4のゲートには、ゲート駆動用増幅回路6が接続され、第2スイッチング素子5のゲートには、ゲート駆動用増幅回路7が接続されている。ゲート駆動用増幅回路6およびゲート駆動用増幅回路7は、それぞれゲート駆動パルス信号G1,G2を受けている。
この電圧制限回路161で実行される第1の制御信号S1に対する電圧制限は、図10に示した例では、それぞれ最小制限電圧値ΔVcw、最大制限電圧値(Vcw−ΔVcw)に設定している。これにより、第1の制御信号S1が0になっても、第2の制御信号S2は最小制限電圧ΔVcwに保持され、第1の制御信号S1が(Vcw−ΔVcw)より高くなっても、第2の制御信号S2は、最大制限電圧(Vcw−ΔVcw)に保持される。ここで、ゲート駆動パルス信号G1,G2の重なり時間が生じないように、それらのパルス幅を制限することによって第1スイッチング素子4および第2スイッチング素子5が同時にオンとなるアーム短絡を防止する必要がある。そのため、第1スイッチング素子4および第2スイッチング素子5をオン/オフするスイッチング動作の可能な最小時間に対応する電圧値が、この最小制限電圧値ΔVcwとして設定される。
ハーフブリッジ形DC/DCコンバータには、上述のようなゲート駆動パルス信号G1,G2が図9に示すゲート駆動用増幅回路6,7に入力されて第1スイッチング素子4および第2スイッチング素子5がオン/オフする。このとき、絶縁トランス8の1次巻線には、図11(D)に示す1次電流It1が流れ、その結果、同図(C)に示すような矩形波交流電圧の電圧信号Vt1が印加される。絶縁トランス8の2次巻線はセンタタップ巻線構造を有しており、そのセンタ端子が負荷回路13のマイナス線となり、その両端子からそれぞれ図11(E),(F)に示す電圧信号Vt2,Vt3が整流回路9に供給されている。ここで、Tpw2は一方の2次巻線からの電圧信号Vt2の導通時間(電圧オン幅)、Tpo2はその非導通時間(電圧オフ幅)を示している。また、Tpw3は他方の2次巻線からの電圧信号Vt3の導通時間、Tpo3はその非導通時間を示している。
Tpo1=Tpo2=Tpo3 …(2)
通常では、第1、第2スイッチング素子4,5の確実なオン/オフ動作のためには、電圧オン時間、オフ時間に50%の余裕を持たせて設定される。そこで、各巻線の最小導通時間Tpw1m,Tpw2m,Tpw3m、および最小非導通時間Tpo1m,Tpo2m,Tpo3mのいずれも1.5μsecとする。また、絶縁トランス8の2次側で整流される整流電圧Vdのパルス幅Tpw(図11(G)参照)についても、以下の関係が成り立つ。
(第1の実施の形態)
図1は、本発明の第1の実施の形態に係るハーフブリッジ形DC/DCコンバータの主回路およびその制御ブロックを示す図である。なお、図1において、上述の図9に示した構成要素と同じ、または均等の構成要素については同じ符号を付してその詳細な説明は省略する。
図2は、ハーフブリッジ形DC/DCコンバータが最小パルス幅で整流電圧を生成して動作する際の信号波形を示す図である。すなわち、電圧制限回路161からゲートパルス発生回路16に出力される第2の制御信号S2を最小制限電圧値ΔVcwとした場合には、それぞれ第1スイッチング素子4および第2スイッチング素子5に供給されるゲート駆動パルス信号G1,G2のオン時間は、最小パルス幅(Tpw1m=1.5μsec)となる。
直流電源1の電圧信号Vdc、出力電流Ioについては、Vdc=最小、Io=最大で整流電圧Vdのパルス幅Tpwが最大となり、そのとき出力電圧Voが50V以上でなければいけない。すなわち、Vdc=150V、Io=20Aの時、Tpw=11.0μsecでVo>50Vとするためには、絶縁トランス8の巻線数比については、以下の条件が必要となる。
これは、巻線比nについて、n<2.64となることを示している。そこで、巻線ドロップ、トランス損失等を考慮して、n=2.4とする。
Cf≧Id(Δt/ΔV) …(5)
において、Δt=Tpw=(12.5/2)μsec、ΔV=50V×1%=0.5とすれば、上式からはCf≧250μFとなるから、このキャパシタンス値Cfを300μFに設定する。
Lf=V(Δt/ΔI)
={(Vdc/n)−Vo}(Tpw/ΔIdc) …(6)
ここで、整流電圧Vdのパルス幅Tpwは、
Tpw=Vo×(n/Vdc)×(1/2fc) …(7)
より、50V×(2.4/350)×(1/2fc)=4.28μsecとなる。
図4は、ハーフブリッジ形DC/DCコンバータの出力電流と出力電圧との関係を示す特性図である。
この出力電流検出回路22は、第1コンパレータ221、第2コンパレータ222、JKフリップフロップ223、および論理否定回路224によって構成されている。変流器21で検出された電流検出値Ioは、第1コンパレータ221、第2コンパレータ222にそれぞれ供給される。第1コンパレータ221では、電流検出値Ioが電流値(Iom+ΔI)と比較され、比較結果がJKフリップフロップ223のJ入力信号となる。第2コンパレータ222では、電流検出値Ioが電流値(Iom−ΔI)と比較され、論理否定回路224で反転された比較結果がJKフリップフロップ223のK入力信号となる。そして、JKフリップフロップ223のQ出力信号がゲート駆動用アンプ23に供給されて、リアクトル追加回路20のスイッチング素子201を所定のタイミングでオン/オフ制御するようにしている。こうして、出力電流Ioが10%(2A)以下に減少したことを変流器21で検知すると、スイッチング素子201をオフしてフィルタリアクトル11にリアクトル202が追加される。
リアクトル追加回路30では、リアクトル302とリアクトル303との直列回路が、スイッチング素子301およびダイオードDsの直列回路に対して並列に接続されている。リアクトル303には、電流ゼロ付近ではリアクトルとして動作して、エネルギー損失がほぼゼロとなる可飽和リアクトルが用いられる。このリアクトル303は、コアが飽和するとインダクタンス成分が急激に減少し、コアで発生するヒステリシス損失が増加する。したがって、そこに流れる電流値が0.4A以上で飽和するように設定しておけば、更に小さな出力電流Ioまで制御が可能になる。
(第2の実施の形態)
図7は、本発明の第2の実施の形態に係るハーフブリッジ形DC/DCコンバータの主回路およびその制御ブロックを示す図である。
この電圧幅比較回路25は、波形成形要素251、第1、第2の時間遅延要素252,253、2つの論理積(アンド)回路254,255、論理否定回路256、およびJKフリップフロップ257によって構成されている。波形成形要素251は、電圧信号Vt1を、その導通時間Tpw1に比例したパルス幅の制御信号S4に成形する。この制御信号S4は、第1の時間遅延要素252と第2の時間遅延要素253、および2つの論理積回路254,255にそれぞれ供給される。第1の時間遅延要素252では、制御信号S4のパルス幅が基準時間(Tm+ΔT)と比較され、その比較結果が論理積回路254を介してJKフリップフロップ257のJ入力信号とされる。第2の時間遅延要素253では、制御信号S4のパルス幅が基準時間(Tm−ΔT)と比較され、その比較結果が論理積回路255および論理否定回路256を直列に介してJKフリップフロップ257のK入力信号となる。そして、JKフリップフロップ257のQ出力信号が制御信号S5としてゲート駆動用アンプ23に出力され、リアクトル追加回路20のスイッチング素子201を所定のタイミングでオン/オフ制御するようにしている。
2 第1分圧コンデンサ
3 第2分圧コンデンサ
4 第1スイッチング素子
5 第2スイッチング素子
6,7 ゲート駆動用増幅回路
8 絶縁トランス
9 整流回路
10 フィルタ回路
11 フィルタリアクトル
12 コンデンサ
13 負荷回路
14 出力電圧検出回路
15 電圧調整回路
16 ゲートパルス発生回路
161 電圧制限回路
162 ゲートパルス生成回路
20 リアクトル追加回路
21 変流器
22 出力電流比較回路
23 ゲート駆動用アンプ
24 電圧検出トランス
25 電圧幅比較回路
201 スイッチング素子
202 リアクトル
Claims (6)
- 直流電源に第1分圧コンデンサと第2分圧コンデンサとの直列接続回路および第1スイッチング素子と第2スイッチング素子との直列接続アームがそれぞれ並列に接続され、前記第1分圧コンデンサと前記第2分圧コンデンサとの接続点および前記第1スイッチング素子と前記第2スイッチング素子との接続点がトランスの1次巻線端子にそれぞれ接続され、前記第1スイッチング素子と前記第2スイッチング素子とを交互にオン/オフ駆動することにより前記トランスの2次巻線の両端から変圧された交流電圧を出力するハーフブリッジ形DC/DCコンバータにおいて、
前記交流電圧を直流の整流電圧に変換する整流回路と、
前記整流電圧を平滑化して所定の出力電圧を所定の負荷回路に供給するフィルタ回路と、
前記整流回路と前記フィルタ回路との間にあって、前記負荷回路に流れる負荷電流の大きさに応じて、前記フィルタ回路を構成するリアクトル成分にインダクタ値を追加するためのリアクトル成分を有するリアクトル追加回路と、
を備えたことを特徴とするハーフブリッジ形DC/DCコンバータ。 - 前記負荷回路に流れる負荷電流の大きさを検出する変流器と、
前記変流器で検出された電流検出値が入力され、前記電流検出値を所定の基準電流値と比較することによって前記リアクトル追加回路のインダクタ値を追加するか否かを設定する出力電流比較回路と、
を有していることを特徴とする請求項1記載のハーフブリッジ形DC/DCコンバータ。 - 前記出力電流比較回路では、前記電流検出値が減少する際の前記基準電流値と前記電流検出値が増加する際の前記基準電流値との間に所定の大きさのヒステリシス電流幅が設定されていることを特徴とする請求項2記載のハーフブリッジ形DC/DCコンバータ。
- 前記トランスの1次側に生じる電圧信号の大きさを検出する電圧検出トランスと、
前記電圧検出トランスで検出された電圧検出値が入力され、前記電圧検出値の導通時間を所定の基準時間と比較することによって前記リアクトル追加回路のインダクタ値を追加するか否かを設定する電圧幅比較回路と、
を有していることを特徴とする請求項1記載のハーフブリッジ形DC/DCコンバータ。 - 前記電圧幅比較回路では、前記電圧検出値の導通時間が減少する際の前記基準時間と前記電圧検出値の導通時間が増加する際の前記基準時間との間に所定の大きさのヒステリシス時間幅が設定されていることを特徴とする請求項4記載のハーフブリッジ形DC/DCコンバータ。
- 前記リアクトル追加回路は、第1のリアクトル成分と直列に接続される可飽和リアクトルからなる第2のリアクトル成分を備えていることを特徴とする請求項1記載のハーフブリッジ形DC/DCコンバータ。
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