JP2011199648A - 可変利得減衰器 - Google Patents

Abstract

【課題】特性劣化を引き起こす容量結合をしないで次段増幅器と接続でき、非常に広い周波数範囲に渡って同様の特性で、入力される高周波信号の利得を適切に減衰させて次段増幅器に伝達できる可変利得減衰器を提供すること。
【解決手段】高周波信号を入力するための入力ポート１８と、高周波信号を出力するための出力ポート１９と、外部からバイアス電圧を印加するためのバイアスポート２０と、入力ポートと出力ポートとの間に直列に接続され、それぞれ同等の制御電圧により利得が制御されるＭＯＳトランジスタ１０，１１と、ＭＯＳトランジスタ１０，１１の直列接続端とグランドとの間に接続され、ＭＯＳトランジスタ１０，１１に適用する制御電圧とは逆特性の制御電圧によって利得が制御されるＭＯＳトランジスタ１２とを備え、３つのＭＯＳトランジスタの各バックゲート端子は共通にバイアスポートに接続されている。
【選択図】 図２

Description

本発明は、可変利得減衰器に関するものである。

本発明が対象とする可変利得減衰器は、デジタルＴＶ用受信機のチューナーＩＣなどの高周波受信回路において、アンテナと増幅器との間に設けられる回路であり、希望波や妨害波が強い場合は、増幅器が飽和して受信不能とならないよう受信電力強度を減衰させ、逆に、希望波が弱い場合は受信電力強度を減衰させることなく、増幅器に正しく受信信号を伝達できるようにする役割を担っている。

高周波回路で用いる可変利得減衰器のタイプとしては、可変抵抗素子として機能するトランジスタをＴ字型に配置したＴ型減衰器と、π字型に配置したπ型減衰器とがある（例えば特許文献１）が、可変利得減衰器の次段に配置される増幅器内のトランジスタは、バイアスがかかった状態で動作しているので、そのバイアス電流が可変利得減衰器に流入しないようにするため、可変利得減衰器と増幅器との接続は、容量素子を介在させた容量結合とするのが一般的である。

デジタルＴＶ用受信機の高周波受信回路は、放送局や基地局近くの妨害波が非常に強い環境下においても、また、放送局や基地局から遠く離れて電波が弱い環境下においても、希望チャネルの電波を正しく受信できることが求められている。そして、一般に、ＴＶなどの放送電波は、各国の電波事情によりまちまちな周波数が採用されているので、デジタルＴＶ用受信機のチューナーＩＣなどの高周波受信回路には、非常に幅広い周波数範囲に渡って同様の特性で受信できる性能が求められている。

この場合、可変利得減衰器は、ＴＶ受信機の最前段に配置されるので、可変利得減衰器の特性（ＮＦ（雑音特性）、Ｇａｉｎ（減衰特性）やＩＩＰ３（３次の歪特性）など）はＴＶ受信機の受信性能に大きな影響を与える。

したがって、可変利得減衰器を、非常に幅広い周波数範囲に渡って同様の特性で、アンテナの受信信号の利得を適切に減衰させ得る構成にし、かつ、それをそのまま次段増幅器に伝達できるようにする必要がある。つまり、次段のバイアスを持つ増幅器との間を容量結合することが困難となるので、容量結合を採用する従来の回路技術では、可変利得減衰器において上記の特性改善措置を講じても、容量結合によって雑音特性や歪特性を劣化させることになるという問題が生じている。

特開２００９−１３０８０８号公報

本発明は、上記に鑑みてなされたものであり、特性劣化を引き起こす容量結合をしないで次段増幅器と接続でき、非常に広い周波数範囲に渡って同様の特性で、入力される高周波信号の利得を適切に減衰させて次段増幅器に伝達できる可変利得減衰器を提供することを目的とする。

本願発明の一態様によれば、高周波信号を入力するための入力ポートと、高周波信号を出力するための出力ポートと、外部からバイアス電圧を印加するためのバイアスポートと、前記入力ポートと前記出力ポートとの間に直列に接続され、それぞれ同等の制御電圧によって利得が制御される第１および第２のＭＯＳトランジスタと、前記第１および第２のＭＯＳトランジスタの直列接続端とグランドとの間に接続され、前記第１および第２のＭＯＳトランジスタに適用する前記制御電圧とは逆特性の制御電圧によって利得が制御される第３のＭＯＳトランジスタとを備え、前記３つのＭＯＳトランジスタの各バックゲート端子は共通に前記バイアスポートに接続されていることを特徴とする可変利得減衰器が提供される。

本発明によれば、特性劣化を引き起こす容量結合をしないで次段増幅器と接続でき、非常に広い周波数範囲に渡って同様の特性で、入力される高周波信号の利得を適切に減衰させて次段増幅器に伝達できる可変利得減衰器が得られるという効果を奏する。

図１は、本発明の一実施の形態に係る可変利得減衰器に利得の可変減衰動作を行わせる制御電圧を生成するＴＶ電波受信系の構成を示すシステム図である。 図２は、本発明の実施例１として、図１に示す可変利得減衰器をＴ型減衰器で構成した場合の回路図である。 図３は、本発明の実施例２として、図１に示す可変利得減衰器をπ型減衰器で構成した場合の回路図である。 図４は、本発明の実施例３として、図１に示す可変利得減衰器を差動構成（その１）とした場合の回路図である。 図５は、本発明の実施例４として、図１に示す可変利得減衰器を差動構成（その２）とした場合の回路図である。

以下に添付図面を参照して、本発明の実施の形態に係る可変利得減衰器を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。

図１は、本発明の一実施の形態に係る可変利得減衰器に利得の可変減衰動作を行わせる制御電圧を生成するＴＶ電波受信系の構成を示すシステム図である。図１では、ＴＶ電波受信系として、アンテナ１と、可変利得減衰器２と、増幅器（ＡＭＰ）３と、フィルタ（Ｆｉｌｔｅｒ）４と、ミキサ５と、ベースバンド回路６とが示されている。そのうち、アンテナ１からミキサ５までが高周波受信回路を構成している。

アンテナ１には、希望波（受信したいチャネルの放送電波）と妨害波（受信したいチャネル以外の放送電波や携帯電話の電波など）が受信される。可変利得減衰器２は、アンテナ１に受信される全ての電波による受信信号の利得を制御電圧８に基づき減衰等して増幅器３の入力信号とする。このとき、この実施の形態に係る可変利得減衰器２を構成するＭＯＳトランジスタは、次段の増幅器３内のバイアス電位と同電位で動作するように構成されており、可変利得減衰器２の出力は、特性劣化を引き起こす容量素子を介さずに、直接増幅器３に入力される。

増幅器３にて増幅された高周波信号は、フィルタ４にて帯域制限処理や雑音除去処理などを受けてミキサ５に入力され、ダウンコンバートされてベースバンド回路６に入力される。ベースバンド回路６は、入力段にＡＤＣ（アナログデジタル変換器）を備え、ＡＤＣが出力するデジタル信号に基づきＣＰＵにより各種の制御処理や信号処理が行われる。

並行して、ＣＰＵは、ミキサ５の出力を受信電力として監視するためベースバンド回路６の入力点７を受信電力測定点とし、受信電力測定点７で測定した受信電力と所定値との比較結果に基づき可変利得減衰器２での減衰量を指定する制御電圧８を生成する。所定値は、ミキサ５の出力とＡＤＣのダイナミックレンジとの関係などを勘案して定められる。

これによって、可変利得減衰器２は、希望波や妨害波が強い場合は、増幅器３が飽和して受信不能とならないよう受信電力強度を減衰させ、逆に、希望波が弱い場合は受信電力強度を減衰させることなく、増幅器３に正しく受信信号を伝達できるようにする役割を果たす。

以下、この実施の形態に係る可変利得減衰器２の具体的な構成例を実施例として示す。なお、各実施例では、ＭＯＳトランジスタとして、ＮＭＯＳトランジスタを用いた場合が示されている。

＜実施例１＞
図２は、本発明の実施例１として、図１に示す可変利得減衰器をＴ型減衰器で構成した場合の回路図である。
図２において、可変利得減衰器（Ｔ型減衰器）２は、外部との入出力端として、アンテナ１に接続される入力ポート１８と、増幅器３に接続される出力ポート１９およびバイアスポート２０とを備えている。増幅器３は、その入力段は種々に構成されるが、一般にバイアス付きである。例えば、図２に示すように、増幅器３の入力段が、バックゲート端子がバイアスされているゲート接地増幅器２５で構成されている場合、出力ポート１９は、増幅器３の高周波信号入力ポートであるゲート接地回路２５のソース端子に接続され、バイアスポート２０は、ゲート接地回路２５のバックゲート端子に接続される。

Ｔ型減衰器は、基本的には、入力ポート１８と出力ポート１９との間に直列に接続されるＭＯＳトランジスタ１０，１１と、ＭＯＳトランジスタ１０，１１の直列接続端とグランドとの間に接続されるＭＯＳトランジスタ１２とで構成される。ＭＯＳトランジスタ１０，１１の各ゲート端子には、同特性の制御電圧８が印加され、ＭＯＳトランジスタ１２のゲート端子には、逆特性の制御電圧８が印加される。

一般的なＴ型減衰器では、３つのＭＯＳトランジスタ１０，１１，１２の各バックゲート端子は、グランドに接続されるが、この実施の形態では、図２に示すように、共通にバイアスポート２０に接続されている。すなわち、一般的なＴ型減衰器とは異なり、この実施の形態では、ＭＯＳトランジスタ１０，１１，１２は、それぞれ閾値が同一に引き上げられ、弱反転領域において線形動作を行う。

そのため、ＭＯＳトランジスタ１０，１１，１２に印加される制御電圧８は、一定振幅のパルス電圧信号ではなく、ＭＯＳトランジスタ１０，１１，１２の線形動作特性に合わせて傾斜を有した振幅の電圧信号である。

そして、ＭＯＳトランジスタ１０，１１の直列接続端と、ＭＯＳトランジスタ１０，１１，１２の各バックゲート端子のバイアスポート２０への接続ラインとの間は、高抵抗素子１７で接続されている。高抵抗素子１７は、寄生容量の発生を回避して高周波特性を良好にし、良好な線形動作を確保するために設けてある。

図２では、ＭＯＳトランジスタ１２のソース端子とグランドとの間に、容量素子１３を介在させてある。この容量素子１３は、ＭＯＳトランジスタ１２の動作時におけるバイアス電流の流路をカットするためのものであり、一般的なＴ型減衰器において、増幅器３との接続に用いられていたものと同様の機能であるが、この実施の形態では、上記した線形動作の確保を目的としている。

そして、ＭＯＳトランジスタ１０，１１，１２には、一般的なＴ型減衰器と同様に、それぞれ抵抗素子１４，１５，１６が並列接続されている。なお、抵抗素子１６は、ＭＯＳトランジスタ１２と容量素子１３との直列回路に並列に接続されている。これらの並列抵抗素子は、一般には、減衰量の限界値を定める必要がある場合などに用いられるもので、不要の場合もある。これらの並列抵抗素子の抵抗値は、一般には等値であるが、この実施の形態では、等値の抵抗素子１４，１５に対し抵抗素子１６の値を変えてインピーダンス変換の機能も持たせることができる。

以上のように、この実施の形態では、次段増幅器３がバイアス付きである点に着目し、ＭＯＳトランジスタ１０，１１，１２の各バックゲートの電位を次段増幅器３のバイアス電位と同じにし、ＭＯＳトランジスタ１０，１１，１２を次段増幅器３のバイアス電位と同じ電位で動作させるので、特性劣化を引き起こす容量結合を回避できる。その結果、減衰器の機能を次段増幅器の入力段に設けられるゲート接地回路の一部に担わせることができ、ＮＦ（雑音特性）の向上が図れる。

そして、ＭＯＳトランジスタ１０，１１，１２は、コンダクタンスの変化が指数関数となる弱反転領域で動作するので、利得可変カーブを対数ーリニアの関係にすることができる。これによって、特性劣化の少ない可変利得減衰器（Ｔ型減衰器）が得られる。

このとき、高抵抗素子１７によりＭＯＳトランジスタ１０，１１，１２がそれぞれ弱反転領域で動作するように制御される。また、容量素子１３によりＭＯＳトランジスタ１２にバイアス電流が流れないので、ＭＯＳトランジスタ１２に確実に線形動作を行わせることができる。

加えて、次段増幅器３のＮＦや利得は、入力インピーダンスに依存する。この実施の形態では、ＭＯＳトランジスタ１０，１２，１３のサイズ比や、抵抗素子１４，１５の抵抗値と抵抗素子１６の抵抗値との比率を変えることでインピーダンス変換ができるので、可変利得減衰器の機能を実現する傍ら、次段増幅器３とのインピーダンス整合を実現することができる。

次に、受信感度点でのシミュレーション結果を示す。この実施の形態によるＴ型減衰器では、ＮＦ（雑音特性）は３．３９ｄＢ、Ｇａｉｎ（減衰特性）は１３．３ｄＢ、ＩＩＰ３（歪特性）は６．８ｄＢであった。これに対して、一般的な構成のＴ型減衰器では、ＮＦ（雑音特性）は５．３２ｄＢ、Ｇａｉｎ（減衰特性）は１２．５４ｄＢ、ＩＩＰ３（歪特性）は６．５ｄＢであった。この実施の形態によるＴ型減衰器では、ＮＦ（雑音特性）が大幅に改善されることが解る。

以上説明した「各ＭＯＳトランジスタの各バックゲートの電位を次段増幅器３のバイアス電位と同じにし、各ＭＯＳトランジスタを次段増幅器３のバイアス電位と同じ電位で動作させる、つまり各ＭＯＳトランジスタをコンダクタンスの変化が指数関数となる弱反転領域で動作させる」考えは、そのままπ型減衰器や差動構成の減衰器にも適用できるので、以下にそれらの構成例を示す。なお、入力ポートや出力ポート、バイアスポートの図示や説明は省略する。

＜実施例２＞
図３は、本発明の実施例２として、図１に示す可変利得減衰器をπ型減衰器で構成した場合の回路図である。
図３において、可変利得減衰器（π型減衰器）２は、ＭＯＳトランジスタ３０と、ＭＯＳトランジスタ３０のソース端子とグランドとの間に配置されるＭＯＳトランジスタ３１と容量素子３２の直列回路と、ＭＯＳトランジスタ３０のドレイン端子とグランドとの間に配置されるＭＯＳトランジスタ３３と容量素子３４の直列回路と、ＭＯＳトランジスタ３０に並列に接続された抵抗素子３５と、ＭＯＳトランジスタ３１と容量素子３２の直列回路に並列に接続された抵抗素子３６と、ＭＯＳトランジスタ３３と容量素子３４の直列回路に並列に接続された抵抗素子３７とを備えている。

ＭＯＳトランジスタ３０のソース端子には、アンテナ１が接続される。ＭＯＳトランジスタ３０のドレイン端子には、増幅器３の入力段に配置されるゲート接地回路２５のソース端子が接続される。そして、ＭＯＳトランジスタ３０，３１，３２の各バックゲート端子は、共通に、ゲート接地回路２５のバックゲート端子に接続される。制御電圧８の印加方法は実施例１と同様である。

＜実施例３＞
図４は、本発明の実施例３として、図１に示す可変利得減衰器を差動構成（その１）とした場合の回路図である。図４において、アンテナ１の受信信号は、バラントランス３９により差動信号に変換され、可変利得減衰器（差動構成減衰器）２に入力される。増幅器３は、一般的なバイアス付きの増幅器であり、差動信号の入力端子を備えている。

差動構成減衰器２は、基本的には、バラントランス３９の二次巻線の一端と増幅器３の一方の差動入力端との間に直列に接続されるＭＯＳトランジスタ４０，４１と、バラントランス３９の二次巻線の他端と増幅器３の他方の差動入力端との間に直列に接続されるＭＯＳトランジスタ４２，４３と、ＭＯＳトランジスタ４０，４１の直列接続端とＭＯＳトランジスタ４２，４３の直列接続端との間に接続されるＭＯＳトランジスタ４５とで構成される。

ＭＯＳトランジスタ４０，４１の各バックゲート端子は、ＭＯＳトランジスタ４５のバックゲート端子と共に抵抗素子５１を介して増幅器３の一方のバイアス端子に接続され、ＭＯＳトランジスタ４２，４３の各バックゲート端子は、ＭＯＳトランジスタ４５のバックゲート端子と共に抵抗素子５２を介して増幅器３の他方のバイアス端子に接続される。

ＭＯＳトランジスタ４０，４１およびＭＯＳトランジスタ４２，４３の各ゲート端子には、同特性の制御電圧８が印加され、ＭＯＳトランジスタ４５のゲート端子には、逆特性の制御電圧８が印加される。

そして、ＭＯＳトランジスタ４０，４１の直列接続端と各バックゲートの接続ラインとの間に、高抵抗素子５３が接続されている。ＭＯＳトランジスタ４２，４３の直列接続端と各バックゲートの接続ラインとの間に、高抵抗素子５４が接続されている。また、ＭＯＳトランジスタ４０〜４３，４５には、抵抗素子４６〜５０が並列接続されている。

この差動構成減衰器２では、図２に示した容量素子１３のようなバイアス電流カット用の容量素子は不要になる。

＜実施例４＞
図５は、本発明の実施例４として、図１に示す可変利得減衰器を差動構成（その２）とした場合の回路図である。図５では、図４に示した構成において、増幅器３の具体的な構成例が示されている。

すなわち、増幅器３は、入力段がベース接地回路の差動構成である。一方のベース接地回路のソース端子がＭＯＳトランジスタ４１のドレイン端子に接続され、そのバックゲート端子に抵抗素子５１が接続されている。また、他方のベース接地回路のソース端子がＭＯＳトランジスタ４３のドレイン端子に接続され、そのバックゲート端子に抵抗素子５２が接続されている。その他の構成は、図４と同様である。

１ アンテナ、２ 可変利得減衰器（Ｔ型減衰器、π型減衰器、差動構成減衰器）、３ 増幅器、１０〜１２，３０〜３２，４０〜４３，４５ ＭＯＳトランジスタ、１３ 容量素子、１７，５３，５４ 高抵抗素子、 １８ 入力ポート、１９ 出力ポート、２０ バイアスポート、２５ ベース接地回路。

Claims (5)

1. 高周波信号を入力するための入力ポートと、
   高周波信号を出力するための出力ポートと、
   外部からバイアス電圧を印加するためのバイアスポートと、
   前記入力ポートと前記出力ポートとの間に直列に接続され、それぞれ同等の制御電圧によって利得が制御される第１および第２のＭＯＳトランジスタと、
   前記第１および第２のＭＯＳトランジスタの直列接続端とグランドとの間に接続され、前記第１および第２のＭＯＳトランジスタに適用する前記制御電圧とは逆特性の制御電圧によって利得が制御される第３のＭＯＳトランジスタと
   を備え、
   前記３つのＭＯＳトランジスタの各バックゲート端子は共通に前記バイアスポートに接続されている
   ことを特徴とする可変利得減衰器。
2. 差動の高周波信号を入力するための第１および第２の入力ポートと、
   高周波信号を差動で出力するための第１および第２の出力ポートと、
   外部からバイアス電圧を印加するためのバイアスポートと、
   前記第１の入力ポートと前記第１の出力ポートとの間に直列に接続され、それぞれ同等の制御電圧によって利得が制御される第１および第２のＭＯＳトランジスタと、
   前記第２の入力ポートと前記第２の出力ポートとの間に直列に接続され、それぞれ前記制御電圧によって利得が制御される第３および第４のＭＯＳトランジスタと、
   前記第１および第２のＭＯＳトランジスタの直列接続端と前記第３および第４のＭＯＳトランジスタの直列接続端との間に接続され、前記第１〜第４のＭＯＳトランジスタに適用する前記制御電圧とは逆特性の制御電圧によって利得が制御される第５のＭＯＳトランジスタと
   を備え、
   前記５つのＭＯＳトランジスタの各バックゲート端子は共通に前記バイアスポートに接続されている
   ことを特徴とする可変利得減衰器。
3. 前記バイアスポートに外部から印加されるバイアス電圧は、前記出力ポートが接続される増幅器内で使用しているバイアス電圧であることを特徴とする請求項１または２に記載の可変利得減衰器。
4. 前記第３のＭＯＳトランジスタとグランドとの間に、容量素子が接続されていることを特徴とする請求項１または３に記載の可変利得減衰器。
5. 前記各バックゲート端子と前記バイアスポートとの接続ラインと、前記直列接続端との間に、抵抗素子が接続されていることを特徴とする請求項１〜４のいずれか一つに記載の可変利得減衰器。

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