JP2011199648A - 可変利得減衰器 - Google Patents
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Abstract
【課題】特性劣化を引き起こす容量結合をしないで次段増幅器と接続でき、非常に広い周波数範囲に渡って同様の特性で、入力される高周波信号の利得を適切に減衰させて次段増幅器に伝達できる可変利得減衰器を提供すること。
【解決手段】高周波信号を入力するための入力ポート18と、高周波信号を出力するための出力ポート19と、外部からバイアス電圧を印加するためのバイアスポート20と、入力ポートと出力ポートとの間に直列に接続され、それぞれ同等の制御電圧により利得が制御されるMOSトランジスタ10,11と、MOSトランジスタ10,11の直列接続端とグランドとの間に接続され、MOSトランジスタ10,11に適用する制御電圧とは逆特性の制御電圧によって利得が制御されるMOSトランジスタ12とを備え、3つのMOSトランジスタの各バックゲート端子は共通にバイアスポートに接続されている。
【選択図】 図2
【解決手段】高周波信号を入力するための入力ポート18と、高周波信号を出力するための出力ポート19と、外部からバイアス電圧を印加するためのバイアスポート20と、入力ポートと出力ポートとの間に直列に接続され、それぞれ同等の制御電圧により利得が制御されるMOSトランジスタ10,11と、MOSトランジスタ10,11の直列接続端とグランドとの間に接続され、MOSトランジスタ10,11に適用する制御電圧とは逆特性の制御電圧によって利得が制御されるMOSトランジスタ12とを備え、3つのMOSトランジスタの各バックゲート端子は共通にバイアスポートに接続されている。
【選択図】 図2
Description
本発明は、可変利得減衰器に関するものである。
本発明が対象とする可変利得減衰器は、デジタルTV用受信機のチューナーICなどの高周波受信回路において、アンテナと増幅器との間に設けられる回路であり、希望波や妨害波が強い場合は、増幅器が飽和して受信不能とならないよう受信電力強度を減衰させ、逆に、希望波が弱い場合は受信電力強度を減衰させることなく、増幅器に正しく受信信号を伝達できるようにする役割を担っている。
高周波回路で用いる可変利得減衰器のタイプとしては、可変抵抗素子として機能するトランジスタをT字型に配置したT型減衰器と、π字型に配置したπ型減衰器とがある(例えば特許文献1)が、可変利得減衰器の次段に配置される増幅器内のトランジスタは、バイアスがかかった状態で動作しているので、そのバイアス電流が可変利得減衰器に流入しないようにするため、可変利得減衰器と増幅器との接続は、容量素子を介在させた容量結合とするのが一般的である。
デジタルTV用受信機の高周波受信回路は、放送局や基地局近くの妨害波が非常に強い環境下においても、また、放送局や基地局から遠く離れて電波が弱い環境下においても、希望チャネルの電波を正しく受信できることが求められている。そして、一般に、TVなどの放送電波は、各国の電波事情によりまちまちな周波数が採用されているので、デジタルTV用受信機のチューナーICなどの高周波受信回路には、非常に幅広い周波数範囲に渡って同様の特性で受信できる性能が求められている。
この場合、可変利得減衰器は、TV受信機の最前段に配置されるので、可変利得減衰器の特性(NF(雑音特性)、Gain(減衰特性)やIIP3(3次の歪特性)など)はTV受信機の受信性能に大きな影響を与える。
したがって、可変利得減衰器を、非常に幅広い周波数範囲に渡って同様の特性で、アンテナの受信信号の利得を適切に減衰させ得る構成にし、かつ、それをそのまま次段増幅器に伝達できるようにする必要がある。つまり、次段のバイアスを持つ増幅器との間を容量結合することが困難となるので、容量結合を採用する従来の回路技術では、可変利得減衰器において上記の特性改善措置を講じても、容量結合によって雑音特性や歪特性を劣化させることになるという問題が生じている。
本発明は、上記に鑑みてなされたものであり、特性劣化を引き起こす容量結合をしないで次段増幅器と接続でき、非常に広い周波数範囲に渡って同様の特性で、入力される高周波信号の利得を適切に減衰させて次段増幅器に伝達できる可変利得減衰器を提供することを目的とする。
本願発明の一態様によれば、高周波信号を入力するための入力ポートと、高周波信号を出力するための出力ポートと、外部からバイアス電圧を印加するためのバイアスポートと、前記入力ポートと前記出力ポートとの間に直列に接続され、それぞれ同等の制御電圧によって利得が制御される第1および第2のMOSトランジスタと、前記第1および第2のMOSトランジスタの直列接続端とグランドとの間に接続され、前記第1および第2のMOSトランジスタに適用する前記制御電圧とは逆特性の制御電圧によって利得が制御される第3のMOSトランジスタとを備え、前記3つのMOSトランジスタの各バックゲート端子は共通に前記バイアスポートに接続されていることを特徴とする可変利得減衰器が提供される。
本発明によれば、特性劣化を引き起こす容量結合をしないで次段増幅器と接続でき、非常に広い周波数範囲に渡って同様の特性で、入力される高周波信号の利得を適切に減衰させて次段増幅器に伝達できる可変利得減衰器が得られるという効果を奏する。
以下に添付図面を参照して、本発明の実施の形態に係る可変利得減衰器を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。
図1は、本発明の一実施の形態に係る可変利得減衰器に利得の可変減衰動作を行わせる制御電圧を生成するTV電波受信系の構成を示すシステム図である。図1では、TV電波受信系として、アンテナ1と、可変利得減衰器2と、増幅器(AMP)3と、フィルタ(Filter)4と、ミキサ5と、ベースバンド回路6とが示されている。そのうち、アンテナ1からミキサ5までが高周波受信回路を構成している。
アンテナ1には、希望波(受信したいチャネルの放送電波)と妨害波(受信したいチャネル以外の放送電波や携帯電話の電波など)が受信される。可変利得減衰器2は、アンテナ1に受信される全ての電波による受信信号の利得を制御電圧8に基づき減衰等して増幅器3の入力信号とする。このとき、この実施の形態に係る可変利得減衰器2を構成するMOSトランジスタは、次段の増幅器3内のバイアス電位と同電位で動作するように構成されており、可変利得減衰器2の出力は、特性劣化を引き起こす容量素子を介さずに、直接増幅器3に入力される。
増幅器3にて増幅された高周波信号は、フィルタ4にて帯域制限処理や雑音除去処理などを受けてミキサ5に入力され、ダウンコンバートされてベースバンド回路6に入力される。ベースバンド回路6は、入力段にADC(アナログデジタル変換器)を備え、ADCが出力するデジタル信号に基づきCPUにより各種の制御処理や信号処理が行われる。
並行して、CPUは、ミキサ5の出力を受信電力として監視するためベースバンド回路6の入力点7を受信電力測定点とし、受信電力測定点7で測定した受信電力と所定値との比較結果に基づき可変利得減衰器2での減衰量を指定する制御電圧8を生成する。所定値は、ミキサ5の出力とADCのダイナミックレンジとの関係などを勘案して定められる。
これによって、可変利得減衰器2は、希望波や妨害波が強い場合は、増幅器3が飽和して受信不能とならないよう受信電力強度を減衰させ、逆に、希望波が弱い場合は受信電力強度を減衰させることなく、増幅器3に正しく受信信号を伝達できるようにする役割を果たす。
以下、この実施の形態に係る可変利得減衰器2の具体的な構成例を実施例として示す。なお、各実施例では、MOSトランジスタとして、NMOSトランジスタを用いた場合が示されている。
<実施例1>
図2は、本発明の実施例1として、図1に示す可変利得減衰器をT型減衰器で構成した場合の回路図である。
図2において、可変利得減衰器(T型減衰器)2は、外部との入出力端として、アンテナ1に接続される入力ポート18と、増幅器3に接続される出力ポート19およびバイアスポート20とを備えている。増幅器3は、その入力段は種々に構成されるが、一般にバイアス付きである。例えば、図2に示すように、増幅器3の入力段が、バックゲート端子がバイアスされているゲート接地増幅器25で構成されている場合、出力ポート19は、増幅器3の高周波信号入力ポートであるゲート接地回路25のソース端子に接続され、バイアスポート20は、ゲート接地回路25のバックゲート端子に接続される。
図2は、本発明の実施例1として、図1に示す可変利得減衰器をT型減衰器で構成した場合の回路図である。
図2において、可変利得減衰器(T型減衰器)2は、外部との入出力端として、アンテナ1に接続される入力ポート18と、増幅器3に接続される出力ポート19およびバイアスポート20とを備えている。増幅器3は、その入力段は種々に構成されるが、一般にバイアス付きである。例えば、図2に示すように、増幅器3の入力段が、バックゲート端子がバイアスされているゲート接地増幅器25で構成されている場合、出力ポート19は、増幅器3の高周波信号入力ポートであるゲート接地回路25のソース端子に接続され、バイアスポート20は、ゲート接地回路25のバックゲート端子に接続される。
T型減衰器は、基本的には、入力ポート18と出力ポート19との間に直列に接続されるMOSトランジスタ10,11と、MOSトランジスタ10,11の直列接続端とグランドとの間に接続されるMOSトランジスタ12とで構成される。MOSトランジスタ10,11の各ゲート端子には、同特性の制御電圧8が印加され、MOSトランジスタ12のゲート端子には、逆特性の制御電圧8が印加される。
一般的なT型減衰器では、3つのMOSトランジスタ10,11,12の各バックゲート端子は、グランドに接続されるが、この実施の形態では、図2に示すように、共通にバイアスポート20に接続されている。すなわち、一般的なT型減衰器とは異なり、この実施の形態では、MOSトランジスタ10,11,12は、それぞれ閾値が同一に引き上げられ、弱反転領域において線形動作を行う。
そのため、MOSトランジスタ10,11,12に印加される制御電圧8は、一定振幅のパルス電圧信号ではなく、MOSトランジスタ10,11,12の線形動作特性に合わせて傾斜を有した振幅の電圧信号である。
そして、MOSトランジスタ10,11の直列接続端と、MOSトランジスタ10,11,12の各バックゲート端子のバイアスポート20への接続ラインとの間は、高抵抗素子17で接続されている。高抵抗素子17は、寄生容量の発生を回避して高周波特性を良好にし、良好な線形動作を確保するために設けてある。
図2では、MOSトランジスタ12のソース端子とグランドとの間に、容量素子13を介在させてある。この容量素子13は、MOSトランジスタ12の動作時におけるバイアス電流の流路をカットするためのものであり、一般的なT型減衰器において、増幅器3との接続に用いられていたものと同様の機能であるが、この実施の形態では、上記した線形動作の確保を目的としている。
そして、MOSトランジスタ10,11,12には、一般的なT型減衰器と同様に、それぞれ抵抗素子14,15,16が並列接続されている。なお、抵抗素子16は、MOSトランジスタ12と容量素子13との直列回路に並列に接続されている。これらの並列抵抗素子は、一般には、減衰量の限界値を定める必要がある場合などに用いられるもので、不要の場合もある。これらの並列抵抗素子の抵抗値は、一般には等値であるが、この実施の形態では、等値の抵抗素子14,15に対し抵抗素子16の値を変えてインピーダンス変換の機能も持たせることができる。
以上のように、この実施の形態では、次段増幅器3がバイアス付きである点に着目し、MOSトランジスタ10,11,12の各バックゲートの電位を次段増幅器3のバイアス電位と同じにし、MOSトランジスタ10,11,12を次段増幅器3のバイアス電位と同じ電位で動作させるので、特性劣化を引き起こす容量結合を回避できる。その結果、減衰器の機能を次段増幅器の入力段に設けられるゲート接地回路の一部に担わせることができ、NF(雑音特性)の向上が図れる。
そして、MOSトランジスタ10,11,12は、コンダクタンスの変化が指数関数となる弱反転領域で動作するので、利得可変カーブを対数ーリニアの関係にすることができる。これによって、特性劣化の少ない可変利得減衰器(T型減衰器)が得られる。
このとき、高抵抗素子17によりMOSトランジスタ10,11,12がそれぞれ弱反転領域で動作するように制御される。また、容量素子13によりMOSトランジスタ12にバイアス電流が流れないので、MOSトランジスタ12に確実に線形動作を行わせることができる。
加えて、次段増幅器3のNFや利得は、入力インピーダンスに依存する。この実施の形態では、MOSトランジスタ10,12,13のサイズ比や、抵抗素子14,15の抵抗値と抵抗素子16の抵抗値との比率を変えることでインピーダンス変換ができるので、可変利得減衰器の機能を実現する傍ら、次段増幅器3とのインピーダンス整合を実現することができる。
次に、受信感度点でのシミュレーション結果を示す。この実施の形態によるT型減衰器では、NF(雑音特性)は3.39dB、Gain(減衰特性)は13.3dB、IIP3(歪特性)は6.8dBであった。これに対して、一般的な構成のT型減衰器では、NF(雑音特性)は5.32dB、Gain(減衰特性)は12.54dB、IIP3(歪特性)は6.5dBであった。この実施の形態によるT型減衰器では、NF(雑音特性)が大幅に改善されることが解る。
以上説明した「各MOSトランジスタの各バックゲートの電位を次段増幅器3のバイアス電位と同じにし、各MOSトランジスタを次段増幅器3のバイアス電位と同じ電位で動作させる、つまり各MOSトランジスタをコンダクタンスの変化が指数関数となる弱反転領域で動作させる」考えは、そのままπ型減衰器や差動構成の減衰器にも適用できるので、以下にそれらの構成例を示す。なお、入力ポートや出力ポート、バイアスポートの図示や説明は省略する。
<実施例2>
図3は、本発明の実施例2として、図1に示す可変利得減衰器をπ型減衰器で構成した場合の回路図である。
図3において、可変利得減衰器(π型減衰器)2は、MOSトランジスタ30と、MOSトランジスタ30のソース端子とグランドとの間に配置されるMOSトランジスタ31と容量素子32の直列回路と、MOSトランジスタ30のドレイン端子とグランドとの間に配置されるMOSトランジスタ33と容量素子34の直列回路と、MOSトランジスタ30に並列に接続された抵抗素子35と、MOSトランジスタ31と容量素子32の直列回路に並列に接続された抵抗素子36と、MOSトランジスタ33と容量素子34の直列回路に並列に接続された抵抗素子37とを備えている。
図3は、本発明の実施例2として、図1に示す可変利得減衰器をπ型減衰器で構成した場合の回路図である。
図3において、可変利得減衰器(π型減衰器)2は、MOSトランジスタ30と、MOSトランジスタ30のソース端子とグランドとの間に配置されるMOSトランジスタ31と容量素子32の直列回路と、MOSトランジスタ30のドレイン端子とグランドとの間に配置されるMOSトランジスタ33と容量素子34の直列回路と、MOSトランジスタ30に並列に接続された抵抗素子35と、MOSトランジスタ31と容量素子32の直列回路に並列に接続された抵抗素子36と、MOSトランジスタ33と容量素子34の直列回路に並列に接続された抵抗素子37とを備えている。
MOSトランジスタ30のソース端子には、アンテナ1が接続される。MOSトランジスタ30のドレイン端子には、増幅器3の入力段に配置されるゲート接地回路25のソース端子が接続される。そして、MOSトランジスタ30,31,32の各バックゲート端子は、共通に、ゲート接地回路25のバックゲート端子に接続される。制御電圧8の印加方法は実施例1と同様である。
<実施例3>
図4は、本発明の実施例3として、図1に示す可変利得減衰器を差動構成(その1)とした場合の回路図である。図4において、アンテナ1の受信信号は、バラントランス39により差動信号に変換され、可変利得減衰器(差動構成減衰器)2に入力される。増幅器3は、一般的なバイアス付きの増幅器であり、差動信号の入力端子を備えている。
図4は、本発明の実施例3として、図1に示す可変利得減衰器を差動構成(その1)とした場合の回路図である。図4において、アンテナ1の受信信号は、バラントランス39により差動信号に変換され、可変利得減衰器(差動構成減衰器)2に入力される。増幅器3は、一般的なバイアス付きの増幅器であり、差動信号の入力端子を備えている。
差動構成減衰器2は、基本的には、バラントランス39の二次巻線の一端と増幅器3の一方の差動入力端との間に直列に接続されるMOSトランジスタ40,41と、バラントランス39の二次巻線の他端と増幅器3の他方の差動入力端との間に直列に接続されるMOSトランジスタ42,43と、MOSトランジスタ40,41の直列接続端とMOSトランジスタ42,43の直列接続端との間に接続されるMOSトランジスタ45とで構成される。
MOSトランジスタ40,41の各バックゲート端子は、MOSトランジスタ45のバックゲート端子と共に抵抗素子51を介して増幅器3の一方のバイアス端子に接続され、MOSトランジスタ42,43の各バックゲート端子は、MOSトランジスタ45のバックゲート端子と共に抵抗素子52を介して増幅器3の他方のバイアス端子に接続される。
MOSトランジスタ40,41およびMOSトランジスタ42,43の各ゲート端子には、同特性の制御電圧8が印加され、MOSトランジスタ45のゲート端子には、逆特性の制御電圧8が印加される。
そして、MOSトランジスタ40,41の直列接続端と各バックゲートの接続ラインとの間に、高抵抗素子53が接続されている。MOSトランジスタ42,43の直列接続端と各バックゲートの接続ラインとの間に、高抵抗素子54が接続されている。また、MOSトランジスタ40〜43,45には、抵抗素子46〜50が並列接続されている。
この差動構成減衰器2では、図2に示した容量素子13のようなバイアス電流カット用の容量素子は不要になる。
<実施例4>
図5は、本発明の実施例4として、図1に示す可変利得減衰器を差動構成(その2)とした場合の回路図である。図5では、図4に示した構成において、増幅器3の具体的な構成例が示されている。
図5は、本発明の実施例4として、図1に示す可変利得減衰器を差動構成(その2)とした場合の回路図である。図5では、図4に示した構成において、増幅器3の具体的な構成例が示されている。
すなわち、増幅器3は、入力段がベース接地回路の差動構成である。一方のベース接地回路のソース端子がMOSトランジスタ41のドレイン端子に接続され、そのバックゲート端子に抵抗素子51が接続されている。また、他方のベース接地回路のソース端子がMOSトランジスタ43のドレイン端子に接続され、そのバックゲート端子に抵抗素子52が接続されている。その他の構成は、図4と同様である。
1 アンテナ、2 可変利得減衰器(T型減衰器、π型減衰器、差動構成減衰器)、3 増幅器、10〜12,30〜32,40〜43,45 MOSトランジスタ、13 容量素子、17,53,54 高抵抗素子、 18 入力ポート、19 出力ポート、20 バイアスポート、25 ベース接地回路。
Claims (5)
- 高周波信号を入力するための入力ポートと、
高周波信号を出力するための出力ポートと、
外部からバイアス電圧を印加するためのバイアスポートと、
前記入力ポートと前記出力ポートとの間に直列に接続され、それぞれ同等の制御電圧によって利得が制御される第1および第2のMOSトランジスタと、
前記第1および第2のMOSトランジスタの直列接続端とグランドとの間に接続され、前記第1および第2のMOSトランジスタに適用する前記制御電圧とは逆特性の制御電圧によって利得が制御される第3のMOSトランジスタと
を備え、
前記3つのMOSトランジスタの各バックゲート端子は共通に前記バイアスポートに接続されている
ことを特徴とする可変利得減衰器。 - 差動の高周波信号を入力するための第1および第2の入力ポートと、
高周波信号を差動で出力するための第1および第2の出力ポートと、
外部からバイアス電圧を印加するためのバイアスポートと、
前記第1の入力ポートと前記第1の出力ポートとの間に直列に接続され、それぞれ同等の制御電圧によって利得が制御される第1および第2のMOSトランジスタと、
前記第2の入力ポートと前記第2の出力ポートとの間に直列に接続され、それぞれ前記制御電圧によって利得が制御される第3および第4のMOSトランジスタと、
前記第1および第2のMOSトランジスタの直列接続端と前記第3および第4のMOSトランジスタの直列接続端との間に接続され、前記第1〜第4のMOSトランジスタに適用する前記制御電圧とは逆特性の制御電圧によって利得が制御される第5のMOSトランジスタと
を備え、
前記5つのMOSトランジスタの各バックゲート端子は共通に前記バイアスポートに接続されている
ことを特徴とする可変利得減衰器。 - 前記バイアスポートに外部から印加されるバイアス電圧は、前記出力ポートが接続される増幅器内で使用しているバイアス電圧であることを特徴とする請求項1または2に記載の可変利得減衰器。
- 前記第3のMOSトランジスタとグランドとの間に、容量素子が接続されていることを特徴とする請求項1または3に記載の可変利得減衰器。
- 前記各バックゲート端子と前記バイアスポートとの接続ラインと、前記直列接続端との間に、抵抗素子が接続されていることを特徴とする請求項1〜4のいずれか一つに記載の可変利得減衰器。
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