JP2011199009A - Semiconductor device, and method for manufacturing the same - Google Patents

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幸雄 瀧川
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Abstract

PROBLEM TO BE SOLVED: To simultaneously achieve adhesion of a barrier metal with an insulating film and Cu and Cu diffusion prevention, relating to a semiconductor device and a method for manufacturing the semiconductor device.SOLUTION: In a semiconductor device, a second insulating film is formed on a side wall of a recessed part provided in a first insulating film, a Cu-based buried electrode is provided via a barrier layer having a three-layer structure composed of a first conductive barrier layer excellent in adhesion with the second insulating film, a second conductive barrier layer containing carbon, and a third conductive layer excellent in adhesion with the Cu-based buried electrode, in the order inside the second insulating film, and a carbon mixed region is provided at an interface between the first conductive barrier layer and the second conductive barrier layer and an interface between the second conductive barrier layer and the third conductive layer.

Description

本発明は半導体装置及びその製造方法に関するものであり、例えば、埋込配線を形成する際のバリア層の構成に関するものである。   The present invention relates to a semiconductor device and a method for manufacturing the same, for example, a configuration of a barrier layer when forming an embedded wiring.

近年、半導体装置の電極材料或いは配線材料として、アルミニウムが広く用いられてきた。しかし、近年の半導体装置の微細化や処理の高速化の要求に伴い、電極や配線をアルミニウムで対応することが困難になってきている。そのため、エレクトロマイグレーションに強く、比抵抗がアルミニウムより小さな銅を利用する試みが進められている。   In recent years, aluminum has been widely used as an electrode material or wiring material for semiconductor devices. However, with recent demands for miniaturization of semiconductor devices and higher processing speeds, it has become difficult to handle electrodes and wiring with aluminum. For this reason, attempts have been made to use copper that is resistant to electromigration and has a smaller specific resistance than aluminum.

一方、半導体装置の高速化のためには、電極及び配線の低抵抗化とともに、信号遅延の要因となる寄生容量を低減するために層間絶縁膜の低誘電率化が必要になる。このような絶縁膜としてｋ値の低い所謂ｌｏｗ−ｋ材料が適用されている。   On the other hand, in order to increase the speed of the semiconductor device, it is necessary to lower the dielectric constant of the interlayer insulating film in order to reduce the resistance of the electrodes and wirings and reduce the parasitic capacitance that causes signal delay. As such an insulating film, a so-called low-k material having a low k value is used.

しかし、Ｌｏｗ−ｋ材料は一般には空孔を有することでｋ値を下げているため、空孔があるが故に、配線材料であるメタルがＬｏｗ−ｋ材料に拡散し易いという問題がある。そのため、ダマシン構造を有する銅多層配線において、Ｌｏｗ−ｋ材料からなる層間絶縁膜に設けた配線用トレンチの側壁を絶縁膜でシールしている（例えば、特許文献１参照）。   However, since the low-k material generally has a hole to lower the k value, there is a problem that the metal as the wiring material is likely to diffuse into the low-k material because of the presence of the hole. Therefore, in a copper multilayer wiring having a damascene structure, the side walls of wiring trenches provided in an interlayer insulating film made of a low-k material are sealed with an insulating film (see, for example, Patent Document 1).

また、銅埋込配線の微細化にともなう配線抵抗値の上昇の回避、ならびに銅の領域周辺に酸化ルテニウム等の金属酸化膜層を形成することで、ＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｅａｒｋｄｏｗｎ：経時破壊）寿命の長寿命化等の配線信頼性を確保している（例えば、特許文献２参照）。   Further, by avoiding an increase in wiring resistance value due to the miniaturization of the copper embedded wiring and forming a metal oxide film layer such as ruthenium oxide around the copper region, a TDDB (Time Dependent Dielectric Darkdown) life Wiring reliability such as prolonging the service life is ensured (see, for example, Patent Document 2).

特に、銅はＳｉ−Ｏを含む絶縁膜に対し拡散し易く、拡散を防ぐためにバリアメタル層が銅成膜前に配線ならびにビアホール側壁に成膜されている。バリアメタル層としては、一般にはＴａ、Ｔｉ、ＴａＮ等が用いられているが、Ｃｕよりも抵抗値が高いという特徴を持つ。例えば、銅の比抵抗値が１．７×１０-6Ω・ｃｍであるのに対して、Ｔａは１５×１０-6Ω・ｃｍ、Ｔｉは８０×１０-6Ω・ｃｍである。 In particular, copper easily diffuses into the insulating film containing Si—O, and a barrier metal layer is formed on the wiring and via hole sidewalls before the copper film is formed in order to prevent diffusion. As the barrier metal layer, Ta, Ti, TaN or the like is generally used, but has a feature that the resistance value is higher than Cu. For example, while the specific resistance value of copper is 1.7 × 10 −6 Ω · cm, Ta is 15 × 10 −6 Ω · cm, and Ti is 80 × 10 −6 Ω · cm.

配線の微細化が進むにつれ、配線抵抗に占めるバリアメタル膜に抵抗値の占める割合が高くなるため、銅ならびにバリアメタルのトータルの抵抗値が上昇する問題が発生する。例えば、ＩＴＲＳ２００６（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｒｏａｄｍａｐ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ２００６ Ｅｄｉｔｉｏｎ）が示すテクノロジーロードマップによれば、ｈｐ（ｈａｒｆ ｐｉｔｃｈ）３２ｎｍ世代（配線ピッチ６４ｎｍ）の銅配線の比抵抗値は４．８３×１０-6Ω・ｃｍとされている。 As the wiring becomes finer, the ratio of the resistance value to the barrier metal film occupying the wiring resistance increases, so that the total resistance value of copper and barrier metal increases. For example, according to the technology roadmap shown by ITRS 2006 (International Technology Roadmap of Semiconductors 2006 Edition), the specific resistance value of copper wiring of the hp (half pitch) 32 nm generation (wiring pitch 64 nm) is 4.83 × 10 −6 Ω · cm.

また、配線のＴＤＤＢ寿命信頼性を確保するためには、Ｃｕ界面における密着を向上させることが効果的である。例えば、結晶性のＲｕは比抵抗が低くＣｕとの密着性が良好なバリアメタルとして知られている。   In order to ensure the TDDB life reliability of the wiring, it is effective to improve the adhesion at the Cu interface. For example, crystalline Ru is known as a barrier metal having a low specific resistance and good adhesion to Cu.

特開２００５−２３６２８５号公報JP 2005-236285 A 特開２００８−１５９７２０号公報JP 2008-159720 A 特開２００６−２２９２０７号公報JP 2006-229207 A 特開２００７−２５８３９０号公報JP 2007-258390 A 特開２００６−００５３０５号公報JP 2006-005305 A 特開２００６−０１９３２５号公報JP 2006-019325 A 特開２００８−０３１５４１号公報JP 2008-031541 A 特開２００７−１５４２９７号公報JP 2007-154297 A

結晶性のＲｕは比抵抗が低くＣｕとの密着性が良好ではあるが、結晶性が故に結晶欠陥を通してＣｕが外部に拡散し、Ｒｕ単層ではメタルバリア性が低いことや、ポーラス膜中の水分により、Ｒｕがデバイス動作中に酸化され不良が発生する問題がある。   Crystalline Ru has low specific resistance and good adhesion to Cu. However, due to crystallinity, Cu diffuses to the outside through crystal defects, and the Ru single layer has low metal barrier properties. Due to moisture, there is a problem in that Ru is oxidized during device operation and defective.

また、絶縁膜やバリア層としてのＴｉとの密着性が低いために配線形成後の実装用パッケージ製造におけるワイヤーボンンディングの際、パッド部のＲｕと絶縁層界面で剥離が発生するという問題が生じている。   In addition, since adhesion to Ti as an insulating film or a barrier layer is low, there is a problem that peeling occurs at the interface between the pad portion Ru and the insulating layer when wire bonding is performed in the manufacture of a packaging package after wiring formation. ing.

また、従来から、バリアメタルの成膜法としてＰＶＤ法（物理的気相堆積法）が用いられてきたが、配線の細化に伴って溝孔内のカバレジ性に問題が生じている。例えば、トレンチコーナ部や細孔内におけるバリアメタルのカバレジ性が特に低いために、この欠陥部位からＣｕが外部に拡散してしまう。   Conventionally, a PVD method (physical vapor deposition method) has been used as a film formation method for a barrier metal. However, there is a problem in the coverage in the groove as the wiring becomes thinner. For example, since the coverage of the barrier metal in the trench corner portion and in the pores is particularly low, Cu diffuses to the outside from this defect site.

欠陥を防止するために、成膜の膜厚を厚くする手法があるが、配線の微細化に対して不利な方向となる。また、バリア性の高いＰＶＤメタル層として窒化されたＰＶＤメタルとＰＶＤメタルを積層させて用いられているが、積層構造であるため膜厚が増加するため、微細化に向けて不利となる。   In order to prevent defects, there is a method of increasing the film thickness of the film formation, but this is disadvantageous for miniaturization of wiring. Moreover, although the nitrided PVD metal and PVD metal are used as a PVD metal layer having a high barrier property, the film thickness increases because of the laminated structure, which is disadvantageous for miniaturization.

一方、カバレジ性を改良したメタル成膜技術としてＣＶＤ法（化学的気相堆積法）或いはＡＬＤ法（原子層堆積法）が知られている。この成膜技術を用いることによって、１〜３ｎｍ程度の薄膜を配線内の場所を選ばす、欠陥なしで均一に成膜することが可能になる。   On the other hand, a CVD method (chemical vapor deposition method) or an ALD method (atomic layer deposition method) is known as a metal film forming technique with improved coverage. By using this film formation technique, it is possible to form a thin film of about 1 to 3 nm uniformly without defects and selecting a place in the wiring.

しかし、成膜には有機物を含む所謂プリカーサを用いるため、成膜されたメタル層中にはＣをはじめとした多くの不純物が含まれる。そのため、ダマシン形成時におけるＣｕめっきシード層との密着性が劣化し、配線内のボイド発生の原因となるとともに、ＥＭＥ（エレクトロマイグレーション）寿命の劣化に繋がる問題がある。   However, since a so-called precursor containing an organic substance is used for film formation, the formed metal layer contains many impurities such as C. Therefore, the adhesion with the Cu plating seed layer at the time of damascene formation deteriorates, causing voids in the wiring, and leading to a problem of deteriorating EME (electromigration) life.

したがって、本発明は、バリアメタルの絶縁膜及びＣｕに対する密着性と、Ｃｕ拡散防止機能とを両立することを目的とする。   Therefore, an object of the present invention is to achieve both the adhesion of the barrier metal to the insulating film and Cu and the Cu diffusion preventing function.

本発明の一観点からは、第１絶縁膜と、前記第１絶縁膜に設けられた凹部と、前記凹部の側壁に形成された第２絶縁膜と、前記凹部内であって、前記第２絶縁膜の内側に順に設けられた第１の導電性バリア層、第２の導電性バリア層、及び、第３の導電性バリア層を介して形成されたＣｕ系埋込電極を設けた半導体装置であって、前記第３の導電性バリア層は、前記第２の導電性バリア層よりＣｕ系埋込電極との密着性が優れており、前記第２の導電性バリア層は、炭素含有導電性バリア層であり、前記第１の導電性バリア層は、前記第２の導電性バリア層より前記第２絶縁膜との密着性が優れており、且つ、前記第１の導電性バリア層と前記第２の導電性バリア層との界面と、前記第２の導電性バリア層と前記第３の導電性バリア層との界面に炭素混合領域を有することを特徴とする半導体装置が提供される。   From one aspect of the present invention, a first insulating film, a recess provided in the first insulating film, a second insulating film formed on a side wall of the recess, and the second insulating film are provided in the recess. A semiconductor device provided with a first conductive barrier layer, a second conductive barrier layer, and a Cu-based embedded electrode formed via a third conductive barrier layer sequentially provided inside the insulating film The third conductive barrier layer has better adhesion to the Cu-based embedded electrode than the second conductive barrier layer, and the second conductive barrier layer is a carbon-containing conductive layer. The first conductive barrier layer has better adhesion to the second insulating film than the second conductive barrier layer, and the first conductive barrier layer An interface between the second conductive barrier layer and a boundary between the second conductive barrier layer and the third conductive barrier layer; The semiconductor device is provided which is characterized by having a carbon phase region.

また、本発明の別の観点からは、第１絶縁膜に凹部を形成する工程と、前記凹部の側壁に第２絶縁膜を形成する工程と、前記凹部内であって前記第２絶縁膜の内側に第１の導電性バリア層を物理気相堆積法により成膜する工程と、前記第１の導電性バリア層上に化学気相堆積法或いは原子層堆積法のいずれかにより炭素を含有した第２の導電性バリア層を成膜する工程と、前記第２の導電性バリア層上に前記第２の導電性バリア層よりＣｕに対する密着性が優れる第３の導電性バリア層を物理堆積法により成膜する工程と、熱処理により前記第２の導電性バリア層中の炭素を拡散して前記第１の導電性バリア層と前記第２の導電性バリア層との界面と、前記第２の導電性バリア層と前記第３の導電性バリア層との界面に炭素混合領域を形成する工程と、前記第３の導電性バリア層上に前記凹部を埋め込むようにＣｕ系電極材料を堆積する工程と、前記Ｃｕ系電極材料と、前記第３の導電性バリア層と、前記第２の導電性バリア層と、前記第１の導電性バリア層とを前記凹部を形成した絶縁膜の表面が露出するまで化学機械研磨を行って研磨する工程とを有していることを特徴とする半導体装置の製造方法が提供される。   From another viewpoint of the present invention, a step of forming a recess in the first insulating film, a step of forming a second insulating film on the side wall of the recess, and the step of forming the second insulating film in the recess Forming a first conductive barrier layer on the inside by physical vapor deposition, and containing carbon on the first conductive barrier layer by either chemical vapor deposition or atomic layer deposition A step of forming a second conductive barrier layer; and a physical deposition method of forming a third conductive barrier layer having better adhesion to Cu than the second conductive barrier layer on the second conductive barrier layer. And a step of diffusing carbon in the second conductive barrier layer by heat treatment, and an interface between the first conductive barrier layer and the second conductive barrier layer, and the second Forming a carbon mixed region at an interface between the conductive barrier layer and the third conductive barrier layer; A step of depositing a Cu-based electrode material so as to embed the recess on the third conductive barrier layer, the Cu-based electrode material, the third conductive barrier layer, and the second A step of polishing the conductive barrier layer and the first conductive barrier layer by performing chemical mechanical polishing until the surface of the insulating film in which the recess is formed is exposed. A method of manufacturing a device is provided.

開示の半導体装置及びその製造方法によれば、バリアメタルを３層構造にするとともに、それらの境界面に炭素混合領域を形成しているのでバリアメタルの絶縁膜及びＣｕに対する密着性と、Ｃｕ拡散防止機能とを両立することが可能となる。   According to the disclosed semiconductor device and the manufacturing method thereof, the barrier metal has a three-layer structure, and the carbon mixed region is formed on the boundary surface between them, so that the barrier metal has adhesion to the insulating film and Cu, and Cu diffusion. It is possible to achieve both the prevention function.

本発明の実施の形態の配線構造の概念的断面図である。It is a conceptual sectional view of the wiring structure of an embodiment of the invention. 本発明の実施の形態の配線構造の形成工程の途中までの説明図である。It is explanatory drawing to the middle of the formation process of the wiring structure of embodiment of this invention. 本発明の実施の形態の配線構造の形成工程の図２以降の途中までの説明図である。It is explanatory drawing to the middle after FIG. 2 of the formation process of the wiring structure of embodiment of this invention. 本発明の実施の形態の配線構造の形成工程の図３以降の途中までの説明図である。It is explanatory drawing to the middle after FIG. 3 of the formation process of the wiring structure of embodiment of this invention. 本発明の実施の形態の配線構造の形成工程の図４以降の途中までの説明図である。It is explanatory drawing to the middle after FIG. 4 of the formation process of the wiring structure of embodiment of this invention. 本発明の実施の形態の配線構造の形成工程の図５以降の説明図である。It is explanatory drawing after FIG. 5 of the formation process of the wiring structure of embodiment of this invention. 本発明におけるエレクトロマイグレーション試験パターンの概略的断面図である。It is a schematic sectional drawing of the electromigration test pattern in this invention. 本発明における剥離試験パターンの概略的平面図である。It is a schematic plan view of the peeling test pattern in this invention. 本発明の実施例１の半導体装置の概略的断面図である。It is a schematic sectional drawing of the semiconductor device of Example 1 of this invention.

ここで、図１乃至図８を参照して、本発明の実施の形態を説明する。図１は本発明の実施の形態の配線構造の概念的断面図である。プラグ２を埋め込んだ下地絶縁膜１上に形成した層間絶縁膜となる絶縁膜３に凹部を形成し、凹部の側壁をシール絶縁膜４でシールし、第１の導電性バリア層５乃至第３の導電性バリア層７を介してＣｕ系埋込電極１０を埋め込んだものである。   Here, an embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a conceptual cross-sectional view of a wiring structure according to an embodiment of the present invention. A recess is formed in the insulating film 3 which is an interlayer insulating film formed on the base insulating film 1 in which the plug 2 is embedded, and the side wall of the recess is sealed with the seal insulating film 4, and the first conductive barrier layers 5 to 3 are formed. A Cu-based embedded electrode 10 is embedded through the conductive barrier layer 7.

この時、第２の導電性バリア層６として、炭素を含んだ導電性バリア層を用い、熱処理を施すことによって、第２の導電性バリア層６から第１の導電性バリア層５及び第３の導電性バリア層７へ炭素を拡散する。その結果、第１の導電性バリア層５と第２の導電性バリア層６との界面と、第２の導電性バリア層６と第３の導電性バリア層７との界面に炭素混合領域８,９が形成されて密着性が向上する。   At this time, a conductive barrier layer containing carbon is used as the second conductive barrier layer 6, and heat treatment is performed, so that the second conductive barrier layer 6 to the first conductive barrier layer 5 and the third conductive barrier layer 6 are treated. Carbon is diffused into the conductive barrier layer 7. As a result, the carbon mixed region 8 is formed at the interface between the first conductive barrier layer 5 and the second conductive barrier layer 6 and at the interface between the second conductive barrier layer 6 and the third conductive barrier layer 7. , 9 are formed and adhesion is improved.

絶縁膜３としては所謂Ｌｏｗ−ｋ材料が好適であり、例えば、絶縁材料として、例えば、Ｂｌａｃｋ Ｄｉａｍｏｎｄ（ＡＭＡＴ社製商品名）、Ｃｏｒａｌ（ノベラスシステム社登録商標）或いはＡｕｒｏｌａＵＫＬ（ＡＳＭ社製商品名）等が挙げられる。   The insulating film 3 is preferably a so-called Low-k material. For example, as the insulating material, for example, Black Diamond (trade name, manufactured by AMAT), Coral (registered trademark of Novellus System), or Aurora UKL (trade name, manufactured by ASM). Etc.

また、凹部の側壁をシールするシール絶縁膜４としては、シリコンカーバイド、シリコンオキシカーバイド、シリコンナイトライド、シリコンオキシナイトライド、シリコンオキサイド等の内、１種以上が用いられている。なお、バリア性の観点からシリコンオキシカーバイドがより好適である。   Further, as the seal insulating film 4 for sealing the side wall of the recess, at least one of silicon carbide, silicon oxycarbide, silicon nitride, silicon oxynitride, silicon oxide, and the like is used. Silicon oxycarbide is more preferable from the viewpoint of barrier properties.

また、第１の導電性バリア層５としては、凹部の側壁に設けたシール絶縁膜４との密着性が良好な材料が望ましく、例えば、Ｔｉ，Ｔａ，ＴａＮ等を物理気相堆積法、典型的には、スパッタリング法により成膜すれば良い。   The first conductive barrier layer 5 is preferably made of a material having good adhesion to the seal insulating film 4 provided on the side wall of the recess. For example, Ti, Ta, TaN or the like is formed by physical vapor deposition, typically Specifically, the film may be formed by a sputtering method.

このＴｉ，Ｔａ，ＴａＮはポーラスなＬｏｗ−ｋ膜に対するシール性を有するために、Ｌｏｗ−ｋ膜中のポア内に含まれる水分のメタル層への拡散を遮断することが出来る。そのため、第２の導電性バリア層６及び第３の導電性バリア層７、及び、Ｃｕ系埋込電極１０の酸化を防止することで、配線の信頼性を向上することができる。さらに、Ｔｉ，Ｔａ，ＴａＮは、Ｃｕ系埋込電極１０内のＣｕが絶縁膜３に拡散することを防止する機能を有する。   Since Ti, Ta, and TaN have a sealing property with respect to the porous Low-k film, diffusion of moisture contained in the pores in the Low-k film to the metal layer can be blocked. Therefore, the reliability of the wiring can be improved by preventing the second conductive barrier layer 6 and the third conductive barrier layer 7 and the Cu-based embedded electrode 10 from being oxidized. Further, Ti, Ta, and TaN have a function of preventing Cu in the Cu-based embedded electrode 10 from diffusing into the insulating film 3.

第２の導電性バリア層６としては、被覆性に優れたバリアメタルが望ましく、例えば、ＣＶＤ（化学気相堆積）法或いはＡＬＤ（原子層堆積法）を用いて成膜すれば良い。その結果、第２の導電性バリア層６中には、炭素が含有されるが、０．００１ａｔｏｍ％〜１ａｔｏｍ％の範囲であれば差し支えない。なお、膜厚は０．１ｎｍ〜５ｎｍであることが望ましい。   The second conductive barrier layer 6 is preferably a barrier metal having excellent coverage, and may be formed using, for example, a CVD (chemical vapor deposition) method or an ALD (atomic layer deposition method). As a result, the second conductive barrier layer 6 contains carbon, but there is no problem if it is in the range of 0.001 atom% to 1 atom%. The film thickness is preferably 0.1 nm to 5 nm.

第２の導電性バリア層６としては、Ｒｕ，Ｐｄ，Ｔｉ，Ｔａ，Ｍｎ，Ｎｉ，Ｃｏ，Ｏｓ，Ｃｒ，Ｇｅ，Ｚｒ，Ｍｏ，Ａｇ，Ｂａ，Ｈｆ，Ｗ，Ｒｅ，Ｉｒ，Ｐｔ等が挙げられるが、典型的には、Ｒｕを用いる。   Examples of the second conductive barrier layer 6 include Ru, Pd, Ti, Ta, Mn, Ni, Co, Os, Cr, Ge, Zr, Mo, Ag, Ba, Hf, W, Re, Ir, Pt, and the like. Typically, Ru is used.

ＣＶＤ−Ｒｕ膜の成膜方法としては、例えば、上述の特許文献７に示されている手法にて成膜される。原料である金属化合物として、ビス（シクロペンタヂエニル）ルテニウム、トリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオネート）ルテニウム、トリス(Ｎ，Ｎ′−ジイソプロピルアセトアミジネート)ルテニウム（III）、ビス(Ｎ，Ｎ′−ジイソプロピルアセトアミジネート)ルテニウム（II）ジカルボニル、ビス（エチルシクロペンタジエニル）ルテニウム、ビス（ペンタメチルシクロペンタジエニル）ルテニウム、ビス(２，２，６，６−テトラメチル−３，５−ヘプ タンジオネート)(１，５−シクロオクタジエン)ルテニウム（II）、ルテニウム（III）アセ チルアセトネートを挙げることができる。   As a method for forming the CVD-Ru film, for example, the film is formed by the method described in Patent Document 7 described above. Examples of the metal compound as a raw material include bis (cyclopentadienyl) ruthenium, tris (2,2,6,6-tetramethyl-3,5-heptanedionate) ruthenium, tris (N, N′-diisopropylacetamidi Nate) ruthenium (III), bis (N, N′-diisopropylacetamidinate) ruthenium (II) dicarbonyl, bis (ethylcyclopentadienyl) ruthenium, bis (pentamethylcyclopentadienyl) ruthenium, bis ( 2,2,6,6-tetramethyl-3,5-heptanedionate) (1,5-cyclooctadiene) ruthenium (II), ruthenium (III) acetylacetonate.

また、Ｒｕ以外にも
Ｐｄ：
パラジウムヘキサフルオロアセチルアセトネート（Ｐｄ（ｈｆａｃ）２）、シクロペンタジエニルパラジウムアリル（（Ｃ５Ｈ５）Ｐｄ（ａｌｌｙｌ））、およびパラジウムアリル（Ｐｄ（ａｌｌｙｌ）２）を挙げることができる。
Ｔｉ：
四塩化チタン（ＴｉＣｌ４）、四フッ化チタン（ＴｉＦ４）、四臭化チタン（ＴｉＢｒ４）、四ヨウ化チタン（ＴｉＩ４）、テトラキスエチルメチルアミノチタン（Ｔｉ［Ｎ（Ｃ２Ｈ５ＣＨ３）］４（ＴＥＭＡＴ））テトラキスジメチルアミノチタン（Ｔｉ［Ｎ（ＣＨ３）２］４（ＴＤＭＡＴ））、テトラキスジエチルアミノチタン（Ｔｉ［Ｎ（Ｃ２Ｈ５）２］４（ＴＤＥＡＴ））を挙げることができる。
Ｔａ：
五塩化タンタル（ＴａＣｌ５）、五フッ化タンタル（ＴａＦ５）、五臭化タンタル（ＴａＢｒ５）、五ヨウ化タンタル（ＴａＩ５）、ターシャルブチルイミドトリス（ジエチルアミド）タンタル（Ｔａ（ＮＣ（ＣＨ３）３）（Ｎ（Ｃ２Ｈ５）２）３（ＴＢＴＤＥＴ））、ターシャリーアミルイミドトリス（ジメチルアミド）タンタル（Ｔａ（ＮＣ（ＣＨ３）２Ｃ２Ｈ５）（Ｎ（ＣＨ３）２）３）を挙げることができる。
Ｐｔ（白金）：
（トリメチル）メチルシクロペンタジエニルプラチニウム（IV）ラチニウム（II）アセチルアセトネート、ビス(２，２，６，６−テトラメチル−３，５−ヘプタンジオネート)プラチニウム（II）、プラチニウム（II）ヘキサフルオロアセチルアセトネートを挙げることができる。
Ｉｒ：
５−シクロオクタジエン）イリジウム（Ｉ）、ジカルボニル（アセチルアセトネート）イリジウム（Ｉ）、イリジウム（III）アセチルアセトネートを挙げることができる。
Ｍｎ：
ビス（シクロペンタジエニル）マンガン（Ｍｎ（Ｃ５Ｈ５）２）、ビス（メチルシクロペンタジエニル）マンガン（Ｍｎ（ＣＨ３Ｃ５Ｈ４）２）、ビス（エチルシクロペンタジエニル）マンガン（Ｍｎ（Ｃ２Ｈ５Ｃ５Ｈ４）２）、ビス（イソプロピルシクロペンタジエニル）マンガン（Ｍｎ（Ｃ３Ｈ７Ｃ５Ｈ４）２）、ビス（ｔ−ブチルシクロペンタジエニル）マンガン（Ｍｎ（Ｃ４Ｈ９Ｃ５Ｈ４）２）、ビス（アセチルアセトネート）マンガン（Ｍｎ（Ｃ５Ｈ７Ｏ２）２）、ビス（ペンタメチルシクロペンタジエニル）マンガン（II）（Ｍｎ（Ｃ５（ＣＨ３）５）２）、ビス（テトラメチルシクロペンタジエニル）マンガン（II）（Ｍｎ（Ｃ５（ＣＨ３）４Ｈ）２）、（ＤＭＰＤ）（エチルシクロペンタジエニル）マンガン（Ｍｎ（Ｃ７Ｈ１１Ｃ２Ｈ５Ｃ５Ｈ４））、トリス（ＤＰＭ）マンガン（Ｍｎ（Ｃ１１Ｈ１９Ｏ２）３）、マンガン（０）カルボニル（Ｍｎ２（ＣＯ）１０）、メチルマンガンペンタカルボニル（ＣＨ３Ｍｎ（ＣＯ）５）、シクロペンタジエニルマンガン(I)トリカルボニル（（Ｃ５Ｈ５）Ｍｎ（ＣＯ）３）、メチルシクロペンタジエニルマンガン(I)トリカルボニル（（ＣＨ３Ｃ５Ｈ４）Ｍｎ（ＣＯ）３）、エチルシクロペンタジエニルマンガン（Ｉ）トリカルボニル（（Ｃ２Ｈ５Ｃ５Ｈ４）Ｍｎ（ＣＯ）３）、アセチルシクロペンタジエニルマンガン（Ｉ）トリカルボニル（（ＣＨ３ＣＯＣ５Ｈ４）Ｍｎ（ＣＯ）３）、ヒドロキシイソプロピルシクロペンタジエニルマンガン(I)トリカルボニル（（ＣＨ３）２Ｃ（ＯＨ）Ｃ５Ｈ４）Ｍｎ（ＣＯ）３）等を用いても良い。 In addition to Ru, Pd:
Palladium hexafluoroacetylacetonate (Pd (hfac) 2 ), cyclopentadienyl palladium allyl ((C 5 H 5 ) Pd (allyl)), and palladium allyl (Pd (allyl) 2 ) can be mentioned.
Ti:
Titanium tetrachloride (TiCl 4 ), titanium tetrafluoride (TiF 4 ), titanium tetrabromide (TiBr 4 ), titanium tetraiodide (TiI 4 ), tetrakisethylmethylaminotitanium (Ti [N (C 2 H 5 CH 3 )] 4 (TEMAT)) tetrakisdimethylaminotitanium (Ti [N (CH 3 ) 2 ] 4 (TDMAT)), tetrakisdiethylaminotitanium (Ti [N (C 2 H 5 ) 2 ] 4 (TDEAT)) be able to.
Ta:
Tantalum pentachloride (TaCl 5 ), tantalum pentafluoride (TaF 5 ), tantalum pentabromide (TaBr 5 ), tantalum pentaiodide (TaI 5 ), tert-butylimido tris (diethylamide) tantalum (Ta (NC (CH 3 ) 3 ) (N (C 2 H 5 ) 2 ) 3 (TBTDET)), tertiary amylimide tris (dimethylamido) tantalum (Ta (NC (CH 3 ) 2 C 2 H 5 ) (N (CH 3 ) 2 ) 3 ).
Pt (platinum):
(Trimethyl) methylcyclopentadienylplatinium (IV) latinium (II) acetylacetonate, bis (2,2,6,6-tetramethyl-3,5-heptanedionate) platinium (II), platinium (II ) Hexafluoroacetylacetonate can be mentioned.
Ir:
Examples include 5-cyclooctadiene) iridium (I), dicarbonyl (acetylacetonate) iridium (I), and iridium (III) acetylacetonate.
Mn:
Bis (cyclopentadienyl) manganese (Mn (C 5 H 5 ) 2 ), bis (methylcyclopentadienyl) manganese (Mn (CH 3 C 5 H 4 ) 2 ), bis (ethylcyclopentadienyl) manganese (Mn (C 2 H 5 C 5 H 4) 2), bis (isopropyl-cyclopentadienyl) manganese (Mn (C 3 H 7 C 5 H 4) 2), bis (t-butylcyclopentadienyl) manganese (Mn (C 4 H 9 C 5 H 4) 2), bis (acetylacetonate) manganese (Mn (C 5 H 7 O2 ) 2), bis (pentamethylcyclopentadienyl) manganese (II) (Mn ( C 5 (CH 3 ) 5 ) 2 ), bis (tetramethylcyclopentadienyl) manganese (II) (Mn (C 5 (CH 3 ) 4 H) 2 ), (DMPD) (ethylsilane) Cyclopentadienyl) manganese (Mn (C 7 H 11 C 2 H 5 C 5 H 4)), tris (DPM) Manganese (Mn (C 11 H 19 O2 ) 3), manganese (0) carbonyl (Mn 2 ( CO) 10 ), methyl manganese pentacarbonyl (CH 3 Mn (CO) 5 ), cyclopentadienyl manganese (I) tricarbonyl ((C 5 H 5 ) Mn (CO) 3 ), methylcyclopentadienyl manganese ( I) tricarbonyl ((CH 3 C 5 H 4 ) Mn (CO) 3 ), ethylcyclopentadienyl manganese (I) tricarbonyl ((C 2 H 5 C 5 H 4 ) Mn (CO) 3 ), acetyl Cyclopentadienyl manganese (I) tricarbonyl ((CH 3 COC 5 H 4 ) Mn (CO) 3 ), hydroxyisopropylcyclopentadienyl monomer Ngan (I) tricarbonyl ((CH 3 ) 2 C (OH) C 5 H 4 ) Mn (CO) 3 ) or the like may be used.

また、第２の導電性バリア層の成膜方法としては、上述の特許文献８に示されているＡＬＤ法を用いても良い。その際に用いられる原料ガスとしてはＲｕを成膜する場合は、Ｒｕ３（ＣＯ）１２、Ｒｕ（ＥｔＣｐ）２；ＥｔＣｐは、エチルシクロペンタジエンなどが用いられる。 Further, as a method for forming the second conductive barrier layer, the ALD method disclosed in the above-mentioned Patent Document 8 may be used. In the case of forming a Ru film as a source gas used at that time, Ru 3 (CO) 12 , Ru (EtCp) 2 ; EtCp is ethylcyclopentadiene or the like.

また、Ｒｕ以外にも、
Ｔｉ： Ｔｉ［Ｎ（ＣＨ３）２］４；テトラキス（ジメチルアミノ）チタン（ＴＤＭＡＴ）
Ｃｒ： Ｃｒ（ＣＯ）６
Ｍｎ： Ｍｎ２（ＣＯ）１０
Ｃｏ： ＣＯ２（ＣＯ）８
Ｎｉ： Ｎｉ（ＣＯ）４、Ｎｉ（ａｃａｃ）２；ここで、ａｃａｃは、アセチルアセトン（２，４−ペンタジオン）を意味する。
Ｚｎ： Ｚｎ（ＣＨ３）２
Ｇｅ： Ｇｅ（ＯＣＨ３）４
Ｚｒ： Ｚｒ（Ｏ−ｔ−Ｃ４Ｈ９）４
Ｍｏ： Ｍｏ（ＣＯ）６Ｒｈ： Ｒｈ４（ＣＯ）１２
Ｐｄ： Ｐｄ（ＯＡｃ）２；ＯＡｃは酢酸を意味する。
Ａｇ： Ａｇ［Ｏ２Ｃ−Ｃ（ＣＨ３）３］；２，２−ジメチルプロピオネート銀（Ｉ）
Ｂａ： Ｂａ（Ｏ２Ｃ１１Ｈ１９）２；ビスジピバロイルメタナートバリウム
Ｈｆ： Ｈｆ（Ｃ１１Ｈ１９Ｏ２）４
Ｔａ： Ｔａ（Ｎ−ｔ−Ｃ５Ｈ１１）［Ｎ（ＣＨ３）２］３；（ターシャリーアミルイミド）トリス（ジメチルアミノタンタル）
Ｗ： Ｗ（ＣＯ）６
Ｒｅ： Ｒｅ２（ＣＯ）１０
Ｉｒ： Ｉｒ（Ｃ５Ｈ４Ｃ２Ｈ５）（Ｃ８Ｈ１２）；エチルシクロペンタジエニル（１，５−シクロオクタジエン）イリジウム
Ｐｔ： Ｐｔ（Ｃ５Ｈ４Ｃ２Ｈ５）（ＣＨ３）３；エチルシクロペンタジエニル（トリメチル）白金
等の原料ガスを用いれば良い。 In addition to Ru,
Ti: Ti [N (CH 3 ) 2 ] 4 ; tetrakis (dimethylamino) titanium (TDMAT)
Cr: Cr (CO) 6
Mn: Mn 2 (CO) 10
Co: CO2 (CO) 8
Ni: Ni (CO) 4 , Ni (acac) 2 ; where acac means acetylacetone (2,4-pentadione).
Zn: Zn (CH 3 ) 2
Ge: Ge (OCH 3 ) 4
Zr: Zr (Ot-C 4 H 9 ) 4
Mo: Mo (CO) 6 Rh: Rh 4 (CO) 12
Pd: Pd (OAc) 2 ; OAc means acetic acid.
Ag: Ag [O2C-C ( CH 3) 3]; 2,2- dimethyl propionate silver (I)
Ba: Ba (O2C 11 H 19 ) 2; bis dipivaloylmethanate barium Hf: Hf (C 11 H 19 O2) 4
Ta: Ta (N-t- C 5 H 11) [N (CH 3) 2] 3; ( tertiary amyl imido) tris (dimethylamino tantalum)
W: W (CO) 6
Re: Re 2 (CO) 10
Ir: Ir (C 5 H 4 C 2 H 5) (C 8 H 12); ethylcyclopentadienyl (1,5-cyclooctadiene) iridium Pt: Pt (C 5 H 4 C 2 H 5) (CH 3 ) 3 ; Source gas such as ethylcyclopentadienyl (trimethyl) platinum may be used.

また、第３の導電性バリア層７としては、非晶質のＲｕよりＣｕ拡散阻止能力は劣るが、Ｃｕとの密着性が良好な結晶性のバリアメタルが好適である。第２の導電性バリア層６との密着性の観点からは、第２の導電性バリア層６と同じ元素を用いることが望ましい。   The third conductive barrier layer 7 is preferably a crystalline barrier metal that has a lower Cu diffusion prevention capability than amorphous Ru but has good adhesion to Cu. From the viewpoint of adhesion to the second conductive barrier layer 6, it is desirable to use the same element as that of the second conductive barrier layer 6.

即ち、第３の導電性バリア層７としては、炭素を含まない結晶性のＲｕ，Ｐｄ，Ｔｉ，Ｔａ，Ｍｎ，Ｎｉ，Ｃｏ，Ｏｓ，Ｃｒ，Ｇｅ，Ｚｒ，Ｍｏ，Ａｇ，Ｂａ，Ｈｆ，Ｗ，Ｒｅ，Ｉｒ，Ｐｔを用いる。なお、このような、炭素を含まない結晶性のバリアメタルを成膜するためには、物理気相堆積法、典型的には、スパッタリング法を用いれば良い。   That is, as the third conductive barrier layer 7, crystalline Ru, Pd, Ti, Ta, Mn, Ni, Co, Os, Cr, Ge, Zr, Mo, Ag, Ba, Hf, which do not contain carbon are used. W, Re, Ir, and Pt are used. In order to form such a crystalline barrier metal containing no carbon, a physical vapor deposition method, typically a sputtering method may be used.

メタル膜装置内にて真空または水素窒素混合雰囲気で、２５０℃〜４５０℃、例えば、４００℃で、５〜５００秒、好ましくは１０〜１２０秒にてアニールすることで、各メタル界面に炭素混合領域８,９を形成する。   Mixing carbon at each metal interface by annealing at 250 ° C to 450 ° C, for example, 400 ° C for 5 to 500 seconds, preferably 10 to 120 seconds in a vacuum or hydrogen / nitrogen mixed atmosphere in a metal film device Regions 8 and 9 are formed.

各メタル界面に炭素混合領域８,９が形成されるために、第１の導電性バリア層５と第２の導電性バリア層６との密着性及び第２の導電性バリア層６と第３の導電性バリア層７との密着性が確保される。その結果、ＬＳＩ実装パッケージアセンブリにおけるワイヤーボンディングによる剥離の問題を回避することができる。   Since the carbon mixed regions 8 and 9 are formed at each metal interface, the adhesion between the first conductive barrier layer 5 and the second conductive barrier layer 6 and the second conductive barrier layer 6 and the third Adhesion with the conductive barrier layer 7 is ensured. As a result, the problem of peeling due to wire bonding in the LSI mounting package assembly can be avoided.

各メタル界面に炭素混合領域８，９を形成するに必要な炭素は、第２導電性バリア層６に含有される炭素の拡散で供給することから、還元処理は不要である。しかし、還元処理をした場合でも第２の導電性バリア層６中には微量な炭素が残留するために、炭素混合領域８，９は形成される。   Since carbon necessary for forming the carbon mixed regions 8 and 9 at each metal interface is supplied by diffusion of carbon contained in the second conductive barrier layer 6, no reduction treatment is necessary. However, even when the reduction treatment is performed, a small amount of carbon remains in the second conductive barrier layer 6, so that the carbon mixed regions 8 and 9 are formed.

なお、Ｃｕ系埋込電極１０は純粋なＣｕである必要はなく、エレクトロマイグレーション耐性を高めるために、３．０重量％以下のＡｌ或いはＳｉを添加しても良い。   Note that the Cu-based embedded electrode 10 does not have to be pure Cu, and 3.0 wt% or less of Al or Si may be added in order to increase electromigration resistance.

次に、図２乃至図６を参照して、本発明の実施の形態の配線構造の形成工程を説明する。まず、図２（ａ）に示すように、ＰＳＧ（リンガラス）等からなる下地絶縁膜１１にＷ等からなるプラグ１２を埋め込んだのち、エッチングストッパー膜１３、層間絶縁膜１４、及び、キャップ膜１５を順次堆積する。この場合のエッチングストッパー膜１３は、例えば、比誘電率３．６のシリコンオキシカーバイド（ＳｉＯＣ）を用い、厚さは１０ｎｍ〜４０ｎｍとする。   Next, with reference to FIGS. 2 to 6, a process for forming a wiring structure according to the embodiment of the present invention will be described. First, as shown in FIG. 2A, after a plug 12 made of W or the like is embedded in a base insulating film 11 made of PSG (phosphorus glass) or the like, an etching stopper film 13, an interlayer insulating film 14, and a cap film 15 are sequentially deposited. In this case, the etching stopper film 13 uses, for example, silicon oxycarbide (SiOC) having a relative dielectric constant of 3.6 and a thickness of 10 nm to 40 nm.

また、層間絶縁膜１４としては、ｋ値が２．６以下の低誘電率絶縁材料からなるポーラスＬｏｗ−ｋ材料であるＣＶＤ系のＳｉＯＣ膜が好適である。このような、材料としては、上述のＢｌａｃｋ Ｄｉａｍｏｎｄ、Ｃｏｒａｌ或いはＡｕｒｏｌａＵＫＬ等が挙げられる。なお、厚さは、６０ｎｍ〜１２０ｎｍとする。また、キャップ膜１５としては、ＳｉＯ２が 好適であり、厚さは、３０ｎｍ〜７０ｎｍとする。 The interlayer insulating film 14 is preferably a CVD-based SiOC film, which is a porous low-k material made of a low dielectric constant insulating material having a k value of 2.6 or less. Examples of such a material include the above-described Black Diamond, Coral, Aurora UKL, and the like. The thickness is 60 nm to 120 nm. The cap film 15 is preferably SiO 2 and has a thickness of 30 nm to 70 nm.

次いで、図２（ｂ）に示すように、レジストパターン（図示を省略）をマスクとしてエッチングを施すことによって、キャップ膜１５乃至エッチングストッパー膜１３を順次エッチングして配線用凹部１６を形成する。   Next, as shown in FIG. 2B, etching is performed using a resist pattern (not shown) as a mask, thereby sequentially etching the cap film 15 to the etching stopper film 13 to form a wiring recess 16.

次いで、図２（ｃ）に示すように、厚さが、例えば、３ｎｍのシール絶縁膜１７を堆積させる。この場合のシール絶縁膜１７としては、シリコンカーバイド、シリコンオキシカーバイド、シリコンナイトライド、シリコンオキシナイトライド、シリコンオキサイド等を用いる。   Next, as shown in FIG. 2C, a seal insulating film 17 having a thickness of, for example, 3 nm is deposited. As the seal insulating film 17 in this case, silicon carbide, silicon oxycarbide, silicon nitride, silicon oxynitride, silicon oxide, or the like is used.

次いで、図３（ｄ）に示すように、ドライエッチングによってキャップ膜１５の表面と配線用凹部１６の底面に堆積したシール絶縁膜１７を除去して、配線用凹部１６の側壁にのみシール絶縁膜１７を残存させる。   Next, as shown in FIG. 3D, the seal insulating film 17 deposited on the surface of the cap film 15 and the bottom surface of the wiring recess 16 is removed by dry etching, and the seal insulating film is formed only on the side wall of the wiring recess 16. 17 remains.

次いで、図３（ｅ）に示すように、配線用凹部１６の内面を厚さが０．５ｎｍ〜１０ｎｍのＰＶＤバリア膜１８で被覆する。この場合のＰＶＤバリア膜１８は、例えば、スパッタリング法によって形成したＰＶＤ-Ｔｉ膜がシール絶縁膜１７との密着性の観点から好適である。   Next, as shown in FIG. 3E, the inner surface of the wiring recess 16 is covered with a PVD barrier film 18 having a thickness of 0.5 nm to 10 nm. In this case, the PVD barrier film 18 is preferably a PVD-Ti film formed by sputtering, for example, from the viewpoint of adhesion with the seal insulating film 17.

次いで、図３（ｆ）に示すように、ＰＶＤバリア膜１８の表面を厚さが０.１ｎｍ〜５ｎｍの炭素含有バリアメタル膜１９で被覆する。この場合の炭素含有バリアメタル膜１９は、例えば、ＣＤＶ-Ｒｕ膜を用いる。   Next, as shown in FIG. 3F, the surface of the PVD barrier film 18 is covered with a carbon-containing barrier metal film 19 having a thickness of 0.1 nm to 5 nm. In this case, for example, a CDV-Ru film is used as the carbon-containing barrier metal film 19.

次いで、図４（ｇ）に示すように、炭素含有バリアメタル膜１９の表面を厚さが３ｎｍ〜１０ｎｍのＰＶＤバリアメタル膜２０で被覆する。この場合のＰＶＤバリアメタル膜２０は、真空中でＲｕをスパッタリングすることによって形成した結晶性Ｒｕ膜がＣｕとの密着性の観点から好適である。   Next, as shown in FIG. 4G, the surface of the carbon-containing barrier metal film 19 is covered with a PVD barrier metal film 20 having a thickness of 3 nm to 10 nm. In this case, the PVD barrier metal film 20 is preferably a crystalline Ru film formed by sputtering Ru in vacuum from the viewpoint of adhesion with Cu.

次いで、図４（ｈ）に示すように、メタル膜装置内にて真空または水素窒素混合雰囲気で、２５０℃〜４５０℃、例えば、４００℃で、５〜５００秒、好ましくは１０〜１２０秒にてアニールする。その結果、炭素含有バリアメタル膜１９中のＣが拡散して、ＰＶＤバリア膜１８／炭素含有バリアメタル膜１９の界面、及び、炭素含有バリアメタル膜１９／ＰＶＤバリアメタル膜２０の界面に炭素混合領域２１,２２が形成される。   Next, as shown in FIG. 4 (h), in a metal film device in a vacuum or hydrogen-nitrogen mixed atmosphere, 250 ° C. to 450 ° C., for example, 400 ° C., 5 to 500 seconds, preferably 10 to 120 seconds. And anneal. As a result, C in the carbon-containing barrier metal film 19 is diffused, and carbon is mixed into the PVD barrier film 18 / carbon-containing barrier metal film 19 interface and the carbon-containing barrier metal film 19 / PVD barrier metal film 20 interface. Regions 21 and 22 are formed.

次いで、図５（ｉ）に示すように、ＰＶＤバリアメタル膜２０の表面上に無電解メッキ法によって厚さが、例えば、３０ｎｍのＣｕめっきシード層２３を形成する。シード層はスパッタを用いて形成しても差し支えない。その場合、バリアメタル層を形成後、連続して真空中で成膜されることが望ましい。次いで、電解めっき法を用いて凹部を完全に埋め込むようにＣｕめっき膜２４を成膜する。   Next, as shown in FIG. 5I, a Cu plating seed layer 23 having a thickness of, for example, 30 nm is formed on the surface of the PVD barrier metal film 20 by an electroless plating method. The seed layer may be formed using sputtering. In that case, it is desirable that the barrier metal layer be formed continuously in vacuum after the formation. Next, a Cu plating film 24 is formed so as to completely fill the concave portion by using an electrolytic plating method.

次いで、図５（ｊ）に示すように、ＣＭＰ処理を施すことによって、キャップ膜１５が露出するまで研磨することによって平坦化してＣｕ埋込配線２５を形成する。次いで、平坦化を行った後、表面を酸性またはアルカリ性の溶液で表面を洗浄することにより、研磨後の残留メタルを除去することが望ましい。この場合の洗浄後の配線表面における絶縁膜部のメタル濃度が５×１０11ａｔｏｍ／ｃｍ2 以下になるまで洗浄することが望ましい。なお、表面の研磨残渣等の異物を除去するために二流体スプレー等で処理を行っても差し支えない。 Next, as shown in FIG. 5 (j), by performing a CMP process, polishing is performed until the cap film 15 is exposed, thereby flattening the Cu embedded wiring 25. Next, after planarization, it is desirable to remove the residual metal after polishing by washing the surface with an acidic or alkaline solution. In this case, it is desirable to perform cleaning until the metal concentration of the insulating film portion on the wiring surface after cleaning becomes 5 × 10 11 atoms / cm 2 or less. In addition, in order to remove foreign substances, such as a grinding | polishing residue of a surface, it does not interfere even if it processes with a two-fluid spray.

次いで、図６（ｋ）に示すように、平坦化された表面上に、再び、厚さが、例えば、３０ｎｍのシリコンオキシカーバイド等からなるエッチングストッパー膜２６を形成する。以降は、層間絶縁膜及びキャップ膜の堆積工程、配線用凹部或いはビアホールの形成工程、シール絶縁膜の形成工程、多層バリア層の形成工程、Ｃｕの堆積工程、平坦化工程を必要とする多層構造の積層数に応じて順次行う。   Next, as shown in FIG. 6K, an etching stopper film 26 made of, for example, silicon oxycarbide having a thickness of 30 nm, for example, is formed again on the planarized surface. Thereafter, a multilayer structure requiring an interlayer insulating film and cap film deposition process, a wiring recess or via hole formation process, a seal insulating film formation process, a multilayer barrier layer formation process, a Cu deposition process, and a planarization process. This is performed sequentially according to the number of stacked layers.

このように、本発明の実施の形態においては、配線用凹部の側壁をシール絶縁膜で被覆したのち、３層構造のバリア層を設けるとともに、各バリア膜界面に炭素混合領域を形成している。その結果、バリア層の層間絶縁膜及びＣｕに対する密着性と、Ｃｕ拡散防止とを両立することが可能となる。また、バリア層の層間絶縁膜及びＣｕに対する密着性が良好であるので、ＣＭＰ処理においてせん断応力による剥離が生ずることがない。   As described above, in the embodiment of the present invention, the sidewall of the wiring recess is covered with the seal insulating film, and then a three-layer barrier layer is provided and a carbon mixed region is formed at each barrier film interface. . As a result, it becomes possible to achieve both the adhesion of the barrier layer to the interlayer insulating film and Cu and the prevention of Cu diffusion. In addition, since the barrier layer has good adhesion to the interlayer insulating film and Cu, peeling due to shear stress does not occur in the CMP process.

この実施の形態の配線構造について、エレクトロマイグレーション耐性試験を行った。図７は本発明におけるエレクトロマイグレーション試験パターンの概略的断面図であり、１層目Ｃｕ埋込配線４１及び２層目Ｃｕ埋込配線４３はそれぞれ幅７０ｎｍ、厚さ１００ｎｍ、長さ２００μｍとした。また、ビア４２は直径７０ｎｍ、高さ１００μｍとした。   The wiring structure of this embodiment was subjected to an electromigration resistance test. FIG. 7 is a schematic cross-sectional view of an electromigration test pattern according to the present invention. The first layer Cu embedded wiring 41 and the second layer Cu embedded wiring 43 have a width of 70 nm, a thickness of 100 nm, and a length of 200 μm, respectively. The via 42 has a diameter of 70 nm and a height of 100 μm.

この図７に示すエレクトロマイグレーション評価用パターンを用いて、３００℃の温度において、０．２ｍＡの電流を流して試験を行った。その結果、試験時間５０時間で１００チップ中不良発生は０個であった。   Using the electromigration evaluation pattern shown in FIG. 7, a test was performed by passing a current of 0.2 mA at a temperature of 300.degree. As a result, the number of defects generated in 100 chips was zero in a test time of 50 hours.

次に、図８に示す剥離評価用パターンを用いて剥離試験を行った。図８は本発明における剥離試験パターンの概略的平面図であり、１００μｍ角のＡｌパッド４５を４０μｍ間隔で３２個、１．６ｍｍ×２．４ｍｍのチップ４４に設けた。   Next, a peel test was performed using the peel evaluation pattern shown in FIG. FIG. 8 is a schematic plan view of a peel test pattern in the present invention, in which 32 100 μm square Al pads 45 are provided on a chip 44 of 1.6 mm × 2.4 mm at intervals of 40 μm.

このＡｌパッド４５に対してφ５０μｍのＡｕボールを３０ｇｆの圧着力にてワイヤーボンディングする際のＡｌパッド４５からＡｕ剥れ数を評価したところ、５０チップ中パッド剥れは０個であった。   When the number of Au peeled from the Al pad 45 when wire bonding of an Au ball having a diameter of 50 μm to the Al pad 45 was performed with a pressure of 30 gf, the number of pads peeled in 50 chips was zero.

また、効果を確認するために比較例１乃至比較例３を作製して本発明の実施の形態と同様の条件でエレクトロマイグレーション耐性試験及び剥離試験を行った。
比較例１はＣＶＤ−Ｒｕ層を形成せずに、ＰＶＤ−Ｔｉ上に直接ＰＶＤ−Ｒｕを成膜した構造とした。エレクトロマイグレーション耐性試験においては、試験時間５０時間で１００チップ中不良発生は０個であった。一方、剥離試験においては、５０チップ中パッド剥れは３８チップで剥離が発生した。 In order to confirm the effect, Comparative Examples 1 to 3 were prepared, and an electromigration resistance test and a peel test were performed under the same conditions as in the embodiment of the present invention.
In Comparative Example 1, a PVD-Ru film was formed directly on PVD-Ti without forming a CVD-Ru layer. In the electromigration resistance test, the occurrence of defects in 100 chips was 0 in a test time of 50 hours. On the other hand, in the peeling test, the pad peeling out of the 50 chips occurred at 38 chips.

また、比較例２はバリア膜としてＰＶＤ−Ｔｉのみのバリア構造とした。エレクトロマイグレーション耐性試験においては、試験時間５０時間で１００チップ中不良発生は１００個であった。一方、剥離試験においては、５０チップ中パッド剥れは０個であった。   Moreover, the comparative example 2 was made into the barrier structure only of PVD-Ti as a barrier film. In the electromigration resistance test, 100 defects occurred in 100 chips in a test time of 50 hours. On the other hand, in the peeling test, the number of pad peeling in 50 chips was zero.

また、比較例３はバリア膜として結晶性Ｒｕのみのバリア構造とした。エレクトロマイグレーション耐性試験においては、試験時間５０時間で１００チップ中不良発生は１００個であった。一方、剥離試験においては、５０チップ中パッド剥れは４０チップで剥離が発生した。   Comparative Example 3 has a barrier structure made of only crystalline Ru as a barrier film. In the electromigration resistance test, 100 defects occurred in 100 chips in a test time of 50 hours. On the other hand, in the peeling test, the pad peeling out of 50 chips occurred at 40 chips.

このように、本発明の実施の形態においては界面に炭素混合領域を形成した３層構造のバリア層を用いているので、Ｃｕ拡散防止機能を確保しつつ、絶縁膜との密着性とＣｕ埋込配線との密着性を良好にして、剥離耐性を大きくすることができる。   As described above, in the embodiment of the present invention, since the barrier layer having a three-layer structure in which the carbon mixed region is formed at the interface is used, the adhesion with the insulating film and the Cu filling are ensured while ensuring the Cu diffusion preventing function. The adhesion to the embedded wiring can be improved and the peeling resistance can be increased.

以上を前提として、次に、図９を参照して本発明の実施例１の半導体装置の製造工程を説明する。図９は、本発明の実施例１による製造方法で作製した半導体装置の概略的断面図であり、まず、例えば、直径が３００ｍｍのシリコン基板５１の表面にシャロートレンチアイソレーション（ＳＴＩ）による素子分離絶縁膜５２を形成し、この素子分離絶縁膜５２で囲まれた活性領域内に、ＭＯＳＦＥＴ５３を形成する。   Based on the above, next, the manufacturing process of the semiconductor device according to the first embodiment of the present invention will be described with reference to FIG. FIG. 9 is a schematic cross-sectional view of a semiconductor device manufactured by the manufacturing method according to Embodiment 1 of the present invention. First, for example, element isolation by shallow trench isolation (STI) is performed on the surface of a silicon substrate 51 having a diameter of 300 mm. An insulating film 52 is formed, and a MOSFET 53 is formed in the active region surrounded by the element isolation insulating film 52.

このＭＯＳＦＥＴ５３は、ゲート絶縁膜５４、ゲート電極５５、ソース領域５７、及び、ドレイン領域５８で構成される。ゲート電極５５の側壁にはサイドウォール５６が設けられており、ソース領域５７及びドレイン領域５８のゲート電極寄りにはエクステンション領域が形成されている。   The MOSFET 53 includes a gate insulating film 54, a gate electrode 55, a source region 57, and a drain region 58. Sidewalls 56 are provided on the side walls of the gate electrode 55, and extension regions are formed near the gate electrodes of the source region 57 and the drain region 58.

次いで、例えば、ＣＶＤ法を用いて全面にリンガラス（ＰＳＧ）からなる厚さ１．５μｍの層間絶縁膜５９を堆積させたのち、層間絶縁膜５９を貫通するとともにソース領域５７及びドレイン領域５８に達する２本のビアホールを形成する。このビアホール内にＣＭＰ法を用いてＴｉＮ膜を介してタングステン（Ｗ）からなる導電性プラグ６０，６１で充填する。   Next, for example, a 1.5 μm-thick interlayer insulating film 59 made of phosphorus glass (PSG) is deposited on the entire surface by using, for example, a CVD method, and then penetrates the interlayer insulating film 59 and is formed in the source region 57 and the drain region 58. Two via holes are formed. The via hole is filled with conductive plugs 60 and 61 made of tungsten (W) through a TiN film using a CMP method.

次いで、例えば、原料ガスとしてテトラメチルシランならびに炭酸ガスを用いたＣＶＤにより、層間絶縁膜５９上にエッチングストッパーとなる比誘電率が３．６のＳｉＯＣ膜６２を形成する。成膜条件は、下記の通りである。
テトラメチルシランの流量：５００ｓｃｃｍ
炭酸ガスの流量：１５０ｓｃｃｍ
圧力：約６００Ｐａ（４．５Ｔｏｒｒ）
１３．５６ＭＨｚのＲＦ電力：６００Ｗ
４００ｋＨｚのＲＦ電力：１０Ｗ
基板温度：４００℃
とした。
なお、ＲＦ電力を投入するための平行平板電極の面積は、シリコン基板５１の面積とほぼ等しい。 Next, the SiOC film 62 having a relative dielectric constant of 3.6 serving as an etching stopper is formed on the interlayer insulating film 59 by, for example, CVD using tetramethylsilane and carbon dioxide as source gases. The film forming conditions are as follows.
Tetramethylsilane flow rate: 500 sccm
Carbon dioxide gas flow rate: 150sccm
Pressure: about 600 Pa (4.5 Torr)
13.56 MHz RF power: 600 W
400 kHz RF power: 10 W
Substrate temperature: 400 ° C
It was.
Note that the area of the parallel plate electrode for supplying RF power is substantially equal to the area of the silicon substrate 51.

次いで、ＳｉＯＣ膜６２上に、例えば、ｋ値２．６以下の低誘電率絶縁材料、例えば、ポーラスＬｏｗ−ｋ材料であるＢｌａｃｋ Ｄｉａｍｏｎｄを成膜して厚さが、例えば、１００ｎｍのポーラスシリカ膜６３を形成する。次いで、全面に厚さが、例えば、６０ｎｍのＳｉＯ２キャップ膜６４を成膜する。 Next, a low dielectric constant insulating material having a k value of 2.6 or less, for example, Black Diamond, which is a porous low-k material, is formed on the SiOC film 62 to form a porous silica film having a thickness of, for example, 100 nm. 63 is formed. Next, a SiO 2 cap film 64 having a thickness of 60 nm, for example, is formed on the entire surface.

次いで、配線用トレンチの内面が厚さ３ｎｍのＳｉＯＣ膜で覆ったのち、ドライエッチングによって配線用トレンチの底面とＳｉＯ２キャップ膜６４の表面に堆積したＳｉＯＣ 膜を除去して配線用トレンチの側壁を覆うシール絶縁膜６６を形成する。 Next, after the inner surface of the wiring trench is covered with the SiOC film having a thickness of 3 nm, the SiOC film deposited on the bottom surface of the wiring trench and the surface of the SiO 2 cap film 64 is removed by dry etching, so that the sidewall of the wiring trench is removed. A sealing insulating film 66 is formed to cover it.

次いで、スパッタリング法を用いて配線用トレンチの内面に厚さが１ｎｍのＰＶＤ-Ｔｉ６７、厚さが３ｎｍの炭素を含むＣＶＤ-Ｒｕ６８、及び、厚さが５ｎｍの炭素含まない結晶性Ｒｕ膜６９を順次成膜して３層構造のバリア膜６５を形成する。   Next, PVD-Ti67 having a thickness of 1 nm, CVD-Ru68 containing carbon having a thickness of 3 nm, and crystalline Ru film 69 not containing carbon having a thickness of 5 nm are formed on the inner surface of the trench for wiring by sputtering. A barrier film 65 having a three-layer structure is formed by sequentially forming a film.

次いで、メタル膜装置内にて真空または水素窒素混合雰囲気で、例えば、４００℃で、１００秒にてアニールすることにより、ＰＶＤ-Ｔｉ膜／ＣＶＤ-Ｒｕ膜界面及びＣＶＤ-Ｒｕ／結晶性Ｒｕ界面に炭素混合領域７０,７１を形成する。   Next, annealing is performed in a metal film apparatus in a vacuum or a hydrogen-nitrogen mixed atmosphere at, for example, 400 ° C. for 100 seconds, so that the PVD-Ti film / CVD-Ru film interface and the CVD-Ru / crystalline Ru interface are Then, carbon mixed regions 70 and 71 are formed.

次いで、無電解めっき法により厚さが３０ｎｍのＣｕめっきシード層７３を形成したのち、電解めっき法によりＣｕめっき膜７４を形成する。次いで、ＳｉＯ２キャップ膜６４ が露出するまでＣＭＰ処理を行ってＣｕ埋込配線７２を形成する。 Next, after forming a Cu plating seed layer 73 having a thickness of 30 nm by electroless plating, a Cu plating film 74 is formed by electrolytic plating. Next, a CMP process is performed until the SiO 2 cap film 64 is exposed to form a Cu buried wiring 72.

次いで、全面に再びエッチングストッパーとなる厚さが、例えば、３０ｎｍＳｉＯＣ膜７５、厚さが、例えば、１５０ｎｍのポーラスシリカ膜７６、ミドルストッパーとなる厚さが、例えば、３０ｎｍのＳｉＯＣ膜７７、厚さが、例えば、１５０ｎｍのポーラスシリカ膜７８、及び、厚さが、例えば、１００ｎｍのＳｉＯ２キャップ膜７９を順次堆積する。 Next, the thickness that becomes an etching stopper again on the entire surface is, for example, a 30 nm SiOC film 75, the thickness is, for example, 150 nm of porous silica film 76, the thickness that becomes a middle stopper is, for example, a 30 nm SiOC film 77, and the thickness However, for example, a porous silica film 78 having a thickness of 150 nm and a SiO 2 cap film 79 having a thickness of, for example, 100 nm are sequentially deposited.

次いで、ＳｉＯ２キャップ膜７９乃至ＳｉＯＣ膜７７に配線用トレンチを形成するとともに、ポーラスシリカ膜７６及びＳｉＯＣ膜７５にＣｕ埋込配線７２に達するビアホールを形成する。 Next, wiring trenches are formed in the SiO 2 cap film 79 to the SiOC film 77, and via holes reaching the Cu buried wiring 72 are formed in the porous silica film 76 and the SiOC film 75.

次いで、スパッタリング法を用いて配線用トレンチ及びビアホールの内面に厚さが１ｎｍのＰＶＤ-Ｔｉ膜、厚さが３ｎｍの炭素を含むＣＶＤ-Ｒｕ膜、及び、厚さが５ｎｍの炭素を含まない結晶性Ｒｕ膜を順次成膜する。次いで、アニールを行って各バリア膜界面に炭素混合領域を形成して３層構造のバリア膜８０とする。   Next, a PVD-Ti film having a thickness of 1 nm, a CVD-Ru film containing carbon having a thickness of 3 nm, and a crystal not containing carbon having a thickness of 5 nm are formed on the inner surfaces of the wiring trench and the via hole by sputtering. A reactive Ru film is sequentially formed. Next, annealing is performed to form a carbon mixed region at each barrier film interface to obtain a barrier film 80 having a three-layer structure.

次いで、無電解めっき法により厚さが３０ｎｍのＣｕめっきシード層を形成したのち、電解めっき法によりＣｕめっき膜を形成する。次いで、ＳｉＯ２キャップ膜７９が露出するまでＣＭＰ処理を行ってＣｕ埋込配線８２及びＣｕプラグ８１を形成する。 Next, after forming a Cu plating seed layer having a thickness of 30 nm by an electroless plating method, a Cu plating film is formed by an electrolytic plating method. Next, a CMP process is performed until the SiO 2 cap film 79 is exposed to form a Cu buried wiring 82 and a Cu plug 81.

次いで、必要とする多層配線構造の数に応じてデュアルダマシン工程を繰り返したのち、最も上のＣｕ埋込配線８３を含む配線層の上に、再びエッチングストッパーとなる厚さが、例えば、３０ｎｍＳｉＯＣ膜８４、及び、厚さが、例えば、１５０ｎｍのポーラスシリカ膜８５を形成する。   Next, after the dual damascene process is repeated in accordance with the number of required multilayer wiring structures, a thickness serving as an etching stopper is again formed on the wiring layer including the uppermost Cu embedded wiring 83, for example, a 30 nm SiOC film. 84 and a porous silica film 85 having a thickness of, for example, 150 nm is formed.

次いで、ポーラスシリカ膜８５及びＳｉＯＣ膜８４を貫通するとともにＣｕ埋込配線８３に達するビアホールを形成したのち、ＴｉＮ膜を介してＷを埋め込んでＣＭＰ処理することによってＷプラグ８６を形成する。   Next, after forming a via hole that penetrates the porous silica film 85 and the SiOC film 84 and reaches the Cu buried wiring 83, a W plug 86 is formed by embedding W through the TiN film and performing CMP treatment.

次いで、ポーラスシリカ膜８５の上にＷプラグ８６に接続されるＡｌパッド８７を形成したのち、Ａｌパッド８７及びポーラスシリカ膜８５をＳｉＮ保護膜８８で覆う。最後にＳｉＮ保護膜８８にパッド８７の表面を露出させる開口を形成することによって、本発明の実施例１の半導体装置の基本構成が完成する。   Next, after an Al pad 87 connected to the W plug 86 is formed on the porous silica film 85, the Al pad 87 and the porous silica film 85 are covered with a SiN protective film 88. Finally, an opening for exposing the surface of the pad 87 is formed in the SiN protective film 88, thereby completing the basic configuration of the semiconductor device according to the first embodiment of the present invention.

なお、上記の実施例の説明においては、Ｃｕ埋込配線７２はバリア膜６５を介してＷプラグ６１と接続されている。しかし、バリア膜６５の成膜時のスパッタ条件を調整することにより、配線用トレンチの底部にバリア膜６５が堆積しない条件でバリア膜６５を成膜しても良い。その結果、Ｃｕ埋込配線７２とＷプラグ６１との間には比較的高抵抗なバリア膜６５が存在しないので、直列抵抗がより低くなる。   In the description of the above embodiment, the Cu embedded wiring 72 is connected to the W plug 61 through the barrier film 65. However, the barrier film 65 may be formed under the condition that the barrier film 65 is not deposited on the bottom of the wiring trench by adjusting the sputtering conditions when forming the barrier film 65. As a result, since the relatively high resistance barrier film 65 does not exist between the Cu embedded wiring 72 and the W plug 61, the series resistance becomes lower.

ここで、実施例１を含む本発明の実施の形態に関して、以下の付記を開示する。
（付記１） 第１絶縁膜と、前記第１絶縁膜に設けられた凹部と、前記凹部の側壁に形成された第２絶縁膜と、前記凹部内であって、前記第２絶縁膜の内側に順に設けられた第１の導電性バリア層、第２の導電性バリア層、及び、第３の導電性バリア層を介して形成されたＣｕ系埋込電極を設けた半導体装置であって、前記第３の導電性バリア層は、前記第２の導電性バリア層よりＣｕ系埋込電極との密着性が優れており、前記第２の導電性バリア層は、炭素含有導電性バリア層であり、前記第１の導電性バリア層は、前記第２の導電性バリア層より前記第２絶縁膜との密着性が優れており、且つ、前記第１の導電性バリア層と前記第２の導電性バリア層との界面と、前記第２の導電性バリア層と前記第３の導電性バリア層との界面に炭素混合領域を有することを特徴とする半導体装置
（付記２） 前記第２絶縁膜は、シリコンカーバイド、シリコンオキシカーバイド、シリコンナイトライド、シリコンオキシナイトライド、シリコンオキサイドのうちのいずれかであることを特徴とする付記１に記載の半導体装置。
（付記３） 前記第１の導電性バリア層が、Ｔａ，Ｔｉ，ＴａＮのいずれかからなることを特徴とする付記１または付記２に記載の半導体装置。
（付記４） 前記第２の導電性バリア層が、それぞれ炭素を含むＲｕ，Ｐｄ，Ｔｉ，Ｔａ，Ｍｎ，Ｎｉ，Ｃｏ，Ｏｓ，Ｃｒ，Ｇｅ，Ｚｒ，Ｍｏ，Ａｇ，Ｂａ，Ｈｆ，Ｗ，Ｒｅ，Ｉｒ，Ｐｔのいずれかからなることを特徴とする付記１乃至付記３のいずれか１に記載の半導体装置。
（付記５） 前記第２の導電性バリア層における炭素含有濃度が、０．００１ａｔｍ％〜１ａｔｍ％であることを特徴とする付記１乃至付記４のいずれか１に記載の半導体装置。
（付記６） 前記第３の導電性バリア層が、炭素を含まない結晶性のＲｕ，Ｐｄ，Ｔｉ，Ｔａ，Ｍｎ，Ｎｉ，Ｃｏ，Ｏｓ，Ｃｒ，Ｇｅ，Ｚｒ，Ｍｏ，Ａｇ，Ｂａ，Ｈｆ，Ｗ，Ｒｅ，Ｉｒ，Ｐｔのいずれかであることを特徴とする付記１乃至付記５のいずれか１に記載の半導体装置。
（付記７） 第１絶縁膜に凹部を形成する工程と、前記凹部の側壁に第２絶縁膜を形成する工程と、前記凹部内であって前記第２絶縁膜の内側に第１の導電性バリア層を物理気相堆積法により成膜する工程と、前記第１の導電性バリア層上に化学気相堆積法或いは原子層堆積法のいずれかにより炭素を含有した第２の導電性バリア層を成膜する工程と、前記第２の導電性バリア層上に前記第２の導電性バリア層よりＣｕに対する密着性が優れる第３の導電性バリア層を物理堆積法により成膜する工程と、熱処理により前記第２の導電性バリア層中の炭素を拡散して前記第１の導電性バリア層と前記第２の導電性バリア層との界面と、前記第２の導電性バリア層と前記第３の導電性バリア層との界面に炭素混合領域を形成する工程と、前記第３の導電性バリア層上に前記凹部を埋め込むようにＣｕ系電極材料を堆積する工程と、前記Ｃｕ系電極材料と、前記第３の導電性バリア層と、前記第２の導電性バリア層と、前記第１の導電性バリア層とを前記凹部を形成した絶縁膜の表面が露出するまで化学機械研磨を行って研磨する工程とを有していることを特徴とする半導体装置の製造方法。 Here, regarding the embodiment of the present invention including Example 1, the following additional notes are disclosed.
(Additional remark 1) The 1st insulating film, the recessed part provided in the said 1st insulating film, the 2nd insulating film formed in the side wall of the said recessed part, The inside of the said 2nd insulating film in the said recessed part A first conductive barrier layer, a second conductive barrier layer, and a Cu-based embedded electrode formed via a third conductive barrier layer provided in order, The third conductive barrier layer has better adhesion to the Cu-based embedded electrode than the second conductive barrier layer, and the second conductive barrier layer is a carbon-containing conductive barrier layer. And the first conductive barrier layer has better adhesion to the second insulating film than the second conductive barrier layer, and the first conductive barrier layer and the second conductive barrier layer Carbon mixing at the interface with the conductive barrier layer and the interface between the second conductive barrier layer and the third conductive barrier layer A semiconductor device having a region (Appendix 2) The second insulating film is any one of silicon carbide, silicon oxycarbide, silicon nitride, silicon oxynitride, and silicon oxide. The semiconductor device according to appendix 1.
(Supplementary Note 3) The semiconductor device according to Supplementary Note 1 or 2, wherein the first conductive barrier layer is made of any one of Ta, Ti, and TaN.
(Supplementary Note 4) The second conductive barrier layer includes Ru, Pd, Ti, Ta, Mn, Ni, Co, Os, Cr, Ge, Zr, Mo, Ag, Ba, Hf, W, each containing carbon. 4. The semiconductor device according to any one of supplementary notes 1 to 3, wherein the semiconductor device is made of any one of Re, Ir, and Pt.
(Supplementary note 5) The semiconductor device according to any one of supplementary notes 1 to 4, wherein a carbon-containing concentration in the second conductive barrier layer is 0.001 atm% to 1 atm%.
(Supplementary Note 6) The third conductive barrier layer is made of crystalline Ru, Pd, Ti, Ta, Mn, Ni, Co, Os, Cr, Ge, Zr, Mo, Ag, Ba, Hf containing no carbon. , W, Re, Ir, or Pt, The semiconductor device according to any one of appendices 1 to 5.
(Additional remark 7) The process of forming a recessed part in a 1st insulating film, the process of forming a 2nd insulating film in the side wall of the said recessed part, 1st electroconductivity in the said recessed part and inside the said 2nd insulating film A step of forming a barrier layer by physical vapor deposition, and a second conductive barrier layer containing carbon on the first conductive barrier layer by either chemical vapor deposition or atomic layer deposition And a step of forming a third conductive barrier layer having better adhesion to Cu than the second conductive barrier layer on the second conductive barrier layer by physical deposition, The carbon in the second conductive barrier layer is diffused by heat treatment to cause an interface between the first conductive barrier layer and the second conductive barrier layer, the second conductive barrier layer, and the second conductive barrier layer. Forming a carbon mixed region at the interface with the conductive barrier layer 3; A step of depositing a Cu-based electrode material so as to embed the concave portion on the conductive barrier layer; the Cu-based electrode material; the third conductive barrier layer; the second conductive barrier layer; And a step of polishing the first conductive barrier layer by performing chemical mechanical polishing until the surface of the insulating film in which the concave portion is formed is exposed.

１ 下地絶縁膜
２ プラグ
３ 絶縁膜
４ シール絶縁膜
５ 第１の導電性バリア層
６ 第２の導電性バリア層
７ 第３の導電性バリア層
８，９ 炭素混合領域
１０ Ｃｕ系埋込電極
１１ 下地絶縁膜
１２ プラグ
１３ エッチングストッパー膜
１４ 層間絶縁膜
１５ キャップ膜
１６ 配線用凹部
１７ シール絶縁膜
１８ ＰＶＤバリア膜
１９ 炭素含有バリアメタル膜
２０ ＰＶＤバリアメタル膜
２１，２２ 炭素混合領域
２３ Ｃｕめっきシード層
２４ Ｃｕめっき膜
２５ Ｃｕ埋込配線
２６ エッチングストッパー膜
４１ １層目Ｃｕ埋込配線
４２ ビア
４３ ２層目Ｃｕ埋込配線
４４ チップ
４５ Ａｌパッド
５１ シリコン基板
５２ 素子分離絶縁膜
５３ ＭＯＳＦＥＴ
５４ ゲート絶縁膜
５５ ゲート電極
５６ サイドウォール
５７ ソース領域
５８ ドレイン領域
５９ 層間絶縁膜
６０，６１，８６ Ｗプラグ
６２，７５，７７，８４ ＳｉＯＣ膜
６３，７６，７８，８５ ポーラスシリカ膜
６４，７９ ＳｉＯ２キャップ膜
６５，８０ バリア膜
６６ シール絶縁膜
６７ ＰＶＤ-Ｔｉ膜
６８ ＣＶＤ-Ｒｕ膜
６９ 結晶性Ｒｕ膜
７０，７１ 炭素混合領域
７２，８２，８３ Ｃｕ埋込配線
７３ Ｃｕめっきシード層
７４ Ｃｕめっき膜
８１ Ｃｕプラグ
８７ Ａｌパッド
８８ ＳｉＮ保護膜 DESCRIPTION OF SYMBOLS 1 Base insulating film 2 Plug 3 Insulating film 4 Seal insulating film 5 1st electroconductive barrier layer 6 2nd electroconductive barrier layer 7 3rd electroconductive barrier layer 8, 9 Carbon mixed area | region 10 Cu type | mold embedded electrode 11 Underlying insulating film 12 Plug 13 Etching stopper film 14 Interlayer insulating film 15 Cap film 16 Recess 17 for wiring 17 Seal insulating film 18 PVD barrier film 19 Carbon-containing barrier metal film 20 PVD barrier metal films 21 and 22 Carbon mixed region 23 Cu plating seed layer 24 Cu plating film 25 Cu embedded wiring 26 Etching stopper film 41 First layer Cu embedded wiring 42 Via 43 Second layer Cu embedded wiring 44 Chip 45 Al pad 51 Silicon substrate 52 Element isolation insulating film 53 MOSFET
54 Gate insulating film 55 Gate electrode 56 Side wall 57 Source region 58 Drain region 59 Interlayer insulating films 60, 61, 86 W plugs 62, 75, 77, 84 SiOC films 63, 76, 78, 85 Porous silica films 64, 79 SiO 2 Cap film 65, 80 Barrier film 66 Seal insulating film 67 PVD-Ti film 68 CVD-Ru film 69 Crystalline Ru film 70, 71 Carbon mixed region 72, 82, 83 Cu embedded wiring 73 Cu plating seed layer 74 Cu plating Film 81 Cu plug 87 Al pad 88 SiN protective film

Claims (5)

第１絶縁膜と、
前記第１絶縁膜に設けられた凹部と、
前記凹部の側壁に形成された第２絶縁膜と、
前記凹部内であって、前記第２絶縁膜の内側に順に設けられた第１の導電性バリア層、第２の導電性バリア層、及び、第３の導電性バリア層を介して形成されたＣｕ系埋込電極を設けた半導体装置であって、
前記第３の導電性バリア層は、前記第２の導電性バリア層よりＣｕ系埋込電極との密着性が優れており、
前記第２の導電性バリア層は、炭素含有導電性バリア層であり、
前記第１の導電性バリア層は、前記第２の導電性バリア層より前記第２絶縁膜との密着性が優れており、
且つ、前記第１の導電性バリア層と前記第２の導電性バリア層との界面と、前記第２の導電性バリア層と前記第３の導電性バリア層との界面に炭素混合領域を有する
ことを特徴とする半導体装置。 A first insulating film;
A recess provided in the first insulating film;
A second insulating film formed on the sidewall of the recess;
Formed through the first conductive barrier layer, the second conductive barrier layer, and the third conductive barrier layer provided in order in the recess and inside the second insulating film A semiconductor device provided with a Cu-based embedded electrode,
The third conductive barrier layer has better adhesion to the Cu-based embedded electrode than the second conductive barrier layer,
The second conductive barrier layer is a carbon-containing conductive barrier layer;
The first conductive barrier layer has better adhesion to the second insulating film than the second conductive barrier layer,
And a carbon mixed region at the interface between the first conductive barrier layer and the second conductive barrier layer, and at the interface between the second conductive barrier layer and the third conductive barrier layer. A semiconductor device. 前記第１の導電性バリア層が、Ｔａ，Ｔｉ，ＴａＮのいずれかからなることを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the first conductive barrier layer is made of Ta, Ti, or TaN. 前記第２の導電性バリア層が、それぞれ炭素を含むＲｕ，Ｐｄ，Ｔｉ，Ｔａ，Ｍｎ，Ｎｉ，Ｃｏ，Ｏｓ，Ｃｒ，Ｇｅ，Ｚｒ，Ｍｏ，Ａｇ，Ｂａ，Ｈｆ，Ｗ，Ｒｅ，Ｉｒ，Ｐｔのいずれかからなることを特徴とする請求項１または請求項２に記載の半導体装置。   The second conductive barrier layer includes Ru, Pd, Ti, Ta, Mn, Ni, Co, Os, Cr, Ge, Zr, Mo, Ag, Ba, Hf, W, Re, Ir, each containing carbon. The semiconductor device according to claim 1, wherein the semiconductor device is made of any one of Pt. 前記第３の導電性バリア層が、炭素を含まない結晶性のＲｕ，Ｐｄ，Ｔｉ，Ｔａ，Ｍｎ，Ｎｉ，Ｃｏ，Ｏｓ，Ｃｒ，Ｇｅ，Ｚｒ，Ｍｏ，Ａｇ，Ｂａ，Ｈｆ，Ｗ，Ｒｅ，Ｉｒ，Ｐｔのいずれかであることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。   The third conductive barrier layer is made of crystalline Ru, Pd, Ti, Ta, Mn, Ni, Co, Os, Cr, Ge, Zr, Mo, Ag, Ba, Hf, W, Re, which does not contain carbon. 4. The semiconductor device according to claim 1, wherein the semiconductor device is any one of Ir, Ir, and Pt. 第１絶縁膜に凹部を形成する工程と、
前記凹部の側壁に第２絶縁膜を形成する工程と、
前記凹部内であって前記第２絶縁膜の内側に第１の導電性バリア層を物理気相堆積法により成膜する工程と、
前記第１の導電性バリア層上に化学気相堆積法或いは原子層堆積法のいずれかにより炭素を含有した第２の導電性バリア層を成膜する工程と、
前記第２の導電性バリア層上に前記第２の導電性バリア層よりＣｕに対する密着性が優れる第３の導電性バリア層を物理堆積法により成膜する工程と、
熱処理により前記第２の導電性バリア層中の炭素を拡散して前記第１の導電性バリア層と前記第２の導電性バリア層との界面と、前記第２の導電性バリア層と前記第３の導電性バリア層との界面に炭素混合領域を形成する工程と、
前記第３の導電性バリア層上に前記凹部を埋め込むようにＣｕ系電極材料を堆積する工程と、
前記Ｃｕ系電極材料と、前記第３の導電性バリア層と、前記第２の導電性バリア層と、前記第１の導電性バリア層とを前記凹部を形成した絶縁膜の表面が露出するまで化学機械研磨を行って研磨する工程と
を有していることを特徴とする半導体装置の製造方法。 Forming a recess in the first insulating film;
Forming a second insulating film on the side wall of the recess;
Forming a first conductive barrier layer in the recess and inside the second insulating film by physical vapor deposition;
Depositing a carbon-containing second conductive barrier layer on the first conductive barrier layer by either chemical vapor deposition or atomic layer deposition;
Forming a third conductive barrier layer on the second conductive barrier layer by physical deposition, which has better adhesion to Cu than the second conductive barrier layer;
The carbon in the second conductive barrier layer is diffused by heat treatment to cause an interface between the first conductive barrier layer and the second conductive barrier layer, the second conductive barrier layer, and the second conductive barrier layer. Forming a carbon mixed region at the interface with the conductive barrier layer 3;
Depositing a Cu-based electrode material on the third conductive barrier layer so as to embed the recess;
The Cu-based electrode material, the third conductive barrier layer, the second conductive barrier layer, and the first conductive barrier layer are exposed until the surface of the insulating film in which the recess is formed is exposed. And a step of polishing by performing chemical mechanical polishing.
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