JP2011198921A - 静電サージ保護回路、ｄｃ−ｄｃコンバータ制御回路及びｄｃ−ｄｃコンバータ - Google Patents

Abstract

【課題】ＣＭＯＳの微細プロセスに混載可能な高耐圧の静電サージ保護回路、ＤＣ−ＤＣコンバータ制御回路及びＤＣ−ＤＣコンバータを提供する。
【解決手段】ＣＭＯＳと、前記ＣＭＯＳを構成するトランジスタよりも高耐圧の第１のトランジスタと、が形成された半導体基板をコレクタとして有する第２のトランジスタと、前記第２のトランジスタのベースと前記コレクタとの間に接続され、過電圧によりブレークダウンし前記第２のトランジスタのエミッタ・コレクタ間電圧をクランプするツェナーダイオードと、を備えたことを特徴とする静電サージ保護回路が提供される。
【選択図】図１

Description

本発明は、静電サージ保護回路、ＤＣ−ＤＣコンバータ制御回路及びＤＣ−ＤＣコンバータに関する。

システムの高速化に伴い、集積回路の微細化が進められている。また、システムの高機能化に伴い、微細プロセスにパワーデバイスを混載した集積回路が用いられている。例えば、ＤＣ−ＤＣコンバータ制御回路においては、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）の微細プロセスで形成された回路に、パワーデバイスとしてＤＭＯＳ（Double Diffused Metal Oxide Semiconductor）が混載される。

ＭＯＳデバイスにおいては、静電気や誘導性負荷などによるサージ電圧からデバイスを保護するために静電サージ保護回路が必要とされる。このような静電サージ保護回路として、例えば、ゲートを接地したＮチャンネル形ＭＯＳＦＥＴ（以下、ＮＭＯＳ）が用いられている。しかし、ＣＭＯＳの微細プロセスによるＮＭＯＳは、ゲート耐圧が低いため高耐圧のパワーデバイスを保護することができない。例えば、トランジスタとツェナーダイオードによる半導体装置が提案されている（例えば、特許文献１参照）。

特開平０７−１２２７１２号公報

本発明は、ＣＭＯＳの微細プロセスに混載可能な高耐圧の静電サージ保護回路、ＤＣ−ＤＣコンバータ制御回路及びＤＣ−ＤＣコンバータを提供する。

本発明の一態様によれば、ＣＭＯＳと、前記ＣＭＯＳを構成するトランジスタよりも高耐圧の第１のトランジスタと、が形成された半導体基板をコレクタとして有する第２のトランジスタと、前記第２のトランジスタのベースと前記コレクタとの間に接続され、過電圧によりブレークダウンし前記第２のトランジスタのエミッタ・コレクタ間電圧をクランプするツェナーダイオードと、を備えたことを特徴とする静電サージ保護回路が提供される。

また、本発明の他の一態様によれば、上記の静電サージ保護回路と、前記ＣＭＯＳを有し、電源端子にソースが接続された前記第１のトランジスタを制御して電源電圧を変換して出力する制御回路と、を備え、前記第２のトランジスタのエミッタは、前記第１のトランジスタのソースまたはドレインに接続されたことを特徴とするＤＣ−ＤＣコンバータ制御回路が提供される。

また、本発明の他の一態様によれば、上記のＤＣ−ＤＣコンバータ制御回路と、前記第１のトランジスタのドレインと接地との間に接続され、前記ＤＣ−ＤＣコンバータ制御回路により制御される第３のトランジスタと、前記第１のトランジスタのドレインに一端が接続されたインダクタと、前記インダクタの他端と接地との間に接続されたキャパシタと、前記インダクタの他端と接地との間に接続され、前記ＤＣ−ＤＣコンバータ制御回路に出力電圧を帰還する帰還回路と、を備えたことを特徴とするＤＣ−ＤＣコンバータが提供される。

本発明によれば、ＣＭＯＳの微細プロセスに混載可能な高耐圧の静電サージ保護回路、ＤＣ−ＤＣコンバータ制御回路及びＤＣ−ＤＣコンバータが提供される。

本発明の実施形態に係る静電サージ保護回路を用いたＤＣ−ＤＣコンバータの回路図である。 図１に表した静電サージ保護回路の第２のトランジスタの構成を例示する模式的断面図である。 図１に表した静電サージ保護回路の第２のトランジスタの構成を例示する模式的断面図である。

以下、本発明の実施形態について図面を参照して詳細に説明する。
なお、図面は模式的または概念的なものであり、各部分の形状や縦横の寸法の関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

図１は、本発明の実施形態に係る静電サージ保護回路を用いたＤＣ−ＤＣコンバータの回路図である。
図１に表したように、静電サージ保護回路１は、第２のトランジスタ２及びツェナーダイオード３を備える。静電サージ保護回路４は、第２のトランジスタ５及びツェナーダイオード６を備える。そして、静電サージ保護回路１、４は同様の構造を備え、半導体基板７に形成して１チップ化した構造を備える。

また、半導体基板７には、第１のトランジスタ８及び第３のトランジスタ９、制御回路１０が設けられている。制御回路１０は、ＣＭＯＳの微細プロセスで形成されたＣＭＯＳ（インバータ）１０ａを有する。第１及び第３のトランジスタ８、９は、ＣＭＯＳ（インバータ）１０ａを構成するトランジスタよりも高耐圧のパワーＭＯＳである。すなわち、半導体基板７には、パワーＭＯＳの第１及び第３のトランジスタ８、９とＣＭＯＳ（インバータ）１０ａを有する制御回路１０とが混載している。なお、第３のトランジスタ９は、ダイオードに置き換えてもよい。

第１のトランジスタ８は、電源端子１１と出力端子１３との間に接続される。第３のトランジスタ９は、出力端子１３と接地端子１２との間に接続される。制御回路１０は、帰還端子１４に入力される電圧Ｖｆｂに応じて第１及び第３のトランジスタ８、９を制御する。なお、制御回路１０の第１及び第３のトランジスタ８、９を制御するためのインターフェース回路、及び帰還端子１４とのインターフェース回路については省略している。

図１においては、静電サージ保護回路１、４、第１及び第３のトランジスタ８、９をＤＣ−ＤＣコンバータ制御回路１５に用いた場合を例示している。静電サージ保護回路１、４は、第１及び第３のトランジスタ８、９を静電サージから保護する。

まず、静電サージ保護回路１について説明する。
第２のトランジスタ２は、半導体基板７をコレクタ２Ｃとして設けられた基板トランジスタである。そのため、ＣＭＯＳの微細プロセスにより形成されたＣＭＯＳ（インバータ）１０ａを構成するトランジスタと比較して高耐圧とすることができる。また、特殊なプロセスを追加する必要がない。

図２、図３は、図１に表した静電サージ保護回路の第２のトランジスタの構成を例示する模式的断面図である。
図２〜３に表したように、第２のトランジスタ２のコレクタ２Ｃは、半導体基板７に接続される。半導体基板７はｐ形である。

半導体基板７にｎ形半導体領域２１が設けられ、さらに、ｎ形半導体領域２１にｐ形半導体領域２２が設けられる。ベース２Ｂはｎ形半導体領域２１に接続される。エミッタ２Ｅは、ｐ形半導体領域２２に接続される。第２のトランジスタ２は、バイポーラのｐｎｐ形トランジスタである。

なお、図２においては、ベース２Ｂ及びエミッタ２Ｅが接続された半導体基板７の主面側にコレクタ２Ｃを接続している。しかし、例えば、図３に表したように、コレクタ２Ｃは、ベース２Ｂ及びエミッタ２Ｅが接続された半導体基板７の主面と反対側に接続してもよい。

再度図１に戻ると、静電サージ保護回路１のツェナーダイオード３は、第２のトランジスタ２のベース２Ｂとコレクタ２Ｃとの間に接続される。すなわち、ツェナーダイオード３のカソードは第２のトランジスタ２のベース２Ｂに接続され、ツェナーダイオード３のアノードは第２のトランジスタ２のコレクタ２Ｃに接続される。ツェナーダイオード３は、過電圧によりブレークダウンする。

第２のトランジスタ２のエミッタ２Ｅは電源端子１１に接続され、コレクタ２Ｃは接地端子１２に接続される。電源端子１１と接地端子１２との間に電圧が印加された場合、ツェナーダイオード３には、電源端子１１の電圧から、第２のトランジスタ２のエミッタ・ベース間電圧だけ低い電圧が印加される。

電源端子１１の電圧が上昇すると、ツェナーダイオード３が過電圧によりブレークダウンし、電源端子１１から接地端子１２に向けて、第２のトランジスタ２のエミッタ２Ｅ、ベース２Ｂ、ツェナーダイオード３を介して電流が流れる。第２のトランジスタ２のエミッタ・コレクタ間電圧は、ツェナーダイオード３がブレークダウンする電圧から第２のトランジスタ２のエミッタ・ベース間電圧だけ高い電圧にクランプされる。

静電サージ保護回路１においては、半導体基板７の組み立て中または回路が動作していない場合に、例えば、静電気などにより電源端子１１と接地端子１２との間に過電圧がかかる場合がある。このとき、静電サージによる電流は、第２のトランジスタ２のエミッタ２Ｅ、ベース２Ｂを通り、ツェナーダイオード３をブレークダウンさせる。

電源端子１１と接地端子１２との間の電圧は、第２のトランジスタ２によりクランプされる。静電サージによる電流は、第２のトランジスタ２及びツェナーダイオード３を流れる。そのため、電源端子１１に接続された素子を静電サージから保護することができる。
図１においては、電源端子１１と接地端子１２との間に直列的に接続された第１及び第３のトランジスタ８、９が静電サージから保護される。

このように、静電サージ保護回路１は、第２のトランジスタ２のエミッタ２Ｅが接続された端子に生じる静電サージから素子を保護することができる。また、静電サージ保護回路１においては、第２のトランジスタ２は、半導体基板７をコレクタ２Ｃとする基板トランジスタである。そのため、チップ面積を縮小しつつ高耐圧の素子を保護することができる。さらに、特殊なプロセスを追加する必要がない。

なお、静電サージ保護回路１においては、ツェナーダイオード３が、３つのツェナーダイオードの直列接続により構成される場合を例示している。しかし、保護動作の開始電圧に応じて、１以上任意数のツェナーダイオードを直列接続して構成することもできる。例えば、ブレークダウンする電圧が５Ｖのツェナーダイオードをそれぞれ１つ、２つ、３つ直列接続してツェナーダイオード３を構成した場合、保護動作の開始電圧をほぼ５Ｖ、１０Ｖ、１５Ｖとすることができる。なお、上記の電圧は、第２のトランジスタ２のエミッタ・ベース間電圧を無視した場合の電圧である。

静電サージ保護回路４は、静電サージ保護回路１と同様の構造を備える。
静電サージ保護回路４の第２のトランジスタ５は、静電サージ保護回路１の第２のトランジスタ２と同様に、半導体基板７をコレクタ５Ｃとして設けられた基板トランジスタである。そのため、ＣＭＯＳの微細プロセスにより形成されたＣＭＯＳ（インバータ）１０ａを構成するトランジスタと比較して高耐圧とすることができる。また、特殊なプロセスを追加する必要がない。
第２のトランジスタ５は、例えば、図２または図３に表した第２のトランジスタ２と同様に構成され、バイポーラのｐｎｐ形トランジスタである。

ツェナーダイオード６は、静電サージ保護回路１のツェナーダイオード３と同様である。ツェナーダイオード６は、第２のトランジスタ５のベース５Ｂとコレクタ５Ｃとの間に接続される。すなわち、ツェナーダイオード６のカソードは第２のトランジスタ５のベース５Ｂに接続され、ツェナーダイオード６のアノードは第２のトランジスタ５のコレクタ５Ｃに接続される。ツェナーダイオード６は、過電圧によりブレークダウンする。

第２のトランジスタ５のエミッタ５Ｅは出力端子１３に接続され、コレクタ５Ｃは接地端子１２に接続される。出力端子１３と接地端子１２との間に電圧が印加された場合、ツェナーダイオード６には、出力端子１３の電圧から、第２のトランジスタ５のエミッタ・ベース間電圧だけ低い電圧が印加される。

出力端子１３の電圧が上昇すると、ツェナーダイオード６が過電圧によりブレークダウンし、出力端子１３から接地端子１２に向けて、第２のトランジスタ５のエミッタ５Ｅ、ベース５Ｂ、ツェナーダイオード６を介して電流が流れる。第２のトランジスタ５のエミッタ・コレクタ間電圧は、ツェナーダイオード６がブレークダウンする電圧から第２のトランジスタ５のエミッタ・ベース間電圧だけ高い電圧にクランプされる。

静電サージ保護回路４においては、半導体基板７の組み立て中または回路が動作していない場合に、例えば、静電気などにより出力端子１３と接地端子１２との間に過電圧がかかる場合がある。このとき、静電サージによる電流は、第２のトランジスタ５のエミッタ５Ｅ、ベース５Ｂを通り、ツェナーダイオード６をブレークダウンさせる。

出力端子１３と接地端子１２との間の電圧は、第２のトランジスタ５によりクランプされる。静電サージによる電流は、第２のトランジスタ５及びツェナーダイオード６を流れる。そのため、出力端子１３に接続された素子を静電サージから保護することができる。
図１においては、出力端子１３と電源端子１１との間に接続された第１のトランジスタ８、及び出力端子１３と接地端子１２との間に接続された第３のトランジスタ９が静電サージから保護される。

このように、静電サージ保護回路４は、第２のトランジスタ５のエミッタ５Ｅが接続された端子に生じる静電サージから素子を保護することができる。また、静電サージ保護回路４においては、第２のトランジスタ５は、半導体基板７をコレクタ５Ｃとする基板トランジスタである。そのため、チップ面積を縮小しつつ高耐圧の素子を保護することができる。また、特殊なプロセスを追加する必要がない。

なお、静電サージ保護回路４においても、ツェナーダイオード６が、３つのツェナーダイオードの直列接続により構成される場合を例示している。しかし、保護動作の開始電圧に応じて、１以上任意数のツェナーダイオードを直列接続して構成することもできることは、ツェナーダイオード３と同様である。

ＤＣ−ＤＣコンバータ２０は、ＤＣ−ＤＣコンバータ制御回路１５、インダクタ１６、キャパシタ１７、及び帰還回路１８を備える。ＤＣ−ＤＣコンバータ２０は、電源電圧Ｖｄｄを入力して出力電圧Ｖｏに変換（降圧）して負荷回路１９に出力する。
ＤＣ−ＤＣコンバータ制御回路１５は、静電サージ保護回路１、４、第１及び第３のトランジスタ８、９、制御回路１０と、電源端子１１、接地端子１２、出力端子１３、帰還端子１４を備える。そして、これらを同じ半導体基板７に形成して１チップ化した構造を備える。

上記のとおり、ＣＭＯＳ（インバータ）１０ａを有する制御回路１０と、パワーＭＯＳの第１のトランジスタ８及び第３のトランジスタ９とは、半導体基板７に混載している。第１及び第３のトランジスタ８、９は、例えば高耐圧のＤＭＯＳにより構成される。なお、制御回路１０の第１及び第３のトランジスタ８、９とのインターフェース回路、及び帰還端子１４とのインターフェース回路など詳細については省略している。

ＤＣ−ＤＣコンバータ制御回路１５の出力端子１３には、電源電圧Ｖｄｄと接地電圧間でスイッチングした電圧が出力される。この電圧は、インダクタ１６及びキャパシタ１７により平滑化され負荷回路１９に供給される。負荷回路１９に供給される出力電圧Ｖｏは、帰還回路１８により電圧Ｖｆｂに分圧されＤＣ−ＤＣコンバータ制御回路１５の帰還端子１４を介して、制御回路１０に帰還される。
制御回路１０は、帰還端子１４に入力される電圧Ｖｆｂが一定になるように第１及び第３のトランジスタ８、９を制御する。

ＤＣ−ＤＣコンバータ制御回路１５の組み立て中または回路が動作していない場合に、例えば、静電気などにより出力端子１３と接地端子１２との間、電源端子１１と接地端子１２との間に過電圧がかかる場合がある。このとき、出力端子１３と接地端子１２との間の電圧、電源端子１１と接地端子１２との間の電圧は、それぞれ静電サージ保護回路１、４によりクランプされる。静電サージによる電流は、静電サージ保護回路１、４を流れる。そのため、第１及び第３のトランジスタ８、９を静電サージから保護することができる。

また、ＤＣ−ＤＣコンバータ制御回路１５の動作中は、ツェナーダイオード３、６がブレークダウンしないように設定されている。そのため、静電サージ保護回路１、４は、ＤＣ−ＤＣコンバータ制御回路１５の動作に影響を与えない。
上記のとおり、出力端子１３には、電源電圧Ｖｄｄと接地電圧間でスイッチングした電圧が出力される。また、出力端子１３にはインダクタ１６が接続されているため、出力端子１３には、リンギングが発生する場合可能性が高い。

ＤＣ−ＤＣコンバータにおいては、高効率化のためにスイッチング周波数が高速化している。また、出力端子１３の電圧の変化、すなわち立上がり及び立下がりの時間も高速化しているため、リンギングが発生しやすい。

この場合、例えば、サイリスタを用いた静電サージ保護回路は、ＤＣ−ＤＣコンバータの動作中に誤オンして誤動作する可能性がある。これに対して、本実施形態に係る静電サージ保護回路４においては、出力端子１３の電圧にリンギングが発生している場合も、ツェナーダイオード６が誤ブレークダウンして誤動作する問題はない。
このように、本実施形態に係る静電サージ保護回路４は、高速にスイッチングする信号が入出力される端子に接続して、誤動作する問題なく素子を静電サージから保護することができる。

なお、図１においては、静電サージ保護回路１、４を用いて電源端子１１、出力端子１３に接続される高耐圧のパワーＭＯＳ、すなわち第１及び第３のトランジスタ８、９を静電サージから保護している。しかし、本発明は、これに限定されるものではなく、ＣＭＯＳの微細プロセスにより形成されるインバータ（ＣＭＯＳ）１０ａを構成するトランジスタよりも高耐圧の素子を静電サージから保護するために用いることができる。例えば、帰還端子１４に高耐圧の素子が接続されている場合、静電サージ保護回路４と同様の構成を用いてその素子を保護することができる。

また、静電サージ保護回路１、４においては、半導体基板７としてｐ形を用い、第２のトランジスタ２、５としてｐｎｐバイポーラトランジスタを用いた場合を例示した。しかし、半導体基板７としてｎ形を用い、第２のトランジスタ２、５としてｎｐｎバイポーラトランジスタを用いることもできる。

以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。

１、４ 静電サージ保護回路
２、５ 第２のトランジスタ
２Ｃ、５Ｃ コレクタ
２Ｂ、５Ｂ ベース
２Ｅ、５Ｅ エミッタ
３、６ ツェナーダイオード
４ 静電サージ保護回路
７ 半導体基板
８ 第１のトランジスタ
９ 第３のトランジスタ
１０ 制御回路
１０ａ ＣＭＯＳ（インバータ）
１１ 電源端子
１２ 接地端子
１３ 出力端子
１４ 帰還端子
１５ ＤＣ−ＤＣコンバータ制御回路
１６ インダクタ
１７ キャパシタ
１８ 帰還回路
１９ 負荷回路
２０ ＤＣ−ＤＣコンバータ
２１ ｎ形半導体領域
２２ ｐ形半導体領域

Claims (5)

1. ＣＭＯＳと、前記ＣＭＯＳを構成するトランジスタよりも高耐圧の第１のトランジスタと、が形成された半導体基板をコレクタとして有する第２のトランジスタと、
   前記第２のトランジスタのベースと前記コレクタとの間に接続され、過電圧によりブレークダウンし前記第２のトランジスタのエミッタ・コレクタ間電圧をクランプするツェナーダイオードと、
   を備えたことを特徴とする静電サージ保護回路。
2. 前記第２のトランジスタのエミッタは電源端子に接続され、前記第２のトランジスタのコレクタは接地されたことを特徴とする請求項１記載の静電サージ保護回路。
3. 前記第２のトランジスタのエミッタは前記第１のトランジスタに接続され、前記第２のトランジスタのコレクタは接地されたことを特徴とする請求項１記載の静電サージ保護回路。
4. 請求項１〜３のいずれか１つに記載の静電サージ保護回路と、
   前記ＣＭＯＳを有し、電源端子にソースが接続された前記第１のトランジスタを制御して電源電圧を変換して出力する制御回路と、
   を備え、
   前記第２のトランジスタのエミッタは、前記第１のトランジスタのソースまたはドレインに接続されたことを特徴とするＤＣ−ＤＣコンバータ制御回路。
5. 請求項４記載のＤＣ−ＤＣコンバータ制御回路と、
   前記第１のトランジスタのドレインと接地との間に接続され、前記ＤＣ−ＤＣコンバータ制御回路により制御される第３のトランジスタと、
   前記第１のトランジスタのドレインに一端が接続されたインダクタと、
   前記インダクタの他端と接地との間に接続されたキャパシタと、
   前記インダクタの他端と接地との間に接続され、前記ＤＣ−ＤＣコンバータ制御回路に出力電圧を帰還する帰還回路と、
   を備えたことを特徴とするＤＣ−ＤＣコンバータ。

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