JP2011198417A - 半導体記憶装置 - Google Patents

Abstract

【課題】隣接ビット線の一方のビット線と他方のビット線とにおいてデータの読出しを別個に実行する際に、データ読出し時間の増大および消費電力の増大を抑制することができるメモリを提供する。
【解決手段】３０ｎｍ以下のゲート間隔で配列されたメモリセルからなるメモリセルアレイと、選択ワード線に接続されたメモリセルに、ビット線を介して流れる電流を検知して、メモリセルに格納されたデータを検出するセンスアンプと、メモリセルへデータを書き込む際にワード線に電圧を印加するワード線ドライバとを備え、センスアンプは、互いに隣接する第１のビット線および第２のビット線に接続された各メモリセルのデータをそれぞれ異なる時期に検出し、ワード線ドライバは、第１のビット線に接続されたメモリセルのデータ検出動作と第２のビット線に接続されたメモリセルのデータ検出動作との間の期間において、少なくとも１本のワード線の電位を維持する。
【選択図】図４

Description

本発明は、半導体記憶装置に関する。

不揮発性半導体記憶装置の一つとして、ＮＡＮＤ型フラッシュメモリが知られている。従来からＮＡＮＤ型フラッシュメモリにおいて、ＡＢＬ（All Bit Line）方式を用いた読出し方式がよく用いられる。ＡＢＬ方式は、ビット線のプリチャージ後、全てのビット線に対して読み出し動作を行う方式である。また、近年、ＮＡＮＤ型フラッシュメモリは、各メモリセルが２ビット以上のデータを格納することができるように、多値化されている。

多値メモリでは、データ読出しシーケンスにおいて、選択ワード線の電圧（ゲート電圧）を変更させながら、ビット線を駆動してセンスを繰り返す。読出しが完了したメモリセルに接続されたビット線は、その後の基準電位（例えば、接地電位）に固定される。読出しが完了していないメモリセルに接続されたビット線は、引き続き、センスおよびベリファイのために駆動される。１回の読出しシーケンスにおいて、全カラムのメモリセルのデータが読み出されるまで、複数のセンス動作が繰り返し実行される。

ＡＢＬ方式は、ビット線から流れる電流量に基づいてデータを検出する電流センス方式を用いる。従って、プリチャージ時において全てのビット線に印加されている電圧は等しく、隣接効果が無い。また、ゲート長が４０ｎｍ前後の世代では、隣接するビット線の間隔が比較的広い。このため、センス動作後、或るビット線が基準電位に固定されても、次のセンス動作時に、それに隣接する他のビット線の電位に与える影響（近接効果）は小さかった。従って、ゲート長が４０ｎｍ前後の世代では、メモリは、全ビット線に対して同時に読出しシーケンスを実行することができた。

しかし、ゲート長が３０ｎｍ以下の世代では、隣接するビット線間隔が狭くなり、近接効果が無視できない。従って、センス動作によって或るビット線が基準電位に固定されると、その後のセンス動作において、その基準電位に固定されたビット線に隣接する他のビット線の電位に影響を与えてしまうおそれがある。このような近接効果に対処するために、メモリは、読出しシーケンスを、偶数アドレスカラム（偶数アドレス）のビット線と奇数アドレスカラム（奇数アドレス）のビット線とに分割して実行する必要がある。このような分割読出し方式は、全カラムのビット線からデータを一括で読み出す従来のＡＢＬ方式に比べて、読出し回数が増加する分だけ、読出し時間を増大させ、消費電力を増大させてしまう。

特開２００９−１１６９９３号公報

隣接ビット線の一方のビット線と他方のビット線とにおいてデータの読出しを別個に実行する際に、データ読出し時間の増大および消費電力の増大を抑制することができる半導体記憶装置を提供する。

本発明に係る実施形態に従った半導体記憶装置は、３０ｎｍ以下のゲート間隔で配列された複数のメモリセルからなるメモリセルアレイと、前記複数のメモリセルに接続された複数のワード線と、前記複数のメモリセルに接続され、前記複数のワード線に対して交差する複数のビット線と、前記複数のワード線のうち選択されたワード線に接続された前記メモリセルに、前記ビット線を介して流れる電流量を検知して、前記メモリセルに格納されたデータを検出するセンスアンプと、前記メモリセルへデータを書き込む際に前記複数のワード線に電圧を印加するワード線ドライバとを備え、
前記センスアンプは、互いに隣接する第１のビット線および第２のビット線に接続された各前記メモリセルのデータをそれぞれ異なる時期に検出し、
前記ワード線ドライバは、前記第１のビット線に接続された前記メモリセルのデータ検出動作と前記第２のビット線に接続された前記メモリセルのデータ検出動作との間の期間において、少なくとも１本の前記ワード線の電位を維持することを特徴とする。

本発明による半導体記憶装置は、隣接ビット線の一方のビット線と他方のビット線とにおいてデータの読出しを別個に実行する際に、データ読出し時間の増大および消費電力の増大を抑制することができる。

本発明に係る第１の実施形態に従ったＮＡＮＤ型フラッシュメモリの構成を示すブロック図。 ビット線プリチャージ時のセンスアンプの様子を示す図。 センス時のセンスアンプの様子を示す図。 第１の実施形態に従ったＮＡＮＤ型フラッシュメモリの読出しシーケンスを示すタイミング図。 本発明に係る第２の実施形態に従ったＮＡＮＤ型フラッシュメモリの読出しシーケンスを示すタイミング図。 本発明に係る第３の実施形態に従ったＮＡＮＤ型フラッシュメモリの書込みシーケンスを示すタイミング図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。メモリセルアレイ１１内には、複数のメモリセルがマトリクス状に二次元配置されている。メモリセルのゲートはワード線に接続されており、メモリセルのソースまたはドレインは、ビット線に接続されている。メモリセルのゲート長は、３０ｎｍ以下である。隣接するメモリセル間の間隔も、３０ｎｍ以下である。隣接するメモリセル間のゲート間隔とは、隣接する２つのメモリセルのゲート間の間隔である。複数のワード線はロウ方向に、ビット線はカラム方向にそれぞれ互いに交差するように配線されている。メモリセルアレイ１１のビット線方向の一端にはセンスアンプ１２が配置されている。メモリセルアレイ１１のビット線方向の一端に対向する他端にもセンスアンプ１２が配置されている。センスアンプ１２は、ビット線に接続されており、選択ワード線に接続されたメモリセルに、ビット線を介して流れるセル電流を検知することによって、メモリセルに格納されたデータを検出する。メモリセルアレイ１１のワード線方向の両端には、ロウデコーダ１３およびワード線ドライバ２１がそれぞれ配置されている。ワード線ドライバ２１は、ワード線に接続されており、メモリセルへデータを書き込む際にワード線に電圧を印加するように構成されている。

ＮＡＮＤ型フラッシュメモリでは、複数のメモリセルが直列に接続されＮＡＮＤストリングを構成する。ＮＡＮＤストリングの一端は、ビット線ＢＬに接続され、その他端はソースＳに接続されている。従って、メモリセルは、該メモリセルとビット線ＢＬとの間に介在する他のメモリセルを介してビット線ＢＬに接続される。

センスアンプ１２と外部入出力端子Ｉ／Ｏとの間のデータの授受は、データバス１４及びＩ／Ｏバッファ１５を介して行われる。

コントローラ１６には、各種の外部制御信号、例えば、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号／ＷＥ、及び読み出しイネーブル信号／ＲＥなどが入力される。コントローラ１６は、これらの制御信号に基づいて、入出力端子Ｉ／Ｏから供給されるアドレスＡｄｄとコマンドＣｏｍとを識別する。そして、コントローラ１６は、アドレスＡｄｄを、アドレスレジスタ１７を介してロウデコーダ１３及びカラムデコーダ１８に転送する。また、コントローラ１６は、コマンドＣｏｍをデコードする。センスアンプ１２は、カラムデコーダ１８によってデコードされたカラムアドレスに従って、ビット線に電圧を印加することができるように構成されている。ワード線ドライバ２１は、ロウデコーダ１３によってデコードされたロウアドレスに従って、ワード線に電圧を印加することができるように構成されている。

コントローラ１６は、外部制御信号とコマンドに従って、データ読み出し、データ書き込み及び消去の各シーケンス制御を行う。内部電圧発生回路１９は、各動作に必要な内部電圧（例えば、電源電圧より昇圧された電圧）を発生するために設けられている。この内部電圧発生回路１９も、コントローラ１６により制御され、昇圧動作を行い必要な電圧を発生する。

次に、ＮＡＮＤ型フラッシュメモリのＡＢＬ方式におけるビット線プリチャージ時の動作と、センス時の動作を説明する。図２及び図３は、ＡＢＬ方式におけるセンスアンプの回路図である。図２はビット線プリチャージ時のセンスアンプの様子を示し、図３はセンス時のセンスアンプの様子を示す。尚、１回の読出しシーケンスは、或る選択ワード線ＷＬに接続された全カラムの選択メモリセルからデータを読み出す一連の読出し動作である。

読出しシーケンスでは、初めにビット線ＢＬおよびセンスノードＳＥＮをプリチャージする。例えば、図２に示すように、ビット線ＢＬを０．５Ｖ、センスノードＳＥＮを２．５Ｖとし、セル電流Ｉｃｅｌｌを、例えば、１μＡとする。Ｐ型トランジスタＴｐ１は、セル電流Ｉｃｅｌｌの上限を、或る電流量（例えば、１μＡ）に制限する。このとき、ＮＡＮＤストリングを介して接地電位（共通ソース線）に放電したまま（電流を流しながら）、ビット線を充電する。その後、充電したままセンスを開始する。尚、Ｉｃｅｌｌは、ＮＡＮＤストリングを介して流れるセル電流である。

図３に示すセンス時には、選択メモリセルがデータ“０”の場合、選択メモリセルは、１μＡ（電流供給能力）以上の電流を流す。よって、ビット線ＢＬにプリチャージされた電荷が放電され、ビット線電位が０．５Ｖから低下し、センスノードＳＥＮの電位が２．５Ｖから低下する。従って、ラッチ回路ＬＡに電圧Ｖｄｄが保持される。一方、選択メモリセルが“１”データの場合、選択メモリセルにはほとんど電流がながれず、選択メモリセルを流れる電流は、１μＡ（電流供給能力）未満となる。よって、ビット線の電位およびセンスノードＳＥＮの電位は低下せず、変化しない。従って、ラッチ回路ＬＡに接地電位Ｖｓｓが保持される。

このように、トランジスタＴｐ１がビット線ＢＬを介して電流をメモリセルに供給する。しかし、メモリセルに格納されたデータの論理によって、メモリセルの導通状態が変化するので、ビット線ＢＬの電位がデータの論理によって変わる。センスアンプ１２は、このビット線ＢＬの電位によって、メモリセルに格納されたデータの論理を検出する。

図４は、第１の実施形態に従ったＮＡＮＤ型フラッシュメモリの読出しシーケンスを示すタイミング図である。この比較例では、偶数アドレスカラムのビット線に接続されたメモリセルからデータを読み出した後、奇数アドレスカラムのビット線に接続されたメモリセルからデータを読み出す。また、このメモリは、偶数アドレスカラムのビット線ＢＬおよび奇数アドレスカラムのビット線ＢＬのそれぞれについて、センス信号ＳＴＢｎを２回ずつ駆動させ、２回ずつ読出し動作を実行している。偶数アドレスカラムのビット線ＢＬおよび奇数アドレスカラムのビット線ＢＬのそれぞれについて、１回目の読出し動作（Ｓｅ１、Ｓｏ１）では、センスアンプ１２は、全カラムの選択メモリセルに電流を供給しながらデータを検出する。２回目の読出し動作（Ｓｅ２、Ｓｏ２）では、ソース電位の上昇を抑制するために、センスアンプ１２は、一部のカラムの選択メモリセルにのみ電流を供給しながらデータを検出する。より詳細な説明は後述する。

偶数アドレスカラムおよび奇数アドレスカラムは、カラムアドレスによって区別することができる。例えば、偶数アドレスカラムのビット線（第１のビット線）は、最下位アドレスＡ０として“０”を有するカラムアドレスで指定されるビット線であり、奇数アドレスカラムのビット線（第２のビット線）は、最下位アドレスＡ０として“１”を有するカラムアドレスで指定されるビット線でよい。偶数アドレスカラムのビット線と奇数アドレスカラムのビット線とは、ワード線方向に交互に設けられている。即ち、或る偶数アドレスカラムのビット線（または奇数アドレスカラムのビット線）の両側に隣接する２本のビット線は、奇数アドレスカラムのビット線（または偶数アドレスカラムのビット線）となる。

選択ワード線ＳＥＬ＿ＷＬは、ＮＡＮＤストリングのうち選択されたワード線であり、非選択ワード線ＵＮＳＥＬ＿ＷＬは、ＮＡＮＤストリングのうち選択ワード線ＳＥＬ＿ＷＬ以外のワード線である。

まず、最初の読出しシーケンスでは、センスアンプ１２は、偶数アドレスカラムのビット線に接続されたメモリセルからデータを読み出す。このとき、奇数アドレスカラムのビット線ＢＬの電位は、近接効果を抑制するために接地電位に固定される。偶数アドレスカラムのビット線ＢＬは、図２を参照して説明したとおり、プリチャージされる。

ｔ１において、或る１つの選択ワード線ＳＥＬ＿ＷＬには、電圧Ｖｓｅｌが印加される。選択ワード線ＳＥＬ＿ＷＬ以外の非選択ワード線ＵＮＳＥＬ＿ＷＬには、電圧Ｖｒｅａｄが印加される。ＶｒｅａｄはＶｓｅｌよりも高い電圧である。従って、非選択ワード線ＵＮＳＥＬ＿ＷＬに接続された非選択メモリセルは導通状態となるので、選択ワード線ＳＥＬ＿ＷＬに接続された選択メモリセルが、ビット線ＢＬとソースＳとの間に接続された状態となる。

選択ワード線ＳＥＬ＿ＷＬに接続された選択メモリセルは、フローティングゲートの電荷量（例えば、電子量）によって導通状態が決まる。よって、ビット線ＢＬの充電状態は、選択メモリセルの導通状態によって変化する。例えば、上述のように、選択メモリセルがデータ“０”を格納する場合（選択メモリセルが導通状態の場合）、電流Ｉｃｅｌｌは、ビット線ＢＬから選択メモリセルを介してソースＳへ放電される。一方、選択メモリセルがデータ“１”を格納する場合（選択メモリセルが非導通状態の場合）、選択メモリセルは、ビット線ＢＬからの電流ＩｃｅｌｌをソースＳへ流さない。ｔ１〜ｔ２において、メモリは、リードクロックＲ＿ＣＬＫによって動作する。

メモリがリードクロックＲ＿ＣＬＫで動作している間に、センス信号ＳＴＢｎが１回ロウに駆動される。センス信号ＳＴＢｎは、図２および図３に示す信号ＳＴＢｎ（ストローブ信号）と同じ信号であり、ロウに駆動されることによって、センスノードＳＥＮに伝達されたデータ（電位）をラッチ回路ＬＡに格納する。

選択メモリセルがデータ“０”を格納する場合（選択メモリセルが導通状態の場合）、センスアンプ１２内のセンスノードＳＥＮの電圧が低下する。一方、選択メモリセルがデータ“１”を格納する場合（選択メモリセルが非導通状態の場合）、センスノードＳＥＮの電圧がプリチャージの状態から低下せず、高電圧を維持する。センス信号の駆動により、センスアンプ１２内の図３に示すラッチ回路ＬＡはセンスノードＳＥＮの電圧状態をラッチする。その後、データは、センスアンプ１２から図１に示すデータバス１４を介してＩ／Ｏバッファ１５に送られる。

各カラムにおいてデータ“０”を格納する選択メモリセル（以下、“０”セルという）が多い場合、セル電流ＩｃｅｌｌによってソースＳの電位が上昇する場合がある。ソースＳの電位が上昇すると、センスアンプ１２は、データ“１”を格納する選択メモリセル（以下、“１”セルという）のデータを検出できなくなるおそれがある。従って、リードクロックＲ＿ＣＬＫによる動作期間において、センスアンプ１２は、セル電流Ｉｃｅｌｌの大きいデータ“０”を確実に検出し、その後、“０”セルに接続されたビット線ＢＬを接地電位に固定する。これにより、次のセンスクロックＳ＿ＣＬＫによる動作期間（ｔ２〜ｔ３）において、ソース電位の上昇を抑制することができる。

センスクロックＳ＿ＣＬＫによる動作期間において、センス信号ＳＴＢｎが再度ロウに駆動される。このとき、大きなセル電流Ｉｃｅｌｌを流す“０”セルの個数は、リードクロックＲ＿ＣＬＫの動作期間における“０”セルの個数よりも少ない。よって、センス信号ＳＴＢｎにおいてソース電位の上昇が抑制されるので、センスアンプ１２は、“１”セルを検出することができる。また、センスアンプ１２は、リードクロックＲ＿ＣＬＫによる動作期間において検出できなかった“０”セルも検出することができる。

次に、ｔ３〜ｔ４において、メモリは、リカバリクロックＲＲ１＿ＣＬＫに基づいて動作する。この期間に、ワード線ドライバ２１は、非選択ワード線の電位をＶｒｅａｄに一定に維持し、選択ワード線の電位をリセットする。リセットは、選択ワード線の電位を一旦Ｖｓｅｌから動作前のワード線電位に戻す動作である。

ｔ４〜ｔ６において、メモリは、奇数アドレスカラムのビット線ＢＬに接続された選択メモリセルに対して読出し動作を実行する。より詳細な読出し動作は、ｔ１〜ｔ３において上述した読出し動作と同様であるのでその説明を省略する。このとき、偶数アドレスカラムのビット線ＢＬの電位は、近接効果を抑制するために接地電位に固定される。

ｔ６〜ｔ７において、メモリは、リカバリクロックＲＲ２＿ＣＬＫに基づいて、１回の読出しシーケンスを終了させるために、全ワード線ＷＬをリセットする。即ち、全ワード線ＷＬの電位は、読出しシーケンスの動作前のワード線電位にリセットされる。

上述のとおりゲート長が４０ｎｍ以上の世代のＮＡＮＤ型フラッシュメモリは、読出しシーケンスが複数回の読出し動作（センス動作）を含む場合であっても、チャネルカップリング効果等の近接効果を考慮することなく、ＡＢＬ方式によるデータ検出を行うことができた。

しかし、ゲート長が３０ｎｍ以下の世代では、読出しシーケンスが複数回の読出し動作（センス動作）を含む場合に、上述の通り近接効果が無視できない。このため、ゲート長が３０ｎｍ以下の世代では、ビット線ＢＬを偶数アドレスカラムと奇数アドレスカラムとに分割してデータを読み出す必要が生じる。この場合、通常、偶数アドレスカラム（または奇数アドレスカラム）のビット線に接続された選択メモリセルからデータを読み出した後、メモリは、ワード線ＷＬのリセット動作を実行し、その後、奇数アドレスカラム（または偶数アドレスカラム）のビット線に接続された選択メモリセルからデータを読み出す。その後、メモリは、ワード線ＷＬのリセット動作を再度実行する。即ち、メモリは、奇数アドレスカラムのデータの読出し終了時と偶数アドレスカラムのデータの読出し終了時とのそれぞれにおいて、リセット動作を実行する。このようにリセット動作を各読出し動作後に実行することは、ワード線ドライバ２１の構成の簡略化および動作の簡略化の観点から最も自然であり、実現容易だからである。

しかし、偶数アドレスカラムでの読出しと奇数アドレスカラムでの読出しとの間にリセット動作を行った場合、ワード線ＷＬのリセット動作の実行後、奇数アドレスカラム（または偶数アドレスカラム）のビット線に接続された選択メモリセルからデータを読み出す際に、ワード線ＷＬを再度充電する必要がある。近年、メモリ容量を増大させるために、１つのＮＡＮＤストリング含まれるメモリセルの個数が益々増大している。これに伴い、書込みまたは読出し動作時に充電／放電する非選択ワード線の本数も増大している。従って、リセット動作時に消費される電力が増大している。

一方、本実施形態によるＮＡＮＤ型フラッシュメモリは、このリセット動作において、非選択ワード線のリセット動作を実行しない。これにより、ワード線ドライバ２１の構成および動作において幾分複雑になるが、消費電力の増大を抑制することができる。

非選択ワード線のリセット動作を実行せず、選択ワード線のリセット動作を実行する理由は次の通りである。選択ワード線は１本だけであり、非選択ワード線は選択ワード線以外の複数のワード線である。従って、非選択ワード線の本数は非常に多い。さらに、非選択ワード線に印加される電圧Ｖｒｅａｄは、選択ワード線に印加される電圧Ｖｓｅｌより高い。従って、非選択ワード線の電位をリセットせずにＶｒｅａｄに維持することによって、非選択ワード線を再度充電する必要がなくなるので、消費電力の節約となる。また、これにより、非選択ワード線の放電時間および充電時間の節約にも資する。電圧Ｖｒｅａｄは電圧Ｖｓｅｌより高いので、非選択ワード線の放電時間および充電時間の方が、選択ワード線ＳＥＬ＿ＷＬの放電時間および充電時間よりも長い。従って、非選択ワード線の放電時間および充電時間が短縮されると、データ読出しシーケンス全体の長さも短縮され得る。その結果、ゲート長の縮小によって近接効果を抑制するために、ビット線ＢＬを偶数アドレスカラムと奇数アドレスカラムとに分割して読み出すことが必要となるが、本実施形態によれば、データ読出しシーケンスの期間が長期化することを或る程度緩和することができる。

本実施形態では、複数のビット線ＢＬを偶数アドレスカラムと奇数アドレスカラムとに２分割して読出しシーケンスを実行したが、複数のビット線ＢＬを３分割にしても構わない。

第１の実施形態では、数アドレスカラムでの読出しと奇数アドレスカラムでの読出しとの間において、非選択ワード線をリセットせず、選択ワード線のみリセットしていた。しかし、逆に、数アドレスカラムでの読出しと奇数アドレスカラムでの読出しとの間において、選択ワード線をリセットせず、非選択ワード線をリセットしてもよい。この場合、非選択ワード線の数（例えば、６３本）は、選択ワード線の数（例えば、１本）よりも多いので、本実施形態の効果は小さくなる。しかし、選択ワード線の再度の充電が不要となるので、消費電力を或る程度低減させることができる。

（第２の実施形態）
図５は、本発明に係る第２の実施形態に従ったＮＡＮＤ型フラッシュメモリの読出しシーケンスを示すタイミング図である。第２の実施形態では、ｔ３〜ｔ４のリカバリクロックＲＲ１＿ＣＬＫによる動作時に、ワード線ドライバ２１は、非選択ワード線ＵＮＳＥＬ＿ＷＬだけでなく、選択ワード線ＳＥＬ＿ＷＬの電位もリセットすることなく維持する。即ち、ワード線ドライバ２１は、ｔ３〜ｔ４において、総てのワード線ＷＬの電位をリセットすることなく維持する。ワード線ドライバ２１は、ｔ３〜ｔ４において、選択ワード線ＳＥＬ＿ＷＬの電位をＶｓｅｌに維持する。第２の実施形態のその他の動作は、第１の実施形態の対応する動作と同様である。また、第２の実施形態の構成は、第１の実施形態の構成と同様でよい。従って、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。また、第２の実施形態は、選択ワード線ＳＥＬ＿ＷＬの電位もリセットしないため、第１の実施形態よりもさらに消費電力の節約となる。さらに、第２の実施形態では、全ワード線ＷＬの放電時間および充電時間を省略できるので、読出しシーケンスの期間が長期化することをさらに抑制することができる。

第２の実施形態は、偶数アドレスカラムと奇数アドレスカラムとにおける読出し動作において、選択ワード線ＳＷＬ＿ＷＬの電位レベルＶｓｅｌが等しい場合に有効である。

上記第１および第２の実施形態は、多値メモリの読出しにも適用することができる。多値メモリでは、センスアンプ１２は、１回のセンス動作で全ビット線（全カラム）のデータを検出することはできない。従って、プリチャージおよびセンス動作を１回実行した後、メモリは、データが判明したメモリセルに接続されたビット線を接地電位に固定する。データが不明なメモリセルに接続されたビット線は、その後、プリチャージおよびセンス動作のために再度駆動される。メモリは、選択ワード線の電圧を変化させて、データが不明なメモリセルに対して、再度、プリチャージおよびセンス動作を実行する。このように、選択ワード線の電圧を変化させながら、プリチャージおよびセンス動作を繰り返し実行することにより、多値データがメモリセルから読み出される。この場合、通常、当業者であれば、センス動作を実行するごとに、ワード線ＷＬのリセットを行うようにワード線ドライバ２１を構成するであろう。

しかし、このプリチャージおよびセンス動作に第１または第２の実施形態を適用することによって、ＮＡＮＤ型フラッシュメモリが多値メモリであっても、上記第１または第２の実施形態の効果を得ることができる。即ち、各センス動作後に実行されていた非選択ワード線（あるいは全ワード線）の充放電を省略することによって、消費電力を抑制し、かつ、読出し動作時間を短縮することができる。

上述のように、ゲート長が３０ｎｍ以下の世代では、メモリは、読出し動作を、偶数アドレスカラム（偶数アドレス）のビット線と奇数アドレスカラム（奇数アドレス）のビット線とに分割して実行する。これは、データが判明したカラムのビット線が基準電位に固定された場合に、そのビット線に隣接する他のビット線の電位が近接効果により影響を受けないようにするためである。従って、本実施形態によるメモリは、まず、偶数アドレスカラム（または奇数アドレスカラム）のメモリセルから多値データを読み出し、次に、奇数アドレスカラム（または偶数アドレスカラム）のメモリセルから多値データを読み出す。つまり、或るワード線に接続された全カラムのメモリセルからデータを読み出すためには、上述の一連の読出し動作を２回実行する必要がある。この場合、通常、当業者であれば、センス動作を実行するごとに、ワード線ＷＬのリセットを行うようにワード線ドライバ２１を構成するであろう。

しかし、各読出しシーケンスに第１または第２の実施形態を適用することによって、ＮＡＮＤ型フラッシュメモリが多値メモリであり、かつ、そのゲート長が３０ｎｍ以下の世代であっても、上記第１または第２の実施形態の効果を得ることができる。即ち、奇数アドレスカラムのセンス動作と偶数アドレスカラムのセンス動作との間に実行されていた非選択ワード線（あるいは全ワード線）の充放電を省略することによって、消費電力を抑制し、かつ、読出し動作時間を短縮することができる。なおかつ、奇数アドレスカラムおよび偶数アドレスカラム内の各センス動作後に実行されていた非選択ワード線（あるいは全ワード線）の充放電を省略することによって、消費電力を抑制し、かつ、読出し動作時間を短縮することができる。

（第３の実施形態）
図６は、本発明に係る第３の実施形態に従ったＮＡＮＤ型フラッシュメモリの書込みシーケンスを示すタイミング図である。ＮＡＮＤ型フラッシュメモリは、通常、書込みシーケンスにおいて、選択ワード線ＳＥＬ＿ＷＬの電圧をステップアップさせながら書込み動作（プログラム動作）とベリファイリード動作とを繰り返し実行する。ベリファイリード動作は、プログラム動作後に選択メモリセルに所望の電位レベルのデータが書き込まれているか否かの確認（ベリファイ）を行う読出し動作である。

ゲート長が３０ｎｍ以下の世代では、ベリファイリード動作についても、１回の読出しシーケンスに複数回の読出し動作（センス動作）を含む場合に、近接効果が無視できない。このため、ゲート長が３０ｎｍ以下の世代では、ビット線ＢＬを偶数アドレスカラムと奇数アドレスカラムとに分割してデータを読み出す必要がある。

図６のｔ１以前に実行されるプログラム動作は、既知のプログラム動作と同様であるので、その詳細な説明を省略する。

図６に示すｔ１〜ｔ７のベリファイリード動作は、図４または図５に示すｔ１〜ｔ７の読出し動作と同じでよい。従って、第３の実施形態における書込みシーケンスにおけるベリファイリード動作においても、上記第１または第２の実施形態の効果を得ることができる。

１２…センスアンプ、１３…ロウデコーダ、１４…データバス、１５…Ｉ／Ｏバッファ、１６…コントローラ、１７…アドレスレジスタ、１８…カラムデコーダ、１９…内部電圧発生回路、Ｉ／Ｏ…外部入出力端子、／ＣＥ…チップイネーブル信号、ＡＬＥ…アドレ、ラッチイネーブル信号、ＣＬＥ…コマンドラッチイネーブル信号、／ＷＥ…書き込みイネーブル信号、／ＲＥ…読み出しイネーブル信号、Ｒ＿ＣＬＫ…リードクロック、Ｓ＿ＣＬＫ…センスクロック、ＲＲ１＿ＣＬＫ、ＲＲ２＿ＣＬＫ…リカバリクロック、ＳＴＢｎ…センス信号（ストローブ信号）

Claims (5)

1. ３０ｎｍ以下のゲート間隔で配列された複数のメモリセルからなるメモリセルアレイと、
   前記複数のメモリセルに接続された複数のワード線と、
   前記複数のメモリセルに接続され、前記複数のワード線に対して交差する複数のビット線と、
   前記複数のワード線のうち選択されたワード線に接続された前記メモリセルに、前記ビット線を介して流れるセル電流量を検知して、前記メモリセルに格納されたデータを検出するセンスアンプと、
   前記メモリセルへデータを書き込む際に前記複数のワード線に電圧を印加するワード線ドライバとを備え、
   前記センスアンプは、互いに隣接する第１のビット線および第２のビット線に接続された各前記メモリセルのデータをそれぞれ異なる時期に検出し、
   前記ワード線ドライバは、前記第１のビット線に接続された前記メモリセルのデータ検出動作と前記第２のビット線に接続された前記メモリセルのデータ検出動作との間の期間において、少なくとも１本の前記ワード線の電位を維持することを特徴とする半導体記憶装置。
2. 前記センスアンプは、前記第１のビット線に接続された前記メモリセルのデータを検出するときに、前記第２のビット線の電位を固定し、前記第２のビット線に接続された前記メモリセルのデータを検出するときに、前記第１のビット線の電位を固定することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記ワード線ドライバは、前記第１のビット線に接続された前記メモリセルのデータ検出動作と前記第２のビット線に接続された前記メモリセルのデータ検出動作との間の期間において、データ読出しの対象ではない非選択ワード線の電位を維持し、データ読出しの対象である選択ワード線の電位をリセットすることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
4. 前記ワード線ドライバは、前記第１のビット線に接続された前記メモリセルのデータ検出動作と前記第２のビット線に接続された前記メモリセルのデータ検出動作との間の期間において、総ての前記ワード線の電位を維持することを特徴とする請求項１または請求項２に記載の半導体記憶装置。
5. 前記センスアンプおよび前記ワード線ドライバは、前記メモリセルへデータの書込み動作と該データが前記メモリセルへ書き込まれたことを確認するベリファイリード動作とを、データの書込み対象である選択ワード線の電位をステップアップするごとに実行し、
   前記センスアンプは、前記ベリファイリード動作において、前記第１のビット線および前記第２のビット線に接続された各前記メモリセルのデータをそれぞれ異なる時期に検出し、
   前記ワード線ドライバは、前記ベリファイリード動作において、前記第１のビット線に接続された前記メモリセルのデータ検出動作と前記第２のビット線に接続された前記メモリセルのデータ検出動作との間の期間において、少なくとも１本の前記ワード線の電位を維持することを特徴とする請求項１から請求項４のいずれか一項に記載の半導体記憶装置。

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