JP2011193251A - A/d変換回路 - Google Patents
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Abstract
【解決手段】パルス走行位置検出回路11は、パルス走行回路10から出力されるパルス信号の走行位置を検出し、走行位置に応じた論理信号を生成する。パルス走行位置検出回路12は、パルス走行回路10から出力されるパルス信号の周回数を検出し、周回数に応じた論理信号を生成する。デジタル信号生成回路13は、パルス走行位置検出回路11及びパルス走行位置検出回路12から出力される論理信号を合成し、アナログ信号VAの大きさに応じたデジタル信号を生成する。パルス走行回路10は、N(N:自然数)周期目にパルス信号が走行する反転回路の数と、N+1周期目にパルス信号が走行する反転回路の数との総和が2のべき乗となるように構成される。
【選択図】図1
Description
偶数段リングオシレータ2=リングオシレータ40
パルスセレクタ6、及びエンコーダ8=パルスセレクタ&エンコーダ41
カウンタ10、及びラッチ12=カウンタ&ラッチ42
マルチプレクサ18=マルチプレクサ43
NOR1へ「H」レベルの駆動制御信号StartPが入力され、パルス走行回路10の出力信号D2、D4、D6、D8は「H」レベル、 出力信号D1、D3、D5、D7、D9は「L」レベルを保持する。
NOR1へ「L」レベルの駆動制御信号StartPと、NOR9からの「L」レベルの出力信号が入力され、各反転回路は、アナログ入力信号VAに応じたパルス信号(D1〜D9)を出力し始める。また、パルス走行位置検出回路11及びパルス走行位置検出回路12へ外部から「H」レベルの制御信号CLKが入力され、パルス走行位置検出回路11は、パルス走行回路10を走行するパルス信号の走行位置(D10)の検出を開始し、パルス走行位置検出回路12は、パルス走行回路10を走行するパルス信号の周回数(D11)の検出を開始する。
NOR1へ「L」レベルの駆動制御信号StartPと、NOR9からの「L」レベルの出力信号が入力されると、NOR1の出力信号D1は「L」レベルから「H」レベルに変化し、他の出力信号(D2〜D9)は時刻TS及び時刻T0の論理を保持する。
INV2へNOR1からの「H」レベルの出力信号D1が入力されると、INV2の出力信号D2は「H」レベルから「L」レベルに変化し、他の出力信号D1、D3〜D9は時刻T1の論理を保持する。
INV3へINV2からの「L」レベルの出力信号D2が入力されると、INV3の出力信号D3は「L」レベルから「H」レベルに変化し、他の出力信号D1、D2、D4〜D9は時刻T2の論理を保持する。
INV4へINV3からの「H」レベルの出力信号D3が入力されると、INV4の出力信号D4は「H」レベルから「L」レベルに変化し、他の出力信号D1〜D3、D5〜D9は時刻T3の論理を保持する。
INV5へINV4からの「L」レベルの出力信号D4が入力されると、INV5の出力信号D5は「L」レベルから「H」レベルに変化し、他の出力信号D1〜D4、D6〜D9は時刻T4の論理を保持する。
INV6へINV5からの「H」レベルの出力信号D5が入力されると、INV6の出力信号D6は「H」レベルから「L」レベルに変化し、他の出力信号D1〜D5、D7〜D9は時刻T5の論理を保持する。
INV7へINV6からの「L」レベルの出力信号D6が入力されると、INV7の出力信号D7は「L」レベルから「H」レベルに変化し、他の出力信号D1〜D6、D8、D9は時刻T6の論理を保持する。なお、NOR9には、INV6からの「L」レベルの出力信号D6とINV8からの「H」レベルの出力信号D8とが入力されているため、NOR9の出力信号D9は「L」レベルを保持する。
INV8へINV7からの「H」レベルの出力信号D7が入力されると、INV8の出力信号D8は「H」レベルから「L」レベルに変化し、他の出力信号D1〜D7、D9は時刻T7の論理を保持する。
NOR9へINV8からの「L」レベルの出力信号D8が入力されると、NOR9の出力信号D9は「L」レベルから「H」レベルに変化し、他の出力信号D1〜D8は時刻T8の論理を保持する。
NOR1へNOR9からの「H」レベルの出力信号D9が入力されると、NOR1の出力信号D1は「H」レベルから「L」レベルに変化し、他の出力信号D2〜D9は時刻T9の論理を保持する。
INV2へNOR1からの「L」レベルの出力信号D1が入力されると、INV2の出力信号D2は「L」レベルから「H」レベルに変化し、他の出力信号D1、D3〜D8は時刻T10の論理を保持する。
INV3へINV2からの「H」レベルの出力信号D2が入力されると、INV3の出力信号D3は「H」レベルから「L」レベルに変化し、他の出力信号D1、D2、D4〜D9は時刻T11の論理を保持する。
INV4へINV3からの「L」レベルの出力信号D3が入力されると、INV4の出力信号D4は「L」レベルから「H」レベルに変化し、他の出力信号D1〜D3、D5〜D8は時刻T12の論理を保持する。
INV5へINV4からの「H」レベルの出力信号D4が入力されると、INV5の出力信号D5は「H」レベルから「L」レベルに変化し、他の出力信号D1〜D4、D6〜D9は時刻T13の論理を保持する。
INV6へINV5からの「L」レベルの出力信号D5が入力されると、INV6の出力信号D6は「L」レベルから「H」レベルに変化し、他の出力信号D1〜D5、D7〜D8は時刻T12の論理を保持する。
INV7へINV6からの「H」レベルの出力信号D6が入力されると、INV7の出力信号D7は「H」レベルから「L」レベルに変化する。また、INV6からの「H」レベルの出力信号D6とINV8からの「L」レベルの出力信号D8とがNOR9に入力されると、NOR9の出力信号D9は「H」レベルから「L」レベルに変化し、他の出力信号(D1〜D6、D8)は時刻T15の論理を保持する。
INV3へINV2からの「H」レベルの出力信号D2が入力されると、INV3の出力信号D3は「H」レベルから「L」レベルに変位し、他の出力信号D1、D2、D4〜D9は時刻T11の論理を保持する。
隣り合う反転回路の出力論理が同一論理となる位置と出力論理の2つにより決まる。
例えば、時刻T316では出力信号D3と出力信号D4が同一論理となっているが、前段側の出力信号(D3)とその出力論理(L)の組み合わせに応じて、図5に示すように走行位置D10(走行位置がD3で出力論理がLのため、D10は1.1.0.0となる)が決定される。
Claims (4)
- 印加されるアナログ信号の大きさに応じて、出力するパルス信号の遅延時間が変化する論理素子からなる反転回路が奇数段連結され、最終段の前記反転回路からの出力信号が初段の前記反転回路に入力されると共に、任意の段の前記反転回路からの出力信号が1段後の前記反転回路と任意の後段の前記反転回路との双方に入力されるパルス走行回路と、
前記パルス走行回路から出力される前記パルス信号の走行位置を検出し、前記走行位置に応じた論理信号を生成する第1のパルス走行位置検出回路と、
前記パルス走行回路から出力される前記パルス信号の周回数を検出し、前記周回数に応じた論理信号を生成する第2のパルス走行位置検出回路と、
前記第1のパルス走行位置検出回路及び前記第2のパルス走行位置検出回路から出力される論理信号を合成し、前記アナログ信号の大きさに応じたデジタル信号を生成するデジタル信号生成回路とを有し、
前記パルス走行回路は、N(N:自然数)周期目に前記パルス信号が走行する前記反転回路の数と、N+1周期目に前記パルス信号が走行する前記反転回路の数との総和が2のべき乗となるように構成されることを特徴とするA/D変換回路。 - 前記パルス走行回路は、任意の段の前記反転回路からの出力信号が1段後の前記反転回路と3段後の前記反転回路との双方に入力されることを特徴とする請求項1に記載のA/D変換回路。
- 前記反転回路は、全てNOR回路で構成されることを特徴とする請求項1に記載のA/D変換回路。
- 前記反転回路は、全てNANDで構成されることを特徴とする請求項1に記載のA/D変換回路。
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