JP2011192780A - 静電気放電保護回路及び半導体装置 - Google Patents
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Abstract
【課題】特定周波数のノイズ等を防ぐことができ、かつESD保護素子のトリガー電圧を調整できるESD保護回路及び半導体装置を提供する。
【解決手段】静電気放電保護回路は、信号線に接続された第1の主端子と、グラウンド線に接続された第2の主端子と、制御電圧を印加するための制御端子とを有し、制御端子に、トリガー電圧よりも高い制御電圧が印加されることで動作する静電気放電保護素子211と、信号線上に配置された第1の回路素子と、第1の回路素子と保護対象の回路との間の第1のノードで信号線に接続され、グラウンド線上の第2のノードでグラウンド線に接続された第2の回路素子とを含むフィルタ回路212と、第1のノードと第2の回路素子との間の第3のノードに接続された入力部と、上記制御端子に接続された出力部とを有し、バッファ又はインバータを含み、上記制御端子に制御電圧を印加する制御電圧印加回路213とを備える。
【選択図】図1
【解決手段】静電気放電保護回路は、信号線に接続された第1の主端子と、グラウンド線に接続された第2の主端子と、制御電圧を印加するための制御端子とを有し、制御端子に、トリガー電圧よりも高い制御電圧が印加されることで動作する静電気放電保護素子211と、信号線上に配置された第1の回路素子と、第1の回路素子と保護対象の回路との間の第1のノードで信号線に接続され、グラウンド線上の第2のノードでグラウンド線に接続された第2の回路素子とを含むフィルタ回路212と、第1のノードと第2の回路素子との間の第3のノードに接続された入力部と、上記制御端子に接続された出力部とを有し、バッファ又はインバータを含み、上記制御端子に制御電圧を印加する制御電圧印加回路213とを備える。
【選択図】図1
Description
本発明は、静電気放電(ESD:Electro-Static Discharge)保護回路及び半導体装置に関する。
ESD保護回路は、半導体装置を静電気放電から保護する回路である。ESD保護回路は一般に、半導体装置内において内部回路と外部端子との間に配置される。従来のESD保護回路には、次のような欠点がある。
特許文献1には、1つのESD保護素子と、少なくとも1つのインダクタンス素子とを備え、内部回路と入/出力端子との間で等価回路的に対称に構成されたESD保護回路が記載されている。この回路には、高速、高周波信号の信号劣化が少なくなるという効果があるものの、低周波信号に対しては必ずしも適していないという欠点がある。
また、特許文献2には、電源線とグラウンド線との間に配置されたESD保護素子と、ESD保護素子の上流に配置されたインバータと、インバータを介して漏れ電流が流れるのを遮断するキャパシタとを備えるESD保護回路が記載されている。この回路には、電源ノイズに対して漏れ電流を誘発しないという効果があるものの、入/出力信号に対して適用できないという欠点がある。
また、特許文献3には、電源線とグラウンド線との間に、ESD保護素子と帯域阻止型フィルタとを配置することで、特定の電源ノイズを除去し、かつESD保護が実現できるESD保護回路が記載されている。しかしながら、この回路には、ESD保護素子のトリガー電圧を調整できないという欠点がある。
また、特許文献4には、電源線とグラウンド線との間に配置されたESD保護素子及びデカップリングコンデンサを備え、ノイズ対策とESD保護の両方を実現できるESD保護回路が記載されている。しかしながら、この回路には、特定周波数のノイズに対処することができず、ESD保護素子のトリガー電圧も調整できないという欠点がある。
本発明は、特定周波数のノイズ等を防ぐことができ、かつESD保護素子のトリガー電圧を調整できるESD保護回路及び半導体装置を提供することを課題とする。
本発明の一の態様は例えば、保護対象の回路に接続された信号線及びグラウンド線と、前記信号線に接続された第1の主端子と、前記グラウンド線に接続された第2の主端子と、制御電圧を印加するための制御端子とを有し、前記制御端子に、トリガー電圧よりも高い前記制御電圧が印加されることで動作する静電気放電保護素子と、前記信号線上に配置された第1の回路素子と、前記第1の回路素子と前記保護対象の回路との間の第1のノードで前記信号線に接続され、前記グラウンド線上の第2のノードで前記グラウンド線に接続された第2の回路素子とを含むフィルタ回路と、前記第1のノードと前記第2の回路素子との間の第3のノードに接続された入力部と、前記制御端子に接続された出力部とを有し、バッファ又はインバータを含み、前記制御端子に前記制御電圧を印加する制御電圧印加回路と、を備えることを特徴とする静電気放電保護回路である。
本発明の別の態様は例えば、内部回路と、前記内部回路に信号線を介して接続された信号端子と、前記内部回路にグラウンド線を介して接続されたグラウンド端子と、前記内部回路を静電気放電から保護する静電気放電保護回路とを備え、前記静電気放電保護回路は、前記信号線に接続された第1の主端子と、前記グラウンド線に接続された第2の主端子と、制御電圧を印加するための制御端子とを有し、前記制御端子に、トリガー電圧よりも高い前記制御電圧が印加されることで動作する静電気放電保護素子と、前記信号線上に配置された第1の回路素子と、前記第1の回路素子と前記内部回路との間の第1のノードで前記信号線に接続され、前記グラウンド線上の第2のノードで前記グラウンド線に接続された第2の回路素子とを含むフィルタ回路と、前記第1のノードと前記第2の回路素子との間の第3のノードに接続された入力部と、前記制御端子に接続された出力部とを有し、バッファ又はインバータを含み、前記制御端子に前記制御電圧を印加する制御電圧印加回路と、を備えることを特徴とする半導体装置である。
本発明によれば、特定周波数のノイズ等を防ぐことができ、かつESD保護素子のトリガー電圧を調整できるESD保護回路及び半導体装置を提供することが可能となる。
本発明の実施形態を、図面に基づいて説明する。
(第1実施形態)
図1は、第1実施形態のESD(静電気放電)保護回路の構成を示す回路図である。
図1は、第1実施形態のESD(静電気放電)保護回路の構成を示す回路図である。
図1には、同じ半導体装置内に設けられた内部回路101及びESD保護回路201が示されている。ESD保護回路201は、内部回路101を静電気放電から保護するために設けられている。内部回路101は、本発明の保護対象の回路の例である。
図1には更に、半導体装置内に設けられた信号線I/O及びグラウンド線GNDが示されている。信号線I/Oは、半導体装置に信号を入力する入力線、又は半導体装置から信号を出力する出力線に相当する。信号線I/O及びグラウンド線GNDは、内部回路101と、半導体装置の外部端子(図示せず)とを接続している。また、ESD保護回路201は、内部回路101と外部端子との間において、信号線I/O及びグラウンド線GNDに接続されている。
図1に示すように、ESD保護回路201は、ESD保護素子211と、フィルタ回路212と、制御電圧印加回路213とを備える。
ESD保護素子211は、内部回路101を静電気放電から保護するための回路素子である。ESD保護素子211は、信号線I/Oに接続された第1の主端子TAと、グラウンド線GNDに接続された第2の主端子TBと、制御電圧を印加するための制御端子TCとを有している。第1の主端子TAは、信号線I/OにノードNAで接続されており、第2の主端子TBは、グラウンド線GNDにノードNBで接続されている。
図2は、ESD保護素子211の例を示す回路図である。
図2(A)には、ESD保護素子211の例として、MOSFETが示されている。図2(A)では、第1の主端子TA、第2の主端子TB、及び制御端子TCがそれぞれ、ドレイン端子、ソース端子、及びゲート端子となっている。
一方、図2(B)には、ESD保護素子211の例として、バイポーラトランジスタが示されている。図2(B)では、第1の主端子TA、第2の主端子TB、及び制御端子TCがそれぞれ、コレクタ端子、エミッタ端子、及びベース端子となっている。
信号線I/Oに静電気が流れると、静電気に起因する電圧が、ESD保護素子211の制御端子TCに印加される。ESD保護素子211は、トリガー電圧よりも高い制御電圧が制御端子TCに印加されることで、高抵抗状態から低抵抗状態へと変化し、その動作を開始する。これにより、ESD保護素子211の第1の主端子TAから第2の主端子TBへと、静電気が流れやすくなる。その結果、内部回路101に大量の静電気が流れ込むことが抑制され、内部回路101が静電気から保護される。
図1に戻り、ESD保護回路201の説明を続ける。
フィルタ回路212は、抵抗RとキャパシタCにより構成されている。抵抗Rは、信号線I/O上に配置され、キャパシタCは、信号線I/Oとグラウンド線GNDとの間に配置されている。より詳細には、キャパシタCは、抵抗Rと内部回路101との間のノードN1で信号線I/Oに接続され、グラウンド線GND上のノードN2でグラウンド線GNDに接続されている。
よって、フィルタ回路212は、ローパスフィルタとなっており、フィルタ回路212により、高周波のノイズや信号成分が除去される。抵抗Rは、本発明の第1の回路素子の例であり、キャパシタCは、本発明の第2の回路素子の例である。また、ノードN1は、本発明の第1のノードの例であり、ノードN2は、本発明の第2のノードの例である。抵抗Rは、インダクタLと置き換えても構わない。
なお、本実施形態では、ノードN1は、ノードNAと内部回路101との間に位置し、ノードN2は、ノードNBと内部回路101との間に位置している。また、本実施形態では、抵抗Rは、ノードNAとノードN1との間に配置されている。
制御電圧印加回路213は、ESD保護素子211の制御端子TCに制御電圧を印加する回路であり、ノードN1とキャパシタCとの間のノードN3に接続された入力部Tinと、ESD保護素子211の制御端子TCに接続された出力部Toutとを有する。ノードN3は、本発明の第3のノードの例である。
本実施形態では、制御電圧印加回路213は、1つのインバータにより構成されており、インバータの入力端子及び出力端子がそれぞれ、入力部Tin側及び出力部Tout側に位置している。これにより、制御電圧印加回路213の後段から前段への悪影響の伝達が緩和される。制御電圧印加回路213は、後述するように、インバータの代わりにバッファを有していても構わない。
以上のように、ESD保護回路201は、信号線I/Oとグラウンド線GNDとの間に配置されたESD保護素子211を備えており、これにより、内部回路101を静電気放電から保護することが可能となっている。本実施形態のESD保護回路201は、その他にも種々の効果を有している。
以下、本実施形態のESD保護回路201の効果について説明する。
本実施形態では、第1に、ESD保護回路201がフィルタ回路212を備えている。よって、本実施形態によれば、特定周波数のノイズ等を防ぐことが可能となる。より詳細には、本実施形態のフィルタ回路212は、ローパスフィルタとなっている。よって、本実施形態によれば、信号線I/O上の信号から、高周波のノイズや信号成分を除去することが可能となる。
本実施形態のフィルタ回路212は、抵抗RとキャパシタCからなるローパスフィルタとなっており、そのカットオフ周波数は、抵抗Rの値とキャパシタCの値により規定される。よって、本実施形態によれば、抵抗Rの値とキャパシタCの値を調整することで、ローパスフィルタのカットオフ周波数を調整し、これにより、どのような周波数のノイズや信号成分を除去するかを調整することが可能となる。
本実施形態では、第2に、抵抗R及びキャパシタCによる分圧効果により、ノードN1やノードN3の電圧が、ノードNAの電圧よりも低くなる。ESD保護素子211のトリガー電圧は、この分圧効果に影響され、ノードN1やノードN3の電圧が低くなるほど、ESD保護素子211のトリガー電圧も低くなる。よって、本実施形態では、この分圧効果を利用することで、ESD保護素子211のトリガー電圧を調整することできる。即ち、本実施形態によれば、抵抗Rの値とキャパシタCの値を調整することで、ノードN1やノードN3の電圧を調整し、これにより、ESD保護素子211のトリガー電圧を調整することが可能となる。
本実施形態では、第3に、抵抗Rが信号線I/O上にあるため、急激に変化する信号の波形をなまらせることが可能となる。急激に変化する信号の例としては、パルス信号が挙げられる。信号の急激な変化は、電流の急増や急減等により、内部回路101に悪影響を及ぼすことがあるが、本実施形態によれば、このような悪影響が信号波形がなまることで軽減され、内部回路101を保護しやすくなる。
以上のように、本実施形態によれば、内部回路101が静電気放電から保護されるという効果に加え、上記の第1から第3の効果が得られる。これは、抵抗Rの代わりに、インダクタLを使用する場合にも同様である。
以下、図3及び図4を参照し、これらの効果についてより詳細に説明する。
図3は、比較例のフィルタ回路212及びESD保護回路201の構成を示す回路図である。
図3(A)には、比較例のフィルタ回路212が示されている。図3(A)に示すフィルタ回路212は、抵抗R及びキャパシタCからなるローパスフィルタとなっている。よって、このフィルタ回路212には、信号線I/O上の信号から、高周波のノイズや信号成分を除去できるという効果がある。しかしながら、このフィルタ回路212そのものは、ESD保護にはあまり効果がない。
一方、図3(B)には、比較例のESD保護回路201が示されている。図3(B)に示すESD保護回路201は、図1に示すESD保護回路201と同様、ESD保護素子211と、制御電圧印加回路213とを備えている。しかしながら、図3(B)では、抵抗R及びキャパシタCが、共に信号線I/Oとグラウンド線GNDとの間に配置されており、ローパスフィルタ等のフィルタ回路を構成していない。そのため、このESD保護回路201は、ESD保護素子211のトリガー電圧の調整はできるものの、ノイズの除去には効果がない。
これに対し、本実施形態では、ESD保護回路201がフィルタ回路212を備えているため、特定周波数のノイズ等を防ぐことができる。更には、このフィルタ回路211を構成する抵抗R及びキャパシタCによる分圧効果により、ESD保護素子211のトリガー電圧を調整することができる。更には、この抵抗Rが信号線I/O上に配置されているため、急激に変化する信号の波形をなまらせることができ、内部回路101を保護しやすくなっている。
図4は、本実施形態のESD保護回路201の効果について説明するための図である。
図4(A)には、図1と同様、本実施形態のESD保護回路201が示されている。図4(A)では、入力線IN上のノードNAの電圧がVinで示され、ノードN1の電圧がVt1で示されている。
図4(B)は、ESD保護素子211のトリガー電圧の測定結果等を示したグラフである。このグラフにおいて、X1は、抵抗R及びキャパシタCの値を示しており、X2は、ESD保護素子211がトリガーされる際の電圧Vt1の値を示している。
図4(B)には、抵抗R及びキャパシタCが存在する場合の3種類の測定結果と、抵抗R及びキャパシタCが存在しない場合の1種類の測定結果が示されている。図4(B)から、R及びCが存在する場合には、R及びCが存在しない場合と比べて、ESD保護素子211がトリガーされる際の電圧Vt1の値が低下することが解る。このことから、ESD保護素子211のトリガー電圧は、R及びCによる分圧効果の影響で低下することが解る。
よって、本実施形態によれば、抵抗Rの値とキャパシタCの値を調整することで、ノードN1やノードN3の電圧を調整し、これにより、ESD保護素子211のトリガー電圧を調整することが可能となる。本実施形態では例えば、内部回路101が10V以上の静電気で故障してしまう場合、ESD保護素子211のトリガー電圧を10V未満に調整することで、内部回路101の故障を抑制することができる。
以下、図5及び図6を参照して、本実施形態の変形例について説明する。図5及び図6は、本実施形態の変形例のESD保護回路201の構成を示す回路図である。
図5(A)では、フィルタ回路212が、2つの抵抗R1及びR2と、1つのキャパシタC1とを有している。抵抗R1及びキャパシタC1はそれぞれ、図1に示す抵抗R及びキャパシタCと同じ位置に配置されている。また、抵抗R2は、信号線I/O上において、ノードN1と内部回路101との間に配置されている。よって、図5(A)のフィルタ回路212は、T型のローパスフィルタとなっている。なお、図5(A)の抵抗R1及びR2はそれぞれ、インダクタL1及びL2に置き換えても構わない(図5(B)参照)。
また、図5(C)では、フィルタ回路212が、1つの抵抗R1と、2つのキャパシタC1及びC2とを有している。抵抗R1及びキャパシタC1はそれぞれ、図1に示す抵抗R及びキャパシタCと同じ位置に配置されている。また、キャパシタC2は、信号線I/Oとグラウンド線GNDとの間に配置されており、抵抗R1に対しノードN1と反対側に位置するノードN4で信号線I/Oに接続され、グラウンド線GND上のノードN5でグラウンド線GNDに接続されている。よって、図5(C)のフィルタ回路212は、π型のローパスフィルタとなっている。なお、図5(C)の抵抗R1は、インダクタL1に置き換えても構わない(図5(D)参照)。
なお、図5(C)及び(D)では、ノードNAは、ノードN1とノードN4との間に位置し、ノードNBは、ノードN2とノードN5との間に位置している。図5(C)及び(D)のノードN4及びN5はそれぞれ、本発明の第4及び第5のノードの例である。さらに、図5(A)の抵抗R2、図5(B)のインダクタL2、図5(C)のキャパシタC2、図5(D)のキャパシタC2はいずれも、本発明の第3の回路素子の例である。
図6では、フィルタ回路212が、2つの抵抗R1及びR2と、2つのキャパシタC1及びC2と、1つのオペアンプAとを有しており、サレン・キー(Sallen-Key)型のローパスフィルタとなっている。
図6では、抵抗R1及びキャパシタC1はそれぞれ、図1に示す抵抗R及びキャパシタCと同じ位置に配置されている。また、オペアンプAは、信号線I/O上において、ノードN1と内部回路101との間に配置されている。オペアンプAは、ノードN1に接続された非反転入力端子と、グラウンド線GND上のノードN4でグラウンド線GND上に接続された反転入力端子と、内部回路101に接続された出力端子とを有している。
また、抵抗R2は、抵抗R2とノードN1との間に抵抗R1を挟むように、信号線I/O上に配置されている。また、キャパシタC2は、一方の電極が、抵抗R1と抵抗R2との間のノードN5で信号線I/Oに接続され、他方の電極が、オペアンプAの出力端子と内部回路101との間のノードN6で信号線I/Oに接続されている。また、抵抗R3は、オペアンプAの反転入力端子とノードN4との間に配置されている。また、抵抗R4は、オペアンプAの反転入力端子と抵抗R3との間のノードN7に接続されると共に、オペアンプAの出力端子と内部回路101との間のノードN8で信号線I/Oに接続されている。
このような配置により、フィルタ回路212は、サレン・キー型のローパスフィルタとなっている。
以上のように、本実施形態のフィルタ回路212は、T型やπ型のローパスフィルタとしても構わない。また、本実施形態のフィルタ回路212は、1次ローパスフィルタでも2次以上のローパスフィルタでも構わない。更に、本実施形態のフィルタ回路212は、ローパスフィルタ以外のフィルタ回路でも構わない。このようなフィルタ回路212の例については、後述する。
以上のように、本実施形態のESD保護回路201は、ESD保護素子211と、フィルタ回路212と、制御電圧印加回路213とを備えている。本実施形態では、このフィルタ回路212により、特定周波数のノイズ等を防ぐことが可能となる。
また、本実施形態のフィルタ回路212は、信号線I/O上に配置された第1の回路素子(R又はL)と、第1の回路素子と保護回路101との間のノードN1で信号線I/Oに接続され、グラウンド線GND上のノードN2でグラウンド線GNDに接続された第2の回路素子(C)とを有しており、ノードN1と第2の回路素子との間のノードN3の電圧が、制御電圧印加回路213を介して、ESD保護素子211の制御端子に印加される。本実施形態では、これら第1及び第2の回路素子による分圧効果により、ESD保護素子211のトリガー電圧を調整することが可能となる。
また、本実施形態によれば、第1の回路素子が信号線I/O上に配置されるため、急激に変化する信号の波形をなまらせることができ、内部回路101を保護しやすくなる。
以上のように、本実施形態によれば、特定周波数のノイズ等を防ぐことが可能となり、かつ、ESD保護素子211のトリガー電圧を調整することが可能となる。
以下、本発明の第2から第4実施形態について説明する。これらの実施形態は、第1実施形態の変形例であり、これらの実施形態については、第1実施形態との相違点を中心に説明する。
(第2実施形態)
図7は、第2実施形態のESD保護回路201の構成を示す回路図である。
図7は、第2実施形態のESD保護回路201の構成を示す回路図である。
図7では、図1に示す抵抗RがキャパシタCに置き換えられ、図1に示すキャパシタCが抵抗Rに置き換えられている。よって、本実施形態のフィルタ回路212は、ハイパスフィルタとなっており、本実施形態のフィルタ回路212により、低周波のノイズや信号成分が除去される。よって、本実施形態は例えば、高周波信号を取り扱い、低周波のノイズが問題となる半導体装置等に有効である。
なお、図7に示すキャパシタCは、本発明の第1の回路素子の例であり、図7に示す抵抗Rは、本発明の第2の回路素子の例である。図7に示す抵抗Rは、インダクタLと置き換えても構わない。
また、本実施形態のフィルタ回路212は、第1実施形態と同様、T型やπ型のハイパスフィルタとしても構わない。また、本実施形態のフィルタ回路212は、1次ハイパスフィルタでも2次以上のハイパスフィルタでも構わない。
このようなフィルタ回路212の例を、図8に示す。図8は、第2実施形態の変形例のESD保護回路201の構成を示す回路図である。図8では、図6に示す抵抗R1〜R4がそれぞれキャパシタC1〜C4に置き換えられ、図6に示すキャパシタC1,C2がそれぞれ抵抗R1,R2に置き換えられている。よって、図8に示すフィルタ回路212は、サレン・キー型のハイパスフィルタとなっている。
以上のように、本実施形態のESD保護回路201は、ESD保護素子211と、フィルタ回路212と、制御電圧印加回路213とを備え、フィルタ回路212は、ハイパスフィルタとなっている。本実施形態によれば、第1実施形態と同様、特定周波数のノイズ等を防ぐことが可能となり、かつ、ESD保護素子211のトリガー電圧を調整することが可能となる。
(第3実施形態)
図9は、第3実施形態のESD保護回路201の構成を示す回路図である。
図9は、第3実施形態のESD保護回路201の構成を示す回路図である。
図9では、フィルタ回路212が、2つの抵抗R1及びR2と、2つのキャパシタC1及びC2とを有している。抵抗R1及びキャパシタC1はそれぞれ、図1に示す抵抗R及びキャパシタCと同じ位置に配置されている。
また、抵抗R2は、信号線I/Oとグラウンド線GNDとの間に配置されており、ノードN1と内部回路101との間のノードN4で信号線I/Oに接続され、ノードN2と内部回路101との間のノードN5でグラウンド線GNDに接続されている。また、キャパシタC2は、信号線I/O上において、ノードN1とノードN4との間に配置されている。
よって、本実施形態のフィルタ回路212は、特定の周波数帯域の信号を透過させるバンドパスフィルタとなっており、本実施形態のフィルタ回路212により、その他の周波数帯域のノイズや信号成分が除去される。図9に示す抵抗R1及びR2はそれぞれ、インダクタL1及びL2に置き換えても構わない。
なお、本実施形態のフィルタ回路212は、特定の周波数帯域の信号を遮断するバンドストップフィルタとしてもよい。このようなフィルタ回路212によれば、当該特定の周波数帯域のノイズや信号成分が除去される。
以上のように、本実施形態のESD保護回路201は、ESD保護素子211と、フィルタ回路212と、制御電圧印加回路213とを備え、フィルタ回路212は、バンドパスフィルタ又はバンドストップフィルタとなっている。本実施形態によれば、第1及び第2実施形態と同様、特定周波数のノイズ等を防ぐことが可能となり、かつ、ESD保護素子211のトリガー電圧を調整することが可能となる。
(第4実施形態)
図10は、第4実施形態の半導体装置の構成を示す回路図である。
図10は、第4実施形態の半導体装置の構成を示す回路図である。
図10には、半導体装置を構成する内部回路101、2つのESD保護回路201、及び4つの外部端子301〜304が示されている。
外部端子301,302はそれぞれ、入力端子、グラウンド端子に相当する。入力端子301は、入力線INを介して内部回路101に接続され、グラウンド端子302は、グラウンド線GNDを介して内部回路101に接続されている。入力端子301及び入力線INは、それぞれ本発明の信号端子及び信号線の例である。
一方、外部端子303,304はそれぞれ、出力端子、グラウンド端子に相当する。出力端子303は、出力線OUTを介して内部回路101に接続され、グラウンド端子304は、グラウンド線GNDを介して内部回路101に接続されている。出力端子303及び出力線OUTもまた、それぞれ本発明の信号端子及び信号線の例である。
図10では、一方のESD保護回路201が、符号201Aで示され、他方のESD保護回路201が、符号201Bで示されている。ESD保護回路201Aは、入力線IN及びグラウンド線GNDに接続されており、入力線IN上での静電気放電から内部回路101を保護するよう機能する。一方、ESD保護回路201Bは、出力線OUT及びグラウンド線GNDに接続されており、出力線OUT上での静電気放電から内部回路101を保護するよう機能する。
そして、本実施形態では、ESD保護回路201A,Bがいずれも、図1に示すESD保護回路201と同じ構成を有している。よって、本実施形態によれば、ESD保護回路201A,Bにより、特定周波数のノイズ等を防ぐことが可能となり、かつ、ESD保護素子211のトリガー電圧を調整することが可能となる。
なお、本実施形態のESD保護回路201A,Bは、図1に示すESD保護回路201と同じ構成を有しているが、第1から第3実施形態で説明したその他のESD保護回路201と同じ構成を有していても構わない。
また、本実施形態では、半導体装置内に2つのESD保護回路201が設けられているが、半導体装置内に3つ以上のESD保護回路201を設けてもよいし、半導体装置内にESD保護回路201を1つしか設けなくても構わない。
以上のように、本実施形態の半導体装置は、ESD保護素子211と、フィルタ回路212と、制御電圧印加回路213とを有するESD保護回路201を備えている。本実施形態によれば、第1から第3実施形態と同様、特定周波数のノイズ等を防ぐことが可能となり、かつ、ESD保護素子211のトリガー電圧を調整することが可能となる。
なお、本実施形態のフィルタ回路212は例えば、信号線I/O上に配置された第1の回路素子と、第1の回路素子と内部回路101との間のノードN1で信号線I/Oに接続され、グラウンド線GND上のノードN2でグラウンド線GNDに接続された第2の回路素子とを有する。
また、本実施形態のフィルタ回路212は更に、例えば、信号線I/O上においてノードN1と内部回路101との間に配置された第3の回路素子、或いは、第1の回路素子に対しノードN1と反対側に位置するノードN4で信号線I/Oに接続され、グラウンド線GND上のノードN5でグラウンド線GNDに接続された第3の回路素子を有する。
以上、本発明の具体的な態様の例を、第1から第4実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
101 内部回路
201 ESD保護回路
211 ESD保護素子
212 フィルタ回路
213 制御電圧印加回路
301 入力端子
302 グラウンド端子
303 出力端子
304 グラウンド端子
201 ESD保護回路
211 ESD保護素子
212 フィルタ回路
213 制御電圧印加回路
301 入力端子
302 グラウンド端子
303 出力端子
304 グラウンド端子
Claims (6)
- 保護対象の回路に接続された信号線及びグラウンド線と、
前記信号線に接続された第1の主端子と、前記グラウンド線に接続された第2の主端子と、制御電圧を印加するための制御端子とを有し、前記制御端子に、トリガー電圧よりも高い前記制御電圧が印加されることで動作する静電気放電保護素子と、
前記信号線上に配置された第1の回路素子と、前記第1の回路素子と前記保護対象の回路との間の第1のノードで前記信号線に接続され、前記グラウンド線上の第2のノードで前記グラウンド線に接続された第2の回路素子とを含むフィルタ回路と、
前記第1のノードと前記第2の回路素子との間の第3のノードに接続された入力部と、前記制御端子に接続された出力部とを有し、バッファ又はインバータを含み、前記制御端子に前記制御電圧を印加する制御電圧印加回路と、
を備えることを特徴とする静電気放電保護回路。 - 前記第1の回路素子は、抵抗又はインダクタであり、
前記第2の回路素子は、キャパシタであり、
前記フィルタ回路は、ローパスフィルタであることを特徴とする請求項1に記載の静電気放電保護回路。 - 前記第1の回路素子は、キャパシタであり、
前記第2の回路素子は、抵抗又はインダクタであり、
前記フィルタ回路は、ハイパスフィルタであることを特徴とする請求項1に記載の静電気放電保護回路。 - 前記フィルタ回路は、バンドパスフィルタ又はバンドストップフィルタであることを特徴とする請求項1に記載の静電気放電保護回路。
- 前記フィルタ回路は、T型、π型、又はサレン・キー型のハイパスフィルタ又はローパスフィルタであることを特徴とする請求項1に記載の静電気放電保護回路。
- 内部回路と、
前記内部回路に信号線を介して接続された信号端子と、
前記内部回路にグラウンド線を介して接続されたグラウンド端子と、
前記内部回路を静電気放電から保護する静電気放電保護回路とを備え、
前記静電気放電保護回路は、
前記信号線に接続された第1の主端子と、前記グラウンド線に接続された第2の主端子と、制御電圧を印加するための制御端子とを有し、前記制御端子に、トリガー電圧よりも高い前記制御電圧が印加されることで動作する静電気放電保護素子と、
前記信号線上に配置された第1の回路素子と、前記第1の回路素子と前記内部回路との間の第1のノードで前記信号線に接続され、前記グラウンド線上の第2のノードで前記グラウンド線に接続された第2の回路素子とを含むフィルタ回路と、
前記第1のノードと前記第2の回路素子との間の第3のノードに接続された入力部と、前記制御端子に接続された出力部とを有し、バッファ又はインバータを含み、前記制御端子に前記制御電圧を印加する制御電圧印加回路と、
を備えることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010057306A JP2011192780A (ja) | 2010-03-15 | 2010-03-15 | 静電気放電保護回路及び半導体装置 |
Applications Claiming Priority (1)
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JP2010057306A JP2011192780A (ja) | 2010-03-15 | 2010-03-15 | 静電気放電保護回路及び半導体装置 |
Publications (1)
Publication Number | Publication Date |
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JP2011192780A true JP2011192780A (ja) | 2011-09-29 |
Family
ID=44797409
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2010057306A Withdrawn JP2011192780A (ja) | 2010-03-15 | 2010-03-15 | 静電気放電保護回路及び半導体装置 |
Country Status (1)
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JP (1) | JP2011192780A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104079271A (zh) * | 2013-03-25 | 2014-10-01 | 株式会社东芝 | 静电保护电路 |
WO2018168173A1 (ja) * | 2017-03-17 | 2018-09-20 | 株式会社村田製作所 | 薄膜esd保護デバイス |
-
2010
- 2010-03-15 JP JP2010057306A patent/JP2011192780A/ja not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2018168173A1 (ja) * | 2017-03-17 | 2018-09-20 | 株式会社村田製作所 | 薄膜esd保護デバイス |
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US10770451B2 (en) | 2017-03-17 | 2020-09-08 | Murata Manufacturing Co, Ltd. | Thin-film ESD protection device |
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