JP2011167013A - スイッチング電源回路及びその負荷短絡保護方法 - Google Patents
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Abstract
【課題】従来のスイッチング電源回路では、負荷短絡時の半導体装置の発熱を十分に抑制することができない問題があった。
【解決手段】本発明のスイッチング電源回路は、出力電圧VOUTの電圧レベルに応じてパルス幅が変動するPWM信号を生成するPWM信号生成回路10と、1周期の長さがPWM信号よりも長く、かつ、パルス幅が固定されたパルスを有する短絡保護信号PCLKを出力する短絡保護信号生成回路20と、PWM信号と短絡保護信号PCLKとのいずれか一方を出力電圧VOUTを生成する出力段回路(DP)に出力する駆動パルス切替回路30と、を有し、駆動パルス切替回路30は、出力電圧VOUTが短絡状態と判断される程度に低下した場合に、短絡保護信号PCLKを出力する。
【選択図】図1
【解決手段】本発明のスイッチング電源回路は、出力電圧VOUTの電圧レベルに応じてパルス幅が変動するPWM信号を生成するPWM信号生成回路10と、1周期の長さがPWM信号よりも長く、かつ、パルス幅が固定されたパルスを有する短絡保護信号PCLKを出力する短絡保護信号生成回路20と、PWM信号と短絡保護信号PCLKとのいずれか一方を出力電圧VOUTを生成する出力段回路(DP)に出力する駆動パルス切替回路30と、を有し、駆動パルス切替回路30は、出力電圧VOUTが短絡状態と判断される程度に低下した場合に、短絡保護信号PCLKを出力する。
【選択図】図1
Description
本発明はスイッチング電源回路及びその負荷短絡保護方法に関し、特に出力端子が短絡した場合において出力電流を抑制するスイッチング電源回路及びその負荷短絡保護方法に関する。
半導体装置が搭載されるシステムでは、電源電圧を異なる電圧に変換し、返還後に得られる昇圧電圧又は降圧電圧により半導体装置を動作させることが行われる。このような場合において電圧レベルを変換する際にスイッチング電源回路が用いられる。スイッチング電源回路は、負荷を駆動する出力トランジスタをPWM(Pulse Width Modulation)信号を用いて動作させる。そのため、スイッチング電源回路は、電力変換効率が高くシステムの消費電力を低減させることができる。しかし、スイッチング電源回路により駆動される回路において短絡等の不具合が生じた場合、スイッチング電源回路の出力トランジスタに流れる負荷電流が増大し、出力トランジスタが破壊されるおそれがある。
そこで、特許文献1、2にスイッチング電源回路における負荷電流制限方法の一例が開示されている。特許文献1に記載のスイッチング電源回路では、PWM信号の最大デューティー比が予め設定されており、負荷短絡が生じた場合にはPWM信号のデューティー比を最大デューティー比に制限する。これにより、特許文献1では、短絡時に最大デューティー比により決まる最大電流値以上の負荷電流が流れることを防止する。
また、特許文献2に記載のスイッチング電源回路は、負荷短絡が生じた場合に、PWM信号の1周期の長さを定常状態よりも長くし、負荷電流が予め設定した最大電流値以上の電流を検出したことに応じて当該PWM信号の立ち下がりエッジの位置を設定する(被特許文献2、図2、段落0090−0092)。つまり、特許文献2に記載のスイッチング電源では、負荷短絡が生じた場合には、負荷電流が最大電流値を超えないように制限することができる。
しかしながら、負荷短絡が生じた場合には、出力トランジスタのソース−ドレイン間電圧又はエミッタ−コレクタ間電圧が定常時よりも大きくなる。そのため、負荷短絡時において負荷電流が最大電流値を維持してしまうと、出力トランジスタの破壊は防ぐことができても、その発熱を防止することができない。近年では、過剰な発熱は半導体装置が破壊することなく正常に動作していたとしてもシステムの不具合と判断される場合があり、このような過剰な発熱を防止することが求められる。そこで、負荷短絡時に負荷電流を最大電流値よりも小さくする方法が特許文献3に開示されている。
特許文献3に記載のスイッチング電源回路では、負荷短絡が生じた場合には、PWM信号のデューティー比を定常状態における最小デューティー比よりも小さくする。これにより、特許文献3に記載のスイッチング電源では、荷短絡時に出力トランジスタに流れる負荷電流を最大電流値以下に制限する。このようにすることで、特許文献3に記載のスイッチング電源回路では、負荷短絡時に出力トランジスタに流れる負荷電流を制限して半導体装置の発熱を抑制する。
しかしながら、一般的に出力トランジスタがオン・オフを切り替えるためにはトランジスタの最小応答時間を超えるパルス幅の信号が必要である。つまり、特許文献3に記載のスイッチング電源回路では、負荷短絡時においても出力トランジスタのオン・オフの切り替えを確保するために、負荷短絡時に出力トランジスタに与えるパルス信号のパルス幅を最小応答時間以下にすることができず、負荷短絡時に十分にパルス信号のデューティー比を小さくすることができず、制限できる負荷電流の値に限界がある。つまり、特許文献3に記載のスイッチング電源回路では、負荷短絡時に十分に負荷電流を小さくできず、十分に発熱を抑制することができない問題がある。
本発明にかかるスイッチング電源回路の一態様は、出力電圧の電圧レベルに応じてパルス幅が変動するPWM信号を生成するPWM信号生成回路と、1周期の長さが前記PWM信号よりも長く、かつ、パルス幅が固定されたパルスを有する短絡保護信号を出力する短絡保護信号生成回路と、前記PWM信号と前記短絡保護信号とのいずれか一方を前記出力電圧を生成する出力段回路に出力する駆動パルス切替回路と、を有し、前記駆動パルス切替回路は、前記出力電圧が短絡状態と判断される程度に低下した場合に、前記短絡保護信号を出力する。
本発明にかかるスイッチング電源回路の短絡保護方法は、出力電圧の電圧レベルに応じてパルス幅が変動するPWM信号により駆動される出力段回路によって負荷回路を駆動するスイッチング電源回路の負荷短絡保護方法であって、前記出力電圧の電圧レベルに応じて前記負荷回路の短絡状態を検出し、前記検出結果に基づき、前記PWM信号よりも1周期の長さが長く、かつ、前記出力電圧によらずパルス幅が一定の短絡保護信号を生成し、前記出力電圧が短絡状態と判断される程度に低下している期間は、前記短絡保護信号により前記出力段回路を駆動する。
本発明にかかるスイッチング電源回路及びその短絡保護方法では、負荷短絡が生じた場合には、出力段回路の駆動信号として定常状態で用いられるPWM信号よりも周期が長く、かつ、パルス幅が固定されたパルス信号を用いる。そのため、出力トランジスタは、最小応答時間を満たしながら、デューティー比をPWM信号の1周期の中で設定可能な最小デューティー比よりも小さくすることができる。これにより、本発明にかかるスイッチング電源回路及びその短絡保護方法では、短絡時に流れる負荷電流を十分に小さくすることができる。
本発明にかかるスイッチング電源回路及びその短絡保護方法によれば、負荷短絡時の負荷電流を十分に小さくし、半導体装置の異常発熱を防止することができる。
実施の形態1
以下、図面を参照して本発明の実施の形態について説明する。図1に実施の形態1にかかるスイッチング電源回路1のブロック図を示す。スイッチング電源回路1は、帰還端子VFB、電源端子VB、出力端子OUTを有する。また、スイッチング電源回路1は、外付け部品として、電源電圧VDDを生成する電源、コイルL、平滑コンデンサC、負荷回路を有する。そして、スイッチング電源回路1は、電源端子VBから入力される電源電圧VDDを降圧して出力電圧VOUTを生成する。生成した出力電圧VOUTを負荷回路に与える。また、スイッチング電源回路1は、出力電圧VOUTを帰還端子VFBを介してモニタし、モニタした出力電圧VOUTに基づき出力端子OUTからパルス信号を出力し、当該パルス信号によりコイルL及び平滑コンデンサCを駆動することで出力電圧VOUTを期待値で維持する。
以下、図面を参照して本発明の実施の形態について説明する。図1に実施の形態1にかかるスイッチング電源回路1のブロック図を示す。スイッチング電源回路1は、帰還端子VFB、電源端子VB、出力端子OUTを有する。また、スイッチング電源回路1は、外付け部品として、電源電圧VDDを生成する電源、コイルL、平滑コンデンサC、負荷回路を有する。そして、スイッチング電源回路1は、電源端子VBから入力される電源電圧VDDを降圧して出力電圧VOUTを生成する。生成した出力電圧VOUTを負荷回路に与える。また、スイッチング電源回路1は、出力電圧VOUTを帰還端子VFBを介してモニタし、モニタした出力電圧VOUTに基づき出力端子OUTからパルス信号を出力し、当該パルス信号によりコイルL及び平滑コンデンサCを駆動することで出力電圧VOUTを期待値で維持する。
続いて、スイッチング電源回路1の詳細について説明する。図1に示すように、スイッチング電源回路1は、PWM信号生成回路10、短絡保護信号生成回路20、駆動パルス切替回路30、駆動制御回路31、出力段回路を有する。
スイッチング電源回路1は、PWM信号生成回路10が出力電圧の電圧レベルに応じてパルス幅が変動するPWM信号PWM(以下、単にPWM信号と称す)を生成する。また、短絡保護信号生成回路20は、1周期の長さがPWM信号よりも長く、かつ、パルス幅が固定されたパルスを有する短絡保護信号PCLKを出力する。駆動パルス切替回路30は、PWM信号と短絡保護信号PCLKとのいずれか一方を出力電圧VOUTを生成する出力段回路に出力する。そして、駆動パルス切替回路30は、出力電圧が予め設定された短絡検出電圧よりも低下した場合に、短絡保護信号を出力する。出力段回路は、PMOSトランジスタDPとNMOSトランジスタDNとにより構成されたインバータである。そして、駆動制御回路31は、駆動パルス切替回路30が出力する信号に従って出力段回路を駆動する。なお、駆動制御回路31は、出力段回路のPMOSトランジスタDPをPWM信号に応じて駆動すると共に、動作モード(例えば、連続モードと不連続モード)に応じてNMOSトランジスタDNの駆動方式を切り替える。しかし、本発明では、負荷回路が短絡した状態における半導体装置の保護を目的としているため、以下の説明においては、PMOSトランジスタDPのPチャネル駆動信号DSPについて注目し、NMOSトランジスタDNを駆動するNチャネル駆動信号DSNの説明については省略する。
つまり、スイッチング電源回路1は、負荷回路に短絡が生じていない通常動作時においては、PWM信号生成回路10が生成するPWM信号により出力段回路を駆動する。一方、負荷回路に短絡が生じた短絡状態においては、駆動パルス切替回路30が出力する短絡保護信号PCLKにより出力段回路を駆動する。
続いて、PWM信号生成回路10の詳細について説明する。図1に示すように、PWM信号生成回路10は、抵抗R1、R2、モニタ抵抗R3、誤差増幅回路11、電流検出アンプ12、PWMコンパレータ13、発振回路14、AND回路15、セットリセットフリップフロップ16を有する。
抵抗R1、R2は、帰還信号NFBと接地電圧GNDを供給する接地端子との間に直列に接続される。そして、抵抗R1と抵抗R2との間のノードから帰還信号NFBを出力する。つまり、帰還信号NFBは、出力電圧VOUTを抵抗R1、R2の抵抗比に基づき分圧した電圧レベルを有する。
誤差増幅回路11は、反転入力端子に帰還信号NFBが入力され、非反転入力端子に基準電圧VREF1が入力される。そして、誤差増幅回路11は、帰還信号NFBの電圧レベルと基準電圧VREF1との電圧差を増幅して誤差信号ERROUTを出力する。
モニタ抵抗R3は、一端が電源端子VBに接続され、他端が出力段回路に接続される。そしてモニタ抵抗R3は、出力段回路に流れる負荷電流の電流量に応じた電圧差を両端子間に生じさせる。電流検出アンプ12は、非反転入力端子が電源端子VBに接続され、反転入力端子がモニタ抵抗R3の他端に接続される。そして、電流検出アンプ12は、モニタ抵抗R3の両端子間の電圧差を増幅して負荷電流モニタ信号IDETを出力する。つまり、負荷電流モニタ信号IDETは、負荷電流の大きさに比例した電圧レベルを有する。
PWMコンパレータ13は、反転入力端子に誤差信号ERROUTが入力され、非反転入力端子に負荷電流モニタ信号IDETが入力される。そして、PWMコンパレータ13は、誤差信号ERROUTの電圧レベルと負荷電流モニタ信号IDETの電圧レベルとを比較して比較結果信号CMPOUTを出力する。比較結果信号CMPOUTは、誤差信号ERROUTが負荷電流モニタ信号IDETよりも小さな期間は第1の論理レベル(例えば、ロウレベル)となり、誤差信号ERROUTが負荷電流モニタ信号IDETよりも大きな期間は第2の論理レベル(例えば、ハイレベル)となる。
発振回路14は、PWM信号の立ち上がり位置を設定するクロック信号CLKを生成する。本実施の形態では、クロック信号CLKは、デューティー比が50%に設定されるものとする。AND回路15は、一方の入力端子にクロック信号CLKが入力され、他方の入力端子に短絡保護信号生成回路20において生成される短絡検出信号SDETが入力される。そして、AND回路15は、短絡検出信号SDETがイネーブル状態(例えば、ロウレベル)の期間はクロック信号CLKを遮断し、短絡検出信号SDETがディスイネーブル状態(例えば、ハイレベル)の期間はクロック信号CLKを駆動クロック信号DCLKとして出力する。
セットリセットフリップフロップ16は、リセット端子Rに比較結果信号CMPOUTが入力され、セット端子Qに駆動クロック信号DCLKが入力される。そして、セットリセットフリップフロップ16は、比較結果信号CMPOUTの立ち上がりエッジが入力されると出力端子Qの論理レベルを第1の論理レベル(例えば、ロウレベル)とし、駆動クロック信号DCLKの立ち上がりエッジが入力されると出力端子Qの論理レベルを第2の論理レベル(例えば、ハイレベル)とする。セットリセットフリップフロップ16の出力信号は、PWM信号であるが、上記動作により、PWM信号の立ち上がりエッジの位置は、クロック信号CLKの立ち上がりエッジにより設定され、PWM信号の立ち下がりエッジの位置は、比較結果信号CMPOUTの立ち上がりエッジにより設定される。このとき、比較結果信号CMPOUTの立ち上がりエッジの位置は、負荷電流の電流量に応じて可変される。比較結果信号CMPOUTの立ち上がりエッジの位置は、負荷電流が小さな期間では時間的に前に出力され、負荷電流が大きな期間では時間的に後ろで出力される。つまり、PWM信号のパルス幅は、大きな負荷電流が必要な場合に大きくなり、小さな負荷電流でも良い場合は小さくなる。そして、スイッチング電源回路1の出力段回路は、PWM信号の反転信号により駆動されるため、大きな負荷電流が必要な場合はオン期間が長くなり、小さな負荷電流でも良い場合はオン期間が短くなる。
ここで、PWM信号生成回路10及びPWM信号に基づくスイッチング電源回路1の動作(例えば、スイッチング電源回路1の定常状態の動作)について詳細に説明する。PWM信号生成回路10の動作を示すタイミングチャートを図2に示す。図2に示すように、まず、駆動クロック信号DCLKが立ち上がりに応じてPWM信号が立ち上がる。そして、PWM信号の立ち上がりに応じて駆動信号DSが立ち下がり、PMOSトランジスタDPがオンする。これにより、PMOSトランジスタDPを介して負荷電流がコイルLに流れる。そして、負荷電流の増加に伴い出力電圧VOUTが上昇する。
そして、出力電圧VOUTの分圧電圧である帰還電圧NFBの電圧が出力電圧VOUTの変動に追従して変動する。そして、基準電圧VREF1の電圧レベルと帰還電圧NFBの電圧レベルとの電圧差を増幅して誤差信号ERROUTが出力される。この誤差信号ERROUTは、誤差増幅回路11の反転入力端子に帰還信号NFBが入力されることから、出力電圧VOUTの変動とは反対の変動となる。また、負荷電流モニタ信号IDETの電圧レベルが負荷電流の増加に応じて上昇する。
そして、負荷電流モニタ信号IDETの電圧レベルが誤差信号ERROUTの電圧レベルを超えると比較結果信号CMPOUTが立ち上がる。この比較結果信号CMPOUTの立ち上がりに応じてPWM信号が立ち下がる。そして、PWM信号の立ち下がりに応じて駆動信号DSが立ち上がる。そのため、この時点で、PMOSトランジスタDPはオン状態からオフ状態に切り替わる。このとき、理想的にはPWM信号の立ち下がりに応じて負荷電流は停止させられるが、停止までには遅延時間tdが必要になり、実際に負荷電流が停止するのは、PMOSトランジスタDPがオフしてから遅延時間tdが経過した後になる。そのため、負荷電流モニタ信号IDETは、誤差信号ERROUTの電圧レベルを超えた後に遅延時間tdが経過後に電圧レベルが低下する。また、比較結果信号CMPOUTは遅延時間tdに相当するパルス幅を有する。そして、負荷電流が停止すると出力電圧VOUTが上昇から降下する。そして、次のPWM信号の立ち上がりまで出力電圧VOUTの低下が継続される。
続いて、図1を参照して、短絡保護信号生成回路20の詳細について説明する。図1に示すように、短絡保護信号生成回路20は、短絡検出回路21及び保護パルス信号生成回路22を有する。
短絡検出回路21は、出力電圧VOUTをモニタして、出力電圧VOUTが短絡検出電圧VREF2よりも低い場合に短絡検出信号SDETを生成する。より具体的には、短絡検出回路21は、反転入力端子に帰還信号NFBが入力され、非反転入力端子に短絡検出電圧VREF2が入力される。そして、短絡検出回路21は、帰還信号NFBの電圧レベルが短絡検出電圧VREF2を下回った場合に、短絡検出信号SDETをディスイネーブル状態(例えば、ロウレベル)からイネーブル状態(例えば、ハイレベル)に切り替える。
保護パルス信号生成回路22は、短絡検出信号SDETがイネーブル状態になったことに応じて短絡保護信号PCLKの生成を開始する。この短絡保護信号PCLKは、1周期の長さがPWM信号よりも長く、かつ、パルス幅が固定されたパルスを有する。そして、短絡保護信号PCLKのパルス幅は、出力段回路(例えば、PMOSトランジスタDP)の最小の応答可能時間を最小値とする。また、短絡保護信号PCLKのパルス幅は、クロック信号CLKのパルス幅に基づき設定される。本実施の形態では、このような短絡保護信号PCLKを生成するために、保護パルス信号生成回路22は、短絡保護信号PCLKを1周期の長さをクロック信号の1周期の整数倍に設定し、かつ、クロック信号CLKの連続する複数の周期を間引き制御して生成する。
そこで、保護パルス信号生成回路22の詳細な回路図を図3に示す。図3に示すように、保護パルス信号生成回路22は、Tフリップフロップ23〜26及びAND回路27を有する。Tフリップフロップ23〜26は、リセット端子Rに短絡検出信号SDETが入力される。そして、短絡検出信号SDETがイネーブル状態(例えば、ハイレベル)の期間は、リセット状態を解除して、入力端子Tに入力される信号に応じて正転出力端子Q及び反転出力端子QBの信号レベルを切り替える。一方、Tフリップフロップ23〜26は、短絡検出信号SDETがディスイネーブル状態(例えば、ロウレベル)の期間は正転出力端子Qをハイレベル及び反転出力端子QBをロウレベルに維持する。
本実施の形態では、Tフリップフロップ23の入力端子Tにはクロック信号CLKが入力される。Tフリップフロップ24の入力端子TにはTフリップフロップ23の正転出力端子Qから出力される信号が入力される。Tフリップフロップ25の入力端子TにはTフリップフロップ24の正転出力端子Qから出力される信号が入力される。Tフリップフロップ26の入力端子TにはTフリップフロップ24の正転出力端子Qから出力される信号が入力される。
また、AND回路27には、Tフリップフロップ23〜26の反転出力端子QBから出力される信号と、クロック信号CLKと、が入力される。そして、AND回路27は、入力される信号の論理積演算結果を短絡保護信号PCLKとして出力する。
本実施の形態にかかる保護パルス信号生成回路22は、リセット解除状態において、Tフリップフロップ23〜26により分周回路を構成し、Tフリップフロップ23〜26から出力される分周クロック信号と、クロック信号CLKと、が全てハイレベルになった期間にパルスを出力する。つまり、保護パルス信号生成回路22は、クロック信号CLKの連続するパルスのうち1つのパルスだけを取り出し、他のパルスは間引きして短絡保護信号PCLKを生成する。
ここで、短絡保護信号生成回路20の動作を示すタイミングチャートを図4に示し、短絡保護信号生成回路20の動作について説明する。図4に示す例では、タイミングt1の直前において負荷回路に短絡が生じたことに応じて出力電圧VOUTが低下し、タイミングt1で帰還信号NFBの信号レベルが短絡検出電圧VREF2を下回った場合について示している。
そのため、図4に示す例では、タイミングt1以前は、短絡検出信号SDETがディスイネーブル状態であり、Tフリップフロップ23〜26の反転出力端子QB(図3、図4のQB1〜QB4)は全てロウレベルとなり、短絡保護信号PCLKもロウレベルを維持する。
そして、タイミングt1で、出力電圧VOUTが負荷短絡が生じたと判断される電圧を下回る(例えば、帰還信号NFBが短絡検出電圧VREF2を下回る)と、短絡検出回路21が短絡検出信号SDETをイネーブル状態に切り替える。短絡検出信号SDETがイネーブル状態になると、Tフリップフロップ23〜26のリセットが解除される。そして、Tフリップフロップ23はクロック信号CLKを2分周した信号を生成し、Tフリップフロップ24はクロック信号CLKを4分周した信号を生成し、Tフリップフロップ25はクロック信号CLKを8分周した信号を生成し、Tフリップフロップ26はクロック信号CLKを16分周した信号を生成する。そして、反転出力信号QB1〜QB4が全てハイレベルとなり、クロック信号CLKのパルスが入力されると、AND回路27は、当該パルスに対応したパルスを出力する。つまり、保護パルス信号生成回路22は、クロック信号CLKの周期を16倍(16分周)し時間(例えば、タイミングt1〜t2)に相当する長さの1周期を有し、クロック信号CLKの1パルスと同じパルス幅のパルスを有する短絡保護信号PCLKを生成する。
続いて、本実施の形態にかかるスイッチング電源回路1の出力電圧と負荷電流の特性を図5に示す。図5に示すように、スイッチング電源回路1では、負荷電流がスイッチング電源回路1の駆動能力の最大値に達するまで出力電圧VOUTを期待値に維持する。そして、負荷電流が最大値を超えると、出力電圧VOUTが低下する。この出力電圧VOUTの低下は、負荷回路の短絡等により生じるものとする。そして、帰還信号NFBが短絡検出電圧VREF2よりも低くなる程度に出力電圧VOUTが低下すると、スイッチング電源回路1は負荷電流を減少させる。この負荷電流の減少は、スイッチング電源回路1が負荷短絡状態においては、1周期の長さがPWM信号よりも長く、固定されたパルス幅のパルスを有する短絡保護信号PCLKにより出力段回路を駆動するため、出力段回路が流すことができる負荷電流が極端に小さく設定されるためである。
続いて、定常状態、負荷短絡状態、短絡復帰状態のそれぞれの期間のスイッチング電源回路1の動作について説明する。そこで、スイッチング電源回路1の動作を示すタイミングチャートを図6に示す。
図6に示すように、タイミングt3において負荷回路の短絡状態が検出されるまでの定常状態の期間は、スイッチング電源回路1は、PWM信号生成回路10が生成するPWM信号をPチャネル駆動信号DSPとして用い、Pチャネル駆動信号DSPに基づき出力電圧を生成する。そして、タイミングt3において負荷回路に短絡が生じたことが短絡検出回路21により検出されと、Pチャネル駆動信号DSPとして用いる信号をPWM信号から短絡保護信号PCLKに切り替える。
そして、タイミングt4において、負荷回路の短絡状態が解消する。しかし、スイッチング電源回路1では、タイミングt4において、即時にPチャネル駆動信号DSPとして用いる信号を切り替えない。つまり、帰還信号NFBが短絡検出電圧VREF2を上回るまでの間、Pチャネル駆動信号DSPとして短絡保護信号PCLKを用いる。そして、タイミングt5、t6において、短絡保護信号PCLKのパルスが生成されると出力電圧VOUTの上昇に伴い帰還信号NFBの電圧レベルが若干上昇する。この期間の出力電圧VOUTの上昇は、短絡保護信号PCLKのデューティー比がPWM信号の最小のデューティー比よりも極端に小さいため、長い時間が必要になる。
そして、タイミングt6における出力電圧VOUTの上昇により、タイミングt7において帰還信号NFBの電圧レベルが短絡検出電圧VREF2の電圧レベルを超えると、短絡検出回路21が短絡検出信号SDETをディスイネーブル状態とする。そのため、保護パルス信号生成回路22は短絡保護信号PCLKをロウレベルで維持する状態に移行し、PWM信号生成回路10がPWM信号の生成を開始する。これにより、タイミングt7以降は、Pチャネル駆動信号DSPとしてPWM信号が利用され、出力電圧VOUTの上昇速度が速くなる。
つまり、本実施の形態にかかるスイッチング電源回路1では、負荷回路に短絡が生じた場合には、短絡保護信号PCLKにより負荷電流量を小さくしながら、負荷回路の短絡状態が解消した場合には、出力電圧VOUTが所定の電圧まで上昇するまでは徐々に上昇させる。このような、出力電圧VOUTの上昇方法をスロースタートと称す。
上記説明より、実施の形態1にかかるスイッチング電源回路1は、負荷短絡時に、1周期の長さがPWM信号よりも長く、固定されたパルス幅のパルスを有する短絡保護信号PCLKを生成し、当該短絡保護信号PCLKにより出力段回路を駆動する。つまり、負荷短絡時は、出力段回路がPWM信号よりもデューティー比が小さなパルス信号により駆動される。これにより、スイッチング電源回路1は、負荷短絡時に流れる負荷電流をスイッチング電源回路1が流すことができる最大負荷電流よりも小さく設定できる。つまり、スイッチング電源回路1は、負荷短絡時の半導体装置の発熱を小さくすることができる。
また、スイッチング電源回路1では、短絡保護信号PCLKのパルス幅をクロック信号CLKのパルス幅に設定し、かつ、短絡保護信号PCLKの1周期の長さをPWM信号の周期の16倍に設定する。つまり、クロック信号CLKのデューティー比を50%として考えても、短絡保護信号PCLKのデューティー比を3.1%に設定することができる。PWM信号のデューティー比を単に小さく設定した場合、負荷電流の制限量は有限である。しかし、スイッチング電源回路1では、短絡保護信号PCLKのパルス幅が一定であっても、1周期を自由に設定することができるため、パルス幅によらずデューティー比を小さく設定することが可能になる。つまり、スイッチング電源回路1では、負荷短絡時において、PMOSトランジスタDPの最小応答時間を満たしながら、極端に小さなデューティー比のPチャネル駆動信号DSPによりPMOSトランジスタDPを正常に駆動できる。これにより、スイッチング電源回路1は、短絡時に従来よりも高い発熱抑制効果を得ることが可能になる。
また、スイッチング電源回路1では、負荷短絡時においても短絡保護信号PCLKによりPMOSトランジスタDPを正常に駆動できるため、負荷回路が短絡状態から復帰した場合に出力電圧VOUTを期待値に復帰させることができる。
また、スイッチング電源回路1では、出力電圧VOUTの復帰時に、出力電圧VOUTが十分に上昇していない期間は、短絡保護信号PCLKによりPMOSトランジスタDPを駆動する。これより、スイッチング電源回路1では、スロースタートにより出力電圧VOUTの電圧値を復帰させることができる。スロースタートにより出力電圧VOUTを上昇させることで、負荷回路に流れる突入電流を防止し、出力電圧VOUTを安定して上昇させることが可能になる。
また、スイッチング電源回路1では、短絡保護信号生成回路20を1つのコンパレータと数個のロジック回路により構成することができる。そのため、スイッチング電源回路1は、従来のスイッチング電源回路よりも小さな回路規模で形成することができる。また、スイッチング電源回路1の駆動パルス切替回路30は、OR回路により構成されるため、Pチャネル駆動信号DSPとして用いる信号の切り替えに選択信号等が必要なく、短絡時の保護動作にかかる制御を単純にし、回路規模の増大を抑制することができる。
実施の形態2
実施の形態2にかかるスイッチング電源回路2のブロック図を図7に示す。スイッチング電源回路2は、スイッチング電源回路1に加えて負荷回路の不完全な短絡状態(この短絡状態をハーフショート状態と称す)を検出する機能を有する。
実施の形態2にかかるスイッチング電源回路2のブロック図を図7に示す。スイッチング電源回路2は、スイッチング電源回路1に加えて負荷回路の不完全な短絡状態(この短絡状態をハーフショート状態と称す)を検出する機能を有する。
スイッチング電源回路2は、スイッチング電源回路1の短絡保護信号生成回路20に変えて短絡保護信号生成回路20aを有する。図7に示すように、短絡保護信号生成回路20aは、短絡保護信号生成回路20の保護パルス信号生成回路22に代えて保護パルス信号生成回路22aを有し、さらに、短絡保護信号生成回路20にハーフショート検出回路41を追加したものである。
ハーフショート検出回路41は、反転入力端子に帰還信号NFBが入力され、非反転入力端子にハーフショート検出電圧VREF3が入力される。ハーフショート検出電圧VREF3は、短絡検出電圧VREF2よりも高い電圧値を有する定電圧である。そして、ハーフショート検出回路41は、帰還信号NFBがハーフショート検出電圧VREF3より低くなったことを検出してハーフショート検出信号HSDETを出力する。ハーフショート検出信号HSDETは、イネーブル状態においてハイレベルとなり、ディスイネーブル状態に応じてロウレベルとなる。なお、スイッチング電源回路2では、PWM信号生成回路10のAND回路15には、短絡検出信号SDETに代えてハーフショート検出信号HSDETが入力される。
保護パルス信号生成回路22aは、ハーフショート検出信号HSDETがイネーブル状態になったことに応じて、1周期の長さがPWM信号の1周期よりも長く、かつ、短絡検出信号SDETがイネーブル状態のときに生成される短絡保護信号PCLKよりも短く、前記短絡保護信号と同一のパルス幅のパルスを有するハーフショート保護信号を生成する。実施の形態2では、便宜的に、ハーフショート保護信号についてもPCLKの符号を用いる。
ここで、保護パルス信号生成回路22aの詳細な回路図を図8に示す。図8に示すように、保護パルス信号生成回路22aは、保護パルス信号生成回路22にOR回路28を追加し、AND回路27に代えてAND回路29を用いたものである。OR回路28の一方の入力端子は反転入力端子になっている。そして、OR回路28の一方の入力端子(反転入力端子)には短絡検出信号SDETが入力され、他方の入力端子(正転入力端子)にはTフリップフロップ26の反転出力端子QBから出力される信号QB4が入力される。AND回路29には、Tフリップフロップ23〜25の反転出力信号QB1〜QB3、OR回路28の出力信号、及び、クロック信号CLKが入力される。また、Tフリップフロップ23〜26のリセット端子Rには、ハーフショート検出信号HSDETが入力される。
続いて、保護パルス信号生成回路22aの動作について説明する。そこで、図9に保護パルス信号生成回路22aの動作を示すタイミングチャートを示す。図9に示すように、保護パルス信号生成回路22aは、タイミングt11において、帰還信号NFBがハーフショート検出電圧VREF3を下回ったことに応じて、ハーフショート検出信号HSDETがイネーブル状態に切り替わるとTフリップフロップ23〜26をリセット状態から解除する。そして、Tフリップフロップ23〜26は分周動作を開始する。しかし、この状態では、短絡検出信号SDETがディスイネーブル状態であるため、OR回路28の出力信号は、Tフリップフロップ26の反転出力信号QB4の値にかかわらずハイレベルを維持する。従って、保護パルス信号生成回路22aは、短絡検出信号SDETがイネーブル状態になるまでの期間は、クロック信号CLKを8分周した周期を1周期(例えば、タイミングt11〜t12、及び、タイミングt12〜t13)とし、当該1周期の間に1つのパルスを有するハーフショート保護信号PCLKを出力する。つまり、このハーフショート保護信号PCLKは、短絡検出信号SDETがイネーブル状態のときに生成される短絡保護信号PCLKの倍のデューティー比を有する。
そして、タイミングt13において、帰還信号NFBが短絡検出電圧VREF2を下回ると、短絡検出信号SDETがイネーブル状態になる。そして、短絡検出信号SDETがイネーブル状態になったことに応じて、OR回路28の出力は、Tフリップフロップ26の反転出力信号QB4の変化に応じて変化することになる。そのため、保護パルス信号生成回路22aは、短絡検出信号SDETがイネーブル状態の期間(例えば、タイミングt13〜t14の間)は、実施の形態1における保護パルス信号生成回路22と同じ動作を行う。
続いて、実施の形態2にかかるスイッチング電源回路2の出力電圧と負荷電流の特性を図10に示す。図10に示すように、スイッチング電源回路2では、負荷電流がスイッチング電源回路2の駆動能力の最大値に達するまで出力電圧VOUTを期待値に維持する。そして、負荷電流が最大値を超えると、出力電圧VOUTが低下する。この出力電圧VOUTの低下は、負荷回路の短絡等により生じるものとする。そして、帰還信号NFBがハーフショート検出電圧VREF3よりも低くなる程度に出力電圧VOUTが低下すると、スイッチング電源回路2は負荷電流を減少させる。そして、帰還信号NFBが短絡検出電圧VREF2よりも低くなる程度に出力電圧VOUTが低下すると、スイッチング電源回路2は負荷電流をそれ以前よりも多く減少させる。
上記説明より、実施の形態2にかかるスイッチング電源回路2は、負荷回路において完全な短絡状態には至らないまでも出力電圧VOUTを低下させるには十分な程度の負荷電流が流れるハーフショート状態に対しても負荷電流を抑制することができる。これにより、スイッチング電源回路2は、スイッチング電源回路1よりも半導体装置の発熱を抑制することができる。
その他の実施の形態
上記実施の形態において説明した保護パルス信号生成回路22は、別の構成例を考えることもできる。そこで、保護パルス信号生成回路22の別の構成例(例えば、保護パルス信号生成回路22b)を示すブロック図を図11に示す。図11に示す保護パルス信号生成回路22bは、クロック信号CLKに代えて短パルス信号SPCLKをAND回路27に入力する。
上記実施の形態において説明した保護パルス信号生成回路22は、別の構成例を考えることもできる。そこで、保護パルス信号生成回路22の別の構成例(例えば、保護パルス信号生成回路22b)を示すブロック図を図11に示す。図11に示す保護パルス信号生成回路22bは、クロック信号CLKに代えて短パルス信号SPCLKをAND回路27に入力する。
この短パルス信号SPCLKは、クロック信号CLKから生成することができる。そこで、短パルス信号SPCLKを生成する短パルス生成回路42について説明する。短パルス生成回路42の回路図を図12に示す。図12に示すように、短パルス生成回路42は、遅延回路43とAND回路44を有する。遅延回路43は、クロック信号CLKを遅延させて遅延クロック信号として出力する。AND回路44は、クロック信号CLKと遅延クロック信号との論理積演算結果を短パルス信号SPCLKとして出力する。
そこで、短パルス生成回路42の動作を示すタイミングチャートを図13に示す。図13に示すように、クロック信号CLKと遅延クロック信号との間には遅延時間tdlyがある。この遅延時間tdlyは、遅延回路43により設定される。そして、AND回路44は、短パルス信号SPCLKとして、クロック信号CLKのパルス幅から遅延時間tdlyを減じたパルス幅を有する信号を出力する。
続いて、保護パルス信号生成回路22bの動作を示すタイミングチャートを図14に示す。図14に示すように、保護パルス信号生成回路22bは、保護パルス信号生成回路22と同様に、クロック信号CLKを16倍した長さの周期に1つのパルス信号を含む短絡保護信号PCLKを生成する。しかし、保護パルス信号生成回路22bは、AND回路27に短パルス信号SPCLKが入力されているため、保護パルス信号生成回路22bが生成する短絡保護信号PCLKのパルス幅は、短パルス信号SPCLKのパルス幅に設定される。
この保護パルス信号生成回路22bを用いることで、短絡保護信号PCLKの1周期の長さを変えることなく、保護パルス信号生成回路22が生成する短絡保護信号PCLKよりもデューティー比を抑制した信号を生成することができる。これにより、保護パルス信号生成回路22bを用いたスイッチング電源回路1では、負荷短絡時に流れる負荷電流をさらに抑制し、発熱を低減させることができる。
また、図15に短絡保護信号生成回路20の別の構成例(例えば、短絡保護信号生成回路20b)のブロック図を示す。図15に示すように、短絡保護信号生成回路20bは、PWM信号生成回路10の発振回路14とは異なる発振回路45を有する。発振回路45は、発振回路14とは非同期に動作する発振回路である。つまり、発振回路45により生成されるクロック信号CLKaは、クロック信号CLKとは非同期の信号である。そして、短絡保護信号生成回路20bでは、クロック信号CLKに代えてクロック信号CLKaを保護パルス信号生成回路22に入力する。
スイッチング電源回路1の短絡保護状態において生成される短絡保護信号PCLKは、クロック信号CLKに同期している必要はなく別のクロック信号CLKaにより設定しても構わない。PWM信号生成回路10と短絡保護信号生成回路20bとで別のクロック信号を用いることで、短絡保護信号生成回路20bで用いるクロック信号CLKaの周波数をクロック信号CLKよりも低くすることができる。周波数の低いクロック信号を保護パルス信号生成回路22に入力した場合、少ない分周比(少ないTフリップフロップ数)で短絡保護信号生成回路20と同じ周期を有する短絡保護信号PCLKを生成することもできる。また、クロック信号CLKaは、クロック信号CLKと同じデューティー比である必要もないため、短絡保護信号PCLKのデューティー比に応じてクロック信号CLKaのデューティー比を設定することもできる。
このように、PWM信号生成回路10と短絡保護信号生成回路20bとで異なる発振器を用いることで回路設計の自由度を向上させることができる。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
1〜3 スイッチング電源回路
10 PWM信号生成回路
11 誤差増幅回路
12 電流検出アンプ
13 PWMコンパレータ
14 発振回路
15、27、29、44 AND回路
16 セットリセットフリップフロップ
20、20a、20b 短絡保護信号生成回路
21 短絡検出回路
22、22a、22b 保護パルス信号生成回路
23〜26 Tフリップフロップ
28 OR回路
30 駆動パルス切替回路
31 駆動制御回路
41 ハーフショート検出回路
42 短パルス生成回路
43 遅延回路
45 発振回路
DP PMOSトランジスタ
DN NMOSトランジスタ
R1、R2 抵抗
R3 モニタ抵抗
VOUT 出力電圧
NFB 帰還信号
VREF1 基準電圧
VREF2 短絡検出電圧
VREF3 ハーフショート検出電圧
ERROUT 誤差信号
IDET 負荷電流モニタ信号
CMPOUT 比較結果信号
CLK、CLKa クロック信号
DCLK 駆動クロック信号
PWM PWM信号
DSP Pチャネル駆動信号
DSN Nチャネル駆動信号
SDET 短絡検出信号
HSDET ハーフショート検出信号
PCLK 短絡保護信号
SPCLK 短パルス信号
VFB 帰還端子
VB 電源端子
OUT 出力端子
L コイル
C 平滑コンデンサ
10 PWM信号生成回路
11 誤差増幅回路
12 電流検出アンプ
13 PWMコンパレータ
14 発振回路
15、27、29、44 AND回路
16 セットリセットフリップフロップ
20、20a、20b 短絡保護信号生成回路
21 短絡検出回路
22、22a、22b 保護パルス信号生成回路
23〜26 Tフリップフロップ
28 OR回路
30 駆動パルス切替回路
31 駆動制御回路
41 ハーフショート検出回路
42 短パルス生成回路
43 遅延回路
45 発振回路
DP PMOSトランジスタ
DN NMOSトランジスタ
R1、R2 抵抗
R3 モニタ抵抗
VOUT 出力電圧
NFB 帰還信号
VREF1 基準電圧
VREF2 短絡検出電圧
VREF3 ハーフショート検出電圧
ERROUT 誤差信号
IDET 負荷電流モニタ信号
CMPOUT 比較結果信号
CLK、CLKa クロック信号
DCLK 駆動クロック信号
PWM PWM信号
DSP Pチャネル駆動信号
DSN Nチャネル駆動信号
SDET 短絡検出信号
HSDET ハーフショート検出信号
PCLK 短絡保護信号
SPCLK 短パルス信号
VFB 帰還端子
VB 電源端子
OUT 出力端子
L コイル
C 平滑コンデンサ
Claims (14)
- 出力電圧の電圧レベルに応じてパルス幅が変動するPWM信号を生成するPWM信号生成回路と、
1周期の長さが前記PWM信号よりも長く、かつ、パルス幅が固定されたパルスを有する短絡保護信号を出力する短絡保護信号生成回路と、
前記PWM信号と前記短絡保護信号とのいずれか一方を前記出力電圧を生成する出力段回路に出力する駆動パルス切替回路と、を有し、
前記駆動パルス切替回路は、前記出力電圧が短絡状態と判断される程度に低下した場合に、前記短絡保護信号を出力するスイッチング電源回路。 - 前記短絡保護信号のパルス幅は、前記出力段回路の最小の応答可能時間を最小値とする請求項1に記載のスイッチング電源回路。
- 前記短絡保護信号のパルス幅は、前記PWM信号の立ち上がりエッジ位置を決定するクロック信号のパルス幅に基づき設定される請求項1又は2に記載のスイッチング電源回路。
- 前記短絡保護信号は、1周期の長さが前記クロック信号の1周期の整数倍に設定され、連続する複数の前記クロック信号を間引き制御して生成される請求項3に記載のスイッチング電源回路。
- 前記短絡保護信号は、前記PWM信号とは非同期の関係を有する請求項1乃至4のいずれか1項に記載のスイッチング電源回路。
- 前記短絡保護信号生成回路は、前記出力電圧をモニタして、前記出力電圧に応じて変動する帰還信号の電圧レベルが予め設定される短絡検出電圧よりも低い場合に短絡検出信号を生成する短絡検出回路と、
前記短絡検出信号がイネーブル状態になったことに応じて前記短絡保護信号の生成を開始する保護パルス信号生成回路と、
を有する請求項1乃至5のいずれか1項に記載のスイッチング電源回路。 - 前記短絡保護生成回路は、前記短絡検出電圧よりも高い電圧値を有するハーフショート検出電圧よりも前記帰還信号の電圧レベルが低くなったことを検出してハーフショート検出信号を生成するハーフショート検出回路と、を有し、
前記保護パルス信号生成回路は、前記ハーフショート検出信号がイネーブル状態になったことに応じて、1周期の長さが、前記PWM信号の1周期よりも長く、かつ、前記短絡検出信号がイネーブル状態のときに生成される前記短絡保護信号の1周期よりも短く、前記短絡保護信号と同一のパルス幅のパルスを有するハーフショート保護信号を生成する請求項6に記載のスイッチング電源回路。 - 前記PWM信号生成回路は、前記出力電圧に応じて変動する帰還信号の電圧レベルが予め設定される短絡検出電圧以上である場合に前記PWM信号を生成し、前記帰還信号が前記短絡検出電圧よりも低い場合に前記PWM信号を第1の論理レベルに固定し、
前記短絡保護信号生成回路は、前記帰還信号が前記短絡検出電圧よりも低い場合に前記短絡保護信号を出力し、前記帰還信号が前記短絡検出電圧以上である場合に前記短絡保護信号を前記第1の論理レベルに固定し、
前記駆動パルス切替回路は、前記PWM信号と前記短絡保護信号とのうち前記第1の論理レベルに固定されていない側の信号を出力する請求項1乃至7のいずれか1項に記載のスイッチング電源回路。 - 前記PWM信号生成回路は、
前記出力電圧を分圧した帰還電圧と基準電圧とを比較して前記出力電圧と期待値との誤差を増幅して誤差信号を出力する誤差増幅器と、
前記出力段回路に流れる負荷電流の大きさをモニタして負荷電流モニタ信号を出力する電流検出アンプと、
前記誤差信号と前記負荷電流モニタ信号の大きさを比較して前記PWM信号の立ち下がりエッジの位置を設定する比較結果信号を出力するPWMコンパレータと、
立ち上がりエッジの位置により前記PWM信号の立ち上がりエッジの位置を設定するクロック信号を生成する発振回路と、
前記クロック信号に基づき前記PWM信号を立ち上げ、前記比較結果信号の立ち上がりエッジに基づき前記PWM信号を立ち下げるセットリセットフリップフロップと、
を有する請求項1乃至8のいずれか1項に記載のスイッチング電源回路。 - 出力電圧の電圧レベルに応じてパルス幅が変動するPWM信号により駆動される出力段回路によって負荷回路を駆動するスイッチング電源回路の負荷短絡保護方法であって、
前記出力電圧の電圧レベルに応じて前記負荷回路の短絡状態を検出し、
前記検出結果に基づき、前記PWM信号よりも1周期の長さが長く、かつ、前記出力電圧によらずパルス幅が一定の短絡保護信号を生成し、
前記出力電圧が短絡状態と判断される程度に低下している期間は、前記短絡保護信号により前記出力段回路を駆動する負荷短絡保護方法。 - 前記短絡保護信号のパルス幅は、前記出力段回路の応答可能時間を最小値とする請求項10に記載の負荷短絡保護方法。
- 前記短絡保護信号のパルス幅は、前記PWM信号の立ち上がりエッジ位置を決定するクロック信号のパルス幅に基づき設定される請求項10又は11に記載の負荷短絡保護方法。
- 前記短絡保護信号は、1周期の長さが前記クロック信号の1周期の整数倍に設定され、連続する複数の前記クロック信号を間引き制御して生成される請求項12に記載の負荷短絡保護方法。
- 前記短絡保護信号は、前記PWM信号とは非同期の関係を有する請求項10乃至13のいずれか1項に記載の負荷短絡保護方法。
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