JP2011167013A - スイッチング電源回路及びその負荷短絡保護方法 - Google Patents

Abstract

【課題】従来のスイッチング電源回路では、負荷短絡時の半導体装置の発熱を十分に抑制することができない問題があった。
【解決手段】本発明のスイッチング電源回路は、出力電圧ＶＯＵＴの電圧レベルに応じてパルス幅が変動するＰＷＭ信号を生成するＰＷＭ信号生成回路１０と、１周期の長さがＰＷＭ信号よりも長く、かつ、パルス幅が固定されたパルスを有する短絡保護信号ＰＣＬＫを出力する短絡保護信号生成回路２０と、ＰＷＭ信号と短絡保護信号ＰＣＬＫとのいずれか一方を出力電圧ＶＯＵＴを生成する出力段回路（ＤＰ）に出力する駆動パルス切替回路３０と、を有し、駆動パルス切替回路３０は、出力電圧ＶＯＵＴが短絡状態と判断される程度に低下した場合に、短絡保護信号ＰＣＬＫを出力する。
【選択図】図１

Description

本発明はスイッチング電源回路及びその負荷短絡保護方法に関し、特に出力端子が短絡した場合において出力電流を抑制するスイッチング電源回路及びその負荷短絡保護方法に関する。

半導体装置が搭載されるシステムでは、電源電圧を異なる電圧に変換し、返還後に得られる昇圧電圧又は降圧電圧により半導体装置を動作させることが行われる。このような場合において電圧レベルを変換する際にスイッチング電源回路が用いられる。スイッチング電源回路は、負荷を駆動する出力トランジスタをＰＷＭ（Pulse Width Modulation）信号を用いて動作させる。そのため、スイッチング電源回路は、電力変換効率が高くシステムの消費電力を低減させることができる。しかし、スイッチング電源回路により駆動される回路において短絡等の不具合が生じた場合、スイッチング電源回路の出力トランジスタに流れる負荷電流が増大し、出力トランジスタが破壊されるおそれがある。

そこで、特許文献１、２にスイッチング電源回路における負荷電流制限方法の一例が開示されている。特許文献１に記載のスイッチング電源回路では、ＰＷＭ信号の最大デューティー比が予め設定されており、負荷短絡が生じた場合にはＰＷＭ信号のデューティー比を最大デューティー比に制限する。これにより、特許文献１では、短絡時に最大デューティー比により決まる最大電流値以上の負荷電流が流れることを防止する。

また、特許文献２に記載のスイッチング電源回路は、負荷短絡が生じた場合に、ＰＷＭ信号の１周期の長さを定常状態よりも長くし、負荷電流が予め設定した最大電流値以上の電流を検出したことに応じて当該ＰＷＭ信号の立ち下がりエッジの位置を設定する（被特許文献２、図２、段落００９０−００９２）。つまり、特許文献２に記載のスイッチング電源では、負荷短絡が生じた場合には、負荷電流が最大電流値を超えないように制限することができる。

しかしながら、負荷短絡が生じた場合には、出力トランジスタのソース−ドレイン間電圧又はエミッタ−コレクタ間電圧が定常時よりも大きくなる。そのため、負荷短絡時において負荷電流が最大電流値を維持してしまうと、出力トランジスタの破壊は防ぐことができても、その発熱を防止することができない。近年では、過剰な発熱は半導体装置が破壊することなく正常に動作していたとしてもシステムの不具合と判断される場合があり、このような過剰な発熱を防止することが求められる。そこで、負荷短絡時に負荷電流を最大電流値よりも小さくする方法が特許文献３に開示されている。

特許文献３に記載のスイッチング電源回路では、負荷短絡が生じた場合には、ＰＷＭ信号のデューティー比を定常状態における最小デューティー比よりも小さくする。これにより、特許文献３に記載のスイッチング電源では、荷短絡時に出力トランジスタに流れる負荷電流を最大電流値以下に制限する。このようにすることで、特許文献３に記載のスイッチング電源回路では、負荷短絡時に出力トランジスタに流れる負荷電流を制限して半導体装置の発熱を抑制する。

特開２００１−１６１０６８号公報 特開２００３−４７２３７号公報 特開２００９−１８９１７０号公報

しかしながら、一般的に出力トランジスタがオン・オフを切り替えるためにはトランジスタの最小応答時間を超えるパルス幅の信号が必要である。つまり、特許文献３に記載のスイッチング電源回路では、負荷短絡時においても出力トランジスタのオン・オフの切り替えを確保するために、負荷短絡時に出力トランジスタに与えるパルス信号のパルス幅を最小応答時間以下にすることができず、負荷短絡時に十分にパルス信号のデューティー比を小さくすることができず、制限できる負荷電流の値に限界がある。つまり、特許文献３に記載のスイッチング電源回路では、負荷短絡時に十分に負荷電流を小さくできず、十分に発熱を抑制することができない問題がある。

本発明にかかるスイッチング電源回路の一態様は、出力電圧の電圧レベルに応じてパルス幅が変動するＰＷＭ信号を生成するＰＷＭ信号生成回路と、１周期の長さが前記ＰＷＭ信号よりも長く、かつ、パルス幅が固定されたパルスを有する短絡保護信号を出力する短絡保護信号生成回路と、前記ＰＷＭ信号と前記短絡保護信号とのいずれか一方を前記出力電圧を生成する出力段回路に出力する駆動パルス切替回路と、を有し、前記駆動パルス切替回路は、前記出力電圧が短絡状態と判断される程度に低下した場合に、前記短絡保護信号を出力する。

本発明にかかるスイッチング電源回路の短絡保護方法は、出力電圧の電圧レベルに応じてパルス幅が変動するＰＷＭ信号により駆動される出力段回路によって負荷回路を駆動するスイッチング電源回路の負荷短絡保護方法であって、前記出力電圧の電圧レベルに応じて前記負荷回路の短絡状態を検出し、前記検出結果に基づき、前記ＰＷＭ信号よりも１周期の長さが長く、かつ、前記出力電圧によらずパルス幅が一定の短絡保護信号を生成し、前記出力電圧が短絡状態と判断される程度に低下している期間は、前記短絡保護信号により前記出力段回路を駆動する。

本発明にかかるスイッチング電源回路及びその短絡保護方法では、負荷短絡が生じた場合には、出力段回路の駆動信号として定常状態で用いられるＰＷＭ信号よりも周期が長く、かつ、パルス幅が固定されたパルス信号を用いる。そのため、出力トランジスタは、最小応答時間を満たしながら、デューティー比をＰＷＭ信号の１周期の中で設定可能な最小デューティー比よりも小さくすることができる。これにより、本発明にかかるスイッチング電源回路及びその短絡保護方法では、短絡時に流れる負荷電流を十分に小さくすることができる。

本発明にかかるスイッチング電源回路及びその短絡保護方法によれば、負荷短絡時の負荷電流を十分に小さくし、半導体装置の異常発熱を防止することができる。

実施の形態１にかかるスイッチング電源回路のブロック図である。 実施の形態１にかかるスイッチング電源回路の定常状態の動作を示すタイミングチャートであるである。 実施の形態１にかかる保護パルス信号生成回路の回路図である。 実施の形態１にかかる保護パルス信号生成回路の動作を示すタイミングチャートである。 実施の形態１にかかるスイッチング電源の出力電圧と出力電流の特性を示すグラフである。 実施の形態１にかかるスイッチング電源回路が短絡状態から復帰する場合の動作を示すタイミングチャートであるである。 実施の形態２にかかるスイッチング電源回路のブロック図である。 実施の形態２にかかる保護パルス信号生成回路の回路図である。 実施の形態２にかかる保護パルス信号生成回路の動作を示すタイミングチャートである。 実施の形態２にかかるスイッチング電源の出力電圧と出力電流の特性を示すグラフである。 実施の形態１にかかる保護パルス信号生成回路の別の例を示す回路図である。 図１１に示す短パルス信号を生成する短パルス生成回路の回路図である。 短パルス生成回路の動作を示すタイミングチャートである。 図１１に示す保護パルス信号生成回路の動作を示すタイミングチャートである。 実施の形態１にかかる短絡保護信号生成回路の別の例を示すブロック図である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に実施の形態１にかかるスイッチング電源回路１のブロック図を示す。スイッチング電源回路１は、帰還端子ＶＦＢ、電源端子ＶＢ、出力端子ＯＵＴを有する。また、スイッチング電源回路１は、外付け部品として、電源電圧ＶＤＤを生成する電源、コイルＬ、平滑コンデンサＣ、負荷回路を有する。そして、スイッチング電源回路１は、電源端子ＶＢから入力される電源電圧ＶＤＤを降圧して出力電圧ＶＯＵＴを生成する。生成した出力電圧ＶＯＵＴを負荷回路に与える。また、スイッチング電源回路１は、出力電圧ＶＯＵＴを帰還端子ＶＦＢを介してモニタし、モニタした出力電圧ＶＯＵＴに基づき出力端子ＯＵＴからパルス信号を出力し、当該パルス信号によりコイルＬ及び平滑コンデンサＣを駆動することで出力電圧ＶＯＵＴを期待値で維持する。

続いて、スイッチング電源回路１の詳細について説明する。図１に示すように、スイッチング電源回路１は、ＰＷＭ信号生成回路１０、短絡保護信号生成回路２０、駆動パルス切替回路３０、駆動制御回路３１、出力段回路を有する。

スイッチング電源回路１は、ＰＷＭ信号生成回路１０が出力電圧の電圧レベルに応じてパルス幅が変動するＰＷＭ信号ＰＷＭ（以下、単にＰＷＭ信号と称す）を生成する。また、短絡保護信号生成回路２０は、１周期の長さがＰＷＭ信号よりも長く、かつ、パルス幅が固定されたパルスを有する短絡保護信号ＰＣＬＫを出力する。駆動パルス切替回路３０は、ＰＷＭ信号と短絡保護信号ＰＣＬＫとのいずれか一方を出力電圧ＶＯＵＴを生成する出力段回路に出力する。そして、駆動パルス切替回路３０は、出力電圧が予め設定された短絡検出電圧よりも低下した場合に、短絡保護信号を出力する。出力段回路は、ＰＭＯＳトランジスタＤＰとＮＭＯＳトランジスタＤＮとにより構成されたインバータである。そして、駆動制御回路３１は、駆動パルス切替回路３０が出力する信号に従って出力段回路を駆動する。なお、駆動制御回路３１は、出力段回路のＰＭＯＳトランジスタＤＰをＰＷＭ信号に応じて駆動すると共に、動作モード（例えば、連続モードと不連続モード）に応じてＮＭＯＳトランジスタＤＮの駆動方式を切り替える。しかし、本発明では、負荷回路が短絡した状態における半導体装置の保護を目的としているため、以下の説明においては、ＰＭＯＳトランジスタＤＰのＰチャネル駆動信号ＤＳＰについて注目し、ＮＭＯＳトランジスタＤＮを駆動するＮチャネル駆動信号ＤＳＮの説明については省略する。

つまり、スイッチング電源回路１は、負荷回路に短絡が生じていない通常動作時においては、ＰＷＭ信号生成回路１０が生成するＰＷＭ信号により出力段回路を駆動する。一方、負荷回路に短絡が生じた短絡状態においては、駆動パルス切替回路３０が出力する短絡保護信号ＰＣＬＫにより出力段回路を駆動する。

続いて、ＰＷＭ信号生成回路１０の詳細について説明する。図１に示すように、ＰＷＭ信号生成回路１０は、抵抗Ｒ１、Ｒ２、モニタ抵抗Ｒ３、誤差増幅回路１１、電流検出アンプ１２、ＰＷＭコンパレータ１３、発振回路１４、ＡＮＤ回路１５、セットリセットフリップフロップ１６を有する。

抵抗Ｒ１、Ｒ２は、帰還信号ＮＦＢと接地電圧ＧＮＤを供給する接地端子との間に直列に接続される。そして、抵抗Ｒ１と抵抗Ｒ２との間のノードから帰還信号ＮＦＢを出力する。つまり、帰還信号ＮＦＢは、出力電圧ＶＯＵＴを抵抗Ｒ１、Ｒ２の抵抗比に基づき分圧した電圧レベルを有する。

誤差増幅回路１１は、反転入力端子に帰還信号ＮＦＢが入力され、非反転入力端子に基準電圧ＶＲＥＦ１が入力される。そして、誤差増幅回路１１は、帰還信号ＮＦＢの電圧レベルと基準電圧ＶＲＥＦ１との電圧差を増幅して誤差信号ＥＲＲＯＵＴを出力する。

モニタ抵抗Ｒ３は、一端が電源端子ＶＢに接続され、他端が出力段回路に接続される。そしてモニタ抵抗Ｒ３は、出力段回路に流れる負荷電流の電流量に応じた電圧差を両端子間に生じさせる。電流検出アンプ１２は、非反転入力端子が電源端子ＶＢに接続され、反転入力端子がモニタ抵抗Ｒ３の他端に接続される。そして、電流検出アンプ１２は、モニタ抵抗Ｒ３の両端子間の電圧差を増幅して負荷電流モニタ信号ＩＤＥＴを出力する。つまり、負荷電流モニタ信号ＩＤＥＴは、負荷電流の大きさに比例した電圧レベルを有する。

ＰＷＭコンパレータ１３は、反転入力端子に誤差信号ＥＲＲＯＵＴが入力され、非反転入力端子に負荷電流モニタ信号ＩＤＥＴが入力される。そして、ＰＷＭコンパレータ１３は、誤差信号ＥＲＲＯＵＴの電圧レベルと負荷電流モニタ信号ＩＤＥＴの電圧レベルとを比較して比較結果信号ＣＭＰＯＵＴを出力する。比較結果信号ＣＭＰＯＵＴは、誤差信号ＥＲＲＯＵＴが負荷電流モニタ信号ＩＤＥＴよりも小さな期間は第１の論理レベル（例えば、ロウレベル）となり、誤差信号ＥＲＲＯＵＴが負荷電流モニタ信号ＩＤＥＴよりも大きな期間は第２の論理レベル（例えば、ハイレベル）となる。

発振回路１４は、ＰＷＭ信号の立ち上がり位置を設定するクロック信号ＣＬＫを生成する。本実施の形態では、クロック信号ＣＬＫは、デューティー比が５０％に設定されるものとする。ＡＮＤ回路１５は、一方の入力端子にクロック信号ＣＬＫが入力され、他方の入力端子に短絡保護信号生成回路２０において生成される短絡検出信号ＳＤＥＴが入力される。そして、ＡＮＤ回路１５は、短絡検出信号ＳＤＥＴがイネーブル状態（例えば、ロウレベル）の期間はクロック信号ＣＬＫを遮断し、短絡検出信号ＳＤＥＴがディスイネーブル状態（例えば、ハイレベル）の期間はクロック信号ＣＬＫを駆動クロック信号ＤＣＬＫとして出力する。

セットリセットフリップフロップ１６は、リセット端子Ｒに比較結果信号ＣＭＰＯＵＴが入力され、セット端子Ｑに駆動クロック信号ＤＣＬＫが入力される。そして、セットリセットフリップフロップ１６は、比較結果信号ＣＭＰＯＵＴの立ち上がりエッジが入力されると出力端子Ｑの論理レベルを第１の論理レベル（例えば、ロウレベル）とし、駆動クロック信号ＤＣＬＫの立ち上がりエッジが入力されると出力端子Ｑの論理レベルを第２の論理レベル（例えば、ハイレベル）とする。セットリセットフリップフロップ１６の出力信号は、ＰＷＭ信号であるが、上記動作により、ＰＷＭ信号の立ち上がりエッジの位置は、クロック信号ＣＬＫの立ち上がりエッジにより設定され、ＰＷＭ信号の立ち下がりエッジの位置は、比較結果信号ＣＭＰＯＵＴの立ち上がりエッジにより設定される。このとき、比較結果信号ＣＭＰＯＵＴの立ち上がりエッジの位置は、負荷電流の電流量に応じて可変される。比較結果信号ＣＭＰＯＵＴの立ち上がりエッジの位置は、負荷電流が小さな期間では時間的に前に出力され、負荷電流が大きな期間では時間的に後ろで出力される。つまり、ＰＷＭ信号のパルス幅は、大きな負荷電流が必要な場合に大きくなり、小さな負荷電流でも良い場合は小さくなる。そして、スイッチング電源回路１の出力段回路は、ＰＷＭ信号の反転信号により駆動されるため、大きな負荷電流が必要な場合はオン期間が長くなり、小さな負荷電流でも良い場合はオン期間が短くなる。

ここで、ＰＷＭ信号生成回路１０及びＰＷＭ信号に基づくスイッチング電源回路１の動作（例えば、スイッチング電源回路１の定常状態の動作）について詳細に説明する。ＰＷＭ信号生成回路１０の動作を示すタイミングチャートを図２に示す。図２に示すように、まず、駆動クロック信号ＤＣＬＫが立ち上がりに応じてＰＷＭ信号が立ち上がる。そして、ＰＷＭ信号の立ち上がりに応じて駆動信号ＤＳが立ち下がり、ＰＭＯＳトランジスタＤＰがオンする。これにより、ＰＭＯＳトランジスタＤＰを介して負荷電流がコイルＬに流れる。そして、負荷電流の増加に伴い出力電圧ＶＯＵＴが上昇する。

そして、出力電圧ＶＯＵＴの分圧電圧である帰還電圧ＮＦＢの電圧が出力電圧ＶＯＵＴの変動に追従して変動する。そして、基準電圧ＶＲＥＦ１の電圧レベルと帰還電圧ＮＦＢの電圧レベルとの電圧差を増幅して誤差信号ＥＲＲＯＵＴが出力される。この誤差信号ＥＲＲＯＵＴは、誤差増幅回路１１の反転入力端子に帰還信号ＮＦＢが入力されることから、出力電圧ＶＯＵＴの変動とは反対の変動となる。また、負荷電流モニタ信号ＩＤＥＴの電圧レベルが負荷電流の増加に応じて上昇する。

そして、負荷電流モニタ信号ＩＤＥＴの電圧レベルが誤差信号ＥＲＲＯＵＴの電圧レベルを超えると比較結果信号ＣＭＰＯＵＴが立ち上がる。この比較結果信号ＣＭＰＯＵＴの立ち上がりに応じてＰＷＭ信号が立ち下がる。そして、ＰＷＭ信号の立ち下がりに応じて駆動信号ＤＳが立ち上がる。そのため、この時点で、ＰＭＯＳトランジスタＤＰはオン状態からオフ状態に切り替わる。このとき、理想的にはＰＷＭ信号の立ち下がりに応じて負荷電流は停止させられるが、停止までには遅延時間ｔｄが必要になり、実際に負荷電流が停止するのは、ＰＭＯＳトランジスタＤＰがオフしてから遅延時間ｔｄが経過した後になる。そのため、負荷電流モニタ信号ＩＤＥＴは、誤差信号ＥＲＲＯＵＴの電圧レベルを超えた後に遅延時間ｔｄが経過後に電圧レベルが低下する。また、比較結果信号ＣＭＰＯＵＴは遅延時間ｔｄに相当するパルス幅を有する。そして、負荷電流が停止すると出力電圧ＶＯＵＴが上昇から降下する。そして、次のＰＷＭ信号の立ち上がりまで出力電圧ＶＯＵＴの低下が継続される。

続いて、図１を参照して、短絡保護信号生成回路２０の詳細について説明する。図１に示すように、短絡保護信号生成回路２０は、短絡検出回路２１及び保護パルス信号生成回路２２を有する。

短絡検出回路２１は、出力電圧ＶＯＵＴをモニタして、出力電圧ＶＯＵＴが短絡検出電圧ＶＲＥＦ２よりも低い場合に短絡検出信号ＳＤＥＴを生成する。より具体的には、短絡検出回路２１は、反転入力端子に帰還信号ＮＦＢが入力され、非反転入力端子に短絡検出電圧ＶＲＥＦ２が入力される。そして、短絡検出回路２１は、帰還信号ＮＦＢの電圧レベルが短絡検出電圧ＶＲＥＦ２を下回った場合に、短絡検出信号ＳＤＥＴをディスイネーブル状態（例えば、ロウレベル）からイネーブル状態（例えば、ハイレベル）に切り替える。

保護パルス信号生成回路２２は、短絡検出信号ＳＤＥＴがイネーブル状態になったことに応じて短絡保護信号ＰＣＬＫの生成を開始する。この短絡保護信号ＰＣＬＫは、１周期の長さがＰＷＭ信号よりも長く、かつ、パルス幅が固定されたパルスを有する。そして、短絡保護信号ＰＣＬＫのパルス幅は、出力段回路（例えば、ＰＭＯＳトランジスタＤＰ）の最小の応答可能時間を最小値とする。また、短絡保護信号ＰＣＬＫのパルス幅は、クロック信号ＣＬＫのパルス幅に基づき設定される。本実施の形態では、このような短絡保護信号ＰＣＬＫを生成するために、保護パルス信号生成回路２２は、短絡保護信号ＰＣＬＫを１周期の長さをクロック信号の１周期の整数倍に設定し、かつ、クロック信号ＣＬＫの連続する複数の周期を間引き制御して生成する。

そこで、保護パルス信号生成回路２２の詳細な回路図を図３に示す。図３に示すように、保護パルス信号生成回路２２は、Ｔフリップフロップ２３〜２６及びＡＮＤ回路２７を有する。Ｔフリップフロップ２３〜２６は、リセット端子Ｒに短絡検出信号ＳＤＥＴが入力される。そして、短絡検出信号ＳＤＥＴがイネーブル状態（例えば、ハイレベル）の期間は、リセット状態を解除して、入力端子Ｔに入力される信号に応じて正転出力端子Ｑ及び反転出力端子ＱＢの信号レベルを切り替える。一方、Ｔフリップフロップ２３〜２６は、短絡検出信号ＳＤＥＴがディスイネーブル状態（例えば、ロウレベル）の期間は正転出力端子Ｑをハイレベル及び反転出力端子ＱＢをロウレベルに維持する。

本実施の形態では、Ｔフリップフロップ２３の入力端子Ｔにはクロック信号ＣＬＫが入力される。Ｔフリップフロップ２４の入力端子ＴにはＴフリップフロップ２３の正転出力端子Ｑから出力される信号が入力される。Ｔフリップフロップ２５の入力端子ＴにはＴフリップフロップ２４の正転出力端子Ｑから出力される信号が入力される。Ｔフリップフロップ２６の入力端子ＴにはＴフリップフロップ２４の正転出力端子Ｑから出力される信号が入力される。

また、ＡＮＤ回路２７には、Ｔフリップフロップ２３〜２６の反転出力端子ＱＢから出力される信号と、クロック信号ＣＬＫと、が入力される。そして、ＡＮＤ回路２７は、入力される信号の論理積演算結果を短絡保護信号ＰＣＬＫとして出力する。

本実施の形態にかかる保護パルス信号生成回路２２は、リセット解除状態において、Ｔフリップフロップ２３〜２６により分周回路を構成し、Ｔフリップフロップ２３〜２６から出力される分周クロック信号と、クロック信号ＣＬＫと、が全てハイレベルになった期間にパルスを出力する。つまり、保護パルス信号生成回路２２は、クロック信号ＣＬＫの連続するパルスのうち１つのパルスだけを取り出し、他のパルスは間引きして短絡保護信号ＰＣＬＫを生成する。

ここで、短絡保護信号生成回路２０の動作を示すタイミングチャートを図４に示し、短絡保護信号生成回路２０の動作について説明する。図４に示す例では、タイミングｔ１の直前において負荷回路に短絡が生じたことに応じて出力電圧ＶＯＵＴが低下し、タイミングｔ１で帰還信号ＮＦＢの信号レベルが短絡検出電圧ＶＲＥＦ２を下回った場合について示している。

そのため、図４に示す例では、タイミングｔ１以前は、短絡検出信号ＳＤＥＴがディスイネーブル状態であり、Ｔフリップフロップ２３〜２６の反転出力端子ＱＢ（図３、図４のＱＢ１〜ＱＢ４）は全てロウレベルとなり、短絡保護信号ＰＣＬＫもロウレベルを維持する。

そして、タイミングｔ１で、出力電圧ＶＯＵＴが負荷短絡が生じたと判断される電圧を下回る（例えば、帰還信号ＮＦＢが短絡検出電圧ＶＲＥＦ２を下回る）と、短絡検出回路２１が短絡検出信号ＳＤＥＴをイネーブル状態に切り替える。短絡検出信号ＳＤＥＴがイネーブル状態になると、Ｔフリップフロップ２３〜２６のリセットが解除される。そして、Ｔフリップフロップ２３はクロック信号ＣＬＫを２分周した信号を生成し、Ｔフリップフロップ２４はクロック信号ＣＬＫを４分周した信号を生成し、Ｔフリップフロップ２５はクロック信号ＣＬＫを８分周した信号を生成し、Ｔフリップフロップ２６はクロック信号ＣＬＫを１６分周した信号を生成する。そして、反転出力信号ＱＢ１〜ＱＢ４が全てハイレベルとなり、クロック信号ＣＬＫのパルスが入力されると、ＡＮＤ回路２７は、当該パルスに対応したパルスを出力する。つまり、保護パルス信号生成回路２２は、クロック信号ＣＬＫの周期を１６倍（１６分周）し時間（例えば、タイミングｔ１〜ｔ２）に相当する長さの１周期を有し、クロック信号ＣＬＫの１パルスと同じパルス幅のパルスを有する短絡保護信号ＰＣＬＫを生成する。

続いて、本実施の形態にかかるスイッチング電源回路１の出力電圧と負荷電流の特性を図５に示す。図５に示すように、スイッチング電源回路１では、負荷電流がスイッチング電源回路１の駆動能力の最大値に達するまで出力電圧ＶＯＵＴを期待値に維持する。そして、負荷電流が最大値を超えると、出力電圧ＶＯＵＴが低下する。この出力電圧ＶＯＵＴの低下は、負荷回路の短絡等により生じるものとする。そして、帰還信号ＮＦＢが短絡検出電圧ＶＲＥＦ２よりも低くなる程度に出力電圧ＶＯＵＴが低下すると、スイッチング電源回路１は負荷電流を減少させる。この負荷電流の減少は、スイッチング電源回路１が負荷短絡状態においては、１周期の長さがＰＷＭ信号よりも長く、固定されたパルス幅のパルスを有する短絡保護信号ＰＣＬＫにより出力段回路を駆動するため、出力段回路が流すことができる負荷電流が極端に小さく設定されるためである。

続いて、定常状態、負荷短絡状態、短絡復帰状態のそれぞれの期間のスイッチング電源回路１の動作について説明する。そこで、スイッチング電源回路１の動作を示すタイミングチャートを図６に示す。

図６に示すように、タイミングｔ３において負荷回路の短絡状態が検出されるまでの定常状態の期間は、スイッチング電源回路１は、ＰＷＭ信号生成回路１０が生成するＰＷＭ信号をＰチャネル駆動信号ＤＳＰとして用い、Ｐチャネル駆動信号ＤＳＰに基づき出力電圧を生成する。そして、タイミングｔ３において負荷回路に短絡が生じたことが短絡検出回路２１により検出されと、Ｐチャネル駆動信号ＤＳＰとして用いる信号をＰＷＭ信号から短絡保護信号ＰＣＬＫに切り替える。

そして、タイミングｔ４において、負荷回路の短絡状態が解消する。しかし、スイッチング電源回路１では、タイミングｔ４において、即時にＰチャネル駆動信号ＤＳＰとして用いる信号を切り替えない。つまり、帰還信号ＮＦＢが短絡検出電圧ＶＲＥＦ２を上回るまでの間、Ｐチャネル駆動信号ＤＳＰとして短絡保護信号ＰＣＬＫを用いる。そして、タイミングｔ５、ｔ６において、短絡保護信号ＰＣＬＫのパルスが生成されると出力電圧ＶＯＵＴの上昇に伴い帰還信号ＮＦＢの電圧レベルが若干上昇する。この期間の出力電圧ＶＯＵＴの上昇は、短絡保護信号ＰＣＬＫのデューティー比がＰＷＭ信号の最小のデューティー比よりも極端に小さいため、長い時間が必要になる。

そして、タイミングｔ６における出力電圧ＶＯＵＴの上昇により、タイミングｔ７において帰還信号ＮＦＢの電圧レベルが短絡検出電圧ＶＲＥＦ２の電圧レベルを超えると、短絡検出回路２１が短絡検出信号ＳＤＥＴをディスイネーブル状態とする。そのため、保護パルス信号生成回路２２は短絡保護信号ＰＣＬＫをロウレベルで維持する状態に移行し、ＰＷＭ信号生成回路１０がＰＷＭ信号の生成を開始する。これにより、タイミングｔ７以降は、Ｐチャネル駆動信号ＤＳＰとしてＰＷＭ信号が利用され、出力電圧ＶＯＵＴの上昇速度が速くなる。

つまり、本実施の形態にかかるスイッチング電源回路１では、負荷回路に短絡が生じた場合には、短絡保護信号ＰＣＬＫにより負荷電流量を小さくしながら、負荷回路の短絡状態が解消した場合には、出力電圧ＶＯＵＴが所定の電圧まで上昇するまでは徐々に上昇させる。このような、出力電圧ＶＯＵＴの上昇方法をスロースタートと称す。

上記説明より、実施の形態１にかかるスイッチング電源回路１は、負荷短絡時に、１周期の長さがＰＷＭ信号よりも長く、固定されたパルス幅のパルスを有する短絡保護信号ＰＣＬＫを生成し、当該短絡保護信号ＰＣＬＫにより出力段回路を駆動する。つまり、負荷短絡時は、出力段回路がＰＷＭ信号よりもデューティー比が小さなパルス信号により駆動される。これにより、スイッチング電源回路１は、負荷短絡時に流れる負荷電流をスイッチング電源回路１が流すことができる最大負荷電流よりも小さく設定できる。つまり、スイッチング電源回路１は、負荷短絡時の半導体装置の発熱を小さくすることができる。

また、スイッチング電源回路１では、短絡保護信号ＰＣＬＫのパルス幅をクロック信号ＣＬＫのパルス幅に設定し、かつ、短絡保護信号ＰＣＬＫの１周期の長さをＰＷＭ信号の周期の１６倍に設定する。つまり、クロック信号ＣＬＫのデューティー比を５０％として考えても、短絡保護信号ＰＣＬＫのデューティー比を３．１％に設定することができる。ＰＷＭ信号のデューティー比を単に小さく設定した場合、負荷電流の制限量は有限である。しかし、スイッチング電源回路１では、短絡保護信号ＰＣＬＫのパルス幅が一定であっても、１周期を自由に設定することができるため、パルス幅によらずデューティー比を小さく設定することが可能になる。つまり、スイッチング電源回路１では、負荷短絡時において、ＰＭＯＳトランジスタＤＰの最小応答時間を満たしながら、極端に小さなデューティー比のＰチャネル駆動信号ＤＳＰによりＰＭＯＳトランジスタＤＰを正常に駆動できる。これにより、スイッチング電源回路１は、短絡時に従来よりも高い発熱抑制効果を得ることが可能になる。

また、スイッチング電源回路１では、負荷短絡時においても短絡保護信号ＰＣＬＫによりＰＭＯＳトランジスタＤＰを正常に駆動できるため、負荷回路が短絡状態から復帰した場合に出力電圧ＶＯＵＴを期待値に復帰させることができる。

また、スイッチング電源回路１では、出力電圧ＶＯＵＴの復帰時に、出力電圧ＶＯＵＴが十分に上昇していない期間は、短絡保護信号ＰＣＬＫによりＰＭＯＳトランジスタＤＰを駆動する。これより、スイッチング電源回路１では、スロースタートにより出力電圧ＶＯＵＴの電圧値を復帰させることができる。スロースタートにより出力電圧ＶＯＵＴを上昇させることで、負荷回路に流れる突入電流を防止し、出力電圧ＶＯＵＴを安定して上昇させることが可能になる。

また、スイッチング電源回路１では、短絡保護信号生成回路２０を１つのコンパレータと数個のロジック回路により構成することができる。そのため、スイッチング電源回路１は、従来のスイッチング電源回路よりも小さな回路規模で形成することができる。また、スイッチング電源回路１の駆動パルス切替回路３０は、ＯＲ回路により構成されるため、Ｐチャネル駆動信号ＤＳＰとして用いる信号の切り替えに選択信号等が必要なく、短絡時の保護動作にかかる制御を単純にし、回路規模の増大を抑制することができる。

実施の形態２
実施の形態２にかかるスイッチング電源回路２のブロック図を図７に示す。スイッチング電源回路２は、スイッチング電源回路１に加えて負荷回路の不完全な短絡状態（この短絡状態をハーフショート状態と称す）を検出する機能を有する。

スイッチング電源回路２は、スイッチング電源回路１の短絡保護信号生成回路２０に変えて短絡保護信号生成回路２０ａを有する。図７に示すように、短絡保護信号生成回路２０ａは、短絡保護信号生成回路２０の保護パルス信号生成回路２２に代えて保護パルス信号生成回路２２ａを有し、さらに、短絡保護信号生成回路２０にハーフショート検出回路４１を追加したものである。

ハーフショート検出回路４１は、反転入力端子に帰還信号ＮＦＢが入力され、非反転入力端子にハーフショート検出電圧ＶＲＥＦ３が入力される。ハーフショート検出電圧ＶＲＥＦ３は、短絡検出電圧ＶＲＥＦ２よりも高い電圧値を有する定電圧である。そして、ハーフショート検出回路４１は、帰還信号ＮＦＢがハーフショート検出電圧ＶＲＥＦ３より低くなったことを検出してハーフショート検出信号ＨＳＤＥＴを出力する。ハーフショート検出信号ＨＳＤＥＴは、イネーブル状態においてハイレベルとなり、ディスイネーブル状態に応じてロウレベルとなる。なお、スイッチング電源回路２では、ＰＷＭ信号生成回路１０のＡＮＤ回路１５には、短絡検出信号ＳＤＥＴに代えてハーフショート検出信号ＨＳＤＥＴが入力される。

保護パルス信号生成回路２２ａは、ハーフショート検出信号ＨＳＤＥＴがイネーブル状態になったことに応じて、１周期の長さがＰＷＭ信号の１周期よりも長く、かつ、短絡検出信号ＳＤＥＴがイネーブル状態のときに生成される短絡保護信号ＰＣＬＫよりも短く、前記短絡保護信号と同一のパルス幅のパルスを有するハーフショート保護信号を生成する。実施の形態２では、便宜的に、ハーフショート保護信号についてもＰＣＬＫの符号を用いる。

ここで、保護パルス信号生成回路２２ａの詳細な回路図を図８に示す。図８に示すように、保護パルス信号生成回路２２ａは、保護パルス信号生成回路２２にＯＲ回路２８を追加し、ＡＮＤ回路２７に代えてＡＮＤ回路２９を用いたものである。ＯＲ回路２８の一方の入力端子は反転入力端子になっている。そして、ＯＲ回路２８の一方の入力端子（反転入力端子）には短絡検出信号ＳＤＥＴが入力され、他方の入力端子（正転入力端子）にはＴフリップフロップ２６の反転出力端子ＱＢから出力される信号ＱＢ４が入力される。ＡＮＤ回路２９には、Ｔフリップフロップ２３〜２５の反転出力信号ＱＢ１〜ＱＢ３、ＯＲ回路２８の出力信号、及び、クロック信号ＣＬＫが入力される。また、Ｔフリップフロップ２３〜２６のリセット端子Ｒには、ハーフショート検出信号ＨＳＤＥＴが入力される。

続いて、保護パルス信号生成回路２２ａの動作について説明する。そこで、図９に保護パルス信号生成回路２２ａの動作を示すタイミングチャートを示す。図９に示すように、保護パルス信号生成回路２２ａは、タイミングｔ１１において、帰還信号ＮＦＢがハーフショート検出電圧ＶＲＥＦ３を下回ったことに応じて、ハーフショート検出信号ＨＳＤＥＴがイネーブル状態に切り替わるとＴフリップフロップ２３〜２６をリセット状態から解除する。そして、Ｔフリップフロップ２３〜２６は分周動作を開始する。しかし、この状態では、短絡検出信号ＳＤＥＴがディスイネーブル状態であるため、ＯＲ回路２８の出力信号は、Ｔフリップフロップ２６の反転出力信号ＱＢ４の値にかかわらずハイレベルを維持する。従って、保護パルス信号生成回路２２ａは、短絡検出信号ＳＤＥＴがイネーブル状態になるまでの期間は、クロック信号ＣＬＫを８分周した周期を１周期（例えば、タイミングｔ１１〜ｔ１２、及び、タイミングｔ１２〜ｔ１３）とし、当該１周期の間に１つのパルスを有するハーフショート保護信号ＰＣＬＫを出力する。つまり、このハーフショート保護信号ＰＣＬＫは、短絡検出信号ＳＤＥＴがイネーブル状態のときに生成される短絡保護信号ＰＣＬＫの倍のデューティー比を有する。

そして、タイミングｔ１３において、帰還信号ＮＦＢが短絡検出電圧ＶＲＥＦ２を下回ると、短絡検出信号ＳＤＥＴがイネーブル状態になる。そして、短絡検出信号ＳＤＥＴがイネーブル状態になったことに応じて、ＯＲ回路２８の出力は、Ｔフリップフロップ２６の反転出力信号ＱＢ４の変化に応じて変化することになる。そのため、保護パルス信号生成回路２２ａは、短絡検出信号ＳＤＥＴがイネーブル状態の期間（例えば、タイミングｔ１３〜ｔ１４の間）は、実施の形態１における保護パルス信号生成回路２２と同じ動作を行う。

続いて、実施の形態２にかかるスイッチング電源回路２の出力電圧と負荷電流の特性を図１０に示す。図１０に示すように、スイッチング電源回路２では、負荷電流がスイッチング電源回路２の駆動能力の最大値に達するまで出力電圧ＶＯＵＴを期待値に維持する。そして、負荷電流が最大値を超えると、出力電圧ＶＯＵＴが低下する。この出力電圧ＶＯＵＴの低下は、負荷回路の短絡等により生じるものとする。そして、帰還信号ＮＦＢがハーフショート検出電圧ＶＲＥＦ３よりも低くなる程度に出力電圧ＶＯＵＴが低下すると、スイッチング電源回路２は負荷電流を減少させる。そして、帰還信号ＮＦＢが短絡検出電圧ＶＲＥＦ２よりも低くなる程度に出力電圧ＶＯＵＴが低下すると、スイッチング電源回路２は負荷電流をそれ以前よりも多く減少させる。

上記説明より、実施の形態２にかかるスイッチング電源回路２は、負荷回路において完全な短絡状態には至らないまでも出力電圧ＶＯＵＴを低下させるには十分な程度の負荷電流が流れるハーフショート状態に対しても負荷電流を抑制することができる。これにより、スイッチング電源回路２は、スイッチング電源回路１よりも半導体装置の発熱を抑制することができる。

その他の実施の形態
上記実施の形態において説明した保護パルス信号生成回路２２は、別の構成例を考えることもできる。そこで、保護パルス信号生成回路２２の別の構成例（例えば、保護パルス信号生成回路２２ｂ）を示すブロック図を図１１に示す。図１１に示す保護パルス信号生成回路２２ｂは、クロック信号ＣＬＫに代えて短パルス信号ＳＰＣＬＫをＡＮＤ回路２７に入力する。

この短パルス信号ＳＰＣＬＫは、クロック信号ＣＬＫから生成することができる。そこで、短パルス信号ＳＰＣＬＫを生成する短パルス生成回路４２について説明する。短パルス生成回路４２の回路図を図１２に示す。図１２に示すように、短パルス生成回路４２は、遅延回路４３とＡＮＤ回路４４を有する。遅延回路４３は、クロック信号ＣＬＫを遅延させて遅延クロック信号として出力する。ＡＮＤ回路４４は、クロック信号ＣＬＫと遅延クロック信号との論理積演算結果を短パルス信号ＳＰＣＬＫとして出力する。

そこで、短パルス生成回路４２の動作を示すタイミングチャートを図１３に示す。図１３に示すように、クロック信号ＣＬＫと遅延クロック信号との間には遅延時間ｔｄｌｙがある。この遅延時間ｔｄｌｙは、遅延回路４３により設定される。そして、ＡＮＤ回路４４は、短パルス信号ＳＰＣＬＫとして、クロック信号ＣＬＫのパルス幅から遅延時間ｔｄｌｙを減じたパルス幅を有する信号を出力する。

続いて、保護パルス信号生成回路２２ｂの動作を示すタイミングチャートを図１４に示す。図１４に示すように、保護パルス信号生成回路２２ｂは、保護パルス信号生成回路２２と同様に、クロック信号ＣＬＫを１６倍した長さの周期に１つのパルス信号を含む短絡保護信号ＰＣＬＫを生成する。しかし、保護パルス信号生成回路２２ｂは、ＡＮＤ回路２７に短パルス信号ＳＰＣＬＫが入力されているため、保護パルス信号生成回路２２ｂが生成する短絡保護信号ＰＣＬＫのパルス幅は、短パルス信号ＳＰＣＬＫのパルス幅に設定される。

この保護パルス信号生成回路２２ｂを用いることで、短絡保護信号ＰＣＬＫの１周期の長さを変えることなく、保護パルス信号生成回路２２が生成する短絡保護信号ＰＣＬＫよりもデューティー比を抑制した信号を生成することができる。これにより、保護パルス信号生成回路２２ｂを用いたスイッチング電源回路１では、負荷短絡時に流れる負荷電流をさらに抑制し、発熱を低減させることができる。

また、図１５に短絡保護信号生成回路２０の別の構成例（例えば、短絡保護信号生成回路２０ｂ）のブロック図を示す。図１５に示すように、短絡保護信号生成回路２０ｂは、ＰＷＭ信号生成回路１０の発振回路１４とは異なる発振回路４５を有する。発振回路４５は、発振回路１４とは非同期に動作する発振回路である。つまり、発振回路４５により生成されるクロック信号ＣＬＫａは、クロック信号ＣＬＫとは非同期の信号である。そして、短絡保護信号生成回路２０ｂでは、クロック信号ＣＬＫに代えてクロック信号ＣＬＫａを保護パルス信号生成回路２２に入力する。

スイッチング電源回路１の短絡保護状態において生成される短絡保護信号ＰＣＬＫは、クロック信号ＣＬＫに同期している必要はなく別のクロック信号ＣＬＫａにより設定しても構わない。ＰＷＭ信号生成回路１０と短絡保護信号生成回路２０ｂとで別のクロック信号を用いることで、短絡保護信号生成回路２０ｂで用いるクロック信号ＣＬＫａの周波数をクロック信号ＣＬＫよりも低くすることができる。周波数の低いクロック信号を保護パルス信号生成回路２２に入力した場合、少ない分周比（少ないＴフリップフロップ数）で短絡保護信号生成回路２０と同じ周期を有する短絡保護信号ＰＣＬＫを生成することもできる。また、クロック信号ＣＬＫａは、クロック信号ＣＬＫと同じデューティー比である必要もないため、短絡保護信号ＰＣＬＫのデューティー比に応じてクロック信号ＣＬＫａのデューティー比を設定することもできる。

このように、ＰＷＭ信号生成回路１０と短絡保護信号生成回路２０ｂとで異なる発振器を用いることで回路設計の自由度を向上させることができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１〜３ スイッチング電源回路
１０ ＰＷＭ信号生成回路
１１ 誤差増幅回路
１２ 電流検出アンプ
１３ ＰＷＭコンパレータ
１４ 発振回路
１５、２７、２９、４４ ＡＮＤ回路
１６ セットリセットフリップフロップ
２０、２０ａ、２０ｂ 短絡保護信号生成回路
２１ 短絡検出回路
２２、２２ａ、２２ｂ 保護パルス信号生成回路
２３〜２６ Ｔフリップフロップ
２８ ＯＲ回路
３０ 駆動パルス切替回路
３１ 駆動制御回路
４１ ハーフショート検出回路
４２ 短パルス生成回路
４３ 遅延回路
４５ 発振回路
ＤＰ ＰＭＯＳトランジスタ
ＤＮ ＮＭＯＳトランジスタ
Ｒ１、Ｒ２ 抵抗
Ｒ３ モニタ抵抗
ＶＯＵＴ 出力電圧
ＮＦＢ 帰還信号
ＶＲＥＦ１ 基準電圧
ＶＲＥＦ２ 短絡検出電圧
ＶＲＥＦ３ ハーフショート検出電圧
ＥＲＲＯＵＴ 誤差信号
ＩＤＥＴ 負荷電流モニタ信号
ＣＭＰＯＵＴ 比較結果信号
ＣＬＫ、ＣＬＫａ クロック信号
ＤＣＬＫ 駆動クロック信号
ＰＷＭ ＰＷＭ信号
ＤＳＰ Ｐチャネル駆動信号
ＤＳＮ Ｎチャネル駆動信号
ＳＤＥＴ 短絡検出信号
ＨＳＤＥＴ ハーフショート検出信号
ＰＣＬＫ 短絡保護信号
ＳＰＣＬＫ 短パルス信号
ＶＦＢ 帰還端子
ＶＢ 電源端子
ＯＵＴ 出力端子
Ｌ コイル
Ｃ 平滑コンデンサ

Claims (14)

1. 出力電圧の電圧レベルに応じてパルス幅が変動するＰＷＭ信号を生成するＰＷＭ信号生成回路と、
   １周期の長さが前記ＰＷＭ信号よりも長く、かつ、パルス幅が固定されたパルスを有する短絡保護信号を出力する短絡保護信号生成回路と、
   前記ＰＷＭ信号と前記短絡保護信号とのいずれか一方を前記出力電圧を生成する出力段回路に出力する駆動パルス切替回路と、を有し、
   前記駆動パルス切替回路は、前記出力電圧が短絡状態と判断される程度に低下した場合に、前記短絡保護信号を出力するスイッチング電源回路。
2. 前記短絡保護信号のパルス幅は、前記出力段回路の最小の応答可能時間を最小値とする請求項１に記載のスイッチング電源回路。
3. 前記短絡保護信号のパルス幅は、前記ＰＷＭ信号の立ち上がりエッジ位置を決定するクロック信号のパルス幅に基づき設定される請求項１又は２に記載のスイッチング電源回路。
4. 前記短絡保護信号は、１周期の長さが前記クロック信号の１周期の整数倍に設定され、連続する複数の前記クロック信号を間引き制御して生成される請求項３に記載のスイッチング電源回路。
5. 前記短絡保護信号は、前記ＰＷＭ信号とは非同期の関係を有する請求項１乃至４のいずれか１項に記載のスイッチング電源回路。
6. 前記短絡保護信号生成回路は、前記出力電圧をモニタして、前記出力電圧に応じて変動する帰還信号の電圧レベルが予め設定される短絡検出電圧よりも低い場合に短絡検出信号を生成する短絡検出回路と、
   前記短絡検出信号がイネーブル状態になったことに応じて前記短絡保護信号の生成を開始する保護パルス信号生成回路と、
   を有する請求項１乃至５のいずれか１項に記載のスイッチング電源回路。
7. 前記短絡保護生成回路は、前記短絡検出電圧よりも高い電圧値を有するハーフショート検出電圧よりも前記帰還信号の電圧レベルが低くなったことを検出してハーフショート検出信号を生成するハーフショート検出回路と、を有し、
   前記保護パルス信号生成回路は、前記ハーフショート検出信号がイネーブル状態になったことに応じて、１周期の長さが、前記ＰＷＭ信号の１周期よりも長く、かつ、前記短絡検出信号がイネーブル状態のときに生成される前記短絡保護信号の１周期よりも短く、前記短絡保護信号と同一のパルス幅のパルスを有するハーフショート保護信号を生成する請求項６に記載のスイッチング電源回路。
8. 前記ＰＷＭ信号生成回路は、前記出力電圧に応じて変動する帰還信号の電圧レベルが予め設定される短絡検出電圧以上である場合に前記ＰＷＭ信号を生成し、前記帰還信号が前記短絡検出電圧よりも低い場合に前記ＰＷＭ信号を第１の論理レベルに固定し、
   前記短絡保護信号生成回路は、前記帰還信号が前記短絡検出電圧よりも低い場合に前記短絡保護信号を出力し、前記帰還信号が前記短絡検出電圧以上である場合に前記短絡保護信号を前記第１の論理レベルに固定し、
   前記駆動パルス切替回路は、前記ＰＷＭ信号と前記短絡保護信号とのうち前記第１の論理レベルに固定されていない側の信号を出力する請求項１乃至７のいずれか１項に記載のスイッチング電源回路。
9. 前記ＰＷＭ信号生成回路は、
   前記出力電圧を分圧した帰還電圧と基準電圧とを比較して前記出力電圧と期待値との誤差を増幅して誤差信号を出力する誤差増幅器と、
   前記出力段回路に流れる負荷電流の大きさをモニタして負荷電流モニタ信号を出力する電流検出アンプと、
   前記誤差信号と前記負荷電流モニタ信号の大きさを比較して前記ＰＷＭ信号の立ち下がりエッジの位置を設定する比較結果信号を出力するＰＷＭコンパレータと、
   立ち上がりエッジの位置により前記ＰＷＭ信号の立ち上がりエッジの位置を設定するクロック信号を生成する発振回路と、
   前記クロック信号に基づき前記ＰＷＭ信号を立ち上げ、前記比較結果信号の立ち上がりエッジに基づき前記ＰＷＭ信号を立ち下げるセットリセットフリップフロップと、
   を有する請求項１乃至８のいずれか１項に記載のスイッチング電源回路。
10. 出力電圧の電圧レベルに応じてパルス幅が変動するＰＷＭ信号により駆動される出力段回路によって負荷回路を駆動するスイッチング電源回路の負荷短絡保護方法であって、
    前記出力電圧の電圧レベルに応じて前記負荷回路の短絡状態を検出し、
    前記検出結果に基づき、前記ＰＷＭ信号よりも１周期の長さが長く、かつ、前記出力電圧によらずパルス幅が一定の短絡保護信号を生成し、
    前記出力電圧が短絡状態と判断される程度に低下している期間は、前記短絡保護信号により前記出力段回路を駆動する負荷短絡保護方法。
11. 前記短絡保護信号のパルス幅は、前記出力段回路の応答可能時間を最小値とする請求項１０に記載の負荷短絡保護方法。
12. 前記短絡保護信号のパルス幅は、前記ＰＷＭ信号の立ち上がりエッジ位置を決定するクロック信号のパルス幅に基づき設定される請求項１０又は１１に記載の負荷短絡保護方法。
13. 前記短絡保護信号は、１周期の長さが前記クロック信号の１周期の整数倍に設定され、連続する複数の前記クロック信号を間引き制御して生成される請求項１２に記載の負荷短絡保護方法。
14. 前記短絡保護信号は、前記ＰＷＭ信号とは非同期の関係を有する請求項１０乃至１３のいずれか１項に記載の負荷短絡保護方法。

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