JP2011154556A

JP2011154556A - 半導体記憶装置

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Publication number: JP2011154556A
Application number: JP2010015948A
Authority: JP
Inventors: Sukeyuki Moro; 祐行茂呂
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-01-27
Filing date: 2010-01-27
Publication date: 2011-08-11
Also published as: US20110185145A1

Abstract

【課題】複数の不揮発性メモリを具備する半導体記憶装置において、最大消費電力を抑えること。
【解決手段】複数の不揮発性メモリ１０_０〜１０_ｘと、複数の不揮発性メモリ１０_０〜１０_ｘに接続された複数のメモリコントローラ３２_０〜３２_ｘと、複数のメモリコントローラ３２_０〜３２_ｘのプログラム、イレース、リードのいずれかの動作を許可するタイミングを制御する調停回路３０とを具備する半導体記憶装置。
【選択図】図１

Description

本発明は複数の不揮発性メモリを具備する半導体記憶装置に関する。

不揮発性の半導体記憶装置の従来例が特許文献１に記載されている。この半導体記憶装置は複数の不揮発性メモリを含むと共に複数の電源電圧で動作し得るものであり、ホストシステムとのデータ入出力を行うためのホストインターフェース回路を具備し、ホストインターフェース回路はデータ入出力に利用する複数のバッファを具備する。データ書き込みの場合、データはホストシステムからホストインターフェース回路を介してバッファに運ばれる。その後、バッファ内のデータがＥＣＣ回路により復号され、不揮発性メモリに書き込まれる。データ転送時間はクロックの動作周波数によって決まる。動作周波数が高い場合、処理が高速になる反面、消費電流が増大する。また、複数のバッファを交互に使用することによっても、データ転送を高速化することができる。書き込みデータを複数の不揮発性メモリに振り分けることで同時書き込みを行い、処理時間を短縮することが可能である。不揮発性メモリの同時動作個数が増えるに従って、動作電流値が増加していく。

複数の電源電圧に対して複数の消費電流上限値が夫々存在する。電源電圧が高いほど消費電流上限値も高く設定されている。そのため、特許文献１記載の半導体記憶装置は、複数の電源電圧の中から半導体記憶装置に入力された入力電圧に対応した最大許容消費電流値の範囲内で最適な性能を発揮させるために、複数の電源電圧の中から半導体記憶装置に入力された入力電圧を検出し、検出した電源電圧に基づいて最大許容電流値を設定して、半導体記憶装置の消費電流が最大許容消費電流値を越えないように不揮発性メモリの同時動作個数、あるいは内部クロックの動作周波数を制御する。

特開２００２−３５１７３７号公報

このように特許文献１記載の半導体記憶装置は複数の不揮発性メモリの同時動作個数、あるいは内部クロックの動作周波数を制御することはできる。しかし、不揮発性メモリは書き込み（プログラム）、消去（イレース）、読み出し（リード）等の種々の動作モードに応じて消費電力が異なるので、単純に同時動作個数、あるいは内部クロックの動作周波数を制御しても、最適な性能を発揮することはできない。

本発明の目的は、不揮発性メモリの動作モードに応じて消費電力を制御して、所定の消費電力の下で最適な性能を発揮できる半導体記憶装置を提供することである。

上記の課題を解決するために、本発明の実施の形態による半導体記憶装置は、複数の不揮発性メモリと、前記複数の不揮発性メモリに接続された複数のメモリコントローラと、前記複数のメモリコントローラのプログラム、イレース、リードのいずれかの動作を許可するタイミングを制御する調停回路とを具備するものである。

本発明は不揮発性メモリの消費電力の大きくなるプログラム、イレース、リードの各動作期間を分散できるため、所定の消費電力の下で最適な性能を発揮できる半導体記憶装置を提供することができる。

本発明の一実施の形態に係る半導体記憶装置の図である。本発明の一実施の形態に係るＮＡＮＤ型フラッシュメモリの基本的な書き込み動作を示すタイミングチャートである。本発明の一実施の形態に係る半導体記憶装置の調停回路の動作の一例を示すフローチャートである。本発明の一実施の形態に係る半導体記憶装置の調停回路の動作の一例を示すタイミングチャートである。本発明の一実施の形態に係る半導体記憶装置の調停回路の動作の一例を示すタイミングチャートである。本発明の一実施の形態に係る半導体記憶装置の調停回路の動作の他の例を示すフローチャートである。本発明の一実施の形態に係る半導体記憶装置の調停回路の動作の他の一例を示すタイミングチャートである。本発明の一実施の形態に係る半導体記憶装置の調停回路の動作の他の一例を示すタイミングチャートである。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

図１は第１実施形態の半導体記憶装置の全体構成を示す図である。実施例としては半導体ドライブ(Solid State Drive: ＳＳＤ)を説明する。半導体記憶装置はＳＳＤの記憶部を構成する複数の半導体不揮発性メモリ、例えばＮＡＮＤ型フラッシュメモリ１０_０、１０_１…１０_ｘを具備する。各フラッシュメモリ１０_０、１０_１…１０_ｘは例えば２〜１６個のメモリチップからなる。フラッシュメモリ１０_０、１０_１…１０_ｘはＳＳＤコントローラ２０に接続される。ＳＳＤコントローラ２０はホストシステム４０に接続されるホストインターフェース２２と、フラッシュメモリ１０_０、１０_１…１０_ｘに接続されるＮＡＮＤコントローラ３２_０、３２_１…３２_ｘとを具備する。

ＮＡＮＤコントローラ３２_０、３２_１…３２_ｘはプログラム、リード、イレース等の動作モードに関してフラッシュメモリ１０_０、１０_１…１０_ｘを個別に制御する。ＮＡＮＤコントローラ３２_０、３２_１…３２_ｘは調停回路３０に接続される。調停回路３０はＮＡＮＤコントローラ３２_０、３２_１…３２_ｘからプログラムコマンドの発行許可要求Ｒｅｑを受け、その発行を許可できる場合はＮＡＮＤコントローラ３２_０、３２_１…３２_ｘへプログラムコマンドの発行許可Ｇｎｔを送信する。ＮＡＮＤコントローラ３２_０、３２_１…３２_ｘはプログラムコマンドの発行許可Ｇｎｔを受けないと、フラッシュメモリ１０_０、１０_１…１０_ｘへプログラムコマンドを発行できない。ＮＡＮＤコントローラ３２_０、３２_１…３２_ｘから調停回路３０へはフラッシュメモリのＲ／Ｂ＃信号の監視信号Monitorも送信可能である。

ＳＳＤコントローラ２０はコマンド処理部２４、マイクロプロセッサ２６、設定レジスタ群２８も具備する。図示しないが、ホストインターフェース２２、コマンド処理部２４、設定レジスタ群２８、調停回路３０はマイクロプロセッサ２６のシステムバスに接続される。調停回路３０はコマンド処理部２４、設定レジスタ群２８に接続される。設定レジスタ群２８は、例えばプログラムコマンド間隔待ち時間設定レジスタ２８ａとプログラムコマンド発行可能数設定レジスタ２８ｂを具備してもよい。これらのレジスタ２８ａ、２８ｂへはマイクロプロセッサ２６から間隔待ち時間、発行可能数を指示する値が設定される。調停回路３０はプログラムコマンドの発行間隔を計測するカウンタ３４を含む。

次に、実施形態の動作を説明する。先ず、ＮＡＮＤ型フラッシュメモリの動作を説明する。図２はトグルモードに対応したＮＡＮＤ型フラッシュメモリの基本的なプログラム（書き込み）動作を示すためのＮＡＮＤコントローラのタイミングチャートである。

ＮＡＮＤ型フラッシュメモリへデータを書き込む際には、まずＣＬＥ(Command Latch Enable)信号をアサートした状態で８ビットのＩ／Ｏ信号にＮＡＮＤ型フラッシュメモリのバッファへのデータ入力を示す“８０ｈ”を出力すると共に、ＷＥ(Write Enable)＃信号をアサートする。Ｉ／Ｏ信号のデータはＷＥ＃信号の立ち上がりエッジでＮＡＮＤ型フラッシュメモリへ取り込まれる（この期間をコマンドフェーズと称する）。

次に、ＡＬＥ(Address Latch Enable)信号をアサートした状態でＩ／Ｏ信号にカラムアドレスとページアドレスをＷＥ＃信号と共に必要回数だけ出力する。Ｉ／Ｏ信号のデータはコマンドフェーズと同様、ＷＥ＃信号の立ち上がりエッジでＮＡＮＤ型フラッシュメモリへ取り込まれる（この期間をアドレスフェーズと称する）。

カラムアドレスとページアドレスはＮＡＮＤ型フラッシュメモリのサイズにより必要バイト数が異なる。アドレスフェーズ終了後、ＮＡＮＤ型フラッシュメモリのバッファ（図示せず）へデータを転送する（これをデータフェーズと称する）。データフェーズではＩ／Ｏ信号のデータがデータストローブ（ＤＱＳ）信号の立ち上がり及び立下りの両エッジでＮＡＮＤ型フラッシュメモリのバッファへ取り込まれる。ＮＡＮＤ型フラッシュメモリへ書き込みたいデータの転送が完了したら、最後に、ＣＬＥ信号をアサートした状態でＩ／Ｏ信号にＮＡＮＤ型フラッシュメモリのバッファからメモリセルへの書き込みを指示する“１０ｈ”（プログラムコマンド）を出力すると共にＷＥ＃信号をアサートする。

プログラムコマンドを受け付けたＮＡＮＤ型フラッシュメモリはメモリセルへの実際の書き込み（バッファからメモリセルへの書き込み）を行い、書き込み動作中はＲ／Ｂ＃(Ready/Busy)信号を“Ｌ”にしてＢｕｓｙであることを示す。ＮＡＮＤ型フラッシュメモリのプログラム動作では、このメモリセルへ実際の書き込みを行っているＢｕｓｙの期間が最も消費電力が大きくなる。Ｂｕｓｙの期間はプログラムコマンドの発行から開始するので、プログラムコマンドの発行を制御すれば、プログラム動作における消費電力を制御することができる。

プログラムコマンドの発行を制御する調停回路３０の動作を次に説明する。この実施例では、プログラムコマンドの発行間隔あるいは同時に発行可能な数を制御している。

先ず、プログラムコマンドの発行間隔を制御する調停回路３０の動作を図３を参照して説明する。あるプログラムコマンドの発行から次のプログラムコマンド発行までの時間間隔の最小値を設定する値がマイクロプロセッサ２６によりプログラムコマンド間隔待ち時間設定レジスタ２８ａに設定される（ブロック＃１２）。プログラムコマンド間隔最小値５０がプログラムコマンド間隔待ち時間設定レジスタ２８ａから調停回路３０に供給される（ブロック＃１４）。

ＮＡＮＤコントローラ３２_０、３２_１、…３２_ｘはＮＡＮＤ型フラッシュメモリ１０_０、１０_１、…１０_ｘとのインターフェース信号の入出力を司っており、プログラムコマンドの発行タイミングの制御もその管理下にある。

ブロック＃１５でカウンタ３４を初期設定する。ここでは、カウンタ３４に初期値としてプログラムコマンド間隔最小値５０をセットする。

調停回路３０はブロック＃１６でＮＡＮＤコントローラ３２_０、３２_１、…３２_ｘのいずれかからプログラムコマンド発行許可要求Ｒｅｑが送信されたか否か判定する。発行許可要求Ｒｅｑが送信されるまで、ブロック＃１６が繰り返される。ＮＡＮＤコントローラ３２_０、３２_１、…３２_ｘのいずれか（３２_ｉとする）からプログラムコマンド発行許可要求Ｒｅｑ[ｉ]を受けると、調停回路３０はブロック＃１８でプログラムコマンドの発行間隔を計測するカウンタ３４が満了しているか否か判定する。カウンタ３４はプログラムコマンド間隔最小値５０までカウントすると満了となる。ブロック＃１５で初期値としてプログラムコマンド間隔最小値５０を設定したので、最初のブロック＃１８の判定ではカウンタ３４が満了していることが判定される。

カウンタ３４が満了すると、プログラムコマンド発行許可要求Ｒｅｑを送信してきたＮＡＮＤコントローラ３２_ｉに対して発行許可Ｇｎｔ[ｉ]を与える（ブロック＃２０）。カウンタ３４がカウント中であり満了していない場合は、カウンタ３４が満了するまでプログラムコマンド発行許可Ｇｎｔ[ｉ]を与えるのを延期する。

ブロック＃１６で複数のＮＡＮＤコントローラ３２_０、３２_１、…３２_ｘからプログラムコマンド発行許可要求Ｒｅｑを受け取り、複数の発行許可Ｇｎｔの送信が待機中の場合は、ブロック＃２０では、要求Ｒｅｑを受け付けた順番に発行許可Ｇｎｔを与える。ＮＡＮＤコントローラ３２_０、３２_１、…３２_ｘのいずれかへプログラムコマンドの発行許可Ｇｎｔを与えると、ブロック＃２２でカウンタ３４はリセットされた後、カウントを再開する。

図４、図５はプログラムコマンド間隔待ち時間設定レジスタ２８ａにプログラムコマンド間隔最小値Ｔが設定された場合の６つのＮＡＮＤコントローラ３２_０、３２_１、３２_２、３２_３、３２_４、３２_５の動作を示すタイミングチャートである。

調停回路３０はＮＡＮＤコントローラ３２_０、３２_１、３２_２、３２_３、３２_４、３２_５の順にプログラムコマンド発行許可要求Ｒｅｑを受け付けたとすると、ＮＡＮＤコントローラ３２_０からＮＡＮＤコントローラ３２_５までのプログラムコマンドの発行許可Ｇｎｔの出力は、たとえ発行許可要求がＴ時間より短い時間間隔、あるいは同時に受け付けたとしても、Ｔ時間のずれ（間隔）を持つようになる。このため、本実施形態によれば、ＮＡＮＤ型フラッシュメモリのプログラム動作において最も消費電力が大きくなるＢｕｓｙ期間（メモリモリセルへ実際の書き込みを行っている期間）の開始タイミングがずれるので、プログラム動作における消費電力の増大を抑制することができる。プログラムコマンドの発行間隔の最小値Ｔはマイクロプロセッサ２６による設定値に応じているので、装置の種々の動作条件に応じて適切な値となるように設定値を可変することにより、動作環境に応じた最適な性能を常に発揮することができる。

なお、実施形態はプログラムコマンドの発行間隔の最小値を設定したが、これに加えて、あるいはこれに代わってイレースコマンド、あるいはリードコマンドの発行間隔の最小値を設定してもよい。このような変形例によっても、ＮＡＮＤ型フラッシュメモリの消費電力の大きい動作が同時に起こることを回避することができ、複数のＮＡＮＤ型フラッシュメモリを搭載した半導体記憶装置における最大消費電力を抑えることができる。

さらに、上述の動作はコマンドの発行間隔を制御したものであるが、本発明はこれに限らず、同時に複数のコマンドを発行できるものにおいて、コマンドの発行数を制御することも可能である。

プログラムコマンドの発行数を制御する調停回路３０の動作を図６を参照して説明する。システム内で同時にプログラムコマンドを発行しても良い最大数を設定する値がマイクロプロセッサ２６によりプログラムコマンド発行可能数設定レジスタ２８ｂに設定される（ブロック＃３２）。プログラムコマンド発行可能最大数５２がプログラムコマンド発行可能数設定レジスタ２８ｂから調停回路３０に供給される（ブロック＃３４）。

調停回路３０はブロック＃３６でＮＡＮＤコントローラ３２_０、３２_１、…３２_ｘのいずれかからプログラムコマンド発行許可要求Ｒｅｑが送信されたか否か判定する。発行許可要求Ｒｅｑが送信されるまで、ブロック＃３６が繰り返される。ＮＡＮＤコントローラ３２_０、３２_１、…３２_ｘのいずれか（３２_ｉとする）からプログラムコマンド発行許可要求Ｒｅｑ[ｉ]を受けると、ブロック＃３８で調停回路３０は接続されている全てのＮＡＮＤコントローラ３２_０、３２_１、…３２_ｘからのＲ／Ｂ＃信号の監視信号Monitorを調べ、Ｒ／Ｂ＃信号がＢｕｓｙを示す監視信号Monitorの数を求める。求めた数をブロック＃４０でプログラムコマンド発行可能最大数５２と比較する。

Ｂｕｓｙを示す監視信号Monitorの数がプログラムコマンド発行可能最大数５２未満の場合は、プログラムコマンド発行許可Ｒｅｑを求めてきたＮＡＮＤコントローラ３２_ｉに対してブロック＃４２で発行許可Ｇｎｔ[ｉ]を与える。Ｂｕｓｙを示す監視信号Monitorの数がプログラムコマンド発行可能数５２以上の場合は、Ｂｕｓｙを示す監視信号Monitorの数が発行可能数５２未満になるまで、プログラムコマンド発行許可Ｇｎｔを与えるのを延期するために、ブロック＃３８、＃４０の動作を繰り返す。ブロック＃３６で複数のＮＡＮＤコントローラ３２_０、３２_１、…３２_ｘからプログラムコマンド発行許可要求Ｒｅｑを受け取り、複数の発行許可Ｇｎｔの送信が待機中の場合は、ブロック＃４２では、要求Ｒｅｑを受け付けた順番に発行許可Ｇｎｔを与える。

図７、図８は８つのＮＡＮＤコントローラ３２_０、３２_１、３２_２、３２_３、３２_４、３２_５、３２_６、３２_７が調停回路３０に接続され、プログラムコマンド発行可能数設定レジスタ２８ｂには最大数４が設定され、プログラムコマンド発行許可要求がＮＡＮＤコントローラ３２_０、ＮＡＮＤコントローラ３２_２、ＮＡＮＤコントローラ３２_７、ＮＡＮＤコントローラ３２_５、ＮＡＮＤコントローラ３２_１、ＮＡＮＤコントローラ３２_４、ＮＡＮＤコントローラ３２_３、ＮＡＮＤコントローラ３２_６の順で出された場合のタイミングチャートを示す。

調停回路３０はプログラムコマンド発行要求を受け付けた順にプログラムコマンド発行許可を与えるので、ＮＡＮＤコントローラ３２_０、ＮＡＮＤコントローラ３２_２、ＮＡＮＤコントローラ３２_７及びＮＡＮＤコントローラ３２_５までがプログラムコマンドを発行した時点（タイミングｔ１）で、プログラムコマンド発行可能数設定レジスタ２８ｂで設定された値（ここでは、４）とＲ／Ｂ＃信号がＢｕｓｙを示す監視信号Monitorの数が等しくなる。この後、上記４つのＮＡＮＤコントローラのうちのいずれかのＮＡＮＤコントローラから出力されるＲ／Ｂ＃信号の監視信号MonitorがＢｕｓｙを示さなくなるまで（タイミングｔ２）、次に発行要求を出したＮＡＮＤコントローラ３２_１は発行許可を受けられず、プログラムコマンドを発行できない。

タイミングｔ２でＮＡＮＤコントローラ３２_０のＲ／Ｂ＃信号の監視信号がＢｕｓｙでなくなったため、ＮＡＮＤコントローラ３２_５の次に発行許可要求を出していたＮＡＮＤコントローラ３２_１に対してプログラムコマンド発行許可が与えられる。ＮＡＮＤコントローラ３２_１がプログラムコマンドを発行すると、プログラムコマンド発行可能数設定レジスタ２８ｂで設定された最大数とＲ／Ｂ＃信号がＢｕｓｙを示す数とが再度等しくなるため、ＮＡＮＤコントローラ３２_４はいずれかのＮＡＮＤコントローラのＲ／Ｂ＃信号がＢｕｓｙでなくなるのを待つことになる。

タイミングｔ３でＮＡＮＤコントローラ３２_２のＲ／Ｂ＃信号がＢｕｓｙでなくなるので、ＮＡＮＤコントローラ３２_４はプログラムコマンドの発行許可を得ることができるようになる。同様に、ＮＡＮＤコントローラ３２_３はタイミングｔ４、ＮＡＮＤコントローラ３２_６はタイミングｔ５までプログラムコマンドの発行を待つこととなる。

このように調停回路３０は多数のＮＡＮＤコントローラ３２_０、３２_１、３２_２、３２_３、３２_４、３２_５からプログラムコマンド発行許可要求Ｒｅｑを受け付けても、最大数設定レジスタ２８ｂで設定された最大数以上の数のＮＡＮＤコントローラ３２にはプログラムコマンドの発行許可Ｇｎｔを送信しないので、ＮＡＮＤ型フラッシュメモリのプログラム動作において最も消費電力が大きくなるＢｕｓｙ期間（メモリモリセルへ実際の書き込みを行っている期間）が重複する数が制限されるので、プログラム動作における消費電力の増大を抑制することができる。プログラムコマンドの同時発行数の最大数はマイクロプロセッサ２６による設定値に応じているので、装置の種々の動作条件に応じて適切な値となるように設定値を可変することにより、動作環境に応じた最適な性能を常に発揮することができる。

なお、実施形態はプログラムコマンドの同時発行数の最大値を設定したが、これに加えて、あるいはこれに代わってイレースコマンド、あるいはリードコマンドの同時発行数の最大値を設定してもよい。このような変形例によっても、ＮＡＮＤ型フラッシュメモリの消費電力の大きい動作が同時に起こることを回避することができ、複数のＮＡＮＤ型フラッシュメモリを搭載した半導体記憶装置における最大消費電力を抑えることができる。

なお、この発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。

１０…ＮＡＮＤフラッシュメモリ、２０…ＳＳＤコントローラ、２２…ホストＩ／Ｆ、２４…コマンド処理部、２６…マイクロプロセッサ、２８…設定レジスタ群、２８ａ…プログラムコマンド間隔待ち時間設定レジスタ、２８ｂ…プログラムコマンド発行可能数設定レジスタ、３０…調停回路、３２…ＮＡＮＤコントローラ。

Claims

複数の不揮発性メモリと、
前記複数の不揮発性メモリに接続された複数のメモリコントローラと、
前記複数のメモリコントローラのプログラム、イレース、リードのいずれかの動作を許可するタイミングを制御する調停回路と、
を具備する半導体記憶装置。
前記調停回路は前記複数のメモリコントローラから前記複数の不揮発性メモリへ発行されるプログラムコマンドの発行間隔が所定値より長くなるように、前記複数のメモリコントローラからのプログラムコマンドの発行許可要求に対して許可を与える間隔を調整する請求項１記載の半導体記憶装置。
前記調停回路は前記複数のメモリコントローラから前記複数の不揮発性メモリへ発行されるイレースコマンドの発行間隔が所定値より長くなるように、前記複数のメモリコントローラからのイレースコマンドの発行許可要求に対して許可を与える間隔を調整する請求項１記載の半導体記憶装置。
前記調停回路は前記複数のメモリコントローラから前記複数の不揮発性メモリへ発行されるリードコマンドの発行間隔が所定値より長くなるように、前記複数のメモリコントローラからのリードコマンドの発行許可要求に対して許可を与える間隔を調整する請求項１記載の半導体記憶装置。
前記調停回路は前記複数のメモリコントローラから前記複数の不揮発性メモリへ同時に発行されるプログラムコマンドの数が所定値以下になるように、前記複数のメモリコントローラからのプログラムコマンドの発行許可要求に対して同時に許可を与える数を制限する請求項１記載の半導体記憶装置。
前記調停回路は前記複数のメモリコントローラから前記複数の不揮発性メモリへ同時に発行されるイレースコマンドの数が所定値以下になるように、前記複数のメモリコントローラからのイレースコマンドの発行許可要求に対して同時に許可を与える数を制限する請求項１記載の半導体記憶装置。
前記調停回路は前記複数のメモリコントローラから前記複数の不揮発性メモリへ同時に発行されるリードコマンドの数が所定値以下になるように、前記複数のメモリコントローラからのリードコマンドの発行許可要求に対して同時に許可を与える数を制限する請求項１記載の半導体記憶装置。