JP2011151654A - 電源回路 - Google Patents
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Abstract
【課題】どの条件下でも一定のパルス幅で駆動する電源回路を提供する
【解決手段】電源回路10は、外部回路20と接続可能である。電源回路10は、一定の内部電圧を外部回路20に印加するフィードバック回路12と、パルスのパルス幅に応じた電荷を外部回路20に供給する電荷供給回路14と、外部回路20のオペレーションに対応するオペレーション状態に依存しない一定のパルスを電荷供給回路14に供給する電源制御回路16と、備える。
【選択図】図1
【解決手段】電源回路10は、外部回路20と接続可能である。電源回路10は、一定の内部電圧を外部回路20に印加するフィードバック回路12と、パルスのパルス幅に応じた電荷を外部回路20に供給する電荷供給回路14と、外部回路20のオペレーションに対応するオペレーション状態に依存しない一定のパルスを電荷供給回路14に供給する電源制御回路16と、備える。
【選択図】図1
Description
本発明は、電源回路に関し、より詳しくは、半導体記憶装置等の外部回路と接続可能で、外部回路に対するオペレーションに対応する状態(以下、「オペレーション状態」という)に応じて電荷を供給するように構成される電源回路に関する。
半導体記憶装置の周辺回路等の外部回路に接続される電源回路は、その周辺回路のオペレーション状態に応じて、その周辺回路に電荷を供給するように構成される。電源回路の電荷供給量は、電源回路を駆動させるパルスのパルス幅に依存する。
比較的高い周波数での動作が求められる半導体記憶装置の周辺回路等の外部回路の動作を補償するためには、電荷供給量の安定性が必要である。従って、様々な条件(例えば、トランジスタの製造プロセスにおけるバラツキ、動作温度、動作電圧等)下で動作する電源回路には、どの条件下でも一定のパルス幅で駆動する事が求められる。
しかしながら、従来の電源回路では、レベルシフタの出力であるパルスが条件によって変化してしまう。すなわち、電源回路は、条件によって異なるパルス幅で駆動する。その結果、電源回路から外部回路への電荷供給量が不安定になる。
本発明の目的は、どの条件下でも一定のパルス幅で駆動する電源回路を提供することである。
本発明の一態様によれば、
外部回路と接続可能な電源回路であって、
一定の内部電圧を前記外部回路に印加するフィードバック回路と、
パルスのパルス幅に応じた電荷を前記外部回路に供給する電荷供給回路と、
前記外部回路のオペレーションに対応するオペレーション状態に依存しない一定のパルスを前記電荷供給回路に供給する電源制御回路と、備える、
ことを特徴とする電源回路
が提供される。
外部回路と接続可能な電源回路であって、
一定の内部電圧を前記外部回路に印加するフィードバック回路と、
パルスのパルス幅に応じた電荷を前記外部回路に供給する電荷供給回路と、
前記外部回路のオペレーションに対応するオペレーション状態に依存しない一定のパルスを前記電荷供給回路に供給する電源制御回路と、備える、
ことを特徴とする電源回路
が提供される。
本発明によれば、どの条件下でも一定のパルス幅で駆動する電源回路が提供される。
以下、本発明の実施形態について、図面を参照して詳細に説明する。
(第1実施形態)
(第1実施形態)
本発明の第1実施形態について説明する。本発明の第1実施形態は、パルス生成回路によってパルスが生成された後に、レベルシフタによってパルスの電圧レベルが変換される例である。
本発明の第1実施形態に係る電源回路の構成について説明する。図1は、本発明の第1実施形態に係る電源回路10の構成図である。図2は、図1のフィードバック回路12の一例を示す回路図である。図3は、図1の電荷供給回路14の一例を示す回路図である。図4は、図1の電源制御回路16の構成図である。図5は、図4のパルス生成回路161の一例を示す回路図(図5(A))及びパルス生成回路161で取り扱われる信号の波形図(図5(B))である。図6は、図4のレベルシフタ162の一例を示す回路図である。図7は、図4の波形整形回路163の一例を示す回路図である。
図1に示すように、本発明の第1実施形態に係る電源回路10は、フィードバック回路12と、電荷供給回路14と、電源制御回路16と、を備える。また、電源回路10は、外部回路20と接続可能である。
図1の外部回路20は、電源回路10から供給される内部電圧VINT又は電荷Cによって動作し、実行中のオペレーションに対応する状態(以下、「オペレーション状態」という)を示すオペレーション信号OPを電源回路10に供給するように構成される。例えば、外部回路20は、半導体記憶装置の周辺回路である。例えば、半導体記憶装置がDDR(Double Data Rate)インタフェースを有する場合には、オペレーションは、読み出しコマンド、書き込みコマンド等の外部制御コマンドに応じて発生する。より具体的には、読み出しコマンドに応じて、発生するオペレーションは、半導体記憶装置内のデータ転送、半導体記憶装置外へのデータ出力である。特に、これらのデータ転送及びデータ出力等のオペレーションでは、外部回路20が多くの電荷Cを必要とする。すなわち、外部回路20が大きな電力を消費する。
図1のフィードバック回路12は、一定の内部電圧VINTを外部回路20に印加するように構成される。換言すると、フィードバック回路12は、オペレーションに必要な電荷量が既知でない場合に、その電荷量に相当する電荷Cを外部回路20に供給するように構成される。例えば、フィードバック回路12は、図2の回路によって実現される。図2において、VREFは基準電圧である。
図1の電荷供給回路14は、電源制御回路16から供給されるパルスPのパルス幅に応じた電荷Cを外部回路20に供給するように構成される。換言すると、電荷供給回路14は、オペレーションに必要な電荷量が既知である場合に、その既知の電荷量に相当する電荷Cを外部回路20に供給するように構成される。電荷供給回路14は、フィードバック回路12より高い応答性を有する。例えば、電荷供給回路14は、図3の回路によって実現される。図3に示すように、電荷供給回路14は、キッカーコントローラ回路と、キッカー回路と、を備える。
図3のキッカーコントローラ回路は、オペアンプと、NMOSトランジスタTr(N)と、PMOSトランジスタTr(P)と、固定抵抗Rと、可変抵抗Rxと、NMOSトランジスタに相当するスイッチングトランジスタSWと、を備える。
図3では、オペアンプの出力端子は、NMOSトランジスタTr(N)のゲート端子に接続され、オペアンプの+入力端子は、固定抵抗Rを介して、NMOSトランジスタTr(N)のソース端子に接続されている。また、オペアンプの−入力端子には、参照電位VREFDCが供給される。また、NMOSトランジスタTr(N)のドレイン端子は、PMOSトランジスタTr(P)のドレイン端子に接続され、PMOSトランジスタTr(P)のソース端子は、外部電圧VDDの電源線に接続されている。すなわち、図3のキッカーコントローラ回路は、フィードバック系のオペアンプを備えている。
図3のキッカー回路は、PMOSトランジスタに相当する第1乃至第4トランジスタTr1乃至Tr4と、PMOSトランジスタに相当する第1乃至第4スイッチングトランジスタSW1乃至SW4と、を備え、キャパシタCに接続されている。ゲート幅Wは、電流Iの1次比例関数である。第1乃至第4スイッチングトランジスタSW1乃至SW4は、それぞれ、W,W/2,W/3,W/4というゲート幅を有する。すなわち、第1乃至第4スイッチングトランジスタSW1乃至SW4を組み合わせることによって、16通りの電流IをキャパシタCに供給することができる。換言すると、オンする第1乃至第4スイッチングトランジスタSWの数によって、キャパシタCに供給する電荷量が制御される。
図3では、第1乃至第4トランジスタTr1乃至Tr4のゲート端子は、NMOSトランジスタTr(N)のドレイン端子と、PMOSトランジスタTr(P)のゲート端子及びドレイン端子と、に接続されている。また、第1乃至第4トランジスタTr1乃至Tr4のソース端子は、外部電圧VDDの電源線に接続されている。また、第1乃至第4トランジスタTr1乃至Tr4のドレイン端子は、第1乃至第4スイッチングトランジスタSW1乃至SW4のソース端子に接続されている。また、第1乃至第4スイッチングトランジスタSW1乃至SW4のドレイン端子は、キャパシタCに接続されている。
第1乃至第4トランジスタTr1乃至Tr4はそれぞれ、ドレイン端子から電流を出力する。これらの電流は、それぞれ第1乃至第4スイッチングトランジスタSW1乃至SW4を通過し、キャパシタCに蓄積される。これにより、キャパシタCの電極間には、出力電圧となるキャパシタ電圧VXが発生する。例えば、電荷供給回路14は、電源電圧生成用の電荷を供給するための回路であり、この場合、上記出力電圧は、電源電圧として使用される。
以上のように、図3のキッカー回路は、第1乃至第4トランジスタTr1乃至Tr4と、第1乃至第4スイッチングトランジスタSW1乃至SW4とを備えている。本発明の第1実施形態では、第1乃至第4トランジスタTr1乃至Tr4はそれぞれ、電流I、I/2、I/4、I/8を出力する。従って、本発明の第1実施形態では、第1乃至第4スイッチングトランジスタSW1乃至SW4のオン/オフにより、16(=24)通りのキャパシタ電圧VXを生成することができる。
また、本発明の第1実施形態では、キッカー回路が、N個のトランジスタと、N個のスイッチングトランジスタと、を備え、N個のトランジスタがそれぞれ、電流I〜I/2N−1を出力しても良い。この場合には、本発明の第1実施形態では、N個のスイッチングトランジスタのオン/オフにより、2N通りのキャパシタ電圧VXを生成することができる。
図1の電源制御回路16は、オペレーション状態に依存しない一定のパルスPを電荷供給回路14に供給するようにレベルシフトを行うように構成される。すなわち、パルスPは、電源制御回路16のレベルシフトにより生成されているにもかかわらず、外部回路20のオペレーションに依存しない一定のパルス幅を有する。例えば、図4に示すように、電源制御回路16は、外部回路20に接続されるパルス生成回路161と、パルス生成回路161に接続されるレベルシフタ162と、レベルシフタ162及び電荷供給回路14に接続される波形整形回路163と、を備える。
図4のパルス生成回路161は、オペレーション状態に基づいてパルスPを生成するように構成される。例えば、パルス生成回路161は、図5(A)の回路(すなわち、抵抗、キャパシタ、及びインバータから構成される2つのラダー状の回路)によって実現される。図5(A)では、パルス生成回路161は、オペレーション信号OPに基づいてスイッチを切り替え、オペレーション信号OPのレベルの変化点(例えば、ロウレベルからハイレベルへ切り替わる点)においてパルスPを生成する。図5(B)では、入力信号IN、出力信号OUT、及び内部ノードA,Bの波形が示される。図5(B)に示すように、図5(A)のパルス生成回路161では、入力信号IN(オペレーション信号OP)から出力信号OUT(パルスP)が得られる。なお、本発明の第1実施形態では、パルス生成回路161のキャパシタ又は抵抗の数を変えることによってパルス幅をトリミングすることができるようになる。
図4のレベルシフタ162は、パルス生成回路161によって生成されたパルスPの電圧レベルを内部電圧VINTから外部電圧に変換するとともに、変換されたパルスPのパルス幅をパルス生成回路161によって生成されたパルスPと同じパルス幅に戻してパルスPを出力するように構成される。例えば、レベルシフタ162は、図6の回路で構成される。図6のレベルシフタ162は、レベルシフト部LSと、パルス幅変換部PCと、を備える。レベルシフト部LSは、複数のトランジスタで構成された第1インバータ162aと、第1インバータ162aを構成するトランジスタと異なる特性を有するトランジスタで構成された第1差動回路162bと、を備える。パルス幅変換部PCは、第1インバータ162aを構成するトランジスタと異なる特性を有するトランジスタで構成された第2インバータ162cと、第1差動回路162bと同じ構成を有する第2差動回路162dと、を備える。
図6の第1インバータ162aは、第1駆動電圧V1(例えば、V1=1.5[V])で動作するNMOS(n-channel Metal Oxide Semiconductor)トランジスタ及びPMOS(p-channel Metal Oxide Semiconductor)トラジスタで構成される。第1インバータ162aでは、NMOSトランジスタのゲート長はLN1であり、NMOSトランジスタのゲート幅はWN1であり、PMOSトランジスタのゲート長はLP1であり、PMOSトランジスタのゲート幅はWP1である。
図6の第1差動回路162bは、NMOSトランジスタ及びPMOSトランジスタが組み合わされた回路で構成される。第1差動回路162bでは、第1NMOSトランジスタのゲート長はLN2であり、第1NMOSトランジスタのゲート幅はWN2であり、第2NMOSトランジスタのゲート長はLN2であり、第2NMOSトランジスタのゲート幅はWN2であり、第1PMOSトランジスタのゲート長はLP2であり、第1PMOSトランジスタのゲート幅はWP2であり、第2PMOSトランジスタのゲート長はLP2であり、第2PMOSトランジスタのゲート幅はWP2である。従って、図6の第1インバータ162a及び第1差動回路162bを通過したパルスPでは、電圧レベル及びパルス幅が変化する。
図6の第2インバータ162cは、第2駆動電圧V2(例えば、V2=1.8[V])で動作するNMOSトランジスタ及びPMOSトラジスタで構成される。第2インバータ162cでは、NMOSトランジスタのゲート長はLN3であり、NMOSトランジスタのゲート幅はWN3であり、PMOSトランジスタのゲート長はLP3であり、PMOSトランジスタのゲート幅はWP3である。
図6の第2差動回路162dは、第1差動回路162bと同様に、NMOSトランジスタ及びPMOSトランジスタが組み合わされた回路で構成される。従って、図6の第2インバータ162c及び第2差動回路162dを通過したパルスPでは、パルス幅が図6の第1インバータ162aを通過する前(すなわち、パルス生成回路161によって生成されたパルスPのパルス幅)と同じ値に変化する。その結果、図1の電源制御回路16から電荷供給回路14に供給されるパルスPは、図4のパルス生成回路161によって生成されたパルスPと同じパルス幅を有し、レベルシフタ162によって変換された電圧レベルを有する。換言すると、外部回路20からいかなるオペレーション信号OPが供給されたとしても、パルスPのパルス幅は、常に一定となる。
図4の波形整形回路163は、レベルシフタから出力されたパルスPのパルス幅を維持しながらパルス波形を整形するように構成される。例えば、波形整形回路163は、図7の回路で構成される。図7の波形整形回路163は、NMOSトランジスタ(ゲート幅WN)及びPMOSトランジスタ(ゲート幅WP)を含むインバータ回路が2個直列に接続されたものである。なお、本発明の第1実施形態では、波形整形回路163を構成するインバータ回路の数は偶数であれば幾つでも良い。インバータの数が偶数である場合には、パルスPのロウレベルからハイレベルへの変化点とハイレベルからロウレベルへの変化点とが両方とも遅延するため、波形整形回路163によって出力されるパルスPのパルス幅は一定になる。また、本発明の第1実施形態では、レベルシフタ162と電荷供給回路14との物理的距離が、信号補正を必要としない程度に近い(すなわち、レベルシフタ162と電荷供給回路14とを接続する配線が短い)場合には、波形整形回路163は省略されても良い。
本発明の第1実施形態によれば、外部回路20からいかなるオペレーション信号OPが供給されたとしても、電源制御回路16から電荷供給回路14に供給されるパルスPは、常にパルス生成回路161によって生成されたパルスPと同じパルス幅を有する。すなわち、レベルシフタ162を通過したパルスPでは、立ち上がりの遅延時間と立ち下がりの遅延時間とが同程度になる。従って、電源制御回路16から電荷供給回路14に供給されるパルスPのパルス幅が一定に保たれる。その結果、電源回路10から外部回路20への電荷供給量が安定し、ひいては、外部回路20の動作の安定性が向上する。特に、外部回路20が半導体記憶装置の周辺回路である場合には、半導体記憶装置の電源電圧の安定性が向上する。
また、本発明の第1実施形態によれば、レベルシフタ162から出力されたパルスPのパルス幅を維持しながらパルス波形を整形する波形整形回路163が設けられているので、レベルシフタ162と電荷供給回路14との物理的距離(配線長)にかかわらず、上述の効果が得られる。
(第2実施形態)
(第2実施形態)
本発明の第2実施形態について説明する。本発明の第1実施形態は、パルス生成回路によってパルスが生成された後に、レベルシフタによってパルスの電圧レベルが変換される例であるが、本発明の第2実施形態は、レベルシフタによって電圧レベルが変換された後に、パルス生成回路によってパルスPが生成される例である。なお、上述した実施形態と同様の内容についての説明は省略する。
本発明の第2実施形態に係る電源回路の構成について説明する。図8は、本発明の第2実施形態に係る電源制御回路16の構成図である。図9は、図8のレベルシフタ162の一例を示す回路図である。
図8に示すように、本発明の第2実施形態に係る電源制御回路16は、外部回路20に接続されるレベルシフタ162と、レベルシフタ162に接続されるパルス生成回路161と、パルス生成回路161及び電荷供給回路14に接続される波形整形回路163と、を備える。
図8のレベルシフタ162は、オペレーション状態に基づいて第1内部電圧VINTを生成し、第1内部電圧VINTの電圧レベルを変換して第2内部電圧VPPを生成し、第2内部電圧VPPの波形を反転させて出力するように構成される。第1内部電圧VINTは、外部電圧VDDを降圧されことによって生成される。第2内部電圧VPPは、外部電圧VDDを昇圧することによって生成される。第1内部電圧VINTは外部電圧VDDより小さく、第2内部電圧VPPは外部電圧VDDより大きい(VINT<VDD<VPP)。例えば、レベルシフタ162は、図9の回路で構成される。図9のレベルシフタ162は、レベルシフト部LSと、第2インバータ162cと、を備える。レベルシフト部LSは、本発明の第1実施形態と同様の第1インバータ162a及び第1差動回路162bを備える。第2インバータ162cは、本発明の第1実施形態と同様である(図6を参照)。
図8のパルス生成回路161は、レベルシフタ162から出力された第2内部電圧VPPのパルスPを生成するように構成される。例えば、パルス生成回路161は、本発明の第1実施形態と同様の回路で構成される(図5を参照)。
図8の波形整形回路163は、パルス生成回路161によって生成されたパルスPのパルス幅を維持しながらパルス波形を整形するように構成される。例えば、波形整形回路163は、本発明の第1実施形態と同様の回路で構成される(図7を参照)。なお、本発明の第2実施形態では、波形整形回路163を構成するインバータ回路の数は偶数であれば幾つでも良い。また、本発明の第2実施形態では、パルス生成回路161と電荷供給回路14との物理的距離が、信号補正を必要としない程度に近い(すなわち、レベルシフタ162と電荷供給回路14とを接続する配線が短い)場合には、波形整形回路163は省略されても良い。
本発明の第2実施形態によれば、外部電圧VDDを昇圧することによって生成された第2内部電圧VPPによってパルスPが生成されるので、本発明の第1実施形態におけるレベルシフタがなくても、パルスPのパルス幅を一定に保つことができる。
(第3実施形態)
(第3実施形態)
本発明の第3実施形態について説明する。本発明の第1及び第2実施形態は、1つのレベルシフタによって電圧レベルが変換される例であるが、本発明の第3実施形態は、複数のレベルシフタによって電圧レベルが変換される例である。なお、上述した実施形態と同様の内容についての説明は省略する。
本発明の第3実施形態に係る電源回路の構成について説明する。図10は、本発明の第3実施形態に係る電源制御回路16の構成図である。図11は、図10のタイミング制御回路164の一例を示す回路図(図11(A))及びタイミング制御回路164で取り扱われる信号の波形図(図11(B))である。図12は、図10のパルス生成回路161の一例を示す回路図(図12(A))及びパルス生成回路161で取り扱われる信号の波形図(図12(B))である。
図10に示すように、本発明の第3実施形態に係る電源制御回路16は、外部回路20に接続されるタイミング制御回路164と、タイミング制御回路164に接続される第1及び第2レベルシフタ1621,1622と、第1及び第2レベルシフタ1621,1622に接続されるパルス生成回路161と、パルス生成回路161及び電荷供給回路14に接続される波形整形回路163と、を備える。
図10のタイミング制御回路164は、オペレーション状態に基づいて第1内部電圧VINT1で駆動する第1内部信号PINT1を生成するとともに、第1内部信号PINT1を所定時間遅延させて第2内部電圧VINT2で駆動する第2内部信号PINT2を生成するように構成される。例えば、タイミング制御回路164は、図11(A)の回路(すなわち、抵抗、キャパシタ、及びインバータから構成される2つのラダー状の回路)によって実現される。図11(A)では、タイミング制御回路164は、オペレーション信号OPに基づいてスイッチを切り替え、オペレーション信号OPのレベルの変化点(例えば、ロウレベルからハイレベルへ切り替わる点)において第1内部電圧VINT1を生成し、その変化点から所定の遅延時間Dが経過した後に第2内部電圧VINT2を生成する。図11(B)では、入力信号IN、出力信号OUT1,OUT2、及び内部ノードA,Bの波形が示される。図11(B)に示すように、図11(A)のタイミング制御回路164では、入力信号IN(オペレーション信号OP)から出力信号OUT1,OUT2(第1内部電圧VINT1及び第2内部電圧VINT2)が得られる。なお、本発明の第3実施形態では、タイミング制御回路164のキャパシタ又は抵抗の数を変えることによって第1内部電圧VINT1と第2内部電圧VINT2との遅延時間Dをトリミングすることができるようになる。
図10の第1レベルシフタ1621は、タイミング制御回路164によって生成された第1内部信号PINT1のレベルを変換し、第1内部信号PINT1の波形を反転させることによって第1外部電圧VDD1で駆動する第1外部信号PDD1を生成し、その第1外部信号PDD1を出力するように構成される。例えば、第1レベルシフタ1621は、本発明の第2実施形態に係るレベルシフタ162と同様の回路で構成される(図9を参照)。
図10の第2レベルシフタ1622は、タイミング制御回路164によって生成された第2内部信号PINT2のレベルを変換し、第2内部信号PINT2の波形を反転させることによって第2外部電圧VDD2で駆動する第2外部信号PDD2を生成し、その第2外部信号PDD2を出力するように構成される。例えば、第2レベルシフタ1622は、本発明の第2実施形態に係るレベルシフタ162と同様の回路(すなわち、第1レベルシフタ1621と同様の回路)で構成される(図9を参照)。
図10のパルス生成回路161は、第1及び第2レベルシフタ1621,1622から出力された第1及び第2外部信号PDD1,PDD2の論理和を演算してパルスPを生成するように構成される。例えば、パルス生成回路161は、図12(A)の回路で実現される。図12(A)では、パルス生成回路161は、第1外部信号PDD1と、第2外部信号PDD2の反転信号PDD2´と、の論理積を演算することによって、パルスPを生成する。図12(B)では、第1及び第2外部信号PDD1,PDD2、第2外部信号PDD2の反転信号PDD2´、及びパルスPの波形が示される。図12(B)に示すように、図12(A)のパルス生成回路161では、第1及び第2外部信号PDD1,PDD2からパルスPが得られる。
図10の波形整形回路163は、本発明の第2実施形態と同様である。
本発明の第3実施形態によれば、図10の第1及び第2レベルシフタ1621,1622が互いに同様の回路で構成されるので、第1及び第2外部信号PDD1,PDD2の立ち上がりの変化点の間隔が保たれる。その結果、第1及び第2レベルシフタ1621,1622におけるパルスPの損失を防ぐことができる。
上述した実施形態は、いずれも一例であって限定的なものではないと考えられるべきである。本発明の技術的範囲は、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
10 電源回路
12 フィードバック回路
14 電荷供給回路
16 電源制御回路
161 パルス生成回路
162 レベルシフタ
LS レベルシフト部
162a 第1インバータ
162b 第1差動回路
PC パルス幅変換部
162c 第2インバータ
162d 第2差動回路
1621 第1レベルシフタ
1622 第2レベルシフタ
163 波形整形回路
20 外部回路
12 フィードバック回路
14 電荷供給回路
16 電源制御回路
161 パルス生成回路
162 レベルシフタ
LS レベルシフト部
162a 第1インバータ
162b 第1差動回路
PC パルス幅変換部
162c 第2インバータ
162d 第2差動回路
1621 第1レベルシフタ
1622 第2レベルシフタ
163 波形整形回路
20 外部回路
Claims (7)
- 外部回路と接続可能な電源回路であって、
一定の内部電圧を前記外部回路に印加するフィードバック回路と、
パルスのパルス幅に応じた電荷を前記外部回路に供給する電荷供給回路と、
前記外部回路のオペレーションに対応するオペレーション状態に依存しない一定のパルスを前記電荷供給回路に供給するようにレベルシフトを行う電源制御回路と、備える、
ことを特徴とする電源回路。 - 前記電源制御回路は、
前記オペレーション状態に基づいてパルスを生成するパルス生成回路と、
前記パルス生成回路によって生成されたパルスの電圧レベルを変換し、前記変換されたパルスのパルス幅を前記パルス生成回路によって生成されたパルスのパルス幅と同じ値に戻して前記パルスを出力するレベルシフタと、
を備える、
請求項1記載の電源回路。 - 前記レベルシフタは、
複数のトランジスタで構成された第1インバータと、前記第1インバータを構成するトランジスタと異なる特性を有するトランジスタで構成された第1差動回路と、を備えるレベルシフト部と、
前記第1インバータを構成するトランジスタと異なる特性を有するトランジスタで構成された第2インバータと、前記第1差動回路と同じ構成を有する第2差動回路と、を備えるパルス幅変換部と、を備える、
請求項2記載の電源回路。 - 前記電源制御回路は、
前記オペレーション状態に基づいて第1内部電圧を生成し、前記第1内部電圧の電圧レベルを変換して第2内部電圧を生成し、前記第2内部電圧の波形を反転させて出力するレベルシフタと、
前記レベルシフタから出力された第2内部電圧のパルスを生成するパルス生成回路と、を備える、
請求項1記載の電源回路。 - 前記電源制御回路は、
前記オペレーション状態に基づいて第1内部電圧で駆動する第1内部信号を生成するとともに、前記第1内部信号を所定時間遅延させて第2内部電圧で駆動する第2内部信号を生成するタイミング制御回路と、
前記タイミング制御回路によって生成された第1内部信号のレベルを変換する第1レベルシフタと、
前記タイミング制御回路によって生成された第2内部信号のレベルを変換する第2レベルシフタと、
前記第1及び第2レベルシフタによって変換された第1及び第2内部信号のパルスを生成するパルス生成回路と、を備える、
請求項1記載の電源回路。 - 前記電源制御回路は、さらに、前記レベルシフタから出力されたパルス又は前記パルス生成回路によって生成されたパルスのパルス幅を維持しながらパルス波形を整形するパルス波形整形回路を備える、
請求項1乃至5の何れか1項記載の電源回路。 - 前記パルス波形整形回路は、NMOS(n-channel Metal Oxide Semiconductor)トランジスタ及びPMOSトランジスタ(p-channel Metal Oxide Semiconductor)を含むインバータ回路が偶数個直列に接続されたものである、
請求項6記載の電源回路。
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JP2010012069A JP2011151654A (ja) | 2010-01-22 | 2010-01-22 | 電源回路 |
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A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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