JP2011151654A - 電源回路 - Google Patents

Abstract

【課題】どの条件下でも一定のパルス幅で駆動する電源回路を提供する
【解決手段】電源回路１０は、外部回路２０と接続可能である。電源回路１０は、一定の内部電圧を外部回路２０に印加するフィードバック回路１２と、パルスのパルス幅に応じた電荷を外部回路２０に供給する電荷供給回路１４と、外部回路２０のオペレーションに対応するオペレーション状態に依存しない一定のパルスを電荷供給回路１４に供給する電源制御回路１６と、備える。
【選択図】図１

Description

本発明は、電源回路に関し、より詳しくは、半導体記憶装置等の外部回路と接続可能で、外部回路に対するオペレーションに対応する状態（以下、「オペレーション状態」という）に応じて電荷を供給するように構成される電源回路に関する。

半導体記憶装置の周辺回路等の外部回路に接続される電源回路は、その周辺回路のオペレーション状態に応じて、その周辺回路に電荷を供給するように構成される。電源回路の電荷供給量は、電源回路を駆動させるパルスのパルス幅に依存する。

比較的高い周波数での動作が求められる半導体記憶装置の周辺回路等の外部回路の動作を補償するためには、電荷供給量の安定性が必要である。従って、様々な条件（例えば、トランジスタの製造プロセスにおけるバラツキ、動作温度、動作電圧等）下で動作する電源回路には、どの条件下でも一定のパルス幅で駆動する事が求められる。

しかしながら、従来の電源回路では、レベルシフタの出力であるパルスが条件によって変化してしまう。すなわち、電源回路は、条件によって異なるパルス幅で駆動する。その結果、電源回路から外部回路への電荷供給量が不安定になる。

特開２０００−２４４３０６号公報

本発明の目的は、どの条件下でも一定のパルス幅で駆動する電源回路を提供することである。

本発明の一態様によれば、
外部回路と接続可能な電源回路であって、
一定の内部電圧を前記外部回路に印加するフィードバック回路と、
パルスのパルス幅に応じた電荷を前記外部回路に供給する電荷供給回路と、
前記外部回路のオペレーションに対応するオペレーション状態に依存しない一定のパルスを前記電荷供給回路に供給する電源制御回路と、備える、
ことを特徴とする電源回路
が提供される。

本発明によれば、どの条件下でも一定のパルス幅で駆動する電源回路が提供される。

本発明の第１実施形態に係る電源回路１０の構成図である。 図１のフィードバック回路１２の一例を示す回路図である。 図１の電荷供給回路１４の一例を示す回路図である。 図１の電源制御回路１６の構成図である。 図４のパルス生成回路１６１の一例を示す回路図（図５（Ａ））及び特性を示すグラフ（図５（Ｂ））である。 図４のレベルシフタ１６２の一例を示す回路図である。 図４の波形整形回路１６３の一例を示す回路図である。 本発明の第２実施形態に係る電源制御回路１６の構成図である。 図８のレベルシフタ１６２の一例を示す回路図である。 本発明の第３実施形態に係る電源制御回路１６の構成図である。 図１０のタイミング制御回路１６４の一例を示す回路図（図１１（Ａ））及びタイミング制御回路１６４で取り扱われる信号の波形図（図１１（Ｂ））である。 図１０のパルス生成回路１６１の一例を示す回路図（図１２（Ａ））及びパルス生成回路１６１で取り扱われる信号の波形図（図１２（Ｂ））である。

以下、本発明の実施形態について、図面を参照して詳細に説明する。
（第１実施形態）

本発明の第１実施形態について説明する。本発明の第１実施形態は、パルス生成回路によってパルスが生成された後に、レベルシフタによってパルスの電圧レベルが変換される例である。

本発明の第１実施形態に係る電源回路の構成について説明する。図１は、本発明の第１実施形態に係る電源回路１０の構成図である。図２は、図１のフィードバック回路１２の一例を示す回路図である。図３は、図１の電荷供給回路１４の一例を示す回路図である。図４は、図１の電源制御回路１６の構成図である。図５は、図４のパルス生成回路１６１の一例を示す回路図（図５（Ａ））及びパルス生成回路１６１で取り扱われる信号の波形図（図５（Ｂ））である。図６は、図４のレベルシフタ１６２の一例を示す回路図である。図７は、図４の波形整形回路１６３の一例を示す回路図である。

図１に示すように、本発明の第１実施形態に係る電源回路１０は、フィードバック回路１２と、電荷供給回路１４と、電源制御回路１６と、を備える。また、電源回路１０は、外部回路２０と接続可能である。

図１の外部回路２０は、電源回路１０から供給される内部電圧Ｖ_ＩＮＴ又は電荷Ｃによって動作し、実行中のオペレーションに対応する状態（以下、「オペレーション状態」という）を示すオペレーション信号ＯＰを電源回路１０に供給するように構成される。例えば、外部回路２０は、半導体記憶装置の周辺回路である。例えば、半導体記憶装置がＤＤＲ（Double Data Rate）インタフェースを有する場合には、オペレーションは、読み出しコマンド、書き込みコマンド等の外部制御コマンドに応じて発生する。より具体的には、読み出しコマンドに応じて、発生するオペレーションは、半導体記憶装置内のデータ転送、半導体記憶装置外へのデータ出力である。特に、これらのデータ転送及びデータ出力等のオペレーションでは、外部回路２０が多くの電荷Ｃを必要とする。すなわち、外部回路２０が大きな電力を消費する。

図１のフィードバック回路１２は、一定の内部電圧Ｖ_ＩＮＴを外部回路２０に印加するように構成される。換言すると、フィードバック回路１２は、オペレーションに必要な電荷量が既知でない場合に、その電荷量に相当する電荷Ｃを外部回路２０に供給するように構成される。例えば、フィードバック回路１２は、図２の回路によって実現される。図２において、Ｖ_ＲＥＦは基準電圧である。

図１の電荷供給回路１４は、電源制御回路１６から供給されるパルスＰのパルス幅に応じた電荷Ｃを外部回路２０に供給するように構成される。換言すると、電荷供給回路１４は、オペレーションに必要な電荷量が既知である場合に、その既知の電荷量に相当する電荷Ｃを外部回路２０に供給するように構成される。電荷供給回路１４は、フィードバック回路１２より高い応答性を有する。例えば、電荷供給回路１４は、図３の回路によって実現される。図３に示すように、電荷供給回路１４は、キッカーコントローラ回路と、キッカー回路と、を備える。

図３のキッカーコントローラ回路は、オペアンプと、ＮＭＯＳトランジスタＴｒ(Ｎ)と、ＰＭＯＳトランジスタＴｒ(Ｐ)と、固定抵抗Rと、可変抵抗Ｒｘと、ＮＭＯＳトランジスタに相当するスイッチングトランジスタＳＷと、を備える。

図３では、オペアンプの出力端子は、ＮＭＯＳトランジスタＴｒ(Ｎ)のゲート端子に接続され、オペアンプの＋入力端子は、固定抵抗Ｒを介して、ＮＭＯＳトランジスタＴｒ(Ｎ)のソース端子に接続されている。また、オペアンプの−入力端子には、参照電位Ｖ_{ＲＥＦＤＣ}が供給される。また、ＮＭＯＳトランジスタＴｒ(Ｎ)のドレイン端子は、ＰＭＯＳトランジスタＴｒ(Ｐ)のドレイン端子に接続され、ＰＭＯＳトランジスタＴｒ(Ｐ)のソース端子は、外部電圧ＶＤＤの電源線に接続されている。すなわち、図３のキッカーコントローラ回路は、フィードバック系のオペアンプを備えている。

図３のキッカー回路は、ＰＭＯＳトランジスタに相当する第１乃至第４トランジスタＴｒ１乃至Ｔｒ４と、ＰＭＯＳトランジスタに相当する第１乃至第４スイッチングトランジスタＳＷ１乃至ＳＷ４と、を備え、キャパシタＣに接続されている。ゲート幅Ｗは、電流Ｉの１次比例関数である。第１乃至第４スイッチングトランジスタＳＷ１乃至ＳＷ４は、それぞれ、Ｗ，Ｗ／２，Ｗ／３，Ｗ／４というゲート幅を有する。すなわち、第１乃至第４スイッチングトランジスタＳＷ１乃至ＳＷ４を組み合わせることによって、１６通りの電流ＩをキャパシタＣに供給することができる。換言すると、オンする第１乃至第４スイッチングトランジスタＳＷの数によって、キャパシタＣに供給する電荷量が制御される。

図３では、第１乃至第４トランジスタＴｒ１乃至Ｔｒ４のゲート端子は、ＮＭＯＳトランジスタＴｒ(Ｎ)のドレイン端子と、ＰＭＯＳトランジスタＴｒ(Ｐ)のゲート端子及びドレイン端子と、に接続されている。また、第１乃至第４トランジスタＴｒ１乃至Ｔｒ４のソース端子は、外部電圧ＶＤＤの電源線に接続されている。また、第１乃至第４トランジスタＴｒ１乃至Ｔｒ４のドレイン端子は、第１乃至第４スイッチングトランジスタＳＷ１乃至ＳＷ４のソース端子に接続されている。また、第１乃至第４スイッチングトランジスタＳＷ１乃至ＳＷ４のドレイン端子は、キャパシタＣに接続されている。

第１乃至第４トランジスタＴｒ１乃至Ｔｒ４はそれぞれ、ドレイン端子から電流を出力する。これらの電流は、それぞれ第１乃至第４スイッチングトランジスタＳＷ１乃至ＳＷ４を通過し、キャパシタＣに蓄積される。これにより、キャパシタＣの電極間には、出力電圧となるキャパシタ電圧Ｖ_Ｘが発生する。例えば、電荷供給回路１４は、電源電圧生成用の電荷を供給するための回路であり、この場合、上記出力電圧は、電源電圧として使用される。

以上のように、図３のキッカー回路は、第１乃至第４トランジスタＴｒ１乃至Ｔｒ４と、第１乃至第４スイッチングトランジスタＳＷ１乃至ＳＷ４とを備えている。本発明の第１実施形態では、第１乃至第４トランジスタＴｒ１乃至Ｔｒ４はそれぞれ、電流Ｉ、Ｉ／２、Ｉ／４、Ｉ／８を出力する。従って、本発明の第１実施形態では、第１乃至第４スイッチングトランジスタＳＷ１乃至ＳＷ４のオン／オフにより、１６（＝２^４）通りのキャパシタ電圧Ｖ_Ｘを生成することができる。

また、本発明の第１実施形態では、キッカー回路が、Ｎ個のトランジスタと、Ｎ個のスイッチングトランジスタと、を備え、Ｎ個のトランジスタがそれぞれ、電流Ｉ〜Ｉ／２^Ｎ−１を出力しても良い。この場合には、本発明の第１実施形態では、Ｎ個のスイッチングトランジスタのオン／オフにより、２^Ｎ通りのキャパシタ電圧Ｖ_Ｘを生成することができる。

図１の電源制御回路１６は、オペレーション状態に依存しない一定のパルスＰを電荷供給回路１４に供給するようにレベルシフトを行うように構成される。すなわち、パルスＰは、電源制御回路１６のレベルシフトにより生成されているにもかかわらず、外部回路２０のオペレーションに依存しない一定のパルス幅を有する。例えば、図４に示すように、電源制御回路１６は、外部回路２０に接続されるパルス生成回路１６１と、パルス生成回路１６１に接続されるレベルシフタ１６２と、レベルシフタ１６２及び電荷供給回路１４に接続される波形整形回路１６３と、を備える。

図４のパルス生成回路１６１は、オペレーション状態に基づいてパルスＰを生成するように構成される。例えば、パルス生成回路１６１は、図５（Ａ）の回路（すなわち、抵抗、キャパシタ、及びインバータから構成される２つのラダー状の回路）によって実現される。図５（Ａ）では、パルス生成回路１６１は、オペレーション信号ＯＰに基づいてスイッチを切り替え、オペレーション信号ＯＰのレベルの変化点（例えば、ロウレベルからハイレベルへ切り替わる点）においてパルスＰを生成する。図５（Ｂ）では、入力信号ＩＮ、出力信号ＯＵＴ、及び内部ノードＡ，Ｂの波形が示される。図５（Ｂ）に示すように、図５（Ａ）のパルス生成回路１６１では、入力信号ＩＮ（オペレーション信号ＯＰ）から出力信号ＯＵＴ（パルスＰ）が得られる。なお、本発明の第１実施形態では、パルス生成回路１６１のキャパシタ又は抵抗の数を変えることによってパルス幅をトリミングすることができるようになる。

図４のレベルシフタ１６２は、パルス生成回路１６１によって生成されたパルスＰの電圧レベルを内部電圧Ｖ_ＩＮＴから外部電圧に変換するとともに、変換されたパルスＰのパルス幅をパルス生成回路１６１によって生成されたパルスＰと同じパルス幅に戻してパルスＰを出力するように構成される。例えば、レベルシフタ１６２は、図６の回路で構成される。図６のレベルシフタ１６２は、レベルシフト部ＬＳと、パルス幅変換部ＰＣと、を備える。レベルシフト部ＬＳは、複数のトランジスタで構成された第１インバータ１６２ａと、第１インバータ１６２ａを構成するトランジスタと異なる特性を有するトランジスタで構成された第１差動回路１６２ｂと、を備える。パルス幅変換部ＰＣは、第１インバータ１６２ａを構成するトランジスタと異なる特性を有するトランジスタで構成された第２インバータ１６２ｃと、第１差動回路１６２ｂと同じ構成を有する第２差動回路１６２ｄと、を備える。

図６の第１インバータ１６２ａは、第１駆動電圧Ｖ_１（例えば、Ｖ_１＝１．５［Ｖ］）で動作するＮＭＯＳ（n-channel Metal Oxide Semiconductor）トランジスタ及びＰＭＯＳ（p-channel Metal Oxide Semiconductor）トラジスタで構成される。第１インバータ１６２ａでは、ＮＭＯＳトランジスタのゲート長はＬ_Ｎ１であり、ＮＭＯＳトランジスタのゲート幅はＷ_Ｎ１であり、ＰＭＯＳトランジスタのゲート長はＬ_Ｐ１であり、ＰＭＯＳトランジスタのゲート幅はＷ_Ｐ１である。

図６の第１差動回路１６２ｂは、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが組み合わされた回路で構成される。第１差動回路１６２ｂでは、第１ＮＭＯＳトランジスタのゲート長はＬ_Ｎ２であり、第１ＮＭＯＳトランジスタのゲート幅はＷ_Ｎ２であり、第２ＮＭＯＳトランジスタのゲート長はＬ_Ｎ２であり、第２ＮＭＯＳトランジスタのゲート幅はＷ_Ｎ２であり、第１ＰＭＯＳトランジスタのゲート長はＬ_Ｐ２であり、第１ＰＭＯＳトランジスタのゲート幅はＷ_Ｐ２であり、第２ＰＭＯＳトランジスタのゲート長はＬ_Ｐ２であり、第２ＰＭＯＳトランジスタのゲート幅はＷ_Ｐ２である。従って、図６の第１インバータ１６２ａ及び第１差動回路１６２ｂを通過したパルスＰでは、電圧レベル及びパルス幅が変化する。

図６の第２インバータ１６２ｃは、第２駆動電圧Ｖ_２（例えば、Ｖ_２＝１．８［Ｖ］）で動作するＮＭＯＳトランジスタ及びＰＭＯＳトラジスタで構成される。第２インバータ１６２ｃでは、ＮＭＯＳトランジスタのゲート長はＬ_Ｎ３であり、ＮＭＯＳトランジスタのゲート幅はＷ_Ｎ３であり、ＰＭＯＳトランジスタのゲート長はＬ_Ｐ３であり、ＰＭＯＳトランジスタのゲート幅はＷ_Ｐ３である。

図６の第２差動回路１６２ｄは、第１差動回路１６２ｂと同様に、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが組み合わされた回路で構成される。従って、図６の第２インバータ１６２ｃ及び第２差動回路１６２ｄを通過したパルスＰでは、パルス幅が図６の第１インバータ１６２ａを通過する前（すなわち、パルス生成回路１６１によって生成されたパルスＰのパルス幅）と同じ値に変化する。その結果、図１の電源制御回路１６から電荷供給回路１４に供給されるパルスＰは、図４のパルス生成回路１６１によって生成されたパルスＰと同じパルス幅を有し、レベルシフタ１６２によって変換された電圧レベルを有する。換言すると、外部回路２０からいかなるオペレーション信号ＯＰが供給されたとしても、パルスＰのパルス幅は、常に一定となる。

図４の波形整形回路１６３は、レベルシフタから出力されたパルスＰのパルス幅を維持しながらパルス波形を整形するように構成される。例えば、波形整形回路１６３は、図７の回路で構成される。図７の波形整形回路１６３は、ＮＭＯＳトランジスタ（ゲート幅Ｗ_Ｎ）及びＰＭＯＳトランジスタ（ゲート幅Ｗ_Ｐ）を含むインバータ回路が２個直列に接続されたものである。なお、本発明の第１実施形態では、波形整形回路１６３を構成するインバータ回路の数は偶数であれば幾つでも良い。インバータの数が偶数である場合には、パルスＰのロウレベルからハイレベルへの変化点とハイレベルからロウレベルへの変化点とが両方とも遅延するため、波形整形回路１６３によって出力されるパルスＰのパルス幅は一定になる。また、本発明の第１実施形態では、レベルシフタ１６２と電荷供給回路１４との物理的距離が、信号補正を必要としない程度に近い（すなわち、レベルシフタ１６２と電荷供給回路１４とを接続する配線が短い）場合には、波形整形回路１６３は省略されても良い。

本発明の第１実施形態によれば、外部回路２０からいかなるオペレーション信号ＯＰが供給されたとしても、電源制御回路１６から電荷供給回路１４に供給されるパルスＰは、常にパルス生成回路１６１によって生成されたパルスＰと同じパルス幅を有する。すなわち、レベルシフタ１６２を通過したパルスＰでは、立ち上がりの遅延時間と立ち下がりの遅延時間とが同程度になる。従って、電源制御回路１６から電荷供給回路１４に供給されるパルスＰのパルス幅が一定に保たれる。その結果、電源回路１０から外部回路２０への電荷供給量が安定し、ひいては、外部回路２０の動作の安定性が向上する。特に、外部回路２０が半導体記憶装置の周辺回路である場合には、半導体記憶装置の電源電圧の安定性が向上する。

また、本発明の第１実施形態によれば、レベルシフタ１６２から出力されたパルスＰのパルス幅を維持しながらパルス波形を整形する波形整形回路１６３が設けられているので、レベルシフタ１６２と電荷供給回路１４との物理的距離（配線長）にかかわらず、上述の効果が得られる。
（第２実施形態）

本発明の第２実施形態について説明する。本発明の第１実施形態は、パルス生成回路によってパルスが生成された後に、レベルシフタによってパルスの電圧レベルが変換される例であるが、本発明の第２実施形態は、レベルシフタによって電圧レベルが変換された後に、パルス生成回路によってパルスＰが生成される例である。なお、上述した実施形態と同様の内容についての説明は省略する。

本発明の第２実施形態に係る電源回路の構成について説明する。図８は、本発明の第２実施形態に係る電源制御回路１６の構成図である。図９は、図８のレベルシフタ１６２の一例を示す回路図である。

図８に示すように、本発明の第２実施形態に係る電源制御回路１６は、外部回路２０に接続されるレベルシフタ１６２と、レベルシフタ１６２に接続されるパルス生成回路１６１と、パルス生成回路１６１及び電荷供給回路１４に接続される波形整形回路１６３と、を備える。

図８のレベルシフタ１６２は、オペレーション状態に基づいて第１内部電圧Ｖ_ＩＮＴを生成し、第１内部電圧Ｖ_ＩＮＴの電圧レベルを変換して第２内部電圧Ｖ_ＰＰを生成し、第２内部電圧Ｖ_ＰＰの波形を反転させて出力するように構成される。第１内部電圧Ｖ_ＩＮＴは、外部電圧ＶＤＤを降圧されことによって生成される。第２内部電圧Ｖ_ＰＰは、外部電圧ＶＤＤを昇圧することによって生成される。第１内部電圧Ｖ_ＩＮＴは外部電圧ＶＤＤより小さく、第２内部電圧Ｖ_ＰＰは外部電圧ＶＤＤより大きい（Ｖ_ＩＮＴ＜ＶＤＤ＜Ｖ_ＰＰ）。例えば、レベルシフタ１６２は、図９の回路で構成される。図９のレベルシフタ１６２は、レベルシフト部ＬＳと、第２インバータ１６２ｃと、を備える。レベルシフト部ＬＳは、本発明の第１実施形態と同様の第１インバータ１６２ａ及び第１差動回路１６２ｂを備える。第２インバータ１６２ｃは、本発明の第１実施形態と同様である（図６を参照）。

図８のパルス生成回路１６１は、レベルシフタ１６２から出力された第２内部電圧Ｖ_ＰＰのパルスＰを生成するように構成される。例えば、パルス生成回路１６１は、本発明の第１実施形態と同様の回路で構成される（図５を参照）。

図８の波形整形回路１６３は、パルス生成回路１６１によって生成されたパルスＰのパルス幅を維持しながらパルス波形を整形するように構成される。例えば、波形整形回路１６３は、本発明の第１実施形態と同様の回路で構成される（図７を参照）。なお、本発明の第２実施形態では、波形整形回路１６３を構成するインバータ回路の数は偶数であれば幾つでも良い。また、本発明の第２実施形態では、パルス生成回路１６１と電荷供給回路１４との物理的距離が、信号補正を必要としない程度に近い（すなわち、レベルシフタ１６２と電荷供給回路１４とを接続する配線が短い）場合には、波形整形回路１６３は省略されても良い。

本発明の第２実施形態によれば、外部電圧ＶＤＤを昇圧することによって生成された第２内部電圧Ｖ_ＰＰによってパルスＰが生成されるので、本発明の第１実施形態におけるレベルシフタがなくても、パルスＰのパルス幅を一定に保つことができる。
（第３実施形態）

本発明の第３実施形態について説明する。本発明の第１及び第２実施形態は、１つのレベルシフタによって電圧レベルが変換される例であるが、本発明の第３実施形態は、複数のレベルシフタによって電圧レベルが変換される例である。なお、上述した実施形態と同様の内容についての説明は省略する。

本発明の第３実施形態に係る電源回路の構成について説明する。図１０は、本発明の第３実施形態に係る電源制御回路１６の構成図である。図１１は、図１０のタイミング制御回路１６４の一例を示す回路図（図１１（Ａ））及びタイミング制御回路１６４で取り扱われる信号の波形図（図１１（Ｂ））である。図１２は、図１０のパルス生成回路１６１の一例を示す回路図（図１２（Ａ））及びパルス生成回路１６１で取り扱われる信号の波形図（図１２（Ｂ））である。

図１０に示すように、本発明の第３実施形態に係る電源制御回路１６は、外部回路２０に接続されるタイミング制御回路１６４と、タイミング制御回路１６４に接続される第１及び第２レベルシフタ１６２１，１６２２と、第１及び第２レベルシフタ１６２１，１６２２に接続されるパルス生成回路１６１と、パルス生成回路１６１及び電荷供給回路１４に接続される波形整形回路１６３と、を備える。

図１０のタイミング制御回路１６４は、オペレーション状態に基づいて第１内部電圧Ｖ_ＩＮＴ１で駆動する第１内部信号Ｐ_ＩＮＴ１を生成するとともに、第１内部信号Ｐ_ＩＮＴ１を所定時間遅延させて第２内部電圧Ｖ_ＩＮＴ２で駆動する第２内部信号Ｐ_ＩＮＴ２を生成するように構成される。例えば、タイミング制御回路１６４は、図１１（Ａ）の回路（すなわち、抵抗、キャパシタ、及びインバータから構成される２つのラダー状の回路）によって実現される。図１１（Ａ）では、タイミング制御回路１６４は、オペレーション信号ＯＰに基づいてスイッチを切り替え、オペレーション信号ＯＰのレベルの変化点（例えば、ロウレベルからハイレベルへ切り替わる点）において第１内部電圧Ｖ_ＩＮＴ１を生成し、その変化点から所定の遅延時間Ｄが経過した後に第２内部電圧Ｖ_ＩＮＴ２を生成する。図１１（Ｂ）では、入力信号ＩＮ、出力信号ＯＵＴ_１，ＯＵＴ_２、及び内部ノードＡ，Ｂの波形が示される。図１１（Ｂ）に示すように、図１１（Ａ）のタイミング制御回路１６４では、入力信号ＩＮ（オペレーション信号ＯＰ）から出力信号ＯＵＴ_１，ＯＵＴ_２（第１内部電圧Ｖ_ＩＮＴ１及び第２内部電圧Ｖ_ＩＮＴ２）が得られる。なお、本発明の第３実施形態では、タイミング制御回路１６４のキャパシタ又は抵抗の数を変えることによって第１内部電圧Ｖ_ＩＮＴ１と第２内部電圧Ｖ_ＩＮＴ２との遅延時間Ｄをトリミングすることができるようになる。

図１０の第１レベルシフタ１６２１は、タイミング制御回路１６４によって生成された第１内部信号Ｐ_ＩＮＴ１のレベルを変換し、第１内部信号Ｐ_ＩＮＴ１の波形を反転させることによって第１外部電圧Ｖ_ＤＤ１で駆動する第１外部信号Ｐ_ＤＤ１を生成し、その第１外部信号Ｐ_ＤＤ１を出力するように構成される。例えば、第１レベルシフタ１６２１は、本発明の第２実施形態に係るレベルシフタ１６２と同様の回路で構成される（図９を参照）。

図１０の第２レベルシフタ１６２２は、タイミング制御回路１６４によって生成された第２内部信号Ｐ_ＩＮＴ２のレベルを変換し、第２内部信号Ｐ_ＩＮＴ２の波形を反転させることによって第２外部電圧Ｖ_ＤＤ２で駆動する第２外部信号Ｐ_ＤＤ２を生成し、その第２外部信号Ｐ_ＤＤ２を出力するように構成される。例えば、第２レベルシフタ１６２２は、本発明の第２実施形態に係るレベルシフタ１６２と同様の回路（すなわち、第１レベルシフタ１６２１と同様の回路）で構成される（図９を参照）。

図１０のパルス生成回路１６１は、第１及び第２レベルシフタ１６２１，１６２２から出力された第１及び第２外部信号Ｐ_ＤＤ１，Ｐ_ＤＤ２の論理和を演算してパルスＰを生成するように構成される。例えば、パルス生成回路１６１は、図１２（Ａ）の回路で実現される。図１２（Ａ）では、パルス生成回路１６１は、第１外部信号Ｐ_ＤＤ１と、第２外部信号Ｐ_ＤＤ２の反転信号Ｐ_ＤＤ２´と、の論理積を演算することによって、パルスＰを生成する。図１２（Ｂ）では、第１及び第２外部信号Ｐ_ＤＤ１，Ｐ_ＤＤ２、第２外部信号Ｐ_ＤＤ２の反転信号Ｐ_ＤＤ２´、及びパルスＰの波形が示される。図１２（Ｂ）に示すように、図１２（Ａ）のパルス生成回路１６１では、第１及び第２外部信号Ｐ_ＤＤ１，Ｐ_ＤＤ２からパルスＰが得られる。

図１０の波形整形回路１６３は、本発明の第２実施形態と同様である。

本発明の第３実施形態によれば、図１０の第１及び第２レベルシフタ１６２１，１６２２が互いに同様の回路で構成されるので、第１及び第２外部信号Ｐ_ＤＤ１，Ｐ_ＤＤ２の立ち上がりの変化点の間隔が保たれる。その結果、第１及び第２レベルシフタ１６２１，１６２２におけるパルスＰの損失を防ぐことができる。

上述した実施形態は、いずれも一例であって限定的なものではないと考えられるべきである。本発明の技術的範囲は、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１０ 電源回路
１２ フィードバック回路
１４ 電荷供給回路
１６ 電源制御回路
１６１ パルス生成回路
１６２ レベルシフタ
ＬＳ レベルシフト部
１６２ａ 第１インバータ
１６２ｂ 第１差動回路
ＰＣ パルス幅変換部
１６２ｃ 第２インバータ
１６２ｄ 第２差動回路
１６２１ 第１レベルシフタ
１６２２ 第２レベルシフタ
１６３ 波形整形回路
２０ 外部回路

Claims (7)

1. 外部回路と接続可能な電源回路であって、
   一定の内部電圧を前記外部回路に印加するフィードバック回路と、
   パルスのパルス幅に応じた電荷を前記外部回路に供給する電荷供給回路と、
   前記外部回路のオペレーションに対応するオペレーション状態に依存しない一定のパルスを前記電荷供給回路に供給するようにレベルシフトを行う電源制御回路と、備える、
   ことを特徴とする電源回路。
2. 前記電源制御回路は、
   前記オペレーション状態に基づいてパルスを生成するパルス生成回路と、
   前記パルス生成回路によって生成されたパルスの電圧レベルを変換し、前記変換されたパルスのパルス幅を前記パルス生成回路によって生成されたパルスのパルス幅と同じ値に戻して前記パルスを出力するレベルシフタと、
   を備える、
   請求項１記載の電源回路。
3. 前記レベルシフタは、
   複数のトランジスタで構成された第１インバータと、前記第１インバータを構成するトランジスタと異なる特性を有するトランジスタで構成された第１差動回路と、を備えるレベルシフト部と、
   前記第１インバータを構成するトランジスタと異なる特性を有するトランジスタで構成された第２インバータと、前記第１差動回路と同じ構成を有する第２差動回路と、を備えるパルス幅変換部と、を備える、
   請求項２記載の電源回路。
4. 前記電源制御回路は、
   前記オペレーション状態に基づいて第１内部電圧を生成し、前記第１内部電圧の電圧レベルを変換して第２内部電圧を生成し、前記第２内部電圧の波形を反転させて出力するレベルシフタと、
   前記レベルシフタから出力された第２内部電圧のパルスを生成するパルス生成回路と、を備える、
   請求項１記載の電源回路。
5. 前記電源制御回路は、
   前記オペレーション状態に基づいて第１内部電圧で駆動する第１内部信号を生成するとともに、前記第１内部信号を所定時間遅延させて第２内部電圧で駆動する第２内部信号を生成するタイミング制御回路と、
   前記タイミング制御回路によって生成された第１内部信号のレベルを変換する第１レベルシフタと、
   前記タイミング制御回路によって生成された第２内部信号のレベルを変換する第２レベルシフタと、
   前記第１及び第２レベルシフタによって変換された第１及び第２内部信号のパルスを生成するパルス生成回路と、を備える、
   請求項１記載の電源回路。
6. 前記電源制御回路は、さらに、前記レベルシフタから出力されたパルス又は前記パルス生成回路によって生成されたパルスのパルス幅を維持しながらパルス波形を整形するパルス波形整形回路を備える、
   請求項１乃至５の何れか１項記載の電源回路。
7. 前記パルス波形整形回路は、ＮＭＯＳ（n-channel Metal Oxide Semiconductor）トランジスタ及びＰＭＯＳトランジスタ（p-channel Metal Oxide Semiconductor）を含むインバータ回路が偶数個直列に接続されたものである、
   請求項６記載の電源回路。

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