JP2011151049A - Non-volatile semiconductor memory device and method for manufacturing the same - Google Patents

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    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices

Abstract

<P>PROBLEM TO BE SOLVED: To provide a non-volatile semiconductor memory device, which stably operates while securing sufficient current capacity in a crosspoint type configuration that is constituted by combining non-ohmic elements and a variable resistance layer. <P>SOLUTION: The non-volatile semiconductor memory device is equipped with: an interlayer insulating layer 16 formed on a substrate 11 including lower layer electrode wiring 15; contact holes formed in the interlayer insulating layer on the lower layer electrode wiring; non-ohmic elements 17 formed on the lower layer electrode wiring 15; variable resistance layers 22 embedded in the contact holes and formed on the non-ohmic elements 17; and upper layer electrode wiring 23 connected to the variable resistance layers 22 and formed on an interlayer insulating layer 16. In a non-ohmic element 17, at least one layer, which includes a semiconductor layer or an insulating-body layer in a stacked layer structure of a plurality of semiconductor layers, a stacked layer structure of metal electrode-body layers and semiconductor layers, or a stacked layer structure of metal electrode-body layers and insulating-body layers, is formed larger than the contact hole, and the other layers of the stacked layer structure are formed embedded in the contact hole. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、抵抗変化層を用いたクロスポイント型の不揮発性半導体記憶装置に関し、特にダイオードを抵抗変化層に直列に挿入する構成に関する。   The present invention relates to a cross-point type nonvolatile semiconductor memory device using a resistance change layer, and more particularly to a configuration in which a diode is inserted in series in a resistance change layer.

近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、大容量で、かつ不揮発性の半導体記憶装置の開発が活発に行われている。例えば、強誘電体を容量素子として用いる不揮発性半導体記憶装置は既に多くの分野で用いられている。さらに、このような強誘電体キャパシタを用いる不揮発性記憶装置に対して、電気的パルスの印加によって抵抗値が変化し、その状態を保持し続ける材料を用いた不揮発性半導体記憶装置（以下、ＲｅＲＡＭとよぶ）が、通常の半導体プロセスとの整合性を取りやすいという点で注目されている。   2. Description of the Related Art In recent years, with the advancement of digital technology in electronic devices, development of large-capacity and nonvolatile semiconductor memory devices has been actively conducted in order to store data such as music, images, and information. For example, nonvolatile semiconductor memory devices using a ferroelectric as a capacitor element have already been used in many fields. Further, in contrast to a nonvolatile memory device using such a ferroelectric capacitor, a nonvolatile semiconductor memory device (hereinafter referred to as ReRAM) using a material whose resistance value changes by application of an electric pulse and keeps the state. However, it is attracting attention because it is easy to achieve consistency with ordinary semiconductor processes.

例えば、1つのトランジスタと１つの記憶部とで構成されるＲｅＲＡＭにおいて、既存のＤＲＡＭ工程をそのまま使用可能とするための装置構成が示されている（例えば、特許文献１参照）。このＲｅＲＡＭは、トランジスタとこのトランジスタのドレインに連結されている不揮発性の記憶部からなる。そして、この記憶部は、上部電極と下部電極の間に電流パルスによって抵抗が可逆的に変化する抵抗変化層を挟持して構成されている。抵抗変化層としては、酸素欠損型タンタル酸化膜（ＴａＯｘ）、ニッケル酸化膜（NｉＯ）、バナジウム酸化膜（Ｖ２Ｏ５）、亜鉛酸化膜（ＺｎＯ）、ニオブ酸化膜（Ｎｂ２Ｏ５）、チタン酸化膜（ＴｉＯ２）、タングステン酸化膜（ＷＯ３）またはコバルト酸化膜（ＣｏＯ）等が用いられている。このような遷移金属酸化膜は閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに電圧または電流が印加されるまでは、その抵抗値を保持しつづけることが知られており、かつ既存のＤＲＡＭ工程をそのまま使用して作製できるという特徴を有している。 For example, an apparatus configuration for enabling an existing DRAM process to be used as it is in a ReRAM composed of one transistor and one storage unit is shown (for example, see Patent Document 1). The ReRAM includes a transistor and a nonvolatile storage unit connected to the drain of the transistor. And this memory | storage part is comprised by pinching | interposing the resistance change layer in which resistance changes reversibly with an electric current pulse between an upper electrode and a lower electrode. As the resistance change layer, an oxygen-deficient tantalum oxide film (TaO x ), a nickel oxide film (NiO), a vanadium oxide film (V 2 O 5 ), a zinc oxide film (ZnO), a niobium oxide film (Nb 2 O 5 ) A titanium oxide film (TiO 2 ), a tungsten oxide film (WO 3 ), a cobalt oxide film (CoO), or the like is used. Such a transition metal oxide film exhibits a specific resistance value when a voltage or current exceeding a threshold is applied, and the resistance value keeps the resistance value until a new voltage or current is applied. It is known that it can be manufactured using an existing DRAM process as it is.

上記例は１つのトランジスタと１つの不揮発性記憶部の構成からなるが、ペロブスカイト構造材料を用いたクロスポイント型のＲｅＲＡＭも示されている（例えば、特許文献２参照）。このＲｅＲＡＭは、基板の上にストライプ状の下部電極が形成され、下部電極を覆って全面にアクティブ層が形成されている。アクティブ層としては、電気的パルスによって抵抗が可逆的に変化する抵抗変化層が用いられる。アクティブ層の上には、下部電極に直交してストライプ状の上部電極が形成されている。このように、アクティブ層を挟んで下部電極と上部電極が交差している領域が記憶部になっており、下部電極と上部電極はそれぞれワード線またはビット線のいずれかとして機能する。このようなクロスポイント型構成とすることで、大容量化を実現できるとしている。   Although the above example includes a configuration of one transistor and one nonvolatile memory unit, a cross-point type ReRAM using a perovskite structure material is also shown (for example, see Patent Document 2). In this ReRAM, a stripe-shaped lower electrode is formed on a substrate, and an active layer is formed on the entire surface so as to cover the lower electrode. As the active layer, a resistance change layer whose resistance is reversibly changed by an electric pulse is used. On the active layer, a striped upper electrode is formed orthogonal to the lower electrode. Thus, a region where the lower electrode and the upper electrode intersect with each other with the active layer interposed therebetween is a memory portion, and each of the lower electrode and the upper electrode functions as either a word line or a bit line. By adopting such a cross-point configuration, it is possible to realize a large capacity.

クロスポイント型のＲｅＲＡＭの場合には、クロスした交点に形成されている抵抗変化層の抵抗値を読み取るときに、他の行や列の抵抗変化層の影響を避けるために抵抗変化層に対して直列にダイオードを挿入することが行われている。   In the case of a cross-point type ReRAM, when reading the resistance value of the resistance change layer formed at the crossing intersection, in order to avoid the influence of the resistance change layer in other rows and columns, A diode is inserted in series.

例えば、相互並行した間隔をもって配列された２以上のビット線と、相互並行した間隔をもって、上記ビット線と交差する方向に形成された２以上のワード線と、ビット線およびワード線の交差する位置であり、かつビット線上に形成された抵抗構造体と、この抵抗構造体およびワード線と接触するように抵抗構造体上に形成されたダイオード構造体とを備えた基板と、この基板上に形成された下部電極と、下部電極上に形成された抵抗構造体と、抵抗構造体上に形成されたダイオード構造体と、ダイオード構造体上に形成された上部電極とを備えたＲｅＲＡＭが開示されている（例えば、特許文献３参照）。   For example, two or more bit lines arranged at intervals parallel to each other, two or more word lines formed in a direction intersecting the bit lines at intervals parallel to each other, and positions where the bit lines and the word lines intersect And a resistor structure formed on the bit line and a diode structure formed on the resistor structure so as to be in contact with the resistor structure and the word line, and formed on the substrate There is disclosed a ReRAM comprising a formed lower electrode, a resistance structure formed on the lower electrode, a diode structure formed on the resistance structure, and an upper electrode formed on the diode structure (For example, see Patent Document 3).

このような構成とすることで、単位セル構造が１つのダイオード構造体と１つの抵抗構造体の連続積層構造とすることができ、アレイセル構造も簡単に実現することができるとしている。   By adopting such a configuration, the unit cell structure can be a continuous stacked structure of one diode structure and one resistance structure, and an array cell structure can be easily realized.

また、クロスポイント型構成のＲｅＲＡＭにおいて、Ｘ方向の導電アレイラインと、Ｙ方向の導電アレイラインとの交点部分にメモリプラグが形成された構成も示されている（例えば、特許文献４参照）。このメモリプラグは７層から構成されており、２層の電極層に挟まれた複合金属酸化物が記憶素子であり、この記憶素子上に形成された金属−絶縁物−金属（ＭＩＭ）構造が非オーミック性素子を構成している。   Further, in a cross-point type ReRAM, there is also shown a configuration in which a memory plug is formed at the intersection of an X-direction conductive array line and a Y-direction conductive array line (see, for example, Patent Document 4). This memory plug is composed of seven layers, and a composite metal oxide sandwiched between two electrode layers is a memory element, and a metal-insulator-metal (MIM) structure formed on the memory element has a memory plug. It constitutes a non-ohmic element.

なお、ＭＲＡＭ等においてもクロスポイント型構成が用いられており、同様な課題に対して種々の検討がなされている。例えば、ワード線、抵抗変化層パターン、半導体層パターンおよびビット線が積層された構成において、抵抗変化層パターンと半導体層パターンまたは半導体層パターンとビット線がショットキーダイオードを形成するようにした構成も示されている（例えば、特許文献５参照）。   Note that a cross-point configuration is also used in MRAM and the like, and various studies have been made on similar problems. For example, in a configuration in which a word line, a resistance change layer pattern, a semiconductor layer pattern, and a bit line are stacked, the resistance change layer pattern and the semiconductor layer pattern or the semiconductor layer pattern and the bit line form a Schottky diode. (For example, refer to Patent Document 5).

あるいは、複数のワード線と、複数のビット線と、メモリセルの抵抗***点アレイとを有するＭＲＡＭにおいて、メモリセルはビット線と分離ダイオードに接続され、分離ダイオードはさらに個々のワード線に接続された構成も示されている（例えば、特許文献６参照）。この分離ダイオードとしては、ショットキー金属−半導体ダイオードとして形成され、金属部分はプラチナ（Ｐｔ）が好適であることが示されている。
特開２００４−３６３６０４号公報 特開２００３−６８９８４号公報 特開２００６−１４０４８９号公報 米国特許第６，７５３，５６１号明細書 特開２００３−１９７８８０号公報 特開２００３−２７３３３５号公報 Alternatively, in an MRAM having a plurality of word lines, a plurality of bit lines, and a resistive intersection array of memory cells, the memory cells are connected to the bit lines and isolation diodes, and the isolation diodes are further connected to individual word lines. The structure is also shown (see, for example, Patent Document 6). The isolation diode is formed as a Schottky metal-semiconductor diode, and the metal portion is shown to be preferably platinum (Pt).
JP 2004-363604 A JP 2003-68984 A JP 2006-140489 A US Pat. No. 6,753,561 JP 2003-197880 A JP 2003-273335 A

上記第１の例には、スイッチング機能を有する１つのダイオードと１つの抵抗体との構成も記述されているが、抵抗体とダイオードとの具体的な構造についてはまったく記載も示唆もされていない。さらに、第２の例にはクロスポイント構成が示されているが、この例においてはダイオードを直列に接続することや、その具体的構造については上記と同様にまったく記載も示唆もされていない。   In the first example, the configuration of one diode having a switching function and one resistor is also described, but the specific structure of the resistor and the diode is not described or suggested at all. . Furthermore, although a cross-point configuration is shown in the second example, in this example, there is no description or suggestion of connecting diodes in series or a specific structure thereof as described above.

これらに対して、第３の例では、下部電極上に抵抗構造体を形成し、さらにこの抵抗構造体上にダイオード構造体を形成し、ダイオード構造体上に上部電極を形成する構成が示されており、このダイオード構造体はＮｉＯやＴｉＯ２等からなるｐ型酸化物とｎ型酸化物とで形成することが示されている。しかしながら、この第３の例に記載されているダイオード構造体は抵抗構造体と同じ外形寸法で形成されているので、ダイオード構造体の電流容量を大きくすることが困難である。ダイオードの電流容量が小さいと、書き込みに必要な電流を充分に流すことができなく、ＲｅＲＡＭの安定な作動を阻害するという課題を有する。 In contrast, the third example shows a configuration in which a resistor structure is formed on the lower electrode, a diode structure is further formed on the resistor structure, and an upper electrode is formed on the diode structure. This diode structure is shown to be formed of a p-type oxide and an n-type oxide made of NiO, TiO 2 or the like. However, since the diode structure described in the third example is formed with the same outer dimensions as the resistor structure, it is difficult to increase the current capacity of the diode structure. If the current capacity of the diode is small, the current necessary for writing cannot be sufficiently passed, and there is a problem that the stable operation of the ReRAM is hindered.

また、第４の例では、メモリプラグ内に、抵抗変化層とＭＩＭ構造の非オーミック性素子のすべてを形成しているので、製造方法が複雑となる課題を有している。さらに、この構成では、非オーミック性素子が抵抗変化層と同じ形状とされているので電流容量を大きくすることもできない。このため、上記と同様にＲｅＲＡＭの安定な作動を阻害するという課題を有している。   In the fourth example, since all of the variable resistance layer and the non-ohmic element having the MIM structure are formed in the memory plug, there is a problem that the manufacturing method becomes complicated. Furthermore, in this configuration, since the non-ohmic element has the same shape as the variable resistance layer, the current capacity cannot be increased. For this reason, similarly to the above, there is a problem of inhibiting the stable operation of ReRAM.

本発明は、上記従来の課題を解決するもので、非オーミック性素子と抵抗変化層とを組み合わせたクロスポイント型構成において充分な電流容量を確保でき、安定な作動が可能な不揮発性半導体記憶装置を提供することを目的とする。   SUMMARY OF THE INVENTION The present invention solves the above-described conventional problems, and a nonvolatile semiconductor memory device capable of ensuring a sufficient current capacity and stable operation in a cross-point type structure in which a non-ohmic element and a resistance change layer are combined. The purpose is to provide.

上記目的を達成するために本発明の不揮発性半導体記憶装置は、基板と、前記基板上に形成されたストライプ形状の下層電極配線と、前記基板上に形成された層間絶縁層と、前記層間絶縁層上に形成された上層電極配線と、前記上層電極配線の下部の前記層間絶縁層に形成されたコンタクトホールと、前記上層電極配線と接続し、かつ前記コンタクトホールの一部に埋め込まれた抵抗変化層と、前記抵抗変化層と接続し、前記抵抗変化層の下に形成された非オーミック性素子とを備え、前記非オーミック性素子は、複数層の半導体層の積層構成、金属電極体層と半導体層との積層構成または金属電極体層と絶縁体層との積層構成からなり、前記非オーミック性素子の前記積層構成のうちの半導体層もしくは絶縁体層を含む少なくとも１層は前記コンタクトホールより大きな形状を有して前記コンタクトホール外に形成されており、かつ前記コンタクトホール中に前記積層構成のうちの前記少なくとも１層以外の層が埋め込み形成されている。   In order to achieve the above object, a nonvolatile semiconductor memory device according to the present invention includes a substrate, a stripe-shaped lower layer electrode wiring formed on the substrate, an interlayer insulating layer formed on the substrate, and the interlayer insulation. An upper layer electrode wiring formed on the layer, a contact hole formed in the interlayer insulating layer below the upper layer electrode wiring, and a resistor connected to the upper layer electrode wiring and embedded in a part of the contact hole A variable layer; and a non-ohmic element connected to the variable resistance layer and formed below the variable resistance layer. The non-ohmic element includes a stacked structure of a plurality of semiconductor layers, a metal electrode body layer And at least one layer including the semiconductor layer or the insulator layer in the stacked configuration of the non-ohmic element is a front layer. Has a larger shape than the contact holes are formed outside the contact hole, and a layer other than the at least one layer of said laminated structure in said contact hole is buried.

このような構成とすることにより、非オーミック性素子の製造工程を簡略化できるだけでなく、ダマシン法によって埋め込み形成され表面が平坦な下層電極配線上に、非オーミック性素子を形成することにより、非オーミック性素子を構成する半導体層もしくは絶縁体層の平坦性を確保することができ、非オーミック性素子の特性バラツキが小さく、再現性が良好で、かつ充分な電流容量を確保できる不揮発性半導体記憶装置を実現できる。   With such a configuration, not only the manufacturing process of the non-ohmic element can be simplified, but also by forming the non-ohmic element on the lower electrode wiring embedded and formed by the damascene method and having a flat surface, Non-volatile semiconductor memory that can ensure the flatness of the semiconductor layer or insulator layer constituting the ohmic element, has small variations in characteristics of non-ohmic elements, has good reproducibility, and can secure sufficient current capacity A device can be realized.

また、上記構成において、層間絶縁層を複数層からなる積層構成にしてもよい。   In the above structure, the interlayer insulating layer may have a stacked structure including a plurality of layers.

このような構成とすることにより、複数層からなる層間絶縁層の非オーミック性素子と接する下層側にエッチング工程におけるストッパとして作用する膜種を選択することで、層間絶縁層に非オーミック性素子に接続するためのコンタクトホールをドライエッチングによって形成する際に、非オーミック性素子の一部となる半導体層または絶縁体層のエッチングによる掘れ込み量を低減でき、非オーミック性素子の特性バラツキが小さく、再現性が良好な不揮発性半導体記憶装置を実現できる。さらに、コンタクトホール中に埋め込み電極と抵抗変化層をCMPによって埋め込み形成する際にも、層間絶縁層を複数層の積層構成にすることによって、層間絶縁層の上層側をＣＭＰにおいて硬質な膜種を選択することで、層間絶縁層の研磨量を低減することが可能である。   By adopting such a configuration, by selecting a film type that acts as a stopper in the etching process on the lower layer side in contact with the non-ohmic element of the interlayer insulating layer consisting of a plurality of layers, the interlayer insulating layer becomes a non-ohmic element. When the contact hole for connection is formed by dry etching, the amount of digging by etching of the semiconductor layer or insulator layer that becomes a part of the non-ohmic element can be reduced, and the characteristic variation of the non-ohmic element is small. A nonvolatile semiconductor memory device with good reproducibility can be realized. Furthermore, when the buried electrode and the resistance change layer are buried by CMP in the contact hole, a hard film type is formed on the upper side of the interlayer insulating layer by CMP by forming a multilayer structure of the interlayer insulating layer. By selecting, it is possible to reduce the polishing amount of the interlayer insulating layer.

また、上記構成において、上層電極配線の下に、下層電極配線、層間絶縁層、層間絶縁層のコンタクトホール中に埋め込まれた非オーミック性素子および抵抗変化層を１つの構成単位として、構成単位をさらに１層以上積層してもよい。このような構成とすることにより、非オーミック性素子の特性バラツキが小さく、再現性が良好で、かつ充分な電流容量を確保しながら、非常に大容量の記憶部を有する不揮発性半導体記憶装置を実現できる。   In the above configuration, the lower unit electrode wiring, the interlayer insulating layer, the non-ohmic element embedded in the contact hole of the interlayer insulating layer, and the resistance change layer are formed as one structural unit below the upper electrode wiring. Further, one or more layers may be stacked. By adopting such a configuration, a non-volatile semiconductor memory device having a very large capacity memory portion while ensuring a sufficient current capacity while ensuring a sufficient current capacity with a small variation in characteristics of non-ohmic elements. realizable.

また、上記構成において、非オーミック性素子を構成する積層構成のうちの半導体層もしくは絶縁体層を含む層として金属電極体層を含めて形成する場合には、この金属電極体層を下層電極配線の一部として用いることもできるので、製造工程をさらに簡略化できる。   Further, in the above configuration, when the metal electrode body layer is formed as a layer including the semiconductor layer or the insulator layer in the laminated structure constituting the non-ohmic element, the metal electrode body layer is formed as a lower electrode wiring. Therefore, the manufacturing process can be further simplified.

また、上記構成において、層間絶縁層上で、抵抗変化層に接続する上層電極配線が下層電極配線に交差するストライプ形状を有するようにしてもよい。このような構成とすることにより、上層電極配線に用いる材料として抵抗変化層に最適な金属電極材料を選択することにより、上層電極配線が抵抗変化層の上部電極としても機能するため、製造工程をさらに簡略化できる。   In the above structure, the upper electrode wiring connected to the resistance change layer may have a stripe shape intersecting the lower electrode wiring on the interlayer insulating layer. By adopting such a configuration, by selecting the optimum metal electrode material for the resistance change layer as the material used for the upper layer electrode wiring, the upper layer electrode wiring also functions as the upper electrode of the resistance change layer. Further simplification can be achieved.

また、上記構成において、非オーミック性素子が、半導体層と、この半導体層を両側から挟む金属電極体層との３層の積層構成からなるＭＳＭダイオードであり、抵抗変化層側の金属電極体層がコンタクトホール中に埋め込み形成されていてもよい。あるいは、非オーミック性素子が、絶縁体層と、この絶縁体層を両側から挟む金属電極体層との３層の積層構成からなるＭＩＭダイオードであり、抵抗変化層側の金属電極体層がコンタクトホール中に埋め込み形成されていてもよい。このような構成とすることにより、大きな電流容量を有し、かつ特性バラツキの小さな非オーミック性素子が容易に得られる。   Further, in the above configuration, the non-ohmic element is an MSM diode having a three-layer structure including a semiconductor layer and a metal electrode body layer sandwiching the semiconductor layer from both sides, and the metal electrode body layer on the resistance change layer side May be embedded in the contact hole. Alternatively, the non-ohmic element is an MIM diode having a three-layered structure of an insulator layer and a metal electrode layer sandwiching the insulator layer from both sides, and the metal electrode layer on the resistance change layer side is in contact with the MIM diode. It may be embedded in the hole. With such a configuration, a non-ohmic element having a large current capacity and small characteristic variations can be easily obtained.

また、上記構成において、非オーミック性素子が、ｐ型半導体層とｎ型半導体層との２層の積層構成からなるｐｎ接合ダイオードであり、ｐ型半導体層またはｎ型半導体層のどちらか一方がコンタクトホール中に埋め込まれていてもよい。このような構成とすることにより、ダイオードの整流特性を利用することで、読み込みや書き込み時のクロストークをさらに低減することができる。また、そのための回路構成も簡略化できる。   In the above structure, the non-ohmic element is a pn junction diode having a two-layer structure including a p-type semiconductor layer and an n-type semiconductor layer, and either the p-type semiconductor layer or the n-type semiconductor layer is It may be embedded in the contact hole. With such a configuration, crosstalk during reading and writing can be further reduced by utilizing the rectification characteristics of the diode. In addition, the circuit configuration for this can be simplified.

また、上記構成において、非オーミック性素子が、半導体層と金属電極体層との２層の積層構成からなるショットキーダイオードであり、金属電極体層がコンタクトホール中に埋め込まれていてもよい。このようなショットキーダイオード構成の場合には、多数キャリアが支配的であるので電流容量を大きくでき、かつ高速動作を行うことができる。   In the above configuration, the non-ohmic element may be a Schottky diode having a two-layer structure including a semiconductor layer and a metal electrode body layer, and the metal electrode body layer may be embedded in the contact hole. In such a Schottky diode configuration, since majority carriers are dominant, the current capacity can be increased and high-speed operation can be performed.

また、本発明の不揮発性半導体記憶装置の製造方法は、基板上にストライプ形状の下層電極配線を形成する工程（Ａ）と、前記下層電極配線上に前記非オーミック性素子の積層構成のうちの半導体層もしくは絶縁体層を含む少なくとも１層を形成する工程（Ｂ）と、前記下層電極配線上に形成された前記非オーミック性素子の前記積層構成の半導体層もしくは絶縁体層を含む前記基板上に層間絶縁層を形成する工程（Ｃ）と、前記下層電極配線上に形成された前記非オーミック性素子の前記積層構成のうちの半導体層もしくは絶縁体層上に位置する前記層間絶縁層の所定の位置にコンタクトホールを形成する工程（Ｄ）と、前記コンタクトホール中に、前記非オーミック性素子を構成する前記積層構成の前記少なくとも１層以外の層を埋め込み形成する工程（Ｅ）と、前記非オーミック性素子を構成する前記積層構成の前記少なくとも１層以外の層の上に前記抵抗変化層を形成する工程（Ｆ）と、前記抵抗変化層上に、前記抵抗変化層に接続される上層電極配線を形成する工程（Ｇ）とを含むことを特徴とする。   The method for manufacturing a nonvolatile semiconductor memory device according to the present invention includes a step (A) of forming a stripe-shaped lower electrode wiring on a substrate, and a non-ohmic element stacked structure on the lower electrode wiring. A step (B) of forming at least one layer including a semiconductor layer or an insulator layer, and the substrate including the semiconductor layer or the insulator layer of the stacked configuration of the non-ohmic element formed on the lower electrode wiring A step (C) of forming an interlayer insulating layer on the substrate, and a predetermined step of the interlayer insulating layer located on the semiconductor layer or the insulator layer in the stacked structure of the non-ohmic element formed on the lower electrode wiring Forming a contact hole at the position (D), and embedding a layer other than the at least one layer of the stacked structure constituting the non-ohmic element in the contact hole A step (E) of forming, a step (F) of forming the resistance change layer on a layer other than the at least one layer of the stacked configuration constituting the non-ohmic element, and on the resistance change layer, And (G) forming an upper electrode wiring connected to the resistance change layer.

このような方法とすることにより、非オーミック性素子を構成する積層構成の半導体層もしくは絶縁体層を含む層をダマシン法により形成された表面が平坦な下層電極配線上に形成することで、非オーミック性素子の半導体層もしくは絶縁体層の平坦性を確保することができるので、非オーミック性素子の界面状態を良好にできる。この結果、電界集中等による耐圧の低下やそのバラツキを抑制でき、かつ電流容量を大きくすることができる。   By adopting such a method, a layer including a semiconductor layer or an insulator layer having a stacked structure constituting a non-ohmic element is formed on a lower electrode wiring having a flat surface formed by a damascene method. Since the flatness of the semiconductor layer or the insulator layer of the ohmic element can be ensured, the interface state of the non-ohmic element can be improved. As a result, it is possible to suppress a decrease in pressure resistance due to electric field concentration or the like and variations thereof, and to increase a current capacity.

また、上記方法において、前記工程（Ｅ）と工程（Ｆ）とが、前記コンタクトホールを含む前記層間絶縁層上に前記非オーミック性素子となる前記非オーミック性素子を構成する積層構成のうちの前記少なくとも１層以外の層を形成する工程と、前記層間絶縁層上の、前記非オーミック性素子を構成する前記積層構成のうちの前記少なくとも１層以外の層を除去して、前記非オーミック性素子を構成する前記積層構成のうちの前記少なくとも１層以外の層を前記コンタクトホールに埋め込み形成する工程と、前記コンタクトホール中の、前記非オーミック性素子を構成する前記積層構成のうちの前記少なくとも１層以外の層の一部をさらに除去して、前記コンタクトホールに凹部を形成する工程と、前記コンタクトホールを含む前記層間絶縁層上に前記抵抗変化層を形成する工程と、前記層間絶縁層上の前記抵抗変化層を除去して、前記抵抗変化層を前記コンタクトホールの前記凹部に埋め込み形成する工程とを含むようにしてもよい。   Further, in the above method, the step (E) and the step (F) include a layered configuration that forms the non-ohmic element that becomes the non-ohmic element on the interlayer insulating layer including the contact hole. Forming the layer other than the at least one layer, and removing the at least one layer other than the at least one layer in the stacked configuration constituting the non-ohmic element on the interlayer insulating layer, to thereby form the non-ohmic property Embedding and forming in the contact hole a layer other than the at least one layer of the multilayer configuration constituting the element, and at least the layer configuration constituting the non-ohmic element in the contact hole Removing a part of the layer other than one layer to form a recess in the contact hole; and the interlayer insulation including the contact hole A step of forming the resistance variable layer thereon, and removing the resistance variable layer on the interlayer insulating layer, the resistance variable layer may be a step of forming buried in the recess of the contact hole.

このような方法とすることにより、非オーミック性素子を構成する積層構成のその他の層と、抵抗変化層とを、それぞれ確実にコンタクトホール中に埋め込み形成することができる。   By adopting such a method, it is possible to reliably embed and form the other layer of the laminated structure constituting the non-ohmic element and the resistance change layer in the contact hole.

また、上記方法において、前記上層電極配線の下に、前記下層電極配線を形成する工程と、前記工程（Ｂ）から前記工程（Ｆ）までを、さらに繰り返して形成し、前記非オーミック性素子と前記抵抗変化層とを積層するようにしてもよい。このような方法とすることにより、さらに大容量の記憶部を有する不揮発性半導体記憶装置を実現できる。   Further, in the above method, the step of forming the lower layer electrode wiring under the upper layer electrode wiring and the step (B) to the step (F) are further repeated to form the non-ohmic element, You may make it laminate | stack the said resistance change layer. By adopting such a method, it is possible to realize a nonvolatile semiconductor memory device having a larger capacity storage unit.

また、上記方法において、非オーミック性素子を構成する積層構成のうちの半導体層もしくは絶縁体層を含む少なくとも１層を下層電極配線上において、下層電極配線と同様のストライプ形状に形成する方法としてもよい。このような方法とすることにより、非オーミック性素子を構成する半導体層もしくは絶縁体層を含む層として金属電極体層を含めて形成する場合には、この金属電極体層を下層電極配線の一部として用いることもできるので、製造工程をさらに簡略化できる。   Further, in the above method, as a method of forming at least one layer including a semiconductor layer or an insulator layer in the laminated structure constituting the non-ohmic element on the lower electrode wiring in the same stripe shape as the lower electrode wiring. Good. By adopting such a method, when the metal electrode body layer is formed as a layer including the semiconductor layer or the insulator layer constituting the non-ohmic element, this metal electrode body layer is formed as one layer of the lower electrode wiring. Since it can also be used as a part, the manufacturing process can be further simplified.

また、上記方法において、層間絶縁層上で、抵抗変化層に接続する上層電極配線を下層電極配線に交差するストライプ形状に形成する方法としてもよい。このような方法とすることにより、上層電極配線に用いる材料として抵抗変化層に最適な金属電極材料を選択することにより、上層電極配線が抵抗変化層の上部電極としても機能するため、製造工程をさらに簡略化できる。   In the above method, the upper electrode wiring connected to the variable resistance layer may be formed in a stripe shape intersecting the lower electrode wiring on the interlayer insulating layer. By adopting such a method, the metal electrode material optimal for the resistance change layer is selected as the material used for the upper layer electrode wiring, so that the upper layer electrode wiring also functions as the upper electrode of the resistance change layer. Further simplification can be achieved.

本発明の不揮発性半導体記憶装置は、それぞれの抵抗変化層に対して直列に非オーミック性素子を設けるクロスポイント構成において、非オーミック性素子を構成する層のうちの半導体層もしくは絶縁体層を含む少なくとも１層を下層電極配線上に形成し、非オーミック性素子を構成するその他の層をコンタクトホール中に埋め込み形成したので、製造工程を簡略化しながら電流容量を大きく、かつ非オーミック性素子の特性を安定化できるという大きな効果を奏する。   The nonvolatile semiconductor memory device of the present invention includes a semiconductor layer or an insulator layer among the layers constituting the non-ohmic element in a cross-point configuration in which the non-ohmic element is provided in series with respect to each resistance change layer. Since at least one layer is formed on the lower electrode wiring and other layers constituting the non-ohmic element are embedded in the contact hole, the current capacity is increased while simplifying the manufacturing process, and the characteristics of the non-ohmic element There is a great effect that can be stabilized.

さらに、本発明の不揮発性半導体記憶装置は、層間絶縁層を複数層の積層構成とすることで、層間絶縁層にコンタクトホールを形成する際に、非オーミック性素子を構成する半導体層または絶縁体層の膜厚バラツキを低減することができ、非オーミック性素子の特性を安定化できるという効果を奏する。   Furthermore, the non-volatile semiconductor memory device of the present invention has a laminated structure of a plurality of interlayer insulating layers, whereby a semiconductor layer or an insulator constituting a non-ohmic element is formed when a contact hole is formed in the interlayer insulating layer. The film thickness variation of the layers can be reduced, and the characteristics of the non-ohmic element can be stabilized.

以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素については同じ符号を付しており説明を省略する場合がある。また、トランジスタや記憶部等の形状については模式的なものであり、その個数等についても図示しやすい個数としている。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In addition, the same code | symbol is attached | subjected about the same element and description may be abbreviate | omitted. Further, the shapes of the transistors, the memory portions, and the like are schematic, and the numbers thereof are easily illustrated.

（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかる不揮発性半導体記憶装置１０の構成を説明する図で、（ａ）は平面図、（ｂ）は（ａ）に示す１Ａ−１Ａ線に沿う断面を矢印方向に見た断面図を示す。なお、図１（ａ）の平面図においては、理解しやすくするために最上層の絶縁保護層２７の一部を切り欠いて示している。また、図２は、非オーミック性素子１７と記憶部２１の構成を示すための要部の部分拡大図で、（ａ）は平面図、（ｂ）は（ａ）に示す２Ａ−２Ａ線に沿う断面を矢印方向に見た断面図である。 (First embodiment)
1A and 1B are diagrams for explaining the configuration of the nonvolatile semiconductor memory device 10 according to the first embodiment of the present invention. FIG. 1A is a plan view, and FIG. 1B is a line 1A-1A shown in FIG. Sectional drawing which looked at the cross section which follows in the arrow direction is shown. In the plan view of FIG. 1A, a part of the uppermost insulating protective layer 27 is notched for easy understanding. FIG. 2 is a partial enlarged view of a main part for showing the configuration of the non-ohmic element 17 and the storage unit 21, (a) is a plan view, and (b) is a line 2A-2A shown in (a). It is sectional drawing which looked at the cross section which follows in the arrow direction.

本実施の形態の不揮発性半導体記憶装置１０は、基板１１と、この基板１１上に形成されたストライプ形状の下層電極配線１５と、下層電極配線１５を含む基板１１上に形成された層間絶縁層１６と、層間絶縁層１６に形成されたコンタクトホールと、下層電極配線１５に接続し、下層電極配線１５上に形成させた非オーミック性素子１７と、上記コンタクトホール中に埋め込まれ、非オーミック性素子１７と接続し、非オーミック性素子１７上に形成された抵抗変化層２２と、抵抗変化層２２に接続し、層間絶縁層１６に形成させた上層電極配線２３とを備えている。   The nonvolatile semiconductor memory device 10 of the present embodiment includes a substrate 11, a stripe-shaped lower electrode wiring 15 formed on the substrate 11, and an interlayer insulating layer formed on the substrate 11 including the lower electrode wiring 15. 16, a contact hole formed in the interlayer insulating layer 16, a non-ohmic element 17 connected to the lower electrode wiring 15 and formed on the lower electrode wiring 15, and a non-ohmic property embedded in the contact hole. A resistance change layer 22 connected to the element 17 and formed on the non-ohmic element 17, and an upper electrode wiring 23 connected to the resistance change layer 22 and formed in the interlayer insulating layer 16 are provided.

そして、上記非オーミック性素子１７は、本実施の形態では金属電極体層である下部電極１８と半導体層１９と埋め込み電極２０との３層の積層構成からなるＭＳＭダイオードであり、コンタクトホール中に上記積層構成の半導体層を含む少なくとも１層、すなわち金属電極体層である下部電極１８と半導体層１９とがコンタクトホールより大きな形状を有し、かつ下層電極配線１５上に形成されている。また、上記積層構成のその他の層、すなわち金属電極体層である埋め込み電極２０がコンタクトホール中に埋め込み形成されている。   The non-ohmic element 17 is an MSM diode having a three-layered structure of a lower electrode 18, which is a metal electrode body layer, a semiconductor layer 19, and a buried electrode 20, in the present embodiment. At least one layer including the semiconductor layer having the stacked structure, that is, the lower electrode 18 which is a metal electrode body layer and the semiconductor layer 19 have a shape larger than the contact hole and are formed on the lower electrode wiring 15. In addition, the other layer having the above-described laminated structure, that is, a buried electrode 20 which is a metal electrode body layer is buried in the contact hole.

さらに、本実施の形態の場合には、上層電極配線２３が層間絶縁層１６上に、下層電極配線１５に対して交差するストライプ形状に形成されている。そして、埋め込み電極２０と抵抗変化層２２、この抵抗変化層２２に接続する領域の上層電極配線２３とにより記憶部２１を構成している。抵抗変化層２２としては、酸素欠損型タンタル酸化物（ＴａＯｘ）が抵抗変化特性の安定性や作製の再現性等の面から好ましい。なお、図１に示すように、上層電極配線２３は、非オーミック性素子１７と記憶部２１とがマトリクス状に形成された領域外まで延在されている。 Furthermore, in the case of the present embodiment, the upper layer electrode wiring 23 is formed in a stripe shape on the interlayer insulating layer 16 so as to intersect the lower layer electrode wiring 15. The storage unit 21 is configured by the embedded electrode 20, the resistance change layer 22, and the upper layer electrode wiring 23 in a region connected to the resistance change layer 22. As the resistance change layer 22, oxygen-deficient tantalum oxide (TaO x ) is preferable from the viewpoint of stability of resistance change characteristics, reproducibility of production, and the like. As shown in FIG. 1, the upper electrode wiring 23 extends to the outside of the region where the non-ohmic elements 17 and the memory portions 21 are formed in a matrix.

さらに、本実施の形態においては、基板１１としてシリコン単結晶基板を用いてトランジスタ等の能動素子１２を集積した半導体回路を有する。図１では、能動素子１２は、ソース領域１２ａ、ドレイン領域１２ｂ、ゲート絶縁膜１２ｃおよびゲート電極１２ｄからなるトランジスタを示しているが、これらの能動素子１２だけでなく、一般にＤＲＡＭ等のメモリ回路に必要な素子を含む。   Further, in this embodiment, a semiconductor circuit in which an active element 12 such as a transistor is integrated using a silicon single crystal substrate as the substrate 11 is provided. In FIG. 1, the active element 12 is a transistor including a source region 12a, a drain region 12b, a gate insulating film 12c, and a gate electrode 12d. However, not only the active element 12 but also a memory circuit such as a DRAM is generally used. Includes necessary elements.

下層電極配線１５および上層電極配線２３は、非オーミック性素子１７および記憶部２１が形成されたマトリクス領域とは異なる領域において能動素子１２にそれぞれ接続されている。すなわち、図１においては、下層電極配線１５は、埋め込み導体２４、２５および半導体電極配線２６を介して能動素子１２のソース領域１２ａに接続されている。なお、上層電極配線２３についても、埋め込み導体２８を介して同様に別の能動素子（図示せず）に接続されている。   The lower electrode wiring 15 and the upper electrode wiring 23 are respectively connected to the active element 12 in a region different from the matrix region in which the non-ohmic element 17 and the storage unit 21 are formed. That is, in FIG. 1, the lower layer electrode wiring 15 is connected to the source region 12 a of the active element 12 through the buried conductors 24 and 25 and the semiconductor electrode wiring 26. Note that the upper-layer electrode wiring 23 is similarly connected to another active element (not shown) through the buried conductor 28.

下層電極配線１５は、例えばＴｉ−Ａｌ−Ｎ合金、銅（Ｃｕ）あるいはアルミニウム（Ａｌ）を用いてスパッタリングにより成膜し、露光プロセスとエッチングプロセスを経ることで容易に形成できる。また、非オーミック性素子１７としては、例えば下部電極１８、埋め込み電極２０として、タンタル窒化物（ＴａＮ）、タングステン（Ｗ）、あるいはこれらの組み合わせを用い、半導体層１９として窒素欠損型窒化シリコン（ＳｉＮｘ）を積層した構成のＭＳＭダイオードを用いることができる。なお、電極としてＴａＮやＷを用いると、配線抵抗が大きくなるため、さらにＡｌやＣｕ等からなる薄膜を積層形成することが望ましい。 The lower layer electrode wiring 15 can be easily formed by forming a film by sputtering using, for example, a Ti—Al—N alloy, copper (Cu), or aluminum (Al), and performing an exposure process and an etching process. As the non-ohmic element 17, for example, the lower electrode 18 and the buried electrode 20 are made of tantalum nitride (TaN), tungsten (W), or a combination thereof, and the semiconductor layer 19 is nitrogen-deficient silicon nitride (SiN). An MSM diode having a structure in which x ) is stacked can be used. If TaN or W is used as the electrode, the wiring resistance increases, and it is desirable to further form a thin film made of Al, Cu or the like.

また、層間絶縁層１６としては、絶縁性の酸化物材料を用いることができる。具体的には、ＣＶＤ法による酸化シリコン（ＳｉＯ）やオゾン（Ｏ３)とテトラエトキシシラン（ＴＥＯＳ）を用いてＣＶＤ法により形成したＴＥＯＳ−ＳｉＯ膜あるいはシリコン窒化（ＳｉＮ）膜を用いることができる。さらに、低誘電率材料であるシリコン炭窒化（ＳｉＣＮ）膜やシリコン炭酸化（ＳｉＯＣ）膜あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。 For the interlayer insulating layer 16, an insulating oxide material can be used. Specifically, a TEOS-SiO film or a silicon nitride (SiN) film formed by CVD using silicon oxide (SiO) or ozone (O 3 ) and tetraethoxysilane (TEOS) by CVD can be used. . Further, a silicon carbonitride (SiCN) film, a silicon carbonation (SiOC) film, a silicon fluorine oxide (SiOF) film, or the like, which is a low dielectric constant material, may be used.

次に、記憶部２１を構成する抵抗変化層２２は、上記したＴａＯｘだけでなく、鉄酸化物、酸化チタン、酸化バナジウム、酸化コバルト、酸化ニッケル、酸化亜鉛、ニオブ酸化膜、タングステン酸化膜、ハフニウム酸化膜等の遷移金属酸化物を用い、スパッタリング法等で形成してもよい。このような遷移金属酸化物材料は、閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに一定の大きさのパルス電圧またはパルス電流が印加されるまでは、その抵抗値を維持しつづける。 Next, the resistance change layer 22 constituting the storage unit 21 is not only the above TaO x but also iron oxide, titanium oxide, vanadium oxide, cobalt oxide, nickel oxide, zinc oxide, niobium oxide film, tungsten oxide film, A transition metal oxide such as a hafnium oxide film may be used and formed by a sputtering method or the like. Such a transition metal oxide material exhibits a specific resistance value when a voltage or current exceeding a threshold is applied, and the resistance value is newly applied until a pulse voltage or pulse current of a certain magnitude is applied. Continues to maintain its resistance value.

図３は、本実施の形態の不揮発性半導体記憶装置１０の概略の回路構成を説明するブロック図である。図１に示すように、非オーミック性素子１７と記憶部２１とが直列に接続され、非オーミック性素子１７の一端が下層電極配線１５に接続され、記憶部２１の一端が上層電極配線２３に接続されている。下層電極配線１５は、ビット線デコーダ６および読み出し回路７に接続されている。また、上層電極配線２３は、ワード線デコーダ５に接続されている。このように、下層電極配線１５がビット線で、上層電極配線２３がワード線となり、これらがマトリクス状に配置されている。さらに、ビット線デコーダ６、ワード線デコーダ５および読み出し回路７で周辺回路が構成されるが、これらの周辺回路は例えばＭＯＳＦＥＴからなる能動素子１２により構成されている。   FIG. 3 is a block diagram illustrating a schematic circuit configuration of the nonvolatile semiconductor memory device 10 according to the present embodiment. As shown in FIG. 1, the non-ohmic element 17 and the storage unit 21 are connected in series, one end of the non-ohmic element 17 is connected to the lower layer electrode wiring 15, and one end of the storage unit 21 is connected to the upper layer electrode wiring 23. It is connected. The lower layer electrode wiring 15 is connected to the bit line decoder 6 and the read circuit 7. The upper layer electrode wiring 23 is connected to the word line decoder 5. Thus, the lower layer electrode wiring 15 is a bit line and the upper layer electrode wiring 23 is a word line, which are arranged in a matrix. Further, a peripheral circuit is constituted by the bit line decoder 6, the word line decoder 5, and the read circuit 7, and these peripheral circuits are constituted by an active element 12 made of, for example, a MOSFET.

次に、図４から図８を用いて本実施の形態の不揮発性半導体記憶装置１０の製造方法について説明する。   Next, a method for manufacturing the nonvolatile semiconductor memory device 10 of the present embodiment will be described with reference to FIGS.

図４は、能動素子１２が形成された基板１１上に、半導体層間絶縁層１４までを形成し、さらに下部電極配線１５と埋め込み導体２４、非オーミック性素子を構成する下部電極１８と半導体層１９を形成するまでの工程を示す図で、（ａ）は能動素子１２が形成された基板１１上に、半導体層間絶縁層１４を形成した状態の断面図、（ｂ）は半導体層間絶縁層１４の所定の位置にストライプ形状の配線溝１５ａと、半導体電極配線２６に接続するためのコンタクトホール２４ａを形成した状態の平面図、（ｃ）はデュアルダマシン法によって下層電極配線１５と埋め込み導体２４を半導体層間絶縁層１４中に埋め込み形成した状態の断面図、（ｄ）はさらに下層電極配線１５上に非オーミック性素子を構成する下部電極１８と半導体層１９を形成した状態の断面図である。   In FIG. 4, up to a semiconductor interlayer insulating layer 14 is formed on a substrate 11 on which an active element 12 is formed, and further, a lower electrode wiring 15 and a buried conductor 24, a lower electrode 18 and a semiconductor layer 19 constituting a non-ohmic element. 6A is a cross-sectional view of a state in which a semiconductor interlayer insulating layer 14 is formed on a substrate 11 on which an active element 12 is formed, and FIG. FIG. 4C is a plan view of a state in which a stripe-shaped wiring groove 15a and a contact hole 24a for connecting to the semiconductor electrode wiring 26 are formed at predetermined positions. FIG. FIG. 6D is a cross-sectional view showing a state in which the interlayer insulating layer 14 is embedded in the interlayer insulating layer 14. FIG. It is a cross-sectional view of a form state.

図５は、非オーミック性素子を構成する下部電極１８と半導体層１９とを含む半導体層間絶縁層１４上に層間絶縁層１６を形成し、さらにその層間絶縁層１６の所定の位置にコンタクトホール２９を形成するまでの工程を示す図で、（ａ）は非オーミック性素子を構成する下部電極１８と半導体層１９とを含む半導体層間絶縁層１４上に層間絶縁層１６を形成した状態の断面図、（ｂ）は層間絶縁層１６の所定の位置にコンタクトホール２９を形成した状態の平面図、（ｃ）は（ｂ）に示す５Ａ−５Ａ線での断面を矢印方向に見た断面図である。なお、図４から図８に示す断面図はすべて５Ａ−５Ａ線断面で示している。   In FIG. 5, an interlayer insulating layer 16 is formed on a semiconductor interlayer insulating layer 14 including a lower electrode 18 and a semiconductor layer 19 constituting a non-ohmic element, and a contact hole 29 is formed at a predetermined position of the interlayer insulating layer 16. 8A is a cross-sectional view showing a state in which an interlayer insulating layer 16 is formed on a semiconductor interlayer insulating layer 14 including a lower electrode 18 and a semiconductor layer 19 constituting a non-ohmic element. (B) is a top view of the state which formed the contact hole 29 in the predetermined position of the interlayer insulation layer 16, (c) is sectional drawing which looked at the cross section in the 5A-5A line shown to (b) in the arrow direction. is there. In addition, all the sectional views shown in FIG. 4 to FIG. 8 are shown by 5A-5A line cross sections.

図６は、コンタクトホール２９中に、埋め込み電極２０を埋め込み形成し、さらに抵抗変化層２２となる抵抗薄膜層２２ａを形成するまでの工程を示す図で、（ａ）はコンタクトホール２９を含む層間絶縁膜１６上に埋め込み電極２０となる電極薄膜層２０ａを形成した状態の断面図、（ｂ）はＣＭＰによって層間絶縁膜１６上の電極薄膜層２０ａを除去した状態の断面図、（ｃ）はさらにオーバポリッシュしてコンタクトホール２９中の埋め込み電極２０の表面側を一部除去した状態の断面図、（ｄ）は抵抗変化層２２となる抵抗薄膜層２２ａを形成した状態の断面図である。   FIG. 6 is a diagram showing a process from embedding the buried electrode 20 in the contact hole 29 and further forming the resistance thin film layer 22 a to be the resistance change layer 22, and FIG. 6A shows an interlayer including the contact hole 29. A sectional view in a state where an electrode thin film layer 20a to be an embedded electrode 20 is formed on the insulating film 16, (b) is a sectional view in a state in which the electrode thin film layer 20a on the interlayer insulating film 16 is removed by CMP, and (c) is a sectional view. Furthermore, a cross-sectional view in a state where a part of the surface of the buried electrode 20 in the contact hole 29 is removed by overpolishing, and (d) is a cross-sectional view in a state in which a resistance thin film layer 22a to be the resistance change layer 22 is formed.

図７は、コンタクトホール２９中に、埋め込み電極２０と抵抗変化層２２とを埋め込み形成した状態の図で、（ａ）は平面図、（ｂ）は（ａ）に示す５Ａ−５Ａ線での断面を矢印方向に見た断面図である。   7A and 7B are diagrams showing a state in which the embedded electrode 20 and the resistance change layer 22 are embedded in the contact hole 29. FIG. 7A is a plan view, and FIG. 7B is a line 5A-5A shown in FIG. It is sectional drawing which looked at the cross section in the arrow direction.

さらに、図８は、層間絶縁層１６上に上層電極配線２３を形成した状態の図で、（ａ）は平面図、（ｂ）は（ａ）に示す５Ａ−５Ａ線での断面を矢印方向に見た断面図である。   Further, FIG. 8 is a diagram showing a state in which the upper layer electrode wiring 23 is formed on the interlayer insulating layer 16, wherein (a) is a plan view, and (b) is a cross section taken along line 5A-5A shown in (a) in the direction of the arrow. FIG.

まず、図４（ａ）に示すように、複数の能動素子１２、埋め込み導体２５、半導体電極配線２６および半導体層間絶縁層１３が形成されている基板１１上に、半導体層間絶縁層１４を形成する。埋め込み導体２５および半導体電極配線２６については、従来はＡｌが主に用いられていたが、最近では微細化しても低抵抗を実現できるＣｕが主に用いられている。また、半導体層間絶縁層１３、１４についても、配線間の寄生容量の低減のためにフッ素含有酸化物（例えば、ＳｉＯＦ）やカーボン含有窒化物（例えば、ＳｉＣＮ）あるいは有機樹脂材料（例えば、ポリイミド）が用いられている。本実施の形態の場合にも、半導体電極配線２６としては、例えばＣｕを用い、半導体層間絶縁層１３、１４としては、例えばフッ素含有酸化物であるＳｉＯＦを用いることができる。   First, as shown in FIG. 4A, a semiconductor interlayer insulating layer 14 is formed on a substrate 11 on which a plurality of active elements 12, buried conductors 25, semiconductor electrode wirings 26, and a semiconductor interlayer insulating layer 13 are formed. . Conventionally, Al is mainly used for the buried conductor 25 and the semiconductor electrode wiring 26, but recently, Cu that can realize low resistance even when miniaturized is mainly used. Further, the semiconductor interlayer insulating layers 13 and 14 also have a fluorine-containing oxide (for example, SiOF), a carbon-containing nitride (for example, SiCN), or an organic resin material (for example, polyimide) in order to reduce parasitic capacitance between wirings. Is used. Also in the present embodiment, for example, Cu can be used as the semiconductor electrode wiring 26, and SiOF, which is a fluorine-containing oxide, can be used as the semiconductor interlayer insulating layers 13 and 14, for example.

次に、図４（ｃ）に示すように、下層電極配線１５は半導体層間絶縁層１４中に埋め込み形成されているが、これは以下のようにすれば形成できる。図４（ｂ）に示すように、半導体層間絶縁層１４に下層電極配線１５を埋め込むためのストライプ形状の配線溝１５ａと半導体電極配線２６に接続するためのコンタクトホール２４ａを形成する。これらについては、一般的な半導体プロセスで用いられている技術を用いれば容易に形成することができる。このような配線溝１５ａとコンタクトホール２４ａを形成後、下層電極配線１５および埋め込み導体２４となる導体膜を形成した後、例えばＣＭＰを行うことで、図４（ｃ）に示すような形状の下層電極配線１５を埋め込み形成することができる。なお、下層電極配線１５としては、上記したＴｉ−Ａｌ−Ｎ合金材料以外に、例えばＣｕ、Ａｌ、Ｔｉ−Ａｌ合金またはこれらの積層構成を用いてもよい。   Next, as shown in FIG. 4C, the lower electrode wiring 15 is embedded in the semiconductor interlayer insulating layer 14, but this can be formed as follows. As shown in FIG. 4B, a stripe-shaped wiring groove 15 a for embedding the lower electrode wiring 15 in the semiconductor interlayer insulating layer 14 and a contact hole 24 a for connecting to the semiconductor electrode wiring 26 are formed. These can be easily formed by using a technique used in a general semiconductor process. After forming such a wiring groove 15a and contact hole 24a, after forming a lower layer electrode wiring 15 and a conductor film to be a buried conductor 24, the lower layer having a shape as shown in FIG. The electrode wiring 15 can be embedded and formed. As the lower layer electrode wiring 15, other than the Ti—Al—N alloy material described above, for example, Cu, Al, Ti—Al alloy or a laminated structure thereof may be used.

次に、図４（ｄ）に示すように、下層電極配線１５に接続するように非オーミック性素子１７の一部になる下部電極１８と半導体層１９とを積層形成する。この場合に、この下部電極１８と半導体層１９は下層電極配線１５上に、下層電極配線１５と同様のストライプ形状に形成する。本実施の形態では、下部電極１８としてＴａＮまたはＷ、半導体層１９して窒素欠損型シリコン窒化物（ＳｉＮｘ）を用いた。なお、このような半導体特性を有するＳｉＮｘ膜は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。例えば、室温条件で、チャンバーの圧力を０．１Ｐａ〜１Ｐａとし、Ａｒ／Ｎ２流量を１８ｓｃｃｍ／２ｓｃｃｍとして作製すればよい。 Next, as shown in FIG. 4D, a lower electrode 18 and a semiconductor layer 19 which are part of the non-ohmic element 17 are stacked so as to be connected to the lower electrode wiring 15. In this case, the lower electrode 18 and the semiconductor layer 19 are formed on the lower electrode wiring 15 in the same stripe shape as the lower electrode wiring 15. In the present embodiment, TaN or W is used as the lower electrode 18, and nitrogen deficient silicon nitride (SiN x ) is used as the semiconductor layer 19. Note that the SiN x film having such semiconductor characteristics can be formed by reactive sputtering in a nitrogen gas atmosphere using a Si target, for example. For example, the chamber pressure may be 0.1 Pa to 1 Pa and the Ar / N 2 flow rate may be 18 sccm / 2 sccm at room temperature.

半導体特性を有するＳｉＮｘを上記の条件で、かつ１６ｎｍの厚みで作製した場合には、１．６Ｖの電圧印加で２．５×１０３Ａ／ｃｍ２の電流密度が得られ、０．８Ｖの電圧印加では５×１０２Ａ／ｃｍ２の電流密度が得られた。したがって、これらの電圧を基準として用いる場合には、オン／オフ比は５となり、不揮発性半導体記憶装置の非オーミック性素子として充分使用可能であることが確認できた。 When SiN x having semiconductor characteristics is produced under the above conditions and with a thickness of 16 nm, a current density of 2.5 × 10 3 A / cm 2 is obtained by applying a voltage of 1.6 V, and 0.8 V A current density of 5 × 10 2 A / cm 2 was obtained with the voltage application of. Therefore, when these voltages are used as a reference, the on / off ratio is 5, and it has been confirmed that the device can be sufficiently used as a non-ohmic element of a nonvolatile semiconductor memory device.

次に、図５（ａ）に示すように、この下層電極配線１５と下層電極配線１５上に形成した非オーミック性素子１７を構成する下部電極１８と半導体層１９とを含む基板１１上に、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯからなる層間絶縁層１６を形成する。なお、この層間絶縁層１６としては、先述したように種々の材料を用いることができる。   Next, as shown in FIG. 5A, on the substrate 11 including the lower electrode wiring 15 and the lower electrode 18 and the semiconductor layer 19 constituting the non-ohmic element 17 formed on the lower electrode wiring 15, For example, the interlayer insulating layer 16 made of TEOS-SiO is formed by CVD. As the interlayer insulating layer 16, various materials can be used as described above.

さらに、その後、図５（ｂ）、（ｃ）に示すように、半導体層１９上の層間絶縁層１６に一定の配列ピッチでコンタクトホール２９を形成する。このコンタクトホール２９は、図５（ｂ）からわかるように、下層電極配線１５とその上に形成された半導体層１９の幅より小さな外形としている。なお、図では四角形状としているが、円形状でも楕円形状でも、あるいはさらに他の形状であってもよい。このようなコンタクトホール２９は、一般的な半導体プロセスにより形成することができるので、詳細な説明は省略する。   Further, thereafter, as shown in FIGS. 5B and 5C, contact holes 29 are formed in the interlayer insulating layer 16 on the semiconductor layer 19 at a constant arrangement pitch. As can be seen from FIG. 5B, the contact hole 29 has an outer shape smaller than the width of the lower electrode wiring 15 and the semiconductor layer 19 formed thereon. In the figure, a quadrangular shape is used, but it may be a circular shape, an elliptical shape, or another shape. Since such contact holes 29 can be formed by a general semiconductor process, detailed description thereof is omitted.

次に、図６（ａ）に示すように、コンタクトホール２９を含む層間絶縁層１６上に、埋め込み電極２０となる電極薄膜層２０ａを形成する。この電極薄膜層２０ａは、本実施の形態では非オーミック性素子１７の一部で、かつ記憶部２１の一部ともなるもので、ＴａＮ、Ｗまたは白金（Ｐｔ）を用いた。   Next, as shown in FIG. 6A, an electrode thin film layer 20 a that becomes the embedded electrode 20 is formed on the interlayer insulating layer 16 including the contact hole 29. The electrode thin film layer 20a is part of the non-ohmic element 17 and part of the memory unit 21 in the present embodiment, and TaN, W or platinum (Pt) is used.

次に、図６（ｂ）に示すように、ＣＭＰプロセスを用いて層間絶縁層１６上の電極薄膜層２０ａを除去してコンタクトホール２９中に埋め込み電極２０を埋め込み形成する。   Next, as shown in FIG. 6B, the electrode thin film layer 20 a on the interlayer insulating layer 16 is removed by using a CMP process, and the embedded electrode 20 is embedded in the contact hole 29.

その後、図６（ｃ）に示すように、さらにオーバポリッシュを行うことで、コンタクトホール２９中の埋め込み電極２０の表層側の一部を除去する。なお、このように電極薄膜層２０ａを除去する方法としては、ＣＭＰだけでなくエッチバックする方法でもよい。   Thereafter, as shown in FIG. 6C, over polishing is further performed to remove a portion of the surface of the buried electrode 20 in the contact hole 29. As a method for removing the electrode thin film layer 20a in this way, not only CMP but also an etch back method may be used.

次に、図６（ｄ）に示すように、コンタクトホール２９を含めて層間絶縁層１６上に、抵抗変化層となる抵抗薄膜層２２ａを形成する。本実施の形態では、抵抗変化層としてはＴａＯｘをスパッタリング法により形成した。なお、成膜方法としては、スパッタリングだけでなく、ＣＶＤ法やＡＬＤ法等を用いてもよい。 Next, as illustrated in FIG. 6D, a resistance thin film layer 22 a serving as a resistance change layer is formed on the interlayer insulating layer 16 including the contact holes 29. In the present embodiment, TaO x is formed by sputtering as the variable resistance layer. As a film forming method, not only sputtering but also CVD method, ALD method, or the like may be used.

次に、図７に示すように、ＣＭＰプロセスを用いて層間絶縁層１６上の抵抗薄膜層２２ａを除去して、コンタクトホール２９中に抵抗変化層２２を埋め込み形成する。   Next, as shown in FIG. 7, the resistance thin film layer 22 a on the interlayer insulating layer 16 is removed using a CMP process, and the resistance change layer 22 is embedded in the contact hole 29.

次に、図８に示すように、抵抗変化層２２に接続するように上層電極配線２３を積層形成する。この場合に、この上層電極配線２３は層間絶縁層１６上に、少なくともコンタクトホール２９より大きな形状で、かつ下層電極配線１５と交差するストライプ形状に形成する。本実施の形態では、上層電極配線２３としてＣｕ、Ｐｔまたはイリジウム（Ｉｒ）を用いた。   Next, as shown in FIG. 8, an upper electrode wiring 23 is stacked so as to be connected to the resistance change layer 22. In this case, the upper electrode wiring 23 is formed on the interlayer insulating layer 16 in a stripe shape that is at least larger than the contact hole 29 and intersects the lower electrode wiring 15. In the present embodiment, Cu, Pt or iridium (Ir) is used as the upper electrode wiring 23.

そして、この上層電極配線２３を形成するときに、埋め込み導体２８も同時に形成し、この埋め込み導体２８を介して半導体電極配線（図示せず）に接続し、図示しない位置に設けられている能動素子に電気的に接続する。   When the upper electrode wiring 23 is formed, an embedded conductor 28 is also formed at the same time, and is connected to a semiconductor electrode wiring (not shown) via the embedded conductor 28, and an active element provided at a position not shown. Electrically connect to

次に、このようにして形成された非オーミック性素子１７であるＭＳＭダイオードを流れる電流（Ｉ）は（式１）により得られる。   Next, the current (I) flowing through the MSM diode which is the non-ohmic element 17 formed in this way is obtained by (Equation 1).

Ｉ＝Ｓ・α・Ｖ・ｅｘｐ（β・√Ｖ） （式１）
ここで、α＝（ｎ・μ・ｑ・ｄ）ｅｘｐ（−Ｅ／ｋＴ）
β＝（１／ｋＴ）・√（ｑ３／（ｘ・ε０・εｏｐｔ・ｄ））
なお、Ｓ：ＭＳＭダイオードの面積、ｎ：キャリア密度、μ：移動度、ｑ：電子の電荷、ｄ：半導体層の厚み、Ｅ：トラップ深さ、ｋ：ボルツマン定数、Ｔ：絶対温度、ε０：真空の誘電率、εｏｐｔ：半導体層の光学的な比誘電率
（式１）からわかるように、ＭＳＭダイオードを流れる電流は、ＭＳＭダイオードの面積に比例し、半導体層１９の厚みに反比例する。したがって、低電圧で大きな電流容量を得るためには、半導体層１９を薄く形成することが要求される。しかしながら、従来の構成のようにコンタクトホール中に非オーミック性素子と抵抗変化層とをすべて埋め込み形成する方式では、半導体層１９を薄く形成すると、半導体層自体の耐圧が低くなるだけでなく、半導体層の外周領域で上下の電極同士が接触してリークしやすくなる。 I = S · α · V · exp (β · √V) (Formula 1)
Where α = (n · μ · q · d) exp (−E / kT)
β = (1 / kT) · √ (q 3 / (x · ε 0 · ε opt · d))
S: MSM area, n: carrier density, μ: mobility, q: electron charge, d: semiconductor layer thickness, E: trap depth, k: Boltzmann constant, T: absolute temperature, ε 0 : Dielectric constant of vacuum, ε opt : Optical relative dielectric constant of semiconductor layer As can be seen from Equation 1, the current flowing through the MSM diode is proportional to the area of the MSM diode and inversely proportional to the thickness of the semiconductor layer 19. . Therefore, in order to obtain a large current capacity at a low voltage, it is required to form the semiconductor layer 19 thin. However, in the method of embedding all the non-ohmic elements and the resistance change layer in the contact hole as in the conventional configuration, when the semiconductor layer 19 is formed thin, not only the breakdown voltage of the semiconductor layer itself is lowered, but also the semiconductor In the outer peripheral region of the layer, the upper and lower electrodes come into contact with each other and easily leak.

これに対して、本実施の形態の場合には、図４（ｃ）に示すように、下層電極配線１５は半導体層間絶縁層１４中にダマシンプロセスによって埋め込み形成されており、下層電極配線１５表面は非常に平滑に加工されている。このような平滑な下層電極配線１５上に下部電極１８と半導体層１９を積層形成した場合には、半導体層１９の膜厚を薄くしても緻密で連続した膜を得ることができる。さらに、半導体層１９はコンタクトホール２９中の埋め込み電極２０よりも大きな形状を有しているため、下層電極配線１５と埋め込み電極２０とが接触してリークする現象も生じない。さらに、半導体層１９は、埋め込み電極２０より外側にも配されているので、非オーミック性素子に流れる電流パスは、埋め込み電極の面積より外側に広がって形成される。したがって、従来に比べて大きな電流容量で、かつ特性ばらつきの小さいＭＳＭダイオード構成からなる非オーミック性素子１７を得ることができる。   On the other hand, in this embodiment, as shown in FIG. 4C, the lower electrode wiring 15 is embedded in the semiconductor interlayer insulating layer 14 by a damascene process, and the surface of the lower electrode wiring 15 is formed. Is processed very smoothly. When the lower electrode 18 and the semiconductor layer 19 are laminated on the smooth lower electrode wiring 15, a dense and continuous film can be obtained even if the semiconductor layer 19 is thin. Furthermore, since the semiconductor layer 19 has a shape larger than that of the buried electrode 20 in the contact hole 29, the phenomenon that the lower electrode wiring 15 and the buried electrode 20 are in contact with each other and does not leak does not occur. Furthermore, since the semiconductor layer 19 is also disposed outside the buried electrode 20, the current path flowing through the non-ohmic element is formed to extend outside the area of the buried electrode. Therefore, it is possible to obtain the non-ohmic element 17 having an MSM diode configuration having a large current capacity and a small characteristic variation as compared with the prior art.

この後、上層電極配線２３を覆う絶縁保護層２７を形成することで、図１に示すような不揮発性半導体記憶装置１０を製造することができる。   Thereafter, by forming an insulating protective layer 27 covering the upper electrode wiring 23, the nonvolatile semiconductor memory device 10 as shown in FIG. 1 can be manufactured.

（第２の実施の形態）
図９は、本発明の第２の実施の形態にかかる不揮発性半導体記憶装置３０の構成を説明する図で、（ａ）は断面図、（ｂ）は非オーミック性素子１７と記憶部２１の構成を示すための要部の部分の拡大断面図である。 (Second Embodiment)
FIG. 9 is a diagram for explaining the configuration of the nonvolatile semiconductor memory device 30 according to the second embodiment of the present invention. FIG. 9A is a cross-sectional view, and FIG. 9B is a diagram of the non-ohmic element 17 and the memory unit 21. It is an expanded sectional view of the part of the important section for showing composition.

本実施の形態の不揮発性半導体記憶装置３０は、第１の実施の形態の不揮発性半導体記憶装置１０と基本構成は同じであるが、下層電極配線１５を含む基板１１上の層間絶縁層３１が複数層の積層構成からなること、また上層電極配線が層間絶縁層３２中に埋め込み形成されていることが特徴である。   The nonvolatile semiconductor memory device 30 of the present embodiment has the same basic configuration as the nonvolatile semiconductor memory device 10 of the first embodiment, but the interlayer insulating layer 31 on the substrate 11 including the lower electrode wiring 15 It is characterized by having a laminated structure of a plurality of layers, and an upper electrode wiring is embedded in the interlayer insulating layer 32.

次に、図１０から図１３を用いて、本実施の形態の製造方法について説明する。なお、図１０から図１３においては、図面の簡単化のために半導体層間絶縁層１４から上部の構成のみを示している。   Next, the manufacturing method of the present embodiment will be described with reference to FIGS. 10 to 13, only the structure above the semiconductor interlayer insulating layer 14 is shown for simplification of the drawings.

図１０は、半導体層間絶縁層１４中にダマシン法により埋め込み形成された下層電極配線１５上に非オーミック性素子１７を構成する下部電極１８と半導体層１９とを積層形成し、さらにその上に３層構成からなる層間絶縁層３１を形成し、その層間絶縁層３１にコンタクトホール２９を形成するまでの工程を示す図で、（ａ）は層間絶縁層１４中に埋め込み形成された下層電極配線１５上に非オーミック性素子１７を構成する下部電極１８および半導体層１９を形成した状態の断面図で、（ｂ）は３層構成からなる層間絶縁膜３１を形成した状態の断面図、（ｃ）はエッチングプロセスを用いて、３層構成からなる層間絶縁層３１の下層層間絶縁膜３１ａと中層層間絶縁膜３１ｂの境界面までコンタクトホール２９を形成した状態の断面図、（ｄ）はさらにオーバエッチングにより、３層構成からなる層間絶縁層３１に半導体層１９が露出するまでコンタクトホール２９を形成した状態の断面図である。   In FIG. 10, a lower electrode 18 constituting a non-ohmic element 17 and a semiconductor layer 19 are stacked on a lower electrode wiring 15 embedded and formed in a semiconductor interlayer insulating layer 14 by a damascene method. FIG. 6 is a diagram showing a process from forming an interlayer insulating layer 31 having a layer structure to forming a contact hole 29 in the interlayer insulating layer 31, wherein (a) shows a lower electrode wiring 15 embedded in the interlayer insulating layer 14. FIG. 6B is a cross-sectional view of the state in which the lower electrode 18 and the semiconductor layer 19 constituting the non-ohmic element 17 are formed thereon, and FIG. 5B is a cross-sectional view of the state in which the interlayer insulating film 31 having a three-layer structure is formed. FIG. 6 is a cross-sectional view of a state in which a contact hole 29 is formed up to a boundary surface between a lower interlayer insulating film 31a and an intermediate interlayer insulating film 31b of an interlayer insulating layer 31 having a three-layer structure by using an etching process. (D) shows a further over-etching is a cross-sectional view of a state of forming a contact hole 29 until the semiconductor layer 19 on the interlayer insulating layer 31 composed of three layers structure exposed.

図１１は、埋め込み電極２０を埋め込み形成する工程を示す図で、（ａ）はコンタクトホール２９を含む層間絶縁膜３１上に埋め込み電極２０となる電極薄膜層２０ａを形成した状態の断面図、（ｂ）はＣＭＰにより層間絶縁層３１上の電極薄膜層２０ａを除去した状態の断面図、（ｃ）はコンタクトホール２９中の埋め込み電極２０をさらにオーバポリッシュして表層側に凹部を形成した状態の断面図である。   FIG. 11 is a diagram illustrating a process of embedding the embedded electrode 20, and FIG. 11A is a cross-sectional view of a state in which an electrode thin film layer 20 a serving as the embedded electrode 20 is formed on the interlayer insulating film 31 including the contact hole 29. (b) is a cross-sectional view of the state where the electrode thin film layer 20a on the interlayer insulating layer 31 is removed by CMP, and (c) is a state where the embedded electrode 20 in the contact hole 29 is further overpolished to form a recess on the surface layer side. It is sectional drawing.

図１２は、コンタクトホール２９中の埋め込み電極２０上に、さらに抵抗変化層２２を埋め込み形成し、抵抗変化層２２を含む層間絶縁層３１上に層間絶縁層３２を形成するまでの工程を示す図で（ａ）は抵抗変化層２２となる抵抗薄膜層２２ａを形成した状態の断面図で、（ｂ）はＣＭＰにより層間絶縁層３１上の抵抗薄膜層２２ａを除去した状態の断面図で、（ｃ）はさらに層間絶縁層３２を形成した状態の断面図である。   FIG. 12 is a diagram showing a process until the resistance change layer 22 is further buried on the buried electrode 20 in the contact hole 29 and the interlayer insulation layer 32 is formed on the interlayer insulation layer 31 including the resistance change layer 22. (A) is a cross-sectional view in a state in which a resistance thin film layer 22a to be the resistance change layer 22 is formed, and (b) is a cross-sectional view in a state in which the resistance thin film layer 22a on the interlayer insulating layer 31 is removed by CMP. c) is a sectional view showing a state in which an interlayer insulating layer 32 is further formed.

さらに、図１３は、層間絶縁層３２にストライプ形状の配線溝３３を形成し、配線溝３３中に上層電極配線２３を埋め込み形成する工程を示す図で、（ａ）は層間絶縁層３２に配線溝３３を形成した状態の断面図、（ｂ）は上層電極配線２３となる電極薄膜層２３ａを配線溝３３を含む層間絶縁層３２上に形成した状態の断面図、（ｃ）はＣＭＰにより層間絶縁層３２上の電極薄膜層２３ａを除去して配線溝３３中に上層電極配線２３を埋め込み形成した状態の断面図である。   Further, FIG. 13 is a diagram showing a process of forming a stripe-shaped wiring groove 33 in the interlayer insulating layer 32 and embedding the upper layer electrode wiring 23 in the wiring groove 33, and FIG. A sectional view in a state in which the groove 33 is formed, (b) is a sectional view in a state in which the electrode thin film layer 23a to be the upper electrode wiring 23 is formed on the interlayer insulating layer 32 including the wiring groove 33, and (c) is an interlayer formed by CMP. 4 is a cross-sectional view of a state in which an electrode thin film layer 23a on an insulating layer 32 is removed and an upper electrode wiring 23 is embedded in a wiring groove 33. FIG.

まず、図１０（ａ）に示すように、半導体層間絶縁層１４中に埋め込み形成された下層電極配線１５上に、下層電極配線１５と同様のストライプ形状に形成された非オーミック性素子を構成する下部電極１８と半導体層１９を積層形成し、さらに、図１０（ｂ）に示すように、ＣＶＤ法等を用いてＳｉＣＮやＳｉＯＮ、ＳｉＯＣあるいはＳｉＯＦ等からなる下層層間絶縁層３１ａと、下層層間絶縁層３１ａとは異なる膜種の絶縁膜、例えばＴＥＯＳ−ＳｉＯ等からなる中層層間絶縁層３１ｂと、このＴＥＯＳ−ＳｉＯよりも硬質の、例えばＳｉＯＮからなる上層層間絶縁層３１ｃを積層形成する。この下層層間絶縁層３１ａと中層層間絶縁層３１ｂと上層層間絶縁層３１ｃとにより層間絶縁層３１を構成している。また、下層層間絶縁層３１ａの膜厚は、中層層間絶縁層３１ｂのそれと比べて十分に薄い方がよい。上層層間絶縁層３１ｃは、ＣＭＰプロセスにおけるストッパとして作用し、この上層層間絶縁層３１ｃを形成することで、ＣＭＰプロセスを容易に、かつ確実に行うことができる。   First, as shown in FIG. 10A, a non-ohmic element formed in a stripe shape similar to the lower electrode wiring 15 is formed on the lower electrode wiring 15 embedded in the semiconductor interlayer insulating layer 14. The lower electrode 18 and the semiconductor layer 19 are laminated, and further, as shown in FIG. 10B, a lower interlayer insulating layer 31a made of SiCN, SiON, SiOC, SiOF or the like using a CVD method or the like, and a lower interlayer insulating layer An insulating film of a film type different from that of the layer 31a, for example, an intermediate interlayer insulating layer 31b made of TEOS-SiO or the like, and an upper interlayer insulating layer 31c made of, for example, SiON harder than TEOS-SiO are stacked. The lower interlayer insulating layer 31a, the intermediate interlayer insulating layer 31b, and the upper interlayer insulating layer 31c constitute an interlayer insulating layer 31. The film thickness of the lower interlayer insulating layer 31a is preferably sufficiently smaller than that of the intermediate interlayer insulating layer 31b. The upper interlayer insulating layer 31c functions as a stopper in the CMP process. By forming the upper interlayer insulating layer 31c, the CMP process can be performed easily and reliably.

次に、図１０（ｃ）に示すように、層間絶縁層３１に一定の配列ピッチで半導体層１９に接続するためのコンタクトホール２９を形成する。このコンタクトホール２９は、下層電極配線１５の幅より小さな外形としており、図４から図８で説明した形状と同じである。この加工は一般的な半導体プロセス、例えばドライエッチングにより行うことができる。このコンタクトホール２９を形成する工程において、層間絶縁層３１の下層側が下層層間絶縁層３１ａと中層層間絶縁層３１ｂとの積層構成からなることで、下層層間絶縁層３１ａがエッチングにおけるストッパとして作用するため、コンタクトホール形成による半導体層１９の掘れ込み量を低減することが可能になる。これにより、コンタクトホール２９底部で半導体層１９の膜厚が薄くならずに半導体層の耐性低下および半導体層の上下電極の接触によるショートを防止でき、素子特性ばらつきの小さいＭＳＭダイオード構成からなる非オーミック性素子１７を得ることができる。   Next, as shown in FIG. 10C, contact holes 29 for connecting to the semiconductor layer 19 are formed in the interlayer insulating layer 31 at a constant arrangement pitch. The contact hole 29 has an outer shape smaller than the width of the lower electrode wiring 15 and is the same as the shape described with reference to FIGS. This processing can be performed by a general semiconductor process, for example, dry etching. In the step of forming the contact hole 29, since the lower layer side of the interlayer insulating layer 31 has a laminated structure of the lower interlayer insulating layer 31a and the intermediate interlayer insulating layer 31b, the lower interlayer insulating layer 31a functions as a stopper in etching. It is possible to reduce the amount of digging of the semiconductor layer 19 due to contact hole formation. As a result, the thickness of the semiconductor layer 19 is not reduced at the bottom of the contact hole 29, and the semiconductor layer 19 can be prevented from being reduced in resistance and short-circuiting due to contact between the upper and lower electrodes of the semiconductor layer. Can be obtained.

本実施の形態では、下層層間絶縁層３１ａとしてＳｉＯＮまたは窒化シリコン（ＳｉＮ）、中層層間絶縁層３１ｂとしてＴＥＯＳ−ＳｉＯを用いた。コンタクトホールをドライエッチングにより形成する場合、例えば、チャンバー圧力２．１Ｐａとして、エッチングガスとしてＣ５Ｆ８、Ｏ２およびＡｒを１７ｓｃｃｍ／２３ｓｃｃｍ／５００ｓｃｃｍの流量で用いると、ＳｉＯＮのエッチングレートは、ＴＥＯＳ−ＳｉＯのそれと比べて１／５と小さく、またＳｉＮのエッチングレートは、ＴＥＯＳ−ＳｉＯのそれと比べて１／２０とさらに小さい。したがって、主たる層間絶縁層がＴＥＯＳ−ＳｉＯの場合にはＳｉＯＮまたはＳｉＮがエッチングプロセスにおけるストッパとして作用することを確認できた。 In the present embodiment, SiON or silicon nitride (SiN) is used as the lower interlayer insulating layer 31a, and TEOS-SiO is used as the intermediate interlayer insulating layer 31b. When the contact hole is formed by dry etching, for example, when the chamber pressure is 2.1 Pa and C 5 F 8 , O 2 and Ar are used as the etching gas at a flow rate of 17 sccm / 23 sccm / 500 sccm, the etching rate of SiON is TEOS. The etching rate of SiN is as small as 1/5 compared with that of -SiO, and the etching rate of SiN is as small as 1/20 compared with that of TEOS-SiO. Therefore, it was confirmed that when the main interlayer insulating layer is TEOS-SiO, SiON or SiN acts as a stopper in the etching process.

さらに、図１０（ｄ）に示すように、オーバエッチングにより半導体層１９が露出するところまでコンタクトホールを形成する。なお、下層層間絶縁層３１ａをエッチングプロセスで除去する場合には、下層層間絶縁層３１ａとしてＳｉＯＮを用いた場合には、上記のエッチングガスを用いて流量のみを１０ｓｃｃｍ／３０ｓｃｃｍ／５００ｓｃｃｍとすることでＳｉＯＮのエッチングレートは上記の条件に比べて４倍増加する。また、ＳｉＮを用いた場合には、エッチングガスとしてＣＦ４のみを用いた方がＳｉＮのエッチングレートは増加する。 Further, as shown in FIG. 10D, contact holes are formed by over-etching until the semiconductor layer 19 is exposed. When the lower interlayer insulating layer 31a is removed by an etching process, when SiON is used as the lower interlayer insulating layer 31a, only the flow rate is set to 10 sccm / 30 sccm / 500 sccm using the etching gas described above. The etching rate of SiON increases 4 times compared to the above conditions. When SiN is used, the etching rate of SiN increases when only CF 4 is used as the etching gas.

次に、図１１（ａ）に示すように、コンタクトホール２９を含む層間絶縁層３１上に、埋め込み電極２０となる電極薄膜層２０ａを形成する。この電極薄膜層２０ａは、本実施の形態では非オーミック性素子１７の一部で、かつ記憶部２１の一部ともなるもので、ＴａＮまたはＷを用いた。   Next, as illustrated in FIG. 11A, an electrode thin film layer 20 a to be the embedded electrode 20 is formed on the interlayer insulating layer 31 including the contact hole 29. The electrode thin film layer 20a is part of the non-ohmic element 17 and part of the memory unit 21 in the present embodiment, and TaN or W is used.

次に、図１１（ｂ）に示すように、ＣＭＰプロセスを用いて層間絶縁層３１上の電極薄膜層２０ａを除去してコンタクトホール２９中に埋め込み電極２０を埋め込み形成する。この場合に、層間絶縁層３１には、上層層間絶縁層３１ｃが設けられているので、この上層層間絶縁層３１ｃがストッパとして有効に作用し、層間絶縁層３１はほとんど研磨されずに電極薄膜層２０ａのみを確実に除去することができる。   Next, as shown in FIG. 11B, the electrode thin film layer 20 a on the interlayer insulating layer 31 is removed using a CMP process, and the embedded electrode 20 is embedded in the contact hole 29. In this case, since the upper interlayer insulating layer 31c is provided in the interlayer insulating layer 31, this upper interlayer insulating layer 31c effectively acts as a stopper, and the interlayer insulating layer 31 is hardly polished and is an electrode thin film layer. Only 20a can be reliably removed.

その後、図１１（ｃ）に示すように、さらにオーバポリッシュを行うことで、コンタクトホール２９中の埋め込み電極２０の一部を除去する。このオーバポリッシュ時においても、上層層間絶縁層３１ｃを設けていることで層間絶縁層３１はほとんど研磨されることがない。なお、このように埋め込み電極２０の一部を除去する方法としては、オーバポリッシュだけでなくエッチバックする方法でもよい。   Thereafter, as shown in FIG. 11C, over-polishing is further performed to remove a part of the embedded electrode 20 in the contact hole 29. Even during this overpolishing, the upper interlayer insulating layer 31c is provided so that the interlayer insulating layer 31 is hardly polished. In addition, as a method of removing a part of the embedded electrode 20 in this way, not only over-polishing but also a method of etching back may be used.

次に、図１２（ａ）に示すように、コンタクトホール２９を含めて層間絶縁層３１上に、抵抗変化層２２となる抵抗薄膜層２２ａを形成する。本実施の形態においても、抵抗薄膜層２２ａとしてＴａＯｘをスパッタリングにより形成した。なお、成膜方法としては、スパッタリングだけでなく、ＣＶＤ法やＡＬＤ法等を用いてもよい。 Next, as shown in FIG. 12A, a resistance thin film layer 22 a that becomes the resistance change layer 22 is formed on the interlayer insulating layer 31 including the contact hole 29. Also in the present embodiment, TaO x was formed by sputtering as the resistive thin film layer 22a. As a film forming method, not only sputtering but also CVD method, ALD method, or the like may be used.

次に、図１２（ｂ）に示すように、ＣＭＰプロセスを用いて層間絶縁層３１上の抵抗薄膜層２２ａを除去して、コンタクトホール２９中に抵抗変化層２２を埋め込み形成する。この場合にも、層間絶縁層３１には、上層層間絶縁層３１ｃが設けられているので、この上層層間絶縁層３１ｃがストッパとして有効に作用し、層間絶縁層３１はほとんど研磨されずに抵抗薄膜層２２ａのみを確実に除去することができる。   Next, as illustrated in FIG. 12B, the resistance thin film layer 22 a on the interlayer insulating layer 31 is removed using a CMP process, and the resistance change layer 22 is embedded in the contact hole 29. Also in this case, since the upper interlayer insulating layer 31c is provided in the interlayer insulating layer 31, the upper interlayer insulating layer 31c effectively acts as a stopper, and the interlayer insulating layer 31 is hardly polished and is a resistive thin film. Only the layer 22a can be reliably removed.

次に、図１２（ｃ）に示すように、抵抗変化層２２を含めた層間絶縁層３１上に、さらに層間絶縁層３２を形成する。この層間絶縁層３２は、上層電極配線２３を埋め込むために必要な厚みに形成し、その材料としてはＴＥＯＳ−ＳｉＯを用いてもよいし、その他半導体装置において一般的に用いられている層間絶縁材料を用いてもよい。さらに、層間絶縁層３１と同じように、硬質の絶縁層を上層に形成する２層以上からなる多層構成としてもよい。   Next, as illustrated in FIG. 12C, an interlayer insulating layer 32 is further formed on the interlayer insulating layer 31 including the resistance change layer 22. The interlayer insulating layer 32 is formed to have a thickness necessary for embedding the upper electrode wiring 23, and the material thereof may be TEOS-SiO, or other interlayer insulating materials generally used in semiconductor devices. May be used. Further, as with the interlayer insulating layer 31, a multilayer structure including two or more layers in which a hard insulating layer is formed as an upper layer may be employed.

次に、図１３（ａ）に示すように、抵抗変化層２２が露出し、かつ下層電極配線１５に交差するストライプ形状の配線溝３３を形成する。この加工は一般的な半導体プロセス、例えばドライエッチングにより行うことができる。   Next, as illustrated in FIG. 13A, a stripe-shaped wiring groove 33 that exposes the resistance change layer 22 and intersects the lower electrode wiring 15 is formed. This processing can be performed by a general semiconductor process, for example, dry etching.

次に、図１３（ｂ）に示すように、配線溝３３を含む層間絶縁層３２上に、上層電極配線２３となる電極薄膜層２３ａを形成する。本実施の形態においても、これらの材料としては、ＣｕやＰｔ、Ｉｒ等を用いた。   Next, as shown in FIG. 13B, an electrode thin film layer 23 a to be the upper electrode wiring 23 is formed on the interlayer insulating layer 32 including the wiring trench 33. Also in this embodiment, Cu, Pt, Ir, or the like is used as these materials.

次に、図１３（ｃ）に示すように、ＣＭＰプロセスまたはエッチバックにより層間絶縁層３２上の電極薄膜層２３ａを除去して配線溝３３中に上層電極配線２３を埋め込む。このような工程により、下部電極１８、半導体層１９および埋め込み電極２０により非オーミック性素子１７が構成され、埋め込み電極２０と抵抗変化層２２、この抵抗変化層２２と接続する領域の上層電極配線２３とにより記憶部２１が構成される。さらに、その後、上層電極配線２３を保護するための絶縁保護層（図示せず）を形成する。これにより、本実施の形態の製造方法による不揮発性半導体記憶装置を作製することができる。   Next, as shown in FIG. 13C, the electrode thin film layer 23 a on the interlayer insulating layer 32 is removed by CMP process or etch back, and the upper electrode wiring 23 is buried in the wiring trench 33. By such a process, the non-ohmic element 17 is constituted by the lower electrode 18, the semiconductor layer 19 and the buried electrode 20, and the upper electrode wiring 23 in the region connected to the buried electrode 20 and the resistance change layer 22 and the resistance change layer 22. Thus, the storage unit 21 is configured. Further, after that, an insulating protective layer (not shown) for protecting the upper electrode wiring 23 is formed. Thereby, the nonvolatile semiconductor memory device by the manufacturing method of this embodiment can be manufactured.

上記のような製造方法により作製した不揮発性半導体記憶装置は、上層電極配線２３が層間絶縁層３２中に埋め込まれるので、非オーミック性素子１７と記憶部２１とをさらに積層する場合に、その積層工程を容易に行うことができる。   In the nonvolatile semiconductor memory device manufactured by the manufacturing method as described above, since the upper electrode wiring 23 is embedded in the interlayer insulating layer 32, when the non-ohmic element 17 and the memory unit 21 are further laminated, The process can be easily performed.

なお、本実施の形態では、上層電極配線２３が層間絶縁層３２中に埋め込み形成されているが、第１の実施の形態の不揮発性半導体記憶装置１０の製造方法を用いて、層間絶縁層３１上に上層電極配線２３を形成してもよい。また、第１の実施の形態の不揮発性半導体記憶装置１０においても、上層電極配線２３を層間絶縁層中に埋め込み形成してもよい。   In the present embodiment, the upper electrode wiring 23 is embedded in the interlayer insulating layer 32. However, the interlayer insulating layer 31 is formed by using the method for manufacturing the nonvolatile semiconductor memory device 10 of the first embodiment. The upper layer electrode wiring 23 may be formed thereon. Also in the nonvolatile semiconductor memory device 10 of the first embodiment, the upper electrode wiring 23 may be embedded in the interlayer insulating layer.

（第３の実施の形態）
図１４は、本発明の第３の実施の形態の不揮発性半導体記憶装置４０の構成を説明するための断面図である。この不揮発性半導体記憶装置４０は、図１に示す第１の実施の形態の不揮発性半導体記憶装置１０を基本構成としており、上層電極配線の下に、下層電極配線、層間絶縁層、この層間絶縁層のコンタクトホール中に埋め込まれた非オーミック性素子および抵抗変化層を１つの構成単位として、この構成単位をこの基本構成の上にさらに２層積層した構成からなる。このように積層することにより、さらに大容量の不揮発性半導体記憶装置を実現することができる。 (Third embodiment)
FIG. 14 is a cross-sectional view for explaining the configuration of the nonvolatile semiconductor memory device 40 according to the third embodiment of the present invention. The nonvolatile semiconductor memory device 40 has a basic configuration of the nonvolatile semiconductor memory device 10 according to the first embodiment shown in FIG. 1, and a lower electrode wiring, an interlayer insulating layer, and an interlayer insulating layer are formed below the upper electrode wiring. A non-ohmic element and a resistance change layer embedded in a contact hole of each layer are used as one constituent unit, and the constituent unit is further laminated on the basic structure. By stacking in this way, a larger capacity nonvolatile semiconductor memory device can be realized.

以下、本実施の形態の不揮発性半導体記憶装置４０の構成を簡単に説明する。本実施の形態の不揮発性半導体記憶装置４０では、上層電極配線２３がマトリクス領域外にも延在して形成されており、これについては第２段目および第３段目に付いても同じである。また、この不揮発性半導体記憶装置４０では、非オーミック性素子と記憶部とがそれぞれ３段ずつ積層されているので、第１段目、第２段目および第３段目のそれぞれの構成要件を理解しやすくするために、第１段目については第１、第２段目については第２、第３段目については第３を付して区別して表記する。   Hereinafter, the configuration of the nonvolatile semiconductor memory device 40 of the present embodiment will be briefly described. In the nonvolatile semiconductor memory device 40 of the present embodiment, the upper layer electrode wiring 23 is formed so as to extend outside the matrix region, and this is the same for the second and third stages. is there. In the nonvolatile semiconductor memory device 40, since the non-ohmic element and the storage unit are stacked in three stages, the configuration requirements of the first stage, the second stage, and the third stage are as follows. For the sake of easy understanding, the first level is indicated by distinguishing the first level, the second level by the second level, and the third level by the third level.

第１上層電極配線２３上に、第１上層電極配線２３と同様のストライプ形状に第２下部電極４２と第２半導体層４３を形成し、さらに第２層間絶縁層４８が形成されている。この第２層間絶縁層４８には、第１記憶部２１に対応する位置にそれぞれコンタクトホールが設けられ、このコンタクトホール中に第２埋め込み電極４４と第２抵抗変化層４６とが埋め込み形成されている。そして、この第２抵抗変化層４６に接続し、第１上層電極配線２３に交差するストライプ形状に第２上層電極配線４７が形成されている。さらに、これを埋め込むように第３層間絶縁層５１が形成されている。   On the first upper layer electrode wiring 23, a second lower electrode 42 and a second semiconductor layer 43 are formed in a stripe shape similar to the first upper layer electrode wiring 23, and a second interlayer insulating layer 48 is further formed. In the second interlayer insulating layer 48, contact holes are provided at positions corresponding to the first memory portion 21, and the second buried electrode 44 and the second resistance change layer 46 are buried in the contact holes. Yes. Then, the second upper layer electrode wiring 47 is formed in a stripe shape connected to the second resistance change layer 46 and intersecting the first upper layer electrode wiring 23. Further, a third interlayer insulating layer 51 is formed so as to be embedded.

第２上層電極配線４７上に、第２上層電極配線４７と同様のストライプ形状に第３下部電極５３と第３半導体層５４を形成し、さらに第４層間絶縁層５９が形成されている。この第４層間絶縁層５９には、第１記憶部２１および第２記憶部４５に対応する位置にコンタクトホールが設けられ、このコンタクトホール中に第３埋め込み電極５５と第３抵抗変化層５７とが埋め込み形成されている。そして、この第３抵抗変化層５７に接続し、第２上層電極配線４７に交差するストライプ形状に第３上層電極配線５８が形成されている。さらに、これらを埋め込み保護するために絶縁保護層６０が形成されている。   A third lower electrode 53 and a third semiconductor layer 54 are formed on the second upper layer electrode wiring 47 in the same stripe shape as the second upper layer electrode wiring 47, and a fourth interlayer insulating layer 59 is further formed. The fourth interlayer insulating layer 59 is provided with a contact hole at a position corresponding to the first memory portion 21 and the second memory portion 45, and the third buried electrode 55, the third resistance change layer 57, and the like are formed in the contact hole. Is embedded. A third upper layer electrode wiring 58 is formed in a stripe shape that is connected to the third resistance change layer 57 and intersects the second upper layer electrode wiring 47. Further, an insulating protective layer 60 is formed to embed and protect them.

なお、第２下部電極４２、第２半導体層４３および第２埋め込み電極４４で第２非オーミック性素子４１を構成している。また、第２埋め込み電極４４と第２抵抗変化層４６、この第２抵抗変化層４６に接続する領域の第２上層電極配線４７で第２記憶部４５を構成している。さらに、第３下部電極５３、第３半導体層５４および第３埋め込み電極５５で第３非オーミック性素子５２を構成している。また、第３埋め込み電極５５と第３抵抗変化層５７、この第３抵抗変化層５７に接続する領域の第３上層電極配線５８で第３記憶部５６を構成している。   The second lower electrode 42, the second semiconductor layer 43, and the second buried electrode 44 constitute a second non-ohmic element 41. Further, the second memory portion 45 is configured by the second embedded electrode 44, the second resistance change layer 46, and the second upper layer electrode wiring 47 in a region connected to the second resistance change layer 46. Furthermore, the third non-ohmic element 52 is configured by the third lower electrode 53, the third semiconductor layer 54, and the third embedded electrode 55. Further, the third memory portion 56 is configured by the third embedded electrode 55, the third resistance change layer 57, and the third upper layer electrode wiring 58 in a region connected to the third resistance change layer 57.

また、下層電極配線１５は、埋め込み導体２４、２５と半導体電極配線２６を介して能動素子１２のソース領域１２ａに接続している。また、第１上層電極配線２３についても同様に、埋め込み導体（図示せず）と半導体電極配線（図示せず）とを介して別の能動素子（図示せず）に接続されている。さらに、第２上層電極配線４７は、図１４に示すように埋め込み導体２４、２５、４９、５０と半導体電極配線２６とを介して別の能動素子１２のソース領域１２ａに接続されている。また、第３上層電極配線５８についても、第１上層電極配線２３と同様に埋め込み導体（図示せず）と半導体電極配線（図示せず）とを介して別の能動素子（図示せず）に接続されている。   The lower electrode wiring 15 is connected to the source region 12 a of the active element 12 through the buried conductors 24 and 25 and the semiconductor electrode wiring 26. Similarly, the first upper layer electrode wiring 23 is connected to another active element (not shown) via a buried conductor (not shown) and a semiconductor electrode wiring (not shown). Furthermore, the second upper layer electrode wiring 47 is connected to the source region 12a of another active element 12 through the buried conductors 24, 25, 49, 50 and the semiconductor electrode wiring 26 as shown in FIG. Similarly to the first upper layer electrode wiring 23, the third upper layer electrode wiring 58 is connected to another active element (not illustrated) through a buried conductor (not illustrated) and a semiconductor electrode wiring (not illustrated). It is connected.

第１段目の下層電極配線１５と第１上層電極配線２３とは、それぞれビット線とワード線のいずれかとなり、図３に示す回路のビット線デコーダとワード線デコーダにそれぞれ接続される。また、第１上層電極配線２３と第２上層電極配線４７とは、同様にそれぞれビット線とワード線のいずれかとなり、図３に示す回路のビット線デコーダとワード線デコーダにそれぞれ接続される。ただし、第１段目において、第１上層電極配線２３がビット線を構成している場合には、第２段目においてもビット線を構成し、第２上層電極配線４７はワード線を構成するように設計されている。さらに、第２上層電極配線４７がワード線を構成する場合には、第３上層電極配線５８はビット線を構成するように設計されている。   The first-stage lower layer electrode wiring 15 and the first upper layer electrode wiring 23 are either bit lines or word lines, respectively, and are connected to the bit line decoder and the word line decoder of the circuit shown in FIG. Similarly, the first upper layer electrode wiring 23 and the second upper layer electrode wiring 47 are either bit lines or word lines, respectively, and are connected to the bit line decoder and the word line decoder of the circuit shown in FIG. However, in the first stage, when the first upper layer electrode wiring 23 forms a bit line, the second stage also forms a bit line, and the second upper layer electrode wiring 47 forms a word line. Designed to be Further, when the second upper layer electrode wiring 47 constitutes a word line, the third upper layer electrode wiring 58 is designed to constitute a bit line.

以上のように、本実施の形態の不揮発性半導体記憶装置４０の場合には、それぞれの段に設けた記憶部２１、４５、５６に対して個別にそれぞれ非オーミック性素子１７、４１、５２が設けられているので、それぞれの段に設けられている記憶部２１、４５、５６の書き込みと読み出しを安定に、かつ確実に行うことができる。   As described above, in the case of the nonvolatile semiconductor memory device 40 of the present embodiment, the non-ohmic elements 17, 41, 52 are individually provided for the storage units 21, 45, 56 provided in the respective stages. Since it is provided, it is possible to stably and reliably write to and read from the storage units 21, 45, and 56 provided in the respective stages.

このような多段構成の記憶部と非オーミック性素子を有する不揮発性半導体記憶装置４０の製造工程は、基本的には第１の形態の不揮発性半導体記憶装置１０において説明した２種類の製造工程を繰り返せばよい。また、第２の形態の不揮発性半導体記憶装置３０において説明した製造工程を繰り返してもよい。   The manufacturing process of the nonvolatile semiconductor memory device 40 having such a multi-stage storage unit and a non-ohmic element basically includes the two types of manufacturing processes described in the nonvolatile semiconductor memory device 10 of the first embodiment. Repeat it. Further, the manufacturing process described in the nonvolatile semiconductor memory device 30 of the second embodiment may be repeated.

（第４の実施の形態）
図１５は、本発明の第４の実施の形態にかかる不揮発性半導体記憶装置７０の要部である非オーミック性素子７２と記憶部８１の構成を示す断面図である。本実施の形態の不揮発性半導体記憶装置７０は、埋め込み電極７５と抵抗変化層８２との間に、抵抗変化層８２中に拡散し難く、しかも抵抗変化層８２を酸化、還元しないような導体材料を接続電極７７として埋め込み形成されている。 (Fourth embodiment)
FIG. 15 is a cross-sectional view showing configurations of a non-ohmic element 72 and a storage unit 81 which are main parts of the nonvolatile semiconductor memory device 70 according to the fourth embodiment of the present invention. The nonvolatile semiconductor memory device 70 according to the present embodiment is a conductor material that does not easily diffuse into the resistance change layer 82 between the embedded electrode 75 and the resistance change layer 82 and that does not oxidize or reduce the resistance change layer 82. Are embedded as connection electrodes 77.

また、上部電極７８が少なくとも２層構成からなり、抵抗変化層８２に接続する面側にも、接続電極７９を設けている。これらの接続電極７７、７９は、例えばＰｔ、Ｉｒ、ＴａＮあるいは窒化チタン（ＴｉＮ）等の導体材料を用いることができる。そして、この接続電極７９上に、接続電極７９に接続し、半導体プロセスにおいて一般的に用いられている、例えばＡｌまたはＣｕからなる導体材料を用いて、下層電極配線７１に交差するストライプ形状に上層電極配線８０が形成されている。また、接続電極７９をマトリクス領域外まで延在させて、接続電極７９を上層電極配線の一部として機能するようにしてもよい。その他の構成については、第１の実施の形態の不揮発性半導体記憶装置１０と同じであるので説明を省略する。   Further, the upper electrode 78 has at least a two-layer structure, and the connection electrode 79 is provided also on the surface side connected to the resistance change layer 82. For these connection electrodes 77 and 79, for example, a conductive material such as Pt, Ir, TaN or titanium nitride (TiN) can be used. Then, on the connection electrode 79, the upper layer is connected to the connection electrode 79 and is formed in a stripe shape intersecting the lower layer electrode wiring 71 using a conductor material made of, for example, Al or Cu generally used in a semiconductor process. Electrode wiring 80 is formed. Further, the connection electrode 79 may be extended to the outside of the matrix region so that the connection electrode 79 functions as part of the upper layer electrode wiring. Since other configurations are the same as those of the nonvolatile semiconductor memory device 10 according to the first embodiment, description thereof is omitted.

このような構成とすることにより、抵抗変化層とは独立して上層電極配線を設けることができるので、接続電極と上部電極とでそれぞれ最適な材料を選択することができる。また、例えばトランジスタ等の能動素子を含む半導体回路が形成されたシリコン単結晶基板を用いる場合には、上層電極配線と上記能動素子との電気的な接続も容易に行うことができる。   By adopting such a configuration, the upper layer electrode wiring can be provided independently of the resistance change layer, so that an optimum material can be selected for each of the connection electrode and the upper electrode. Further, when a silicon single crystal substrate on which a semiconductor circuit including an active element such as a transistor is formed is used, electrical connection between the upper electrode wiring and the active element can be easily performed.

このような構成において、下部電極７３と絶縁体層７４および金属電極体層である埋め込み電極７５とでＭＩＭダイオードからなる非オーミック性素子７２を構成している。また、埋め込み形成された接続電極７７、抵抗変化層８２およびこの抵抗変化層８２に接続する領域の接続電極７９で記憶部８１を構成している。   In such a configuration, the lower electrode 73, the insulator layer 74, and the buried electrode 75 that is a metal electrode body layer constitute a non-ohmic element 72 made of an MIM diode. In addition, the storage portion 81 is configured by the embedded connection electrode 77, the resistance change layer 82, and the connection electrode 79 in a region connected to the resistance change layer 82.

本実施の形態の場合には、この非オーミック性素子７２として、下部電極７３と埋め込み電極７５をＡｌで形成し、絶縁体層７４として窒化シリコン（ＳｉＮ）を用いた。ＳｉＮはスパッタリング法により形成することで、良好な絶縁性を有し、かつ緻密な薄膜を容易に形成でき、一般的な半導体プロセス技術を用いればストライプ形状に加工することも容易である。   In the present embodiment, the lower electrode 73 and the buried electrode 75 are formed of Al as the non-ohmic element 72, and silicon nitride (SiN) is used as the insulator layer 74. SiN can be easily formed into a thin film having a good insulating property and a dense thin film by forming by a sputtering method, and can be easily processed into a stripe shape by using a general semiconductor process technology.

なお、本実施の形態では、絶縁体層７４としてＳｉＮを用いるＭＩＭダイオードの場合について説明したが、本発明はこれに限定されない。例えば、アルミナ（ＡｌＯ）あるいはチタニア（ＴｉＯ）を用いてもよい。ＡｌＯを用いる場合には、例えばＡｌ膜を成膜した後、ドライ熱酸化法、ウエット熱酸化法、プラズマ酸化法あるいは反応性スパッタリング方式により直接ＡｌＯ膜を形成する方法等、いずれの方法でもよい。   In the present embodiment, the case of the MIM diode using SiN as the insulator layer 74 has been described, but the present invention is not limited to this. For example, alumina (AlO) or titania (TiO) may be used. In the case of using AlO, any method such as a method of directly forming an AlO film by a dry thermal oxidation method, a wet thermal oxidation method, a plasma oxidation method or a reactive sputtering method after forming an Al film may be used.

なお、本実施の形態では、抵抗変化層８２の両面に接続電極７７、７９を設けたが、これらは必ずしも必須ではない。第１の実施の形態の不揮発性半導体記憶装置１０または第２の実施の形態の不揮発性半導体記憶装置３０と同様な構成としてもよい。さらに、図１４に示すような積層構成の不揮発性半導体記憶装置４０と同じような構成とすることも可能である。   In the present embodiment, the connection electrodes 77 and 79 are provided on both surfaces of the resistance change layer 82, but these are not necessarily required. A configuration similar to that of the nonvolatile semiconductor memory device 10 of the first embodiment or the nonvolatile semiconductor memory device 30 of the second embodiment may be adopted. Furthermore, a configuration similar to that of the nonvolatile semiconductor memory device 40 having a stacked configuration as shown in FIG.

（第５の実施の形態）
図１６は、本発明の第５の実施の形態にかかる不揮発性半導体記憶装置９０の要部である非オーミック性素子９２と記憶部９６の構成を示す断面図である。本実施の形態の不揮発性半導体記憶装置９０は、非オーミック性素子９２がｎ型半導体層９３とｐ型半導体層９４との積層構成からなるｐｎ接合ダイオードにより構成されていることが特徴である。さらに、本実施の形態の場合には、非オーミック性素子９２を構成するｐ型半導体層９４が埋め込み電極９７とともにコンタクトホールに埋め込まれている点に特徴を有している。なお、ｎ型半導体層９３を埋め込み電極９７とともに埋め込み形成してもよい。 (Fifth embodiment)
FIG. 16 is a cross-sectional view showing a configuration of a non-ohmic element 92 and a storage unit 96 which are main parts of the nonvolatile semiconductor memory device 90 according to the fifth embodiment of the present invention. The nonvolatile semiconductor memory device 90 according to the present embodiment is characterized in that the non-ohmic element 92 is constituted by a pn junction diode having a stacked structure of an n-type semiconductor layer 93 and a p-type semiconductor layer 94. Further, the present embodiment is characterized in that the p-type semiconductor layer 94 constituting the non-ohmic element 92 is buried in the contact hole together with the buried electrode 97. Note that the n-type semiconductor layer 93 may be embedded together with the embedded electrode 97.

また、記憶部９６は、埋め込み電極９７と抵抗変化層９８、この抵抗変化層９８に接続する領域の上層電極配線９９により構成されており、下層電極配線９１、層間絶縁層９５および上層電極配線９９については、第１の実施の形態の不揮発性半導体記憶装置１０と基本構成は同じであるが、抵抗変化層９８を層間絶縁層９５上で埋め込み電極９７に接続し、コンタクトホールよりも大きな形状を有するように形成されていることが特徴である。さらに、抵抗変化層９８を上層電極配線９９と同様に下層電極配線９１に交差するストライプ形状に形成してもよい。なお、本実施の形態では、層間絶縁層９５上に抵抗変化層９８を形成したが、第１の実施の形態の不揮発性半導体記憶装置１０や第２の実施の形態の不揮発性半導体記憶装置３０と同様に、コンタクトホール中に埋め込み形成してもよい。   The storage unit 96 includes a buried electrode 97, a resistance change layer 98, and an upper layer electrode wiring 99 connected to the resistance change layer 98. A lower layer electrode wiring 91, an interlayer insulating layer 95, and an upper layer electrode wiring 99 are provided. The basic configuration is the same as that of the nonvolatile semiconductor memory device 10 of the first embodiment, but the variable resistance layer 98 is connected to the buried electrode 97 on the interlayer insulating layer 95 and has a shape larger than the contact hole. It is characterized by being formed to have. Further, the resistance change layer 98 may be formed in a stripe shape intersecting the lower electrode wiring 91 in the same manner as the upper electrode wiring 99. In this embodiment, the variable resistance layer 98 is formed on the interlayer insulating layer 95. However, the nonvolatile semiconductor memory device 10 of the first embodiment and the nonvolatile semiconductor memory device 30 of the second embodiment are used. Similarly to the above, it may be embedded in the contact hole.

このようなｐｎ接合ダイオードを構成するためのｐ型半導体材料としては、例えばＺｎＯ、ＣｄＯ、ＳｎＯ２、ＴｉＯ２、ＣｅＯ２、Ｆｅ３Ｏ４、ＷＯ３、Ｔａ２O５から選択されたいずれかの材料を用い、ｎ型半導体材料としては、例えばＦｅ（１−ｙ）Ｏ、ＮｉＯ、ＣｏＯ、Ｃｕ２Ｏ、ＭｎＯ２から選択されたいずれかの材料を用いることができる。さらに、ｐ型にドープしたシリコンとｎ型にドープしたシリコンを用いることもできる。 As a p-type semiconductor material for constituting such a pn junction diode, for example, any one selected from ZnO, CdO, SnO 2 , TiO 2 , CeO 2 , Fe 3 O 4 , WO 3 , and Ta 2 O 5 is used. As the n-type semiconductor material, for example, any material selected from Fe (1-y) 2 O, NiO, CoO, Cu 2 O, and MnO 2 can be used. Furthermore, p-type doped silicon and n-type doped silicon can also be used.

なお、本発明は、非オーミック性素子が第１、第２の実施の形態で説明したＭＳＭダイオード、第４の実施の形態で説明したＭＩＭダイオードあるいは第５の実施の形態で説明したｐｎ接合型ダイオードだけでなく、例えば半導体層と埋め込み電極でショットキー接続を構成するショットキーダイオードであってもよい。この場合の不揮発性半導体記憶装置の構成としては、図１に示す不揮発性半導体記憶装置１０、図４に示す不揮発性半導体記憶装置３０、図１５に示す不揮発性半導体記憶装置７０、あるいは図１６に示す不揮発性半導体記憶装置９０と同じような構成とすればよい。すなわち、非オーミック性素子が、半導体層と金属電極体層との２層の積層構成からなるショットキーダイオードであり、半導体層がコンタクトホールよりも大きな形状を有し、金属電極体層である埋め込み電極がコンタクトホール中に埋め込み形成されている。さらに、図１４に示すような積層構成の不揮発性半導体記憶装置４０と同じような構成とすることも可能である。   In the present invention, the non-ohmic element is the MSM diode described in the first or second embodiment, the MIM diode described in the fourth embodiment, or the pn junction type described in the fifth embodiment. In addition to the diode, for example, a Schottky diode that forms a Schottky connection with a semiconductor layer and a buried electrode may be used. The configuration of the nonvolatile semiconductor memory device in this case includes the nonvolatile semiconductor memory device 10 shown in FIG. 1, the nonvolatile semiconductor memory device 30 shown in FIG. 4, the nonvolatile semiconductor memory device 70 shown in FIG. The configuration may be similar to that of the nonvolatile semiconductor memory device 90 shown. That is, the non-ohmic element is a Schottky diode having a laminated structure of two layers of a semiconductor layer and a metal electrode body layer. An electrode is embedded in the contact hole. Furthermore, a configuration similar to that of the nonvolatile semiconductor memory device 40 having a stacked configuration as shown in FIG.

非オーミック性素子をショットキーダイオードとした場合には、以下のような効果を得ることができる。第１に、ショットキーダイオードはｐｎ接合ダイオードと異なり、多数キャリア素子であるから、少数キャリアの蓄積ということがなく、高速アクセスが可能になる。第２に、ｐｎ接合を形成する必要がないので、ダイオード構成が簡単になり、かつその製造工程も簡略化できる。第３に、ｐｎ接合は温度による特性変化が問題となるが、ショットキー接合は温度に対して安定であるので、製造工程時の加熱条件等についての制約を広げることができる。   When the non-ohmic element is a Schottky diode, the following effects can be obtained. First, since a Schottky diode is a majority carrier element unlike a pn junction diode, it does not accumulate minority carriers and enables high-speed access. Second, since it is not necessary to form a pn junction, the diode configuration is simplified and the manufacturing process can be simplified. Thirdly, although the pn junction has a problem of characteristic change due to temperature, the Schottky junction is stable with respect to temperature, so that it is possible to widen restrictions on the heating conditions and the like during the manufacturing process.

さらに、例えばｐｎ接合ダイオードを用いる場合には、ダイオードの順方向閾値は高い（約０．５Ｖ）が、例えばチタンシリサイドとｎ型シリコンとの界面を有するショットキーダイオードにおいては、順方向の閾値電圧は０．２Ｖとなるので、読み出しや書き込み時のディスターブを抑制することが可能となる。   Further, for example, when a pn junction diode is used, the forward threshold voltage of the diode is high (about 0.5 V). However, for example, in a Schottky diode having an interface between titanium silicide and n-type silicon, the forward threshold voltage is high. Is 0.2 V, so that disturbance during reading and writing can be suppressed.

（第６の実施の形態）
図１７は、本発明の第６の実施の形態にかかる不揮発性半導体記憶装置１００の要部である非オーミック性素子１０２と記憶部１０７の構成を示す図で、（ａ）は平面図、（ｂ）は（ａ）の１７Ａ−１７Ａ線の断面を矢印方向に見た断面図である。本実施の形態の不揮発性半導体記憶装置１００は、第１の実施の形態の不揮発性半導体記憶装置１０と基本構成は同じであるが、非オーミック性素子１０２を構成する下部電極１０３と半導体層１０４が、それぞれの記憶部１０７ごとに分離して形成されていることが特徴である。また、上層電極配線１０９は、層間絶縁層１０６上で、抵抗変化層１０８に接続し、かつ下層電極配線１０１に交差するストライプ形状に形成されている。 (Sixth embodiment)
FIG. 17 is a diagram showing the configuration of the non-ohmic element 102 and the storage unit 107, which are the main parts of the nonvolatile semiconductor memory device 100 according to the sixth embodiment of the present invention. FIG. (b) is the sectional view which looked at the section of 17A-17A line of (a) in the direction of an arrow. The nonvolatile semiconductor memory device 100 according to the present embodiment has the same basic configuration as the nonvolatile semiconductor memory device 10 according to the first embodiment, but the lower electrode 103 and the semiconductor layer 104 that constitute the non-ohmic element 102. However, each storage unit 107 is formed separately. Further, the upper electrode wiring 109 is formed in a stripe shape on the interlayer insulating layer 106 so as to connect to the resistance change layer 108 and intersect the lower electrode wiring 101.

このような構成とすることにより、上層電極配線１０９をマトリクス領域外に設けたコンタクトホール中の埋め込み導体（図示せず）を介して能動素子（図示せず）に接続する工程を簡略化できる。   With such a configuration, it is possible to simplify the process of connecting the upper electrode wiring 109 to an active element (not shown) via a buried conductor (not shown) in a contact hole provided outside the matrix region.

なお、非オーミック性素子１０２は、金属電極体層である下部電極１０３と半導体層１０４および埋め込み電極１０５により構成されたＭＳＭダイオードからなる。そして、記憶部１０７は、埋め込み電極１０５と抵抗変化層１０８、この抵抗変化層１０８に接続する領域の上層電極配線１０９により構成されている。このように非オーミック性素子１０２をＭＳＭダイオードとした場合には、ダイオード面積を大きく、かつ半導体層１０４を薄く形成することができる。したがって、電流容量を大きくすることができるだけでなく、特性ばらつきを低減することも可能となる。   The non-ohmic element 102 includes an MSM diode constituted by a lower electrode 103 that is a metal electrode body layer, a semiconductor layer 104, and a buried electrode 105. The storage unit 107 includes a buried electrode 105, a resistance change layer 108, and an upper electrode wiring 109 in a region connected to the resistance change layer 108. Thus, when the non-ohmic element 102 is an MSM diode, the diode area can be increased and the semiconductor layer 104 can be formed thin. Therefore, it is possible not only to increase the current capacity but also to reduce the characteristic variation.

さらに、非オーミック性素子１０２としてはＭＳＭダイオードに限定されず、半導体層１０４の代わりに絶縁体層を用いたＭＩＭダイオード、ｐｎ接合型ダイオードあるいはショットキー接合ダイオードのいずれの構成とすることも可能である。   Further, the non-ohmic element 102 is not limited to the MSM diode, and may be configured as an MIM diode, an pn junction type diode, or a Schottky junction diode using an insulator layer instead of the semiconductor layer 104. is there.

なお、本実施の形態では、非オーミック性素子１０２を構成する下部電極１０３と半導体層１０４の両方を記憶部１０７ごとに分離して形成しているが、半導体層１０４のみを分離して形成し、下部電極１０３は下層電極配線１０１と同様のストライプ形状に形成してもよい。さらに、本実施の形態では、非オーミック性素子１０２を記憶部１０７ごとに分離して設けたが、複数個ずつまとめて分離してもよい。   Note that in this embodiment, both the lower electrode 103 and the semiconductor layer 104 included in the non-ohmic element 102 are formed separately for each memory portion 107, but only the semiconductor layer 104 is formed separately. The lower electrode 103 may be formed in the same stripe shape as the lower layer electrode wiring 101. Furthermore, although the non-ohmic element 102 is provided separately for each storage unit 107 in this embodiment, a plurality of non-ohmic elements 102 may be separated together.

また、第６の実施の形態の不揮発性半導体記憶装置においても、第３の実施の形態の不揮発性半導体記憶装置４０のように積層構成とすることもできる。   Further, the nonvolatile semiconductor memory device of the sixth embodiment can also have a stacked structure like the nonvolatile semiconductor memory device 40 of the third embodiment.

本発明の不揮発性半導体記憶装置は、製造方法を簡略化しながら、かつ非オーミック性素子の特性ばらつきや耐圧の安定化に加えて電流容量を大きくすることができるので、不揮発性記憶装置を用いる種々の電子機器分野に有用である。   The nonvolatile semiconductor memory device of the present invention can increase the current capacity while simplifying the manufacturing method, and in addition to the variation in characteristics of non-ohmic elements and stabilization of breakdown voltage. It is useful in the field of electronic equipment.

（ａ）は本発明の第１の実施の形態にかかる不揮発性半導体記憶装置の構成を説明する平面図、（ｂ）は（ａ）の１Ａ−１Ａ線の断面を矢印方向に見た断面図(A) is a top view explaining the structure of the non-volatile semiconductor memory device concerning the 1st Embodiment of this invention, (b) is sectional drawing which looked at the cross section of the 1A-1A line of (a) in the arrow direction （ａ）は第１の実施の形態における不揮発性半導体記憶装置の非オーミック性素子と記憶部の構成を示すための要部の部分拡大図の平面図、（ｂ）は（ａ）の２Ａ−２Ａ線の断面を矢印方向に見た断面図(A) is the top view of the elements on larger scale for showing the structure of the non-ohmic element and memory | storage part of the non-volatile semiconductor memory device in 1st Embodiment, (b) is 2A- of (a). Sectional view of section 2A viewed in the direction of the arrow 第１の実施の形態の不揮発性半導体記憶装置の概略の回路構成を説明するブロック図1 is a block diagram for explaining a schematic circuit configuration of a nonvolatile semiconductor memory device according to a first embodiment; 第１の実施の形態の不揮発性半導体記憶装置の製造方法において、能動素子が形成された基板上に層間絶縁層までを形成し、さらに下層電極配線、非オーミック性素子を構成する下部電極と半導体層とを形成するまでの工程を示す図で、（ａ）は能動素子が形成された基板上に層間絶縁層を形成した状態の断面図、（ｂ）は層間絶縁層に下層電極配線を埋め込み形成するための配線溝とコンタクトホールを形成した状態の断面図、（ｃ）はデュアルダマシン法により、層間絶縁層に下層電極配線を埋め込み形成した状態の断面図、（ｄ）は下層電極配線を含む層間絶縁層上に非オーミック性素子を構成する下部電極と半導体層とを積層形成した状態の断面図In the method of manufacturing the nonvolatile semiconductor memory device according to the first embodiment, the layers up to the interlayer insulating layer are formed on the substrate on which the active elements are formed, and further the lower electrode and the semiconductor constituting the lower ohmic element and the non-ohmic element 6A is a cross-sectional view showing a state in which an interlayer insulating layer is formed on a substrate on which an active element is formed, and FIG. 5B is a diagram illustrating a process until a layer electrode is formed. A cross-sectional view of a state in which a wiring groove and a contact hole are formed, (c) is a cross-sectional view of a state in which a lower electrode wiring is embedded in an interlayer insulating layer by a dual damascene method, and (d) is a lower electrode wiring. Sectional drawing of the state which laminated | stacked the lower electrode and semiconductor layer which comprise a non-ohmic element on the interlayer insulation layer containing 第１の実施の形態の不揮発性半導体記憶装置の製造方法において、非オーミック性素子を構成する下部電極と半導体層とを含む層間絶縁膜上にさらに層間絶縁膜を形成し、それにコンタクトホールを形成する工程を示す図で、（ａ）は層間絶縁膜を形成した状態の断面図、（ｂ）はコンタクトホールを形成した状態の平面図、（ｃ）は（ｂ）に示す５Ａ−５Ａ線の断面を矢印方向に見た断面図In the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment, an interlayer insulating film is further formed on the interlayer insulating film including the lower electrode and the semiconductor layer constituting the non-ohmic element, and a contact hole is formed in the interlayer insulating film (A) is a cross-sectional view of a state in which an interlayer insulating film is formed, (b) is a plan view of a state in which a contact hole is formed, and (c) is a line 5A-5A shown in (b). Sectional view of the section viewed in the direction of the arrow 第１の実施の形態の不揮発性半導体記憶装置の製造方法において、埋め込み電極と抵抗変化層とをコンタクトホールに埋め込む工程を示す図で、（ａ）は埋め込み電極となる電極薄膜層を形成した状態の断面図、（ｂ）はＣＭＰにより層間絶縁層上の電極薄膜層を除去した状態の断面図、（ｃ）はさらにオーバポリッシュしてコンタクトホール中の埋め込み電極を一部除去した状態の断面図、（ｄ）は抵抗変化層となる抵抗薄膜層を形成した状態の断面図In the method for manufacturing the nonvolatile semiconductor memory device of the first embodiment, a diagram showing a process of embedding a buried electrode and a resistance change layer in a contact hole, where (a) shows a state in which an electrode thin film layer to be a buried electrode is formed (B) is a cross-sectional view in a state where an electrode thin film layer on an interlayer insulating layer is removed by CMP, and (c) is a cross-sectional view in a state where a part of a buried electrode in a contact hole is further removed by overpolishing (D) is sectional drawing of the state in which the resistance thin film layer used as a resistance change layer was formed 第１の実施の形態の不揮発性半導体記憶装置の製造方法において、コンタクトホール中に埋め込み電極と抵抗変化層とを埋め込み形成した状態の図で、（ａ）は平面図、（ｂ）は（ａ）に示す５Ａ−５Ａ線の断面を矢印方向に見た断面図In the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment, the embedded electrode and the resistance change layer are embedded in the contact hole, where (a) is a plan view and (b) is (a). ) Is a cross-sectional view of the cross section taken along line 5A-5A shown in the arrow direction 第１の実施の形態の不揮発性半導体記憶装置の製造方法において、上部電極配線を形成した状態の図で、（ａ）は平面図、（ｂ）は（ａ）に示す５Ａ−５Ａ線の断面を矢印方向に見た断面図In the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment, the upper electrode wiring is formed, (a) is a plan view, and (b) is a cross section taken along line 5A-5A shown in (a). Sectional view when viewed in the direction of the arrow （ａ）は本発明の第２の実施の形態にかかる不揮発性半導体記憶装置の構成を説明する断面図、（ｂ）は第２の実施の形態における不揮発性半導体記憶装置の非オーミック性素子と記憶部の構成を示すための要部の部分拡大図の断面図(A) is sectional drawing explaining the structure of the non-volatile semiconductor memory device concerning the 2nd Embodiment of this invention, (b) is the non-ohmic element of the non-volatile semiconductor memory device in 2nd Embodiment, and Sectional drawing of the elements on larger scale of the principal part for showing the structure of a memory | storage part 第２の実施の形態の不揮発性半導体記憶装置の製造方法であって、層間絶縁層に埋め込み形成された下層電極配線上に非オーミック性素子を構成する下部電極と半導体層とを積層形成し、さらに３層構成からなる層間絶縁膜を形成し、それにコンタクトホールを形成するまでの工程を示す図で、（ａ）は層間絶縁層に埋め込み形成された下層電極配線上に非オーミック性素子を構成する下部電極と半導体層とを積層形成した状態の断面図、（ｂ）は３層構成からなる層間絶縁膜を形成した状態の断面図、（ｃ）は中層層間絶縁層と下層層間絶縁層との境界面までコンタクトホールを形成した状態の断面図、（ｄ）はさらにオーバエッチングにより半導体層までコンタクトホールを形成した状態の断面図A method of manufacturing a nonvolatile semiconductor memory device according to a second embodiment, in which a lower electrode and a semiconductor layer constituting a non-ohmic element are stacked on a lower electrode wiring embedded in an interlayer insulating layer, Further, a process of forming an interlayer insulating film having a three-layer structure and forming a contact hole in the interlayer insulating film is shown. (A) is a non-ohmic element formed on a lower electrode wiring embedded in the interlayer insulating layer. FIG. 4B is a cross-sectional view of a state in which a lower electrode and a semiconductor layer are stacked, FIG. 5B is a cross-sectional view of a state in which an interlayer insulating film having a three-layer structure is formed, and FIG. FIG. 4D is a cross-sectional view of a state where contact holes are formed up to the boundary surface of FIG. 2, and FIG. 第２の実施の形態の不揮発性半導体記憶装置の製造方法であって、層間絶縁層に設けたコンタクトホールに埋め込み電極を埋め込み形成する工程を示す図で、（ａ）は埋め込み電極となる電極薄膜層を形成した状態の断面図、（ｂ）はＣＭＰにより層間絶縁層上の電極薄膜層を除去した状態の断面図、（ｃ）埋め込み電極をさらにオーバポリッシュしてコンタクトホール中の埋め込み電極を一部除去した状態の断面図FIG. 6 is a diagram illustrating a method of manufacturing a nonvolatile semiconductor memory device according to a second embodiment, in which a buried electrode is embedded in a contact hole provided in an interlayer insulating layer, and FIG. FIG. 6B is a cross-sectional view of a state where a layer is formed, FIG. 5B is a cross-sectional view of a state where an electrode thin film layer on the interlayer insulating layer is removed by CMP, and FIG. Sectional view with parts removed 第２の実施の形態の不揮発性半導体記憶装置の製造方法であって、コンタクトホール中に抵抗変化層を埋め込み形成し、上部電極配線を埋め込み形成するための層間絶縁層を形成するまでの工程を示す図で、（ａ）は抵抗変化層となる抵抗薄膜層をコンタクトホールを含む層間絶縁層上に形成した状態の断面図、（ｂ）はＣＭＰにより層間絶縁層上の抵抗薄膜層を除去した状態の断面図、（ｃ）はさらに層間絶縁層を形成した状態の断面図A method of manufacturing a nonvolatile semiconductor memory device according to a second embodiment, comprising the steps of embedding a resistance change layer in a contact hole and forming an interlayer insulating layer for embedding an upper electrode wiring. 2A is a cross-sectional view of a state in which a resistance thin film layer serving as a resistance change layer is formed on an interlayer insulating layer including a contact hole, and FIG. 2B is a diagram in which the resistance thin film layer on the interlayer insulating layer is removed by CMP. Cross-sectional view of the state, (c) is a cross-sectional view of the state where an interlayer insulating layer is further formed 第２の実施の形態の不揮発性半導体記憶装置の製造方法であって、層間絶縁層に配線溝を形成して、配線溝中に上部電極配線を埋め込み形成する工程を示す図で、（ａ）は層間絶縁層に配線溝を形成した状態の断面図、（ｂ）は上部電極配線となる電極薄膜層を配線溝を含む層間絶縁層上に形成した状態の断面図、（ｃ）はＣＭＰにより層間絶縁層上の電極薄膜層を除去して配線溝中に埋め込んだ状態の断面図FIG. 5A is a diagram illustrating a method of manufacturing a nonvolatile semiconductor memory device according to a second embodiment, in which a wiring groove is formed in an interlayer insulating layer and an upper electrode wiring is embedded in the wiring groove; Is a cross-sectional view of a state in which a wiring groove is formed in an interlayer insulating layer, (b) is a cross-sectional view of a state in which an electrode thin film layer serving as an upper electrode wiring is formed on an interlayer insulating layer including a wiring groove, and (c) is obtained by CMP. Sectional view of the electrode thin film layer on the interlayer insulating layer removed and embedded in the wiring trench 本発明の第３の実施の形態の不揮発性半導体記憶装置の構成を説明するための断面図Sectional drawing for demonstrating the structure of the non-volatile semiconductor memory device of the 3rd Embodiment of this invention 本発明の第４の実施の形態にかかる不揮発性半導体記憶装置の要部である非オーミック性素子と記憶部の構成を示す断面図Sectional drawing which shows the structure of the non-ohmic element and memory | storage part which are the principal parts of the non-volatile semiconductor memory device concerning the 4th Embodiment of this invention 本発明の第５の実施の形態にかかる不揮発性半導体記憶装置の要部である非オーミック性素子と記憶部の構成を示す断面図Sectional drawing which shows the structure of the non-ohmic element and memory | storage part which are the principal parts of the non-volatile semiconductor memory device concerning the 5th Embodiment of this invention 本発明の第６の実施の形態にかかる不揮発性半導体記憶装置の要部である非オーミック性素子と記憶部の構成を示す図で、（ａ）は平面図、（ｂ）は（ａ）の１７Ａ−１７Ａ線での断面を矢印方向に見た断面図It is a figure which shows the structure of the non-ohmic element and memory | storage part which are the principal parts of the non-volatile semiconductor memory device concerning the 6th Embodiment of this invention, (a) is a top view, (b) is a figure of (a). Sectional drawing which looked at the cross section in the 17A-17A line in the arrow direction

符号の説明Explanation of symbols

５ ワード線デコーダ
６ ビット線デコーダ
７ 読み出し回路
１０，３０，４０，７０，９０，１００ 不揮発性半導体記憶装置（ＲｅＲＡＭ）
１１ 基板
１２ 能動素子
１２ａ ソース領域
１２ｂ ドレイン領域
１２ｃ ゲート絶縁膜
１２ｄ ゲート電極
１３，１４ 半導体層間絶縁層
１５，７１，９１，１０１ 下層電極配線
１５ａ 配線溝
１６，３１，３２，７６，９５，１０６ 層間絶縁層
１７ 非オーミック性素子（第１非オーミック性素子）
１８，７３，１０３ 下部電極（第１下部電極）
１９，１０４ 半導体層
２０，７５，９７，１０５ 埋め込み電極（金属電極体層）
２０ａ，２３ａ 電極薄膜層
２１ 記憶部（第１記憶部）
２２，８２，９８，１０８ 抵抗変化層
２２ａ 抵抗薄膜層
２３，８０，９９，１０９ 上層電極配線（第１上層電極配線）
２７ 絶縁保護層（第１層間絶縁層）
２４，２５，２８，４９，５０ 埋め込み導体
２４ａ コンタクトホール
２６ 半導体電極配線
２９ コンタクトホール
３１ａ 下層層間絶縁層
３１ｂ 中層層間絶縁層
３１ｃ 上層層間絶縁層
３３ 配線溝
４１ 第２非オーミック性素子（非オーミック性素子）
４２ 第２下部電極
４３ 第２半導体層
４４ 第２埋め込み電極
４５ 第２記憶部（記憶部）
４６ 第２抵抗変化層
４７ 第２上層電極配線
４８ 第２層間絶縁層
５１ 第３層間絶縁層
５２ 第３非オーミック性素子（非オーミック性素子）
５３ 第３下部電極
５４ 第３半導体層
５５ 第３埋め込み電極
５６ 第３記憶部（記憶部）
５７ 第３抵抗変化層
５８ 第３上層電極配線
５９ 第４層間絶縁層
６０ 絶縁保護層
７２，９２，１０２ 非オーミック性素子
７４ 絶縁体層
７７，７９ 接続電極
７８ 上部電極
８１，９６，１０７ 記憶部
９３ ｎ型半導体層
９４ ｐ型半導体層 5 Word line decoder 6 Bit line decoder 7 Read circuit 10, 30, 40, 70, 90, 100 Non-volatile semiconductor memory device (ReRAM)
DESCRIPTION OF SYMBOLS 11 Substrate 12 Active element 12a Source region 12b Drain region 12c Gate insulating film 12d Gate electrode 13, 14 Semiconductor interlayer insulating layer 15, 71, 91, 101 Lower electrode wiring 15a Wiring groove 16, 31, 32, 76, 95, 106 Insulating layer 17 Non-ohmic element (first non-ohmic element)
18, 73, 103 Lower electrode (first lower electrode)
19, 104 Semiconductor layer 20, 75, 97, 105 Embedded electrode (metal electrode layer)
20a, 23a Electrode thin film layer 21 Memory | storage part (1st memory | storage part)
22, 82, 98, 108 Resistance change layer 22a Resistance thin film layer 23, 80, 99, 109 Upper layer electrode wiring (first upper layer electrode wiring)
27 Insulating protective layer (first interlayer insulating layer)
24, 25, 28, 49, 50 buried conductor 24a contact hole 26 semiconductor electrode wiring 29 contact hole 31a lower interlayer insulating layer 31b middle interlayer insulating layer 31c upper interlayer insulating layer 33 wiring groove 41 second non-ohmic element (non-ohmic property) element)
42 Second Lower Electrode 43 Second Semiconductor Layer 44 Second Embedded Electrode 45 Second Memory Unit (Memory Unit)
46 2nd variable resistance layer 47 2nd upper layer electrode wiring 48 2nd interlayer insulation layer 51 3rd interlayer insulation layer 52 3rd non-ohmic element (non-ohmic element)
53 Third lower electrode 54 Third semiconductor layer 55 Third embedded electrode 56 Third storage unit (storage unit)
57 Third variable resistance layer 58 Third upper layer electrode wiring 59 Fourth interlayer insulating layer 60 Insulating protective layer 72, 92, 102 Non-ohmic element 74 Insulator layer 77, 79 Connection electrode 78 Upper electrode 81, 96, 107 Memory 93 n-type semiconductor layer 94 p-type semiconductor layer

Claims (14)

基板と、
前記基板上に形成されたストライプ形状の下層電極配線と、
前記基板上に形成された層間絶縁層と、
前記層間絶縁層上に形成された上層電極配線と、
前記上層電極配線の下部の前記層間絶縁層に形成されたコンタクトホールと、
前記上層電極配線と接続し、かつ前記コンタクトホールの一部に埋め込まれた抵抗変化層と、
前記抵抗変化層と接続し、前記抵抗変化層の下に形成された非オーミック性素子とを備え、
前記非オーミック性素子は、複数層の半導体層の積層構成、金属電極体層と半導体層との積層構成または金属電極体層と絶縁体層との積層構成からなり、
前記非オーミック性素子の前記積層構成のうちの半導体層もしくは絶縁体層を含む少なくとも１層は前記コンタクトホールより大きな形状を有して前記コンタクトホール外に形成されており、かつ前記コンタクトホール中に前記積層構成のうちの前記少なくとも１層以外の層が埋め込み形成されていることを特徴とする不揮発性半導体記憶装置。 A substrate,
Striped lower layer electrode wiring formed on the substrate;
An interlayer insulating layer formed on the substrate;
An upper electrode wiring formed on the interlayer insulating layer;
A contact hole formed in the interlayer insulating layer below the upper electrode wiring;
A variable resistance layer connected to the upper electrode wiring and embedded in a part of the contact hole;
A non-ohmic element connected to the variable resistance layer and formed under the variable resistance layer;
The non-ohmic element comprises a stacked configuration of a plurality of semiconductor layers, a stacked configuration of a metal electrode body layer and a semiconductor layer, or a stacked configuration of a metal electrode body layer and an insulator layer,
At least one layer including the semiconductor layer or the insulator layer in the stacked structure of the non-ohmic element has a shape larger than the contact hole and is formed outside the contact hole, and is formed in the contact hole. A non-volatile semiconductor memory device, wherein a layer other than the at least one layer of the stacked structure is embedded. 前記層間絶縁層が複数層の積層構成からなることを特徴とする請求項１に記載の不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 1, wherein the interlayer insulating layer has a stacked structure of a plurality of layers. 前記上層電極配線の下に、前記下層電極配線と、前記層間絶縁層と、前記非オーミック性素子および前記非オーミック性素子上に形成された前記抵抗変化層とを１つの構成単位として、前記構成単位をさらに１層以上積層したことを特徴とする請求項１または請求項２に記載の半導体記憶装置。 Under the upper electrode wiring, the lower electrode wiring, the interlayer insulating layer, the non-ohmic element and the variable resistance layer formed on the non-ohmic element as one constituent unit, the configuration 3. The semiconductor memory device according to claim 1, wherein one or more units are further laminated. 前記非オーミック性素子を構成する前記積層構成の半導体層もしくは絶縁体層を含む少なくとも１層が、前記下層電極配線上において、前記下層電極配線と同様のストライプ形状に形成されていることを特徴とする請求項１から請求項３までのいずれか１項に記載の不揮発性半導体記憶装置。 At least one layer including the semiconductor layer or the insulator layer having the stacked structure constituting the non-ohmic element is formed in a stripe shape similar to the lower electrode wiring on the lower electrode wiring. The nonvolatile semiconductor memory device according to any one of claims 1 to 3. 前記上層電極配線が前記下層電極配線に対して交差するストライプ形状を有することを特徴とする請求項１から請求項４までのいずれか１項に記載の不揮発性半導体記憶装置。 5. The nonvolatile semiconductor memory device according to claim 1, wherein the upper layer electrode wiring has a stripe shape intersecting with the lower layer electrode wiring. 6. 前記非オーミック性素子が、半導体層と、前記半導体層を両側から挟む金属電極体層との３層の積層構成からなるＭＳＭダイオードであり、前記抵抗変化層側の前記金属電極体層が前記コンタクトホール中に埋め込み形成されていることを特徴とする請求項１から請求項５までのいずれか１項に記載の不揮発性半導体記憶装置。 The non-ohmic element is an MSM diode having a three-layer structure including a semiconductor layer and a metal electrode body layer sandwiching the semiconductor layer from both sides, and the metal electrode body layer on the resistance change layer side is the contact 6. The nonvolatile semiconductor memory device according to claim 1, wherein the nonvolatile semiconductor memory device is embedded in a hole. 前記非オーミック性素子が、絶縁体層と、前記絶縁体層を両側から挟む金属電極体層との３層の積層構成からなるＭＩＭダイオードであり、前記抵抗変化層側の前記金属電極体層が前記コンタクトホール中に埋め込み形成されていることを特徴とする請求項１から請求項５までのいずれか１項に記載の不揮発性半導体記憶装置。 The non-ohmic element is an MIM diode having a three-layer structure including an insulator layer and a metal electrode layer sandwiching the insulator layer from both sides, and the metal electrode layer on the resistance change layer side 6. The nonvolatile semiconductor memory device according to claim 1, wherein the nonvolatile semiconductor memory device is embedded in the contact hole. 前記非オーミック性素子が、ｐ型半導体層とｎ型半導体層との２層の積層構成からなるｐｎ接合ダイオードであり、前記ｐ型半導体層または前記ｎ型半導体層が前記コンタクトホール中に埋め込み形成されていることを特徴とする請求項１から請求項５までのいずれか１項に記載の不揮発性半導体記憶装置。 The non-ohmic element is a pn junction diode having a laminated structure of two layers of a p-type semiconductor layer and an n-type semiconductor layer, and the p-type semiconductor layer or the n-type semiconductor layer is embedded in the contact hole. 6. The nonvolatile semiconductor memory device according to claim 1, wherein the nonvolatile semiconductor memory device is a non-volatile semiconductor memory device. 前記非オーミック性素子が、半導体層と金属電極体層との２層の積層構成からなるショットキーダイオードであり、前記金属電極体層が前記コンタクトホール中に埋め込み形成されていることを特徴とする請求項１から請求項５までのいずれか１項に記載の不揮発性半導体記憶装置。 The non-ohmic element is a Schottky diode having a laminated structure of a semiconductor layer and a metal electrode body layer, and the metal electrode body layer is embedded in the contact hole. The nonvolatile semiconductor memory device according to claim 1. 基板上にストライプ形状の下層電極配線を形成する工程（Ａ）と、
前記下層電極配線上に前記非オーミック性素子の積層構成のうちの半導体層もしくは絶縁体層を含む少なくとも１層を形成する工程（Ｂ）と、
前記下層電極配線上に形成された前記非オーミック性素子の前記積層構成の半導体層もしくは絶縁体層を含む前記基板上に層間絶縁層を形成する工程（Ｃ）と、
前記下層電極配線上に形成された前記非オーミック性素子の前記積層構成のうちの半導体層もしくは絶縁体層上に位置する前記層間絶縁層の所定の位置にコンタクトホールを形成する工程（Ｄ）と、
前記コンタクトホール中に、前記非オーミック性素子を構成する前記積層構成の前記少なくとも１層以外の層を埋め込み形成する工程（Ｅ）と、
前記非オーミック性素子を構成する前記積層構成の前記少なくとも１層以外の層の上に前記抵抗変化層を形成する工程（Ｆ）と、
前記抵抗変化層上に、前記抵抗変化層に接続される上層電極配線を形成する工程（Ｇ）と
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。 Forming a stripe-shaped lower layer electrode wiring on the substrate (A);
A step (B) of forming at least one layer including a semiconductor layer or an insulator layer in the laminated structure of the non-ohmic element on the lower electrode wiring;
A step (C) of forming an interlayer insulating layer on the substrate including the semiconductor layer or the insulator layer of the stacked configuration of the non-ohmic element formed on the lower electrode wiring;
(D) forming a contact hole at a predetermined position of the interlayer insulating layer located on a semiconductor layer or an insulator layer in the laminated structure of the non-ohmic element formed on the lower electrode wiring; ,
(E) embedding and forming a layer other than the at least one layer of the stacked structure constituting the non-ohmic element in the contact hole;
Forming the variable resistance layer on a layer other than the at least one layer of the laminated structure constituting the non-ohmic element (F);
And (G) forming an upper electrode wiring connected to the resistance change layer on the resistance change layer. 前記工程（Ｅ）と工程（Ｆ）とが、
前記コンタクトホールを含む前記層間絶縁層上に前記非オーミック性素子となる前記非オーミック性素子を構成する積層構成のうちの前記少なくとも１層以外の層を形成する工程と、
前記層間絶縁層上の、前記非オーミック性素子を構成する前記積層構成のうちの前記少なくとも１層以外の層を除去して、前記非オーミック性素子を構成する前記積層構成のうちの前記少なくとも１層以外の層を前記コンタクトホールに埋め込み形成する工程と、
前記コンタクトホール中の、前記非オーミック性素子を構成する前記積層構成のうちの前記少なくとも１層以外の層の一部をさらに除去して、前記コンタクトホールに凹部を形成する工程と、
前記コンタクトホールを含む前記層間絶縁層上に前記抵抗変化層を形成する工程と、
前記層間絶縁層上の前記抵抗変化層を除去して、前記抵抗変化層を前記コンタクトホールの前記凹部に埋め込み形成する工程と
を含むことを特徴とする請求項１０に記載の不揮発性半導体記憶装置の製造方法。 The step (E) and the step (F)
Forming a layer other than the at least one layer of the laminated structure constituting the non-ohmic element to be the non-ohmic element on the interlayer insulating layer including the contact hole;
The at least one of the laminated structures constituting the non-ohmic element is removed by removing layers other than the at least one layer of the laminated structure constituting the non-ohmic element on the interlayer insulating layer. A step of embedding a layer other than the layer in the contact hole;
A step of further removing a part of the contact hole other than the at least one layer of the stacked structure constituting the non-ohmic element to form a recess in the contact hole;
Forming the variable resistance layer on the interlayer insulating layer including the contact hole;
The nonvolatile semiconductor memory device according to claim 10, further comprising: removing the variable resistance layer on the interlayer insulating layer and embedding the variable resistance layer in the concave portion of the contact hole. Manufacturing method. 前記上層電極配線の下に、前記下層電極配線を形成する工程と、前記工程（Ｂ）から前記工程（Ｆ）までを、さらに繰り返して形成し、前記非オーミック性素子と前記抵抗変化層とを積層することを特徴とする請求項１０または請求項１１に記載の不揮発性半導体記憶装置の製造方法。 The step of forming the lower layer electrode wiring under the upper layer electrode wiring and the step (B) to the step (F) are further repeated to form the non-ohmic element and the resistance change layer. The method for manufacturing a nonvolatile semiconductor memory device according to claim 10, wherein stacking is performed. 前記下層電極配線上に、前記非オーミック性素子を構成する前記積層構成のうちの半導体層もしくは絶縁体層を含む少なくとも１層を、前記下層電極配線と同様のストライプ形状に形成することを特徴とする請求項１０から請求項１２までのいずれか１項に記載の不揮発性半導体記憶装置の製造方法。 On the lower layer electrode wiring, at least one layer including a semiconductor layer or an insulator layer in the stacked configuration constituting the non-ohmic element is formed in a stripe shape similar to the lower layer electrode wiring, A method for manufacturing a nonvolatile semiconductor memory device according to any one of claims 10 to 12. 前記層間絶縁層上に、前記抵抗変化層に接続する前記上層電極配線を前記下層電極配線に交差するストライプ形状に形成することを特徴とする請求項１０から請求項１２までのいずれか１項に記載の不揮発性半導体記憶装置の製造方法。 13. The upper layer electrode wiring connected to the resistance change layer is formed on the interlayer insulating layer in a stripe shape intersecting with the lower layer electrode wiring, according to any one of claims 10 to 12. The manufacturing method of the non-volatile semiconductor memory device of description.
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