JP2008305888A

JP2008305888A - Non-volatile storage device and method of manufacturing the same

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Publication number: JP2008305888A
Application number: JP2007150194A
Authority: JP
Inventors: Shikiyo Gi; 志強魏; Takumi Mikawa; 巧三河; Takeshi Takagi; 剛高木; Yoshio Kawashima; 良男川島
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2007-06-06
Filing date: 2007-06-06
Publication date: 2008-12-18

Abstract

<P>PROBLEM TO BE SOLVED: To provide a non-volatile storage device in which a simplified resistance change layer with good reproducibility is formed by oxidizing only an area exposing in contact holes among metal thin-film layers formed on a lower electrode layer and converting it into a resistance change layer, and which can be furthermore microfabricated and has stable characteristics, and to provide a method of manufacturing the same. <P>SOLUTION: The non-volatile storage device includes a lower electrode layer 20, an upper electrode layer 25, and a resistance change layer 23 that is provided in an area set beforehand in the lower electrode layer 20 connected to the upper electrode layer 25, and made of metal oxide exhibiting either of two resistance values by application of electric pulse. The resistance change layer 23 is made of metal oxide having the same metal base as that of a metal thin-film layer 22 formed on the surface of the lower electrode layer 20, and a storage element 27 is composed of the resistance change layer 23, a lower electrode layer 20a in an area connecting with the resistance change layer 23 and the upper electrode layer 25. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、電気的パルスの印加によって抵抗値が可逆的に変化する材料を用いてデータを記憶する不揮発性記憶装置およびその製造方法に関する。 The present invention relates to a nonvolatile memory device that stores data using a material whose resistance value reversibly changes when an electric pulse is applied, and a method of manufacturing the same.

近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデーを保存するために、大容量で、かつ不揮発性の記憶装置に対する要求が高まってきている。こうした要求に応えるための１つの方策として、与えられた電気的パルスによって抵抗値が変化し、その状態を保持しつづける抵抗変化層を記憶素子とする不揮発性記憶装置（以下、ＲｅＲＡＭとよぶ）が注目されている。これは、記憶素子としての構成が比較的簡単で高密度化が容易であることや従来の半導体プロセスとの整合性をとりやすい等の特徴を有していることによる。このようなＲｅＲＡＭにおいては、抵抗変化層により構成される記憶素子を微細化しても安定に設定した抵抗値の変化を再現性よく生じさせることができる材料とその作製プロセスの確立が要求されており、研究開発が活発に行われている。 In recent years, with the advancement of digital technology in electronic devices, there has been an increasing demand for a large-capacity nonvolatile storage device for storing data such as music, images, and information. As one measure for meeting such a demand, there is a nonvolatile memory device (hereinafter referred to as ReRAM) having a resistance change layer that changes its resistance value by a given electric pulse and keeps the state as a memory element. Attention has been paid. This is because the structure as a memory element is relatively simple and easy to increase in density, and has characteristics such as easy matching with a conventional semiconductor process. In such a ReRAM, it is required to establish a material capable of causing a stable change in resistance value with good reproducibility even when a memory element composed of a resistance change layer is miniaturized, and to establish a manufacturing process thereof. R & D is actively conducted.

例えば、ワード線とビット線の交点に抵抗変化層であるアクティブ層を介在させたクロスポイント型構成のＲｅＲＡＭが提案されている（第１の従来例。例えば、特許文献１参照）。このＲｅＲＡＭは、基板に下部電極が形成され、その上にアクティブ層が形成されており、さらにアクティブ層の上には下部電極に直交して上部電極が形成された構成からなる。そして、下部電極と上部電極とが交差している領域が個々の記憶素子を構成し、下部電極と上部電極はそれぞれワード線またはビット線のいずれかとして機能する。この例においては、抵抗変化層であるアクティブ層は個々の記憶素子ごとに分離されずに複数の記憶素子にまたがって連続的に形成されている。そのアクティブ層としては、印加される電気信号に応答して抵抗が変化する材料、例えば巨大磁気抵抗（ＧＭＲ）材料または高温超伝導材料等のペロブスカイト材料を用いることが示されている。 For example, a cross-point type ReRAM has been proposed in which an active layer, which is a resistance change layer, is interposed at the intersection of a word line and a bit line (first conventional example; see, for example, Patent Document 1). This ReRAM has a configuration in which a lower electrode is formed on a substrate, an active layer is formed thereon, and an upper electrode is formed on the active layer so as to be orthogonal to the lower electrode. A region where the lower electrode and the upper electrode intersect constitutes an individual memory element, and the lower electrode and the upper electrode function as either a word line or a bit line, respectively. In this example, the active layer, which is a resistance change layer, is continuously formed across a plurality of memory elements without being separated into individual memory elements. As the active layer, a material whose resistance changes in response to an applied electric signal, for example, a perovskite material such as a giant magnetoresistance (GMR) material or a high-temperature superconducting material has been shown.

さらに、ワード線とビット線とが交差する領域に設けられたプラグ中に抵抗変化層からなる記憶素子と非線形の電流・電圧特性を有する２端子素子とを埋め込み形成した構成も示されている（第２の従来例。例えば、特許文献２参照）。このような構成とすることで、非線形素子のスイッチング特性によってメモリセルの選択性が向上するため、高密度で、かつ高速アクセス可能なＲｅＲＡＭを実現できるとしている。 Further, there is also shown a configuration in which a memory element composed of a resistance change layer and a two-terminal element having nonlinear current / voltage characteristics are embedded in a plug provided in a region where a word line and a bit line intersect ( Second conventional example (for example, see Patent Document 2). With such a configuration, the selectivity of the memory cell is improved by the switching characteristics of the non-linear element, so that it is possible to realize a ReRAM that can be accessed at high density and at high speed.

また、プラグ中の銅（Ｃｕ）を熱酸化してＣｕ_ＸＯ膜を形成し、このＣｕ_ＸＯ膜を抵抗変化層として用いた例も示されている（第３の従来例。例えば、非特許文献１参照）。図１５は、この開示例の記憶素子の構成を示す図である。記憶素子５４は、トランジスタ５０のソース５１に接続している銅プラグ５５と、この銅プラグ５５の表面を熱酸化して形成したＣｕ_ＸＯからなる抵抗変化層５６と、上部電極層５７とにより構成されている。なお、トランジスタ５０はソース５１、ドレイン５２およびゲート５３から構成されており、選択トランジスタとして機能する。 In addition, an example is shown in which a Cu _X O film is formed by thermally oxidizing copper (Cu) in a plug, and this Cu _X O film is used as a resistance change layer (third conventional example. Patent Document 1). FIG. 15 is a diagram illustrating a configuration of a memory element according to this disclosed example. The memory element 54 includes a copper plug 55 connected to the source 51 of the transistor 50, a resistance change layer 56 made of Cu _X O formed by thermally oxidizing the surface of the copper plug 55, and an upper electrode layer 57. It is configured. The transistor 50 includes a source 51, a drain 52, and a gate 53, and functions as a selection transistor.

なお、イオン注入法により金属膜を酸化物薄膜に変換する方法としては、従来から種々の方法および構成が検討されている。例えば、薄膜トランジスタの製造方法において、ポリシリコン層のチャネル領域の下面側の所定領域に酸素イオンを打ち込み、熱処理することで酸化膜を形成し、チャネル領域を薄くする方法が示されている（第４の従来例。例えば、特許文献３参照）。また、フォトレジストをマスクにして酸素イオン注入を行うことにより、配線パターン以外の金属膜を酸化して酸化膜とする方法も示されている（第５の従来例。例えば、特許文献４参照）。
特開２００３−６８９８４号公報特開２００６−２０３０９８号公報特開平６−５８６２号公報特開昭６２−２３５７５４号公報Ｎｏｎ−ＶｏｌａｔｉｌｅＲｅｓｉｓｔｉｖｅＳｗｉｔｃｈｉｎｇｆｏｒＡｄｖａｎｃｅｄＭｅｍｏｒｙＡｐｐｌｉｃａｔｉｏｎｓ，ＡｎＣｈｅｎｅｔ．ａｌ．，２００５ＩＥＥＥ． Various methods and configurations have been conventionally studied as a method for converting a metal film into an oxide thin film by ion implantation. For example, in a method of manufacturing a thin film transistor, a method is shown in which oxygen ions are implanted into a predetermined region on the lower surface side of a channel region of a polysilicon layer, an oxide film is formed by heat treatment, and the channel region is thinned (fourth). (See, for example, Patent Document 3). In addition, there is also shown a method of oxidizing a metal film other than the wiring pattern to form an oxide film by performing oxygen ion implantation using a photoresist as a mask (fifth conventional example, see, for example, Patent Document 4). .
JP 2003-68984 A JP 2006-203098 A JP-A-6-5862 JP-A-62-235754 Non-Volatile Resistive Switching for Advanced Memory Applications, An Chen et. al. , 2005 IEEE.

上記第１の従来例では、下部電極と上部電極とで構成されるクロスポイント部分を含む領域にアクティブ層が形成されているので、高密度化するにつれて近接するクロスポイント間でのクロストークが生じやすくなり、大容量化が困難であるという課題を有している。 In the first conventional example, since the active layer is formed in the region including the cross point portion composed of the lower electrode and the upper electrode, crosstalk occurs between adjacent cross points as the density increases. There is a problem that it is easy to increase the capacity.

また、第２の従来例では、非線形素子のスイッチング特性によってメモリセルの選択性が向上するため、高密度で、かつ高速アクセス可能となる。しかし、プラグ中に下部電極、抵抗変化層および上部電極を埋め込み形成する方式の場合には、プラグ間における記憶素子の特性のばらつきが大きくなりやすいという課題を有している。 In the second conventional example, the selectivity of the memory cell is improved by the switching characteristics of the nonlinear element, so that high-density and high-speed access is possible. However, the method of embedding the lower electrode, the resistance change layer, and the upper electrode in the plug has a problem that the variation in the characteristics of the memory element between the plugs tends to increase.

さらに、第３の従来例においては、プラグ中に露出している銅（Ｃｕ）の表面を熱酸化してＣｕ_ＸＯ膜を形成して、これを抵抗変化層として用いている。しかし、熱酸化方式であるためにＣｕ_ＸＯ膜の厚みを多数のプラグ間において精密に制御することは困難であり、このために抵抗値のばらつきが生じやすい。また、抵抗変化層として機能する酸化膜を形成でき、かつ良導性を有し、しかもプラグ中に埋め込み形成できる導体材料としては、上記銅（Ｃｕ）以外には適当な金属材料がなく、記憶素子として適正な抵抗値を有し、かつ大きな抵抗変化特性を実現することが困難であるいう課題を有する。 Further, in the third conventional example, the surface of copper (Cu) exposed in the plug is thermally oxidized to form a Cu _X O film, which is used as a resistance change layer. However, because of the thermal oxidation method, it is difficult to precisely control the thickness of the Cu _X O film among a large number of plugs, and therefore, resistance values are likely to vary. Further, there is no suitable metal material other than copper (Cu) as a conductive material that can form an oxide film that functions as a resistance change layer, has good conductivity, and can be embedded in a plug. There is a problem that it is difficult to realize a large resistance change characteristic while having an appropriate resistance value as an element.

また、第４の従来例および第５の従来例は、ポリシリコン膜や金属膜中に酸素イオンを注入して酸化膜を形成することは記載されているが、ＲｅＲＡＭを実現するための抵抗変化層についての記載は全くなく、かつ示唆もされていない。 In addition, although the fourth conventional example and the fifth conventional example describe that an oxide film is formed by implanting oxygen ions into a polysilicon film or a metal film, a resistance change for realizing ReRAM is described. There is no mention or suggestion of layers.

以上のように、従来例においては良好な特性を有する抵抗変化層を簡単で、かつばらつきなく作製するとともに、高密度に配置してもクロストーク等を防止することが困難であった。 As described above, in the conventional example, it is difficult to easily produce a variable resistance layer having good characteristics without variation, and to prevent crosstalk or the like even when arranged at a high density.

本発明は、上記従来の課題を解決するもので、下部電極層上に形成した金属薄膜層のうち、コンタクトホールに露出した領域のみをイオン注入法により酸化して抵抗変化層に変換することにより、簡単で、かつ再現性のよい抵抗変化層を形成して、より微細化が可能で、かつ安定な特性を有する不揮発性記憶装置およびその製造方法を提供することを目的とする。 The present invention solves the above-described conventional problems by oxidizing only the region exposed to the contact hole out of the metal thin film layer formed on the lower electrode layer and converting it into a resistance change layer by an ion implantation method. An object of the present invention is to provide a non-volatile memory device having a stable characteristic that can be miniaturized by forming a variable resistance layer that is simple and has good reproducibility, and a method for manufacturing the same.

この目的を達成するために本発明の不揮発性記憶装置は、基板と、前記基板上に形成された下部電極層と、前記下部電極層上のあらかじめ設定された領域に形成され、電気的パルスの印加により２値の抵抗値のいずれか一方を示す金属酸化物からなる抵抗変化層と、前記抵抗変化層上に形成された上部電極層と、前記下部電極層上に形成された金属薄膜層とを備え、前記抵抗変化層は、前記金属薄膜層に隣接して形成され、かつ前記金属酸化物は前記金属薄膜層の金属母体の酸化物であることを特徴とする。 In order to achieve this object, a nonvolatile memory device of the present invention is formed in a substrate, a lower electrode layer formed on the substrate, and a predetermined region on the lower electrode layer, and is configured to generate an electric pulse. A resistance change layer made of a metal oxide that exhibits one of two resistance values upon application; an upper electrode layer formed on the resistance change layer; a metal thin film layer formed on the lower electrode layer; The variable resistance layer is formed adjacent to the metal thin film layer, and the metal oxide is an oxide of a metal matrix of the metal thin film layer.

このような構成とすることにより、下部電極層の設定した領域の表面層のみを、下部電極層上に形成した金属薄膜層の金属母体と同じ母体を有する金属酸化物からなる抵抗変化層とすることができる。したがって、製造工程を簡略にしながら、再現性の良好な不揮発性記憶装置を得ることができる。 By adopting such a configuration, only the surface layer in the region where the lower electrode layer is set is a resistance change layer made of a metal oxide having the same base as the metal base of the metal thin film layer formed on the lower electrode layer. be able to. Therefore, it is possible to obtain a nonvolatile memory device with good reproducibility while simplifying the manufacturing process.

また、上記構成において、基板と、前記基板上に設けられたストライプ状の複数の第１配線層と、前記第１配線層に交差して設けられたストライプ状の複数の第２配線層と、前記第１配線層と前記第２配線層とを絶縁する素子用層間絶縁層とを備え、前記第１配線層は前記下部電極層または前記下部電極層に接続された層であり、前記抵抗変化層は、前記第１配線層上の設定した位置の前記素子用層間絶縁層に開口されたコンタクトホールに露出した前記金属薄膜層の少なくとも表面から一定の厚みの部分に形成され、前記上部電極層は、前記抵抗変化層に接続するように前記コンタクトホール内に形成され、前記第２配線層は前記上部電極層に接続して形成されるようにしてもよい。 In the above configuration, the substrate, the plurality of stripe-shaped first wiring layers provided on the substrate, and the plurality of stripe-shaped second wiring layers provided to intersect the first wiring layer; An interlayer insulating layer for an element that insulates the first wiring layer and the second wiring layer, the first wiring layer being the lower electrode layer or a layer connected to the lower electrode layer, and the resistance change A layer is formed in a portion having a certain thickness from at least the surface of the metal thin film layer exposed in a contact hole opened in the element interlayer insulating layer at a set position on the first wiring layer, and the upper electrode layer May be formed in the contact hole so as to connect to the variable resistance layer, and the second wiring layer may be formed connected to the upper electrode layer.

このような構成とすることにより、素子用層間絶縁層に開口したコンタクトホールの底部に均一な構成を有する抵抗変化層を形成することができる。この結果、従来のように抵抗変化層の側壁部で下部電極層と上部電極層とがショートするような不良を確実に防止できる。また、抵抗変化素子は記憶素子間で確実に分離されて形成されるので、記憶素子間のクロストークも防止できる。 With such a configuration, a variable resistance layer having a uniform configuration can be formed at the bottom of the contact hole opened in the element interlayer insulating layer. As a result, it is possible to reliably prevent a short-circuit between the lower electrode layer and the upper electrode layer at the side wall portion of the resistance change layer as in the prior art. In addition, since the resistance change element is reliably separated between the memory elements, crosstalk between the memory elements can be prevented.

また、上記構成において、第２配線層はコンタクトホールに連続して素子用層間絶縁層に形成された配線溝中に埋め込み形成されていてもよい。この場合に、上部電極層と第２配線層とが同一材料からなるものであってもよい。 In the above configuration, the second wiring layer may be embedded in a wiring groove formed in the element interlayer insulating layer continuously to the contact hole. In this case, the upper electrode layer and the second wiring layer may be made of the same material.

このような構成とすることにより、上部電極層と第２配線層とを同一工程で同時に形成することができる。また、素子用層間絶縁層中に第２配線層を埋め込み形成することで、上記構成の記憶素子をさらに積層することも容易に行うことができるようになる。 With such a configuration, the upper electrode layer and the second wiring layer can be formed simultaneously in the same process. Further, by embedding and forming the second wiring layer in the element interlayer insulating layer, it is possible to easily further stack the memory elements having the above structure.

また、上記構成において、金属薄膜層は遷移金属元素から選択された１種類または複数種類の元素からなり、金属酸化物は金属薄膜層のノンストイキオメトリー金属酸化物からなるものであってもよい。この場合に、ノンストイキオメトリー金属酸化物は設定したドーズ量の酸素イオンを金属薄膜層中に注入して形成したものであってもよい。 In the above configuration, the metal thin film layer may be composed of one or more elements selected from transition metal elements, and the metal oxide may be composed of a non-stoichiometric metal oxide of the metal thin film layer. In this case, the non-stoichiometric metal oxide may be formed by implanting a set dose of oxygen ions into the metal thin film layer.

このような構成とすることにより、所定の抵抗値を得るために必要な厚みを有し、かつ記憶素子間での特性のばらつきの小さいノンストイキオメトリー金属酸化物を容易に、かつ確実に得ることができる。 By adopting such a configuration, it is possible to easily and reliably obtain a non-stoichiometric metal oxide having a thickness necessary for obtaining a predetermined resistance value and having a small variation in characteristics between memory elements. Can do.

また、上記構成において、金属薄膜層がタンタル薄膜であり、ノンストイキオメトリー金属酸化物がノンストイキオメトリー酸化タンタルTaOx（0＜ｘ＜2.5）からなるものであってもよい。このような構成とすることにより、２値の抵抗変化を再現性よく、かつ安定に生じるTaOxを抵抗変化層として用いることができる。 In the above configuration, the metal thin film layer may be a tantalum thin film, and the non-stoichiometric metal oxide may be made of non-stoichiometric tantalum oxide TaOx (0 <x <2.5). With such a configuration, TaOx that stably generates a binary resistance change with good reproducibility can be used as the resistance change layer.

また、上記構成において、抵抗変化層に直列に接続する非オーミック性素子をさらに備えてもよい。この場合に、非オーミック性素子は抵抗変化層と第２配線層との間に形成されていてもよい。さらに、非オーミック性素子は双方向に非線形特性を有するＭＩＭダイオード、ＭＳＭダイオードまたはバリスターからなるものであってもよい。 Moreover, in the said structure, you may further provide the non-ohmic element connected in series with a resistance change layer. In this case, the non-ohmic element may be formed between the resistance change layer and the second wiring layer. Further, the non-ohmic element may be composed of an MIM diode, an MSM diode, or a varistor having nonlinear characteristics in both directions.

このような構成とすることにより、読み込み時あるいは書き込み時においても充分な電流を流しながら、クロストークを防止することができるので、抵抗変化特性の再現性に優れ、かつ高信頼性の不揮発性記憶装置を実現できる。 By adopting such a configuration, crosstalk can be prevented while flowing a sufficient current even during reading or writing, so the resistance change characteristic is highly reproducible and highly reliable non-volatile memory. A device can be realized.

さらに、本発明の不揮発性記憶装置の製造方法は、基板上または基板上の層間絶縁膜を介して下部電極層を形成する工程と、酸化処理をすることにより、電気的パルスの印加で２値の抵抗値のいずれか一方を示す金属酸化物に変換される金属薄膜層を、前記下部電極層上に形成する工程と、前記下部電極層上に形成された金属薄膜層の所定の領域の前記金属薄膜層を酸化処理することにより、前記所定の領域の金属酸化物層を前記金属酸化物に変換して抵抗変化層を形成する工程と、前記抵抗変化層に接続する上部電極層を形成する工程と、を有する。 Furthermore, the method for manufacturing a nonvolatile memory device according to the present invention includes a step of forming a lower electrode layer on a substrate or an interlayer insulating film on the substrate, and an oxidation process, thereby applying a binary value by applying an electrical pulse. Forming a metal thin film layer to be converted into a metal oxide showing any one of the resistance values on the lower electrode layer, and the predetermined region of the metal thin film layer formed on the lower electrode layer The metal thin film layer is oxidized to convert the metal oxide layer in the predetermined region into the metal oxide to form a resistance change layer, and an upper electrode layer connected to the resistance change layer is formed. And a process.

このような方法とすることにより、下部電極層の設定した領域を酸化処理により抵抗変化層とすることができるので、製造工程を簡略化できる。なお、設定した領域のみを酸化処理する方法としては、例えば後述する素子用層間絶縁層をマスクにする方法やフォトレジストをマスクにする方法等を用いることができる。 By adopting such a method, the region set in the lower electrode layer can be changed to a resistance change layer by oxidation treatment, so that the manufacturing process can be simplified. As a method for oxidizing only the set region, for example, a method using an element interlayer insulating layer described later as a mask or a method using a photoresist as a mask can be used.

また、上記方法において、前記下部電極層となる第１配線層をストライプ形状に複数本、基板上または基板上の層間絶縁層を介して形成する工程と、前記第１配線層上に前記金属薄膜層を形成する工程と、前記金属薄膜層上に素子用層間絶縁層を形成する工程と、前記第１配線層上の前記素子用層間絶縁層の所定の位置にコンタクトホールを開口する工程と、前記コンタクトホールの底部に露出した前記第１配線層を構成する前記金属薄膜層の少なくとも表面から一定の厚みを酸化処理して前記金属酸化物に変換し、前記抵抗変化層を形成する工程と、前記抵抗変化層に接続される前記上部電極層を前記コンタクトホールに埋め込み形成する工程と、前記第１配線層に交差するとともに、前記上部電極層に接続されるストライプ形状の複数の第２配線層を前記素子用層間絶縁層上に形成する工程と、を有するようにしてもよい。 In the above method, a step of forming a plurality of first wiring layers to be the lower electrode layer in a stripe shape on a substrate or an interlayer insulating layer on the substrate, and the metal thin film on the first wiring layer Forming a layer; forming an element interlayer insulating layer on the metal thin film layer; opening a contact hole at a predetermined position of the element interlayer insulating layer on the first wiring layer; A step of oxidizing a predetermined thickness from at least the surface of the metal thin film layer constituting the first wiring layer exposed at the bottom of the contact hole to convert the metal oxide into the metal oxide, and forming the resistance change layer; A step of embedding the upper electrode layer connected to the variable resistance layer in the contact hole; and a plurality of stripe-shaped crossings intersecting the first wiring layer and connected to the upper electrode layer Forming a second wiring layer in the element for an interlayer insulating layer, it may have a.

このような方法とすることにより、簡略な工程で、高信頼性の不揮発性記憶装置を容易に実現できる。また、抵抗変化層をコンタクトホール中に埋め込み形成する場合に比べて、本発明の場合にはコンタクトホールの底部に均一な組成で形成される。したがって、従来の抵抗変化層で生じやすかった下部電極層と上部電極層とのショート不良を確実に防止できる。また、コンタクトホールの底部面積にわたり均一な組成を有する抵抗変化層を形成できるので、微細化した場合であっても抵抗値を充分確保でき、かつ大きな抵抗変化を生じさせることができる。 With such a method, a highly reliable nonvolatile memory device can be easily realized with a simple process. Further, in the case of the present invention, the variable resistance layer is formed with a uniform composition at the bottom of the contact hole as compared with the case where the variable resistance layer is embedded in the contact hole. Therefore, it is possible to reliably prevent a short circuit failure between the lower electrode layer and the upper electrode layer, which is likely to occur in the conventional variable resistance layer. In addition, since the variable resistance layer having a uniform composition can be formed over the bottom area of the contact hole, a sufficient resistance value can be ensured and a large resistance change can be caused even when miniaturized.

また、上記方法において、金属薄膜層として、遷移金属元素から選択された１種類または複数種類の元素を用い、金属薄膜層の少なくとも表面から一定の厚みを金属酸化物に変換する工程は、前記金属薄膜層に対して酸素イオンをイオン注入することによってノンストイキオメトリー金属酸化物を形成する工程からなるようにしてもよい。この方法とすることにより、高精度で、かつ高信頼性を有し、記憶素子間の特性ばらつきの小さな抵抗変化層を作製することができる。 Further, in the above method, the step of using one or more elements selected from transition metal elements as the metal thin film layer and converting a certain thickness from at least the surface of the metal thin film layer to the metal oxide includes the metal You may make it consist of the process of forming a non-stoichiometric metal oxide by ion-implanting oxygen ion with respect to a thin film layer. By adopting this method, it is possible to manufacture a variable resistance layer with high accuracy and high reliability and with small variation in characteristics between memory elements.

また、上記方法において、イオン注入後に、熱処理を行うことによりノンストイキオメトリー金属酸化物の形成領域をコンタクトホールより大きくするようにしてもよい。このような方法とすることにより、下部電極層と上部電極層とのショーと不良をさらに確実に防止できる。 Further, in the above method, the region where the non-stoichiometric metal oxide is formed may be made larger than the contact hole by performing a heat treatment after the ion implantation. By adopting such a method, it is possible to more reliably prevent a show and a defect between the lower electrode layer and the upper electrode layer.

また、上記方法において、金属薄膜層としてタンタル薄膜を用い、前記ノンストイキオメトリー金属酸化物としてノンストイキオメトリー酸化タンタルTaOxを形成するようにしてもよい。このような方法とすることにより、２値の抵抗変化を再現性よく、かつ安定に生じるTaOxを抵抗変化層として用いることができる。 In the above method, a tantalum thin film may be used as the metal thin film layer, and non-stoichiometric tantalum oxide TaOx may be formed as the non-stoichiometric metal oxide. By adopting such a method, TaOx that stably generates a binary resistance change with good reproducibility can be used as the resistance change layer.

以上に説明した本実施の形態の不揮発性記憶素子における抵抗変化特性、電流−電圧特性、および可変抵抗層の組成によれば、良好な抵抗変化現象を示すために、タンタルがある範囲で酸化されていることが重要であると考えられる。そして、その範囲としては、Ｏ／Ｔａ＝０．５／１、すなわち、タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５であることが少なくとも必要であると考えられ、特に、本実施の形態で示したＯ／Ｔａ＝０．５／１の組成比近傍で良好な特性が確認されたといえる。 According to the resistance change characteristics, current-voltage characteristics, and variable resistance layer composition in the nonvolatile memory element of the present embodiment described above, tantalum is oxidized within a certain range in order to show a good resistance change phenomenon. It is thought that it is important. As the range, O / Ta = 0.5 / 1, that is, when tantalum oxide is expressed as TaOx, it is considered that at least 0 <x <2.5 is necessary. It can be said that good characteristics were confirmed in the vicinity of the composition ratio of O / Ta = 0.5 / 1 shown in this embodiment.

また、上記方法において、抵抗変化層を形成した後、抵抗変化層と第２配線層との間に非オーミック性素子を形成する工程をさらに含む方法としてもよい。この場合に、非オーミック性素子として、双方向に非線形特性を有するＭＩＭダイオード、ＭＳＭダイオードまたはバリスターを形成してもよい。このような方法とすることにより、高密度に記憶素子を配置してもクロストークを防止でき、高信頼性の不揮発性記憶装置を再現性よく、かつ安定に作製することができる。 The method may further include a step of forming a non-ohmic element between the variable resistance layer and the second wiring layer after forming the variable resistance layer. In this case, an MIM diode, an MSM diode, or a varistor having a nonlinear characteristic in both directions may be formed as the non-ohmic element. With such a method, crosstalk can be prevented even when memory elements are arranged at high density, and a highly reliable nonvolatile memory device can be manufactured with high reproducibility and stability.

本発明の不揮発性記憶装置は、金属薄膜層の酸化処理、特にイオン注入法により抵抗変化層を形成するため、簡単な製造工程としながら、微細化しても安定な特性を有し、大容量の不揮発性記憶装置を実現できるという大きな効果を奏する。 The nonvolatile memory device of the present invention forms a resistance change layer by an oxidation treatment of a metal thin film layer, particularly an ion implantation method. Therefore, the nonvolatile memory device has a stable characteristic even when miniaturized, and has a large capacity. There is a great effect that a nonvolatile memory device can be realized.

以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素には同じ符号を付しており、説明を省略する場合がある。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In addition, the same code | symbol is attached | subjected to the same element and description may be abbreviate | omitted.

（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る不揮発性記憶装置の構成を説明する図で、（ａ）は平面図、（ｂ）は１Ａ−１Ａ線に沿って切断した断面を矢印方向から見た断面図を示す。なお、図１（ａ）の平面図においては、理解しやすくするために最上層の絶縁保護膜２８の一部を切り欠いて示している。図２は、記憶素子２７の構成を示すための要部拡大図で、（ａ）は平面図、（ｂ）は２Ａ−２Ａ線に沿った断面を矢印方向から見た断面図である。なお、図２においては、説明を簡単にするために、４個の記憶素子２７について示しており、さらに絶縁保護膜２８については図示していない。 (First embodiment)
1A and 1B are diagrams illustrating a configuration of a nonvolatile memory device according to a first embodiment of the present invention, where FIG. 1A is a plan view and FIG. 1B is a cross-sectional view cut along a line 1A-1A. Sectional drawing seen from the direction is shown. Note that, in the plan view of FIG. 1A, a part of the uppermost insulating protective film 28 is notched for easy understanding. 2A and 2B are enlarged views of a main part for illustrating the configuration of the memory element 27, where FIG. 2A is a plan view, and FIG. 2B is a cross-sectional view taken along the line 2A-2A from the direction of the arrow. In FIG. 2, for the sake of simplicity, four memory elements 27 are shown, and further, the insulating protective film 28 is not shown.

本実施の形態の不揮発性記憶装置は、酸化処理をすることにより、電気的パルスの印加で２値の抵抗値のいずれか一方を示す金属酸化物に変換される金属薄膜層２２を少なくとも表面に有する下部電極層２０と、下部電極層２０の設定した領域の金属薄膜層２２を酸化処理することにより金属酸化物に変換してなる抵抗変化層２３と、抵抗変化層２３に接続する上部電極層２５とを備えている。したがって、この抵抗変化層２３は下部電極層２０の表面層の金属薄膜層２２と同じ金属母体を有する金属酸化物からなる。そして、抵抗変化層２３、抵抗変化層２３に接続する領域の下部電極層２０ａおよび上部電極層２５により記憶素子２７を構成している。 The nonvolatile memory device according to the present embodiment has at least the surface of the metal thin film layer 22 that is converted into a metal oxide exhibiting one of two resistance values by applying an electrical pulse by oxidation treatment. A lower electrode layer 20, a resistance change layer 23 formed by oxidizing the metal thin film layer 22 in a region set in the lower electrode layer 20 into a metal oxide, and an upper electrode layer connected to the resistance change layer 23 25. Therefore, the resistance change layer 23 is made of a metal oxide having the same metal matrix as the metal thin film layer 22 on the surface layer of the lower electrode layer 20. The memory element 27 is configured by the resistance change layer 23, the lower electrode layer 20 a in the region connected to the resistance change layer 23, and the upper electrode layer 25.

さらに、本実施の形態の不揮発性記憶装置については、基板１１上に設けられたストライプ状の複数の第１配線層と、第１配線層に交差して設けられたストライプ状の複数の第２配線層２６と、第１配線層と第２配線層２６とを絶縁する素子用層間絶縁層２４とを備えている。そして、第１配線層が下部電極層２０であり、抵抗変化層２３は、第１配線層上の設定した位置のコンタクトホールに露出した金属薄膜層２２の少なくとも表面から一定の厚みを酸化処理して形成されている。すなわち、下部電極層２０の設定した領域の金属薄膜層２２とは、本実施の形態の不揮発性記憶装置の場合には、コンタクトホールに露出した金属薄膜層２２の領域をいう。また、上部電極層２５は抵抗変化層２３に接続し、コンタクトホールに埋め込み形成されており、第２配線層２６は上部電極層２５に接続して形成されている。 Further, in the nonvolatile memory device of the present embodiment, a plurality of stripe-shaped first wiring layers provided on the substrate 11 and a plurality of stripe-shaped second wiring lines provided to intersect the first wiring layer. A wiring layer 26 and an element interlayer insulating layer 24 that insulates the first wiring layer and the second wiring layer 26 are provided. The first wiring layer is the lower electrode layer 20, and the resistance change layer 23 is oxidized to a certain thickness from at least the surface of the metal thin film layer 22 exposed in the contact hole at the set position on the first wiring layer. Is formed. That is, the metal thin film layer 22 in the region set by the lower electrode layer 20 refers to the region of the metal thin film layer 22 exposed in the contact hole in the nonvolatile memory device of the present embodiment. The upper electrode layer 25 is connected to the resistance change layer 23 and embedded in the contact hole, and the second wiring layer 26 is formed connected to the upper electrode layer 25.

以下では、第１配線層２０とよぶ場合と下部電極層２０とよぶ場合とがある。また、第１配線層２０は、金属薄膜層２２の下部に主配線層２１が設けられているので、金属配線層２２は抵抗変化特性の良好な金属酸化物に変換される材料を主体に選択することができる。一方、主配線層２１は、良導性の金属、例えば銅（Ｃｕ）やＡｌ、あるいはＴｉ−Ａｌ−Ｎ合金等を用いることができる。そして、例えばスパッタリング方式により成膜し、露光プロセスとエッチングプロセスを行えば、図１に示すような配線パターンを容易に形成できる。 Hereinafter, there are cases where the first wiring layer 20 is referred to as the lower electrode layer 20. In addition, since the first wiring layer 20 is provided with the main wiring layer 21 below the metal thin film layer 22, the metal wiring layer 22 is mainly selected from a material that can be converted into a metal oxide having good resistance change characteristics. can do. On the other hand, the main wiring layer 21 can be made of a highly conductive metal such as copper (Cu), Al, or Ti—Al—N alloy. For example, if a film is formed by a sputtering method and an exposure process and an etching process are performed, a wiring pattern as shown in FIG. 1 can be easily formed.

本実施の形態では、第２配線層２６はコンタクトホールに連続して素子用層間絶縁層に形成された配線溝中に埋め込み形成されており、かつ上部電極層２５と第２配線層２６とが同一材料からなる。これらについては後述する製造方法において詳細に説明する。 In the present embodiment, the second wiring layer 26 is embedded in a wiring groove formed in the element interlayer insulating layer continuously to the contact hole, and the upper electrode layer 25 and the second wiring layer 26 are formed. Made of the same material. These will be described in detail in the manufacturing method described later.

抵抗変化層２３は、第１配線層２０上の設定した位置の素子用層間絶縁層２４に開口されたコンタクトホールに露出した金属薄膜層２２の少なくとも表面から一定の厚みを酸化処理して形成されている。この抵抗変化層２３としては、電圧または電流の印加により抵抗値が変化する特性が再現性よく生じるノンストイキオメトリー酸化タンタル（TaOx）を用いることが好ましい。 The resistance change layer 23 is formed by oxidizing a certain thickness from at least the surface of the metal thin film layer 22 exposed in the contact hole opened in the element interlayer insulating layer 24 at the set position on the first wiring layer 20. ing. As the resistance change layer 23, it is preferable to use non-stoichiometric tantalum oxide (TaOx) in which the characteristic that the resistance value changes with application of voltage or current is generated with good reproducibility.

このために、本実施の形態では金属薄膜層２２としてＴａ薄膜を用い、後述する工程によりコンタクトホールの露出部のみを上記のTaOxに変換して抵抗変化層２３とした。この場合に、抵抗変化層としての厚みは１０ｎｍ〜１００ｎｍの範囲、さらに望ましくは１０ｎｍ〜５０ｎｍの範囲とすることが要求されるが、酸素イオン注入法を用いることにより、必要とする厚みのTaOxを再現性よく作製することができる。なお、必要とする抵抗変化層の膜厚は、用いられる金属薄膜層の材料によってもそれぞれ異なるが、酸素イオン注入法を用いれば高精度に制御して作製することができる。このような材料は、閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに一定の大きさのパルス電圧またはパルス電流が印加されるまでは、その抵抗値を維持し続けるので、記憶素子２７の材料として好適である。 Therefore, in this embodiment, a Ta thin film is used as the metal thin film layer 22, and only the exposed portion of the contact hole is converted into the TaOx by the process described later to form the resistance change layer 23. In this case, the thickness of the variable resistance layer is required to be in the range of 10 nm to 100 nm, more preferably in the range of 10 nm to 50 nm. By using the oxygen ion implantation method, the required thickness of TaOx is reduced. It can be produced with good reproducibility. The required thickness of the variable resistance layer varies depending on the material of the metal thin film layer used, but can be manufactured with high accuracy by using the oxygen ion implantation method. Such a material exhibits a specific resistance value when a voltage or current exceeding a threshold value is applied, and the resistance value is the resistance value until a new pulse voltage or pulse current of a certain magnitude is applied. Since the value is maintained, it is suitable as a material for the memory element 27.

図１に示すように、第２配線層２６は、記憶素子２７がマトリクス状に形成された領域外まで延在されており、このマトリクス領域外で半導体接続用配線１８に接続している。そして、第２配線層２６、半導体接続用配線１８や埋め込み導体１５、１９等を保護するために絶縁保護膜２８が設けられている。ただし、この絶縁保護膜２８については、別の方法で保護することができる場合には特に設ける必要はない。 As shown in FIG. 1, the second wiring layer 26 extends to the outside of the area where the memory elements 27 are formed in a matrix, and is connected to the semiconductor connection wiring 18 outside the matrix area. An insulating protective film 28 is provided to protect the second wiring layer 26, the semiconductor connection wiring 18, the buried conductors 15 and 19, and the like. However, the insulating protective film 28 is not particularly required if it can be protected by another method.

さらに、本実施の形態においては、基板１１としてシリコン単結晶基板を用い、この基板１１にはトランジスタ等の能動素子１２を集積した半導体回路が設けられている。図１では、能動素子１２は、ソース領域１２ａ、ドレイン領域１２ｂ、ゲート絶縁膜１２ｃおよびゲート電極１２ｄからなるトランジスタを示しているが、これらの能動素子１２だけでなく、一般にＤＲＡＭ等のメモリ回路に必要な素子を含む。なお、能動素子１２のソース領域とドレイン領域とは逆にしてもよい。さらに、基板１１には、第１層間絶縁層１３および第２層間絶縁層１４が形成されており、これらにより半導体電極配線１７、第１配線層２０および能動素子１２が電気的に分離されている。なお、第１配線層２０は、第２層間絶縁層１４中に埋め込み形成されている。また、半導体電極配線１７については、従来はアルミニウムが主に用いられていたが、最近では微細化しても低抵抗を実現できる銅が主に用いられる。 Further, in the present embodiment, a silicon single crystal substrate is used as the substrate 11, and a semiconductor circuit in which active elements 12 such as transistors are integrated is provided on the substrate 11. In FIG. 1, the active element 12 is a transistor including a source region 12a, a drain region 12b, a gate insulating film 12c, and a gate electrode 12d. However, not only the active element 12 but also a memory circuit such as a DRAM is generally used. Includes necessary elements. Note that the source region and the drain region of the active element 12 may be reversed. Further, a first interlayer insulating layer 13 and a second interlayer insulating layer 14 are formed on the substrate 11, whereby the semiconductor electrode wiring 17, the first wiring layer 20 and the active element 12 are electrically separated. . The first wiring layer 20 is embedded in the second interlayer insulating layer 14. For the semiconductor electrode wiring 17, conventionally, aluminum has been mainly used. However, recently, copper which can realize low resistance even when miniaturized is mainly used.

第１配線層２０および半導体接続用配線１８は、上述したように記憶素子２７が形成されたマトリクス領域とは異なる領域において能動素子１２にそれぞれ接続されている。すなわち、図１においては、第１配線層２０は、埋め込み導体１５、１６および半導体電極配線１７を介して能動素子１２のソース領域１２ａに接続されている。なお、半導体接続用配線１８についても、埋め込み導体１９を介して同様に別の能動素子（図示せず）に接続されている。なお、図１においては、第１配線層２０および半導体接続用配線１８は、第１層間絶縁層１３、第２層間絶縁層１４中に形成された埋め込み導体１５、１６を介して能動素子１２に接続される構成であるが、基板１４上に直接的に形成して実現することも可能である。 The first wiring layer 20 and the semiconductor connection wiring 18 are connected to the active element 12 in a region different from the matrix region in which the memory elements 27 are formed as described above. That is, in FIG. 1, the first wiring layer 20 is connected to the source region 12 a of the active element 12 through the buried conductors 15 and 16 and the semiconductor electrode wiring 17. The semiconductor connection wiring 18 is similarly connected to another active element (not shown) through the buried conductor 19. In FIG. 1, the first wiring layer 20 and the semiconductor connection wiring 18 are connected to the active element 12 via embedded conductors 15 and 16 formed in the first interlayer insulating layer 13 and the second interlayer insulating layer 14. Although it is the structure connected, it is also possible to implement | achieve and form directly on the board | substrate 14. FIG.

素子用層間絶縁層２４としては、酸素イオン注入するときにマスクとして機能する必要があるが、コンタクトホールの底部に露出した金属薄膜層２２に直接イオン注入を行うので、加速電圧を小さくすることができる。したがって、一般的に層間絶縁層として用いられている絶縁性の酸化物材料を用いることができる。具体的には、ＣＶＤ法による酸化シリコン（ＳｉＯ）やオゾン（Ｏ_３)とテトラエトキシシラン（ＴＥＯＳ）を用いてＣＶＤ法により形成したＴＥＯＳ−ＳｉＯ膜あるいはシリコン窒化（ＳｉＮ）膜を用いることができる。さらに、低誘電率材料であるシリコン炭窒化（ＳｉＣＮ）膜やシリコン炭酸化（ＳｉＯＣ）膜あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。なお、第１層間絶縁層１３および第２層間絶縁層１４についても、上記材料を用いることができる。 The element interlayer insulating layer 24 needs to function as a mask when oxygen ions are implanted. However, since the ion implantation is directly performed on the metal thin film layer 22 exposed at the bottom of the contact hole, the acceleration voltage can be reduced. it can. Therefore, an insulating oxide material generally used as an interlayer insulating layer can be used. Specifically, a TEOS-SiO film or a silicon nitride (SiN) film formed by CVD using silicon oxide (SiO) or ozone (O ₃ ) and tetraethoxysilane (TEOS) by CVD can be used. . Further, a silicon carbonitride (SiCN) film, a silicon carbonation (SiOC) film, a silicon fluorine oxide (SiOF) film, or the like, which is a low dielectric constant material, may be used. The above materials can also be used for the first interlayer insulating layer 13 and the second interlayer insulating layer 14.

以上のように、本実施の形態のＲｅＲＡＭは素子用層間絶縁層２４を形成した後、設定した位置にコンタクトホールを開口し、このコンタクトホールの底部に露出した金属薄膜層２２に酸素イオン注入を行うことで抵抗変化特性を有する金属酸化物に変換し、これを抵抗変化層２３として利用している。従来のように、コンタクトホール中に抵抗変化層を成膜し、エッチングする方法の場合には、抵抗変化層の側壁部がエッチング時に一部除去されてしまい、この結果、下部電極層と上部電極層とのショート不良が生じることがあった。しかしながら、本実施の形態の不揮発性記憶装置では、この問題点を解消できる。すなわち。コンタクトホールに露出した金属薄膜層２２については、全面を確実にTaOxに変換できる。また、本実施の形態の不揮発性記憶装置の場合には、抵抗変化層２３を形成する場合にエッチングプロセスを経ることがないので、従来工程のように側壁部が一部除去される現象を防止できる。この結果、下部電極層２０ａと上部電極層２５とがショートするような不良発生を確実に防止できる。また、コンタクトホールの全面にわたり均一な組成の金属酸化物を抵抗変化層２３として用いるので、コンタクトホールの径を小さくしても大きな抵抗変化特性を有するようにできる。 As described above, in the ReRAM according to the present embodiment, after the element interlayer insulating layer 24 is formed, a contact hole is opened at a set position, and oxygen ion implantation is performed on the metal thin film layer 22 exposed at the bottom of the contact hole. This is converted into a metal oxide having resistance change characteristics, and this is used as the resistance change layer 23. In the case of a method of forming a resistance change layer in a contact hole and etching as in the prior art, the side wall portion of the resistance change layer is partially removed during etching, and as a result, the lower electrode layer and the upper electrode In some cases, short-circuit failure with the layer occurred. However, this problem can be solved in the nonvolatile memory device of this embodiment. That is. The entire surface of the metal thin film layer 22 exposed in the contact hole can be reliably converted to TaOx. Further, in the case of the nonvolatile memory device of the present embodiment, since the etching process is not performed when the resistance change layer 23 is formed, a phenomenon in which the side wall portion is partially removed as in the conventional process is prevented. it can. As a result, it is possible to reliably prevent the occurrence of a defect such that the lower electrode layer 20a and the upper electrode layer 25 are short-circuited. In addition, since a metal oxide having a uniform composition over the entire surface of the contact hole is used as the resistance change layer 23, a large resistance change characteristic can be obtained even if the diameter of the contact hole is reduced.

次に、図３から図８を用いて本実施の形態の不揮発性記憶装置の製造方法について説明する。なお、図３から図８においては、能動素子１２が形成された基板１１については図示せず、第２層間絶縁層１４から上層のみについて示し、かつ図２と同様に、説明を容易にするために４個の記憶素子２７部分について示す。また、図３から図８に示す断面図については、図２に示す２Ａ−２Ａ線に沿った部分について示している。 Next, a method for manufacturing the nonvolatile memory device of the present embodiment will be described with reference to FIGS. 3 to 8, the substrate 11 on which the active element 12 is formed is not shown, only the upper layer from the second interlayer insulating layer 14 is shown, and in order to facilitate the explanation as in FIG. 4 shows four memory element 27 portions. In addition, the cross-sectional views shown in FIGS. 3 to 8 show a portion along the line 2A-2A shown in FIG.

図３は、第２層間絶縁層１４上に、第１配線層２０を構成する主配線層２１と金属薄膜層２２とをストライプ状に複数本形成した状態を示す図で、（ａ）は平面図、（ｂ）は２Ａ−２Ａ線に沿った断面を矢印方向から見た断面図である。 FIG. 3 is a diagram showing a state in which a plurality of main wiring layers 21 and metal thin film layers 22 constituting the first wiring layer 20 are formed in stripes on the second interlayer insulating layer 14, and FIG. FIG. 4B is a cross-sectional view of the cross section taken along line 2A-2A as viewed from the direction of the arrow.

図４は、第１配線層２０を含む第２層間絶縁層１４上に、素子用層間絶縁層２４を形成した状態を示す図で、（ａ）は平面図、（ｂ）は２Ａ−２Ａ線に沿った断面を矢印方向から見た断面図である。 4A and 4B are diagrams showing a state in which an element interlayer insulating layer 24 is formed on the second interlayer insulating layer 14 including the first wiring layer 20, where FIG. 4A is a plan view and FIG. 4B is a line 2A-2A. It is sectional drawing which looked at the cross section which followed from the arrow direction.

図５は、第１配線層２０上の設定した位置の素子用層間絶縁層２４にコンタクトホール２９を開口した状態を示す図で、（ａ）は平面図、（ｂ）は２Ａ−２Ａ線に沿った断面を矢印方向から見た断面図である。 FIGS. 5A and 5B are diagrams showing a state in which a contact hole 29 is opened in the element interlayer insulating layer 24 at a set position on the first wiring layer 20, where FIG. 5A is a plan view and FIG. 5B is a line 2A-2A. It is sectional drawing which looked at the cross section along the arrow direction.

図６は、素子用層間絶縁層２４をマスクにして、コンタクトホール２９の底部に露出した金属薄膜層２２に対して酸素イオン３０をイオン注入する状態を示す図で、（ａ）は平面図、（ｂ）は２Ａ−２Ａ線に沿った断面を矢印方向から見た断面図である。 FIG. 6 is a view showing a state in which oxygen ions 30 are ion-implanted into the metal thin film layer 22 exposed at the bottom of the contact hole 29 using the element interlayer insulating layer 24 as a mask, and FIG. (B) is sectional drawing which looked at the cross section along the 2A-2A line from the arrow direction.

図７は、コンタクトホール２９に接続するように素子用層間絶縁層２４に配線溝３１を形成した状態を示す図で、（ａ）は平面図、（ｂ）は２Ａ−２Ａ線に沿った断面を矢印方向から見た断面図である。 7A and 7B are views showing a state in which a wiring groove 31 is formed in the element interlayer insulating layer 24 so as to be connected to the contact hole 29, where FIG. 7A is a plan view and FIG. 7B is a cross section taken along line 2A-2A. It is sectional drawing which looked at from the arrow direction.

図８は、コンタクトホール２９と配線溝３１とを埋め込み、上部電極層２５と第２配線層２６となる導電体薄膜３２を形成した状態を示す図で、（ａ）は平面図、（ｂ）は２Ａ−２Ａ線に沿った断面を矢印方向から見た断面図である。 8A and 8B are diagrams showing a state in which the contact hole 29 and the wiring groove 31 are buried, and the conductive thin film 32 to be the upper electrode layer 25 and the second wiring layer 26 is formed. FIG. 8A is a plan view, and FIG. FIG. 3 is a cross-sectional view of a cross section taken along line 2A-2A as viewed from the direction of the arrow.

まず、図３に示すように、基板（図示せず）上に形成された第２層間絶縁層１４上に、第１配線層２０を構成する主配線層２１と金属薄膜層２２とを形成する。なお、第１配線層２０は、第２層間絶縁層１４中に埋め込み形成されているが、これは以下のようにすれば形成できる。すなわち、第２層間絶縁層１４に第１配線層２０を埋め込むためのストライプ形状の配線溝と半導体電極配線１７に接続するためのコンタクトホールを形成する。これらについては、一般的な半導体プロセスで用いられている技術を用いれば容易に形成することができる。このような配線溝とコンタクトホールを形成後、第１配線層２０を構成する主配線層２１と金属薄膜層２２とを形成した後、例えばＣＭＰを行うことにより第２層間絶縁層１４中に埋め込み形成することができる。なお、本実施の形態では、金属薄膜層２２としてはＴａ薄膜をスパッタリング法により形成した例について説明する。 First, as shown in FIG. 3, a main wiring layer 21 and a metal thin film layer 22 constituting the first wiring layer 20 are formed on a second interlayer insulating layer 14 formed on a substrate (not shown). . The first wiring layer 20 is embedded in the second interlayer insulating layer 14, but this can be formed as follows. That is, a stripe-shaped wiring groove for embedding the first wiring layer 20 in the second interlayer insulating layer 14 and a contact hole for connecting to the semiconductor electrode wiring 17 are formed. These can be easily formed by using a technique used in a general semiconductor process. After forming such wiring grooves and contact holes, the main wiring layer 21 and the metal thin film layer 22 constituting the first wiring layer 20 are formed, and then embedded in the second interlayer insulating layer 14 by, for example, CMP. Can be formed. In the present embodiment, an example in which a Ta thin film is formed as the metal thin film layer 22 by a sputtering method will be described.

次に、図４に示すように、この第１配線層２０が形成された第２層間絶縁層１４上に、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯからなる素子用層間絶縁層２４を形成する。なお、この素子用層間絶縁層２４としては、先述したように種々の材料を用いることができる。 Next, as shown in FIG. 4, the element interlayer insulating layer 24 made of TEOS-SiO is formed on the second interlayer insulating layer 14 on which the first wiring layer 20 is formed by using, for example, the CVD method. Note that various materials can be used for the element interlayer insulating layer 24 as described above.

次に、図５に示すように、第１配線層２０上の設定した位置の素子用層間絶縁層２４に一定の配列ピッチでコンタクトホール２９を形成する。このコンタクトホール２９は、図５からわかるように第１配線層２０を構成する金属薄膜層２２の幅より小さな外形としている。なお、図では四角形状としているが、円形状でも楕円形状でも、あるいはさらに他の形状であってもよい。このようなコンタクトホール２９は、一般的な半導体プロセスにより形成することができるので詳細な説明を省略する。なお、本実施の形態では、第１配線層２０を構成する主配線層２１と金属薄膜層２２とを同時に形成した場合について説明しているが、これらは同時に形成する必要はない。例えば、主配線層２１を先に形成した後に、金属薄膜層２２を形成してもよく、この金属薄膜層２２は主配線層２１の幅よりも幅広としてもよいし、幅狭としてもよい。ただし、幅広にする場合には、隣接する第１配線層２０間でショートしないようにすることが要求される。また、幅狭とする場合には、コンタクトホール２９の外形寸法を金属薄膜層２２の幅より狭くすることが要求される。コンタクトホール２９の底部に露出した金属薄膜層２２をノンストイキオメトリー金属酸化物に変換して抵抗変化層２３とするため、底部には金属薄膜層２２のみが露出し、主配線層２１は露出しないようにしておくことが要求されるからである。 Next, as shown in FIG. 5, contact holes 29 are formed in the element interlayer insulating layer 24 at a set position on the first wiring layer 20 at a constant arrangement pitch. As can be seen from FIG. 5, the contact hole 29 has an outer shape smaller than the width of the metal thin film layer 22 constituting the first wiring layer 20. In the figure, a quadrangular shape is used, but it may be a circular shape, an elliptical shape, or another shape. Since such contact holes 29 can be formed by a general semiconductor process, detailed description thereof is omitted. In the present embodiment, the case where the main wiring layer 21 and the metal thin film layer 22 constituting the first wiring layer 20 are formed at the same time is described, but it is not necessary to form these simultaneously. For example, the metal thin film layer 22 may be formed after the main wiring layer 21 is formed first, and the metal thin film layer 22 may be wider or narrower than the width of the main wiring layer 21. However, in order to increase the width, it is required not to short-circuit between the adjacent first wiring layers 20. When the width is narrow, it is required that the outer dimension of the contact hole 29 be narrower than the width of the metal thin film layer 22. Since the metal thin film layer 22 exposed at the bottom of the contact hole 29 is converted into a non-stoichiometric metal oxide to form the resistance change layer 23, only the metal thin film layer 22 is exposed at the bottom and the main wiring layer 21 is not exposed. This is because it is required to do so.

次に、図６に示すように、素子用層間絶縁層２４をマスクとして、コンタクトホール２９の底部に露出した金属薄膜層２２に対して酸素イオン注入を行う。イオン注入条件は、例えば以下のとおりである。３０ｎｍの厚みのTaOxからなる抵抗変化層２３を形成するためには、加速電圧を１０ＫｅＶとし、酸素イオン３０のドーズ量を９．０６×１０^２０ｃｍ^−３の条件とすればよい。この注入後、２００℃〜３００℃の範囲で熱処理を行うことで、TaOxからなる抵抗変化層２３を形成することができる。なお、熱処理は雰囲気加熱方式でもよいし、ＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）を用いて短時間の熱処理でもよい。あるいは、加熱条件でイオン注入を行うようにしてもよい。Ｔａ薄膜に酸素イオン注入を行う場合、イオン注入してTaOxに変換する厚みは加速電圧により制御可能であるので、金属薄膜層２２のＴａ薄膜の厚みは上記の３０ｎｍよりも厚く形成しておいてもよいし、あるいは厚み方向のすべてをTaOxに変換するために最初から３０ｎｍ程度の厚みに形成してもよい。なお、抵抗変化層２３の厚みは抵抗値に影響するが、この抵抗変化層の抵抗値は不揮発性記憶装置の回路構成等によっても最適値が異なる。したがって、上記のTaOxにおいて３０ｎｍとしているのは一例であって、この値に限定されるものはなく不揮発性記憶装置の設計により適宜設定すればよい。 Next, as shown in FIG. 6, oxygen ion implantation is performed on the metal thin film layer 22 exposed at the bottom of the contact hole 29 using the element interlayer insulating layer 24 as a mask. The ion implantation conditions are, for example, as follows. In order to form the resistance change layer 23 made of TaOx having a thickness of 30 nm, the acceleration voltage may be set to 10 KeV, and the dose amount of the oxygen ions 30 may be set to 9.06 × 10 ²⁰ cm ⁻³ . After this implantation, the resistance change layer 23 made of TaOx can be formed by performing heat treatment in the range of 200 ° C. to 300 ° C. Note that the heat treatment may be performed by an atmosphere heating method, or may be heat treatment for a short time using RTA (Rapid Thermal Annealing). Alternatively, ion implantation may be performed under heating conditions. When oxygen ions are implanted into the Ta thin film, the thickness of the ion implantation and converted to TaOx can be controlled by the acceleration voltage. Therefore, the thickness of the Ta thin film of the metal thin film layer 22 is made thicker than the above 30 nm. Alternatively, it may be formed to a thickness of about 30 nm from the beginning in order to convert all of the thickness direction into TaOx. Although the thickness of the resistance change layer 23 affects the resistance value, the optimum value of the resistance value of the resistance change layer varies depending on the circuit configuration of the nonvolatile memory device. Therefore, the value of 30 nm in TaOx is merely an example, and is not limited to this value, and may be set as appropriate depending on the design of the nonvolatile memory device.

なお、金属薄膜層２２としては上記のＴａ薄膜に限定されず、遷移金属元素から選択された１種類または複数種類の元素を用いてもよい。例えば、鉄（Ｆｅ）を用いて、酸素イオン注入を行い４酸化３鉄（Ｆｅ_３Ｏ_４）に変換して抵抗変化層２３としてもよい。あるいは、チタン（Ｔｉ）を用いて、酸素イオン注入を行いノンストイキオメトリー酸化チタン（Ｔｉ_ＸＯ）に変換して抵抗変化層２３としてもよい。このように、ノンストイキオメトリー金属酸化物に変換でき、抵抗変化特性を示す材料であれば、単一元素の金属だけでなく、複合組成の金属であっても用いることができる。 The metal thin film layer 22 is not limited to the above Ta thin film, and one or more kinds of elements selected from transition metal elements may be used. For example, the resistance change layer 23 may be formed by using iron (Fe) and performing oxygen ion implantation to convert it into triiron tetroxide (Fe ₃ O ₄ ). Alternatively, titanium (Ti) may be used to perform oxygen ion implantation to convert to non-stoichiometric titanium oxide (Ti _X O) to form the resistance change layer 23. As described above, a material that can be converted into a non-stoichiometric metal oxide and exhibits resistance change characteristics can be used not only for a single element metal but also for a metal having a composite composition.

コンタクトホール２９内の金属薄膜層２２に酸素イオン注入を行って抵抗変化層２３を形成する際、金属薄膜層２２の厚み方向に全て酸化を行って完全にTaOxを形成した場合、下部電極は主配線層２１となる。また、コンタクトホール２９内の金属薄膜層２２に酸素イオン注入を行って、抵抗変化層２３と金属薄膜２２層の積層を形成した場合には、残存した金属薄膜層２２が下部電極となる。 When the resistance change layer 23 is formed by implanting oxygen ions into the metal thin film layer 22 in the contact hole 29, when the TaOx is completely formed by performing all oxidation in the thickness direction of the metal thin film layer 22, the lower electrode is the main electrode. The wiring layer 21 is formed. When oxygen ion implantation is performed on the metal thin film layer 22 in the contact hole 29 to form a stacked layer of the resistance change layer 23 and the metal thin film 22 layer, the remaining metal thin film layer 22 becomes the lower electrode.

次に、図７に示すように、コンタクトホール２９に接し、第１配線層２０に交差するストライプ状の配線溝３１を形成する。この配線溝３１の形成は、通常の半導体プロセスにより行うことができるので詳細な説明を省略する。 Next, as shown in FIG. 7, a stripe-shaped wiring groove 31 that contacts the contact hole 29 and intersects the first wiring layer 20 is formed. Since the formation of the wiring groove 31 can be performed by a normal semiconductor process, detailed description thereof is omitted.

次に、図８に示すように、コンタクトホール２９と配線溝３１とを形成した素子用層間絶縁層２４の全面に、上部電極層２５と第２配線層２６となる導電体薄膜３２を形成する。本実施の形態では、この導電体薄膜３２としては、例えば銅（Ｃｕ）が好適な材料である。導電体薄膜３２は、コンタクトホール２９の上面部が素子用層間絶縁層２４の表面層よりも高くなるような厚みに形成する。 Next, as shown in FIG. 8, a conductor thin film 32 to be the upper electrode layer 25 and the second wiring layer 26 is formed on the entire surface of the element interlayer insulating layer 24 in which the contact holes 29 and the wiring grooves 31 are formed. . In the present embodiment, for example, copper (Cu) is a suitable material for the conductor thin film 32. The conductor thin film 32 is formed to have a thickness such that the upper surface of the contact hole 29 is higher than the surface layer of the element interlayer insulating layer 24.

その後、図示しないＣＭＰプロセスを用いて素子用層間絶縁層２４上の導電体薄膜３２を除去する。この工程により、コンタクトホール２９中に上部電極層２５が埋め込まれ、かつ配線溝３１中に第２配線層２６が埋め込み形成される。 Thereafter, the conductor thin film 32 on the element interlayer insulating layer 24 is removed using a CMP process (not shown). By this step, the upper electrode layer 25 is embedded in the contact hole 29 and the second wiring layer 26 is embedded in the wiring groove 31.

以上の工程を経ることで、酸素イオン注入法により形成した抵抗変化層２３を含む記憶素子２７がマトリックス状に配置された構成の不揮発性記憶装置を製造することができる。本実施の形態の製造方法の場合には、コンタクトホール２９の底部に露出した領域の金属薄膜層２２のみを選択的に、かつ均一な組成で金属酸化物に変換して、抵抗変化層２３とすることができる。この結果、製造工程を簡略化できる。また、抵抗変化層２３を作製するときにエッチング工程がないので、側壁部でのエッチング不良が生じず、下部電極層２０ａと上部電極層２５とのショートの発生を確実に防止できる。この結果、多数の記憶素子２７を作製しても、特性ばらつきや不良が生じ難く、高信頼性のＲｅＡＭ作製することができる。 Through the above steps, a nonvolatile memory device having a configuration in which the memory elements 27 including the resistance change layer 23 formed by the oxygen ion implantation method are arranged in a matrix can be manufactured. In the case of the manufacturing method of the present embodiment, only the metal thin film layer 22 in the region exposed at the bottom of the contact hole 29 is selectively converted into a metal oxide with a uniform composition, and the resistance change layer 23 and can do. As a result, the manufacturing process can be simplified. In addition, since there is no etching process when the resistance change layer 23 is produced, no etching failure occurs at the side wall portion, and the occurrence of a short circuit between the lower electrode layer 20a and the upper electrode layer 25 can be reliably prevented. As a result, even if a large number of memory elements 27 are manufactured, characteristic variations and defects hardly occur, and a highly reliable ReAM can be manufactured.

図９は、本実施の形態の他の構成例の不揮発性記憶装置の記憶素子３６の構成を示す図で、（ａ）は平面図、（ｂ）は９Ａ−９Ａ線に沿った断面を矢印方向から見た断面図である。この例の不揮発性記憶装置は、抵抗変化層３５がコンタクトホール２９よりも幅方向（水平方向）に広がった形状を有していることが特徴であり、その他の点については本実施の形態の不揮発記憶装置と同じである。このような抵抗変化層２５は、イオン注入後に、上記の熱処理条件より高い温度で、より長い時間熱処理を行うことによりノンストイキオメトリー金属酸化物の形成領域をコンタクトホールより大きくすることができる。これ以外については、本実施の形態の不揮発記憶装置と同じであるので説明を省略する。 9A and 9B are diagrams illustrating a configuration of the memory element 36 of the nonvolatile memory device according to another configuration example of the present embodiment, in which FIG. 9A is a plan view, and FIG. 9B is a cross-sectional view taken along line 9A-9A. It is sectional drawing seen from the direction. The nonvolatile memory device of this example is characterized in that the resistance change layer 35 has a shape extending in the width direction (horizontal direction) from the contact hole 29, and other points are the same as those of the present embodiment. It is the same as a nonvolatile memory device. Such a resistance change layer 25 can be made larger in the region where the non-stoichiometric metal oxide is formed than the contact hole by performing heat treatment for a longer time at a temperature higher than the above heat treatment conditions after ion implantation. Since other than this is the same as the nonvolatile memory device of the present embodiment, the description is omitted.

この他の構成例の不揮発性記憶装置の場合には、コンタクトホール中の金属薄膜層２２をすべてノンストイキオメトリー金属酸化物に変換しており、金属薄膜層２２の厚みを図１に示す不揮発性記憶装置の場合より薄く形成している。このように、ノンストイキオメトリー金属酸化物の形成領域をコンタクトホールより大きくすることで、コンタクトホール中においてさらに均一な組成の抵抗変化膜を形成することが可能となり、抵抗変化特性の再現性および安定性を図２の構成よりも改善することができる。 In the case of the nonvolatile memory device of this other configuration example, all the metal thin film layer 22 in the contact hole is converted to a non-stoichiometric metal oxide, and the thickness of the metal thin film layer 22 is the nonvolatile material shown in FIG. It is formed thinner than in the case of a storage device. Thus, by making the formation area of the non-stoichiometric metal oxide larger than the contact hole, it becomes possible to form a variable resistance film with a more uniform composition in the contact hole, and the reproducibility and stability of the resistance change characteristic Can be improved over the configuration of FIG.

（第２の実施の形態）
図１０は、本発明の第２の実施の形態に係る不揮発性記憶装置の記憶素子４０が形成されている領域の要部拡大図で、（ａ）は平面図、（ｂ）は１０Ａ−１０Ａ線に沿った断面を矢印方向から見た断面図である。なお、図１０においては、４個の記憶素子４０とこれに直列に接続している非オーミック性素子４１について、第２層間絶縁層１４から上部構成のみについて示しているが、全体構成は第１の実施の形態の不揮発性記憶装置と同じである。また、図１０においても、絶縁保護膜２８については図示していない。 (Second Embodiment)
FIG. 10 is an enlarged view of a main part of a region where the memory element 40 of the nonvolatile memory device according to the second embodiment of the present invention is formed, where (a) is a plan view and (b) is 10A-10A. It is sectional drawing which looked at the cross section along a line from the arrow direction. In FIG. 10, only the upper structure of the four memory elements 40 and the non-ohmic element 41 connected in series to the memory element 40 is shown from the second interlayer insulating layer 14. This is the same as the nonvolatile memory device of the embodiment. Also in FIG. 10, the insulating protective film 28 is not shown.

本実施の形態の不揮発性記憶装置の基本的な構成は、第１の実施の形態の不揮発性記憶装置の記憶素子に対して直列に非オーミック性素子を接続した構成を特徴とする。この不揮発性記憶装置では、抵抗変化層２３に接続し、コンタクトホール２９の内壁面を被覆する中間導体層４２が形成されている。さらに、第２配線層２６および上部電極層２５と、中間導体層４２との間に、非オーミック性材料層４３がさらに形成されている。そして、中間導体層４２、非オーミック性材料層４３および上部電極層２５を含む第２配線層２６により非オーミック性素子４１が構成されている。なお、本実施の形態では、記憶素子４０は第１配線層２０の交差領域の下部電極層２０ａ、抵抗変化層２３および中間導体層４２により構成されている。 The basic configuration of the nonvolatile memory device according to the present embodiment is characterized in that a non-ohmic element is connected in series to the memory element of the nonvolatile memory device according to the first embodiment. In this nonvolatile memory device, an intermediate conductor layer 42 that is connected to the resistance change layer 23 and covers the inner wall surface of the contact hole 29 is formed. Further, a non-ohmic material layer 43 is further formed between the second wiring layer 26 and the upper electrode layer 25 and the intermediate conductor layer 42. A non-ohmic element 41 is configured by the second wiring layer 26 including the intermediate conductor layer 42, the non-ohmic material layer 43, and the upper electrode layer 25. In the present embodiment, the memory element 40 includes the lower electrode layer 20a, the resistance change layer 23, and the intermediate conductor layer 42 in the intersecting region of the first wiring layer 20.

このような構成とすることで、クロスポイント型構成で、高密度に記憶素子40を配置しても、クロストークを確実に抑制でき、再現性のよい不揮発性記憶装置を実現できる。 With such a configuration, even if the storage elements 40 are arranged at a high density in a cross-point configuration, crosstalk can be reliably suppressed and a non-volatile storage device with good reproducibility can be realized.

次に、図１１から図１４を用いて本実施の形態の不揮発性記憶装置の製造方法について説明する。なお、図１１から図１４においては、図１０と同様に説明を簡単にするために、４個の記憶素子４０と非オーミック性素子４１の領域部分について示す。また、図１１から図１４に示す断面図については、図１０（ａ）に示す１０Ａ−１０Ａ線と同一の位置について示している。さらに、本実施の形態の不揮発性記憶装置は、製造工程としては、第１の実施の形態の不揮発性記憶装置の製造方法において説明した図７に示す工程までは同一工程でよいので、以下では図７に示した工程以降についてのみ説明する。 Next, a method for manufacturing the nonvolatile memory device of this embodiment will be described with reference to FIGS. In FIGS. 11 to 14, the regions of the four memory elements 40 and the non-ohmic element 41 are shown for the sake of simplicity as in FIG. In addition, the cross-sectional views shown in FIGS. 11 to 14 are shown at the same position as the line 10A-10A shown in FIG. Furthermore, the nonvolatile memory device of the present embodiment may be manufactured in the same process up to the step shown in FIG. 7 described in the method of manufacturing the nonvolatile memory device of the first embodiment. Only the steps after the step shown in FIG. 7 will be described.

図１１は、コンタクトホール２９に連結し、下部電極２０に交差する形状に、素子用層間絶縁層２４中に配線溝３１を形成し、この基板上に中間導体層４２となる導電体薄膜４４を形成した状態を示す図で、（ａ）は平面図、（ｂ）は１０Ａ−１０Ａ線に沿った断面を矢印方向から見た断面図である。この導電体薄膜４４は、Ｃｕ、Ａｌ等の導体材料を用いて、例えばスパッタリング方式により形成することができる。 In FIG. 11, a wiring groove 31 is formed in the element interlayer insulating layer 24 in a shape that is connected to the contact hole 29 and intersects the lower electrode 20, and a conductor thin film 44 that becomes the intermediate conductor layer 42 is formed on this substrate. It is a figure which shows the formed state, (a) is a top view, (b) is sectional drawing which looked at the cross section along the 10A-10A line from the arrow direction. The conductor thin film 44 can be formed by using, for example, a sputtering method using a conductor material such as Cu or Al.

次に、図１２に示すように、コンタクトホール２９部分のみにフォトレジスト４５を残した状態となるようにする。図１２において、（ａ）は平面図、（ｂ）は１０Ａ−１０Ａ線に沿った断面を矢印方向から見た断面図である。このプロセスは、フォトレジストを塗布し、一般的な露光プロセスと現像プロセスを行うことで、コンタクトホール２９のみにフォトレジスト４５を残すことが可能である。 Next, as shown in FIG. 12, the photoresist 45 is left only in the contact hole 29 portion. 12A is a plan view, and FIG. 12B is a cross-sectional view taken along the line 10A-10A as viewed from the direction of the arrow. In this process, it is possible to leave the photoresist 45 only in the contact hole 29 by applying a photoresist and performing a general exposure process and development process.

次に、図１３に示すように、コンタクトホール２９の内壁面の領域のみに中間導体層４２を形成する。図１３において、（ａ）は平面図、（ｂ）は１０Ａ−１０Ａ線に沿った断面を矢印方向から見た断面図である。このプロセスは、上記のフォトレジスト４５を形成した後、露出している領域の導電体薄膜４４をエッチングにより除去し、さらにその後にフォトレジスト４５を除去することで、図１３に示す形状が得られる。 Next, as shown in FIG. 13, the intermediate conductor layer 42 is formed only in the region of the inner wall surface of the contact hole 29. 13A is a plan view, and FIG. 13B is a cross-sectional view taken along the line 10A-10A as viewed from the direction of the arrow. In this process, after the photoresist 45 is formed, the exposed conductive thin film 44 is removed by etching, and then the photoresist 45 is removed to obtain the shape shown in FIG. .

次に、図１４に示すように、コンタクトホール２９および配線溝３１を含めた基板上に非オーミック性材料層４３となる非オーミック性薄膜４６を形成し、さらに上部電極層２５と第２配線層２６となる導電体薄膜４７を形成する。図１４において、、（ａ）は平面図、（ｂ）は１０Ａ−１０Ａ線に沿った断面を矢印方向から見た断面図である。非オーミック性薄膜４６としては、窒化シリコン膜を用いることが好ましい。本実施の形態では、窒素欠損型窒化シリコン（ＳｉＮ_Ｘ）膜を用いた。このような半導体特性を有するＳｉＮ_Ｘ膜は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。なお、このようなＳｉＮ_Ｘ膜は上記のようなリアクティブスパッタリング法だけでなく、ＣＶＤ法で形成することもできる。さらに、シリコン薄膜を形成した後に、これを窒化処理して形成することもできる。本実施の形態では、半導体特性を有するＳｉＮ_Ｘ膜を用いたＭＳＭダイオードとしたが、絶縁性薄膜を用いたＭＩＭダイオード構成としてもよい。また、導電体薄膜４７としては、例えばＣｕが好適な材料であるが、第１の実施の形態で説明した種々の材料を用いてもよい。 Next, as shown in FIG. 14, a non-ohmic thin film 46 to be a non-ohmic material layer 43 is formed on the substrate including the contact hole 29 and the wiring groove 31, and the upper electrode layer 25 and the second wiring layer are further formed. A conductive thin film 47 to be 26 is formed. 14A is a plan view, and FIG. 14B is a cross-sectional view taken along the line 10A-10A from the direction of the arrow. As the non-ohmic thin film 46, a silicon nitride film is preferably used. In this embodiment, a nitrogen deficient silicon nitride (SiN _x ) film is used. The SiN _X film having such semiconductor characteristics can be formed, for example, by reactive sputtering in a nitrogen gas atmosphere using a Si target. Such a SiN _X film can be formed not only by the reactive sputtering method as described above but also by the CVD method. Furthermore, after forming a silicon thin film, it can also be formed by nitriding. In this embodiment, an MSM diode using a SiN _X film having semiconductor characteristics is used. However, an MIM diode configuration using an insulating thin film may be used. For the conductor thin film 47, for example, Cu is a suitable material, but various materials described in the first embodiment may be used.

その後、例えばＣＭＰプロセスを用いて素子用層間絶縁層２４上の導電体薄膜４７と非オーミック性薄膜４６とを除去する。この工程により、コンタクトホール２９と配線溝３１の内壁面に非オーミック性材料層４３が形成され、同時にコンタクトホール２９には上部電極層２５が、また配線溝３１には第２配線層２６が埋め込み形成される（図１０）。以上の工程を経ることで、記憶素子４０と非オーミック性素子４１とが縦方向に直列に接続された構成を有する不揮発性記憶装置を製造することができる。 Thereafter, the conductor thin film 47 and the non-ohmic thin film 46 on the element interlayer insulating layer 24 are removed using, for example, a CMP process. By this step, the non-ohmic material layer 43 is formed on the inner wall surfaces of the contact hole 29 and the wiring groove 31, and at the same time, the upper electrode layer 25 is embedded in the contact hole 29 and the second wiring layer 26 is embedded in the wiring groove 31. Formed (FIG. 10). Through the above steps, a nonvolatile memory device having a configuration in which the memory element 40 and the non-ohmic element 41 are connected in series in the vertical direction can be manufactured.

なお、第１の実施の形態と第２の実施の形態においては、クロスポイント型構成の不揮発性記憶装置について説明したが、本発明はこれに限定されない。酸化処理をすることにより、電気的パルスの印加で２値の抵抗値のいずれか一方を示す金属酸化物に変換される金属薄膜層を、少なくとも表面に有する下部電極層と、この下部電極層の設定した領域の金属薄膜層を酸化処理することにより金属酸化物に変換してなる抵抗変化層と、この抵抗変化層に接続する上部電極層とを備え、抵抗変化層、抵抗変化層に接続する領域の下部電極層および上部電極層により記憶素子を構成するような不揮発性記憶装置であればよく、第１の実施の形態の不揮発性記憶装置のように素子用層間絶縁層を設けることは必須ではない。また、本発明は、クロスポイント型構成に限定されることもない。さらに、記憶素子に直列に接続する非オーミック性素子は、第２の実施の形態の構成に限定されることはなく、例えば中間導体層と同様に非オーミック性材料層もコンタクトホール中に埋め込み形成してもよい。 In the first embodiment and the second embodiment, the cross-point type nonvolatile memory device has been described, but the present invention is not limited to this. By performing an oxidation treatment, a lower electrode layer having at least a metal thin film layer that is converted into a metal oxide exhibiting one of two resistance values by application of an electric pulse, and the lower electrode layer A resistance change layer formed by converting a metal thin film layer in a set region into a metal oxide by oxidizing, and an upper electrode layer connected to the resistance change layer, and connected to the resistance change layer and the resistance change layer Any non-volatile memory device may be used as long as the memory element is configured by the lower electrode layer and the upper electrode layer in the region, and it is essential to provide an element interlayer insulating layer as in the non-volatile memory device of the first embodiment. is not. Further, the present invention is not limited to the cross point type configuration. Further, the non-ohmic element connected in series with the memory element is not limited to the configuration of the second embodiment. For example, a non-ohmic material layer is embedded in the contact hole as well as the intermediate conductor layer. May be.

本発明の不揮発性記憶装置は、抵抗変化層を金属薄膜層の酸化処理により作製することで、下部電極層と上部電極層との間のショートを防止でき、製造方法を簡略化しながら、かつ歩留まりが良好で、高信頼性の不揮発性記憶装置を実現することができ、不揮発性記憶装置を用いる種々の電子機器分野に有用である。 The nonvolatile memory device of the present invention can prevent a short circuit between the lower electrode layer and the upper electrode layer by producing the resistance change layer by oxidizing the metal thin film layer, simplifying the manufacturing method, and improving the yield. Therefore, it is possible to realize a highly reliable nonvolatile memory device, which is useful in various electronic device fields using the nonvolatile memory device.

（ａ）は本発明の第１の実施の形態に係る不揮発性記憶装置の構成を説明する平面図、（ｂ）は１Ａ−１Ａ線に沿って切断した断面を矢印方向から見た断面図(A) is a top view explaining the structure of the non-volatile memory device which concerns on the 1st Embodiment of this invention, (b) is sectional drawing which looked at the cross section cut | disconnected along the 1A-1A line from the arrow direction （ａ）は第１の実施の形態の不揮発性記憶装置の記憶素子の構成を示すための要部拡大平面図、（ｂ）は２Ａ−２Ａ線に沿った断面を矢印方向から見た断面図(A) is a principal part enlarged plan view for showing the structure of the memory | storage element of the non-volatile memory device of 1st Embodiment, (b) is sectional drawing which looked at the cross section along the 2A-2A line from the arrow direction （ａ）は第１の実施の形態の不揮発性記憶装置の製造方法において、第２層間絶縁層上に、第１配線層を構成する主配線層と金属薄膜層とをストライプ状に複数本形成した状態を示す平面図、（ｂ）は２Ａ−２Ａ線に沿った断面を矢印方向から見た断面図(A) In the method for manufacturing the nonvolatile memory device according to the first embodiment, a plurality of main wiring layers and metal thin film layers constituting the first wiring layer are formed in stripes on the second interlayer insulating layer. The top view which shows the state which carried out, (b) is sectional drawing which looked at the cross section along the 2A-2A line from the arrow direction （ａ）は第１の実施の形態の不揮発性記憶装置の製造方法において、第1配線層を含む第２層間絶縁層上に、素子用層間絶縁層を形成した状態を示す平面図、（ｂ）は２Ａ−２Ａ線に沿った断面を矢印方向から見た断面図(A) is a top view which shows the state which formed the interlayer insulation layer for elements on the 2nd interlayer insulation layer containing the 1st wiring layer in the manufacturing method of the non-volatile memory device of 1st Embodiment, (b) ) Is a cross-sectional view of the cross section along line 2A-2A as seen from the direction of the arrow. （ａ）は第１の実施の形態の不揮発性記憶装置の製造方法において、第1配線層上の設定した位置の素子用層間絶縁層にコンタクトホールを開口した状態を示す平面図、（ｂ）は２Ａ−２Ａ線に沿った断面を矢印方向から見た断面図FIG. 6A is a plan view showing a state in which a contact hole is opened in an element interlayer insulating layer at a set position on the first wiring layer in the method for manufacturing a nonvolatile memory device according to the first embodiment; Is a cross-sectional view of the cross section taken along line 2A-2A viewed from the direction of the arrow （ａ）は第１の実施の形態の不揮発性記憶装置の製造方法において、素子用層間絶縁層をマスクにして、コンタクトホールの底部に露出した金属薄膜層に対して酸素イオンをイオン注入する状態を示す平面図、（ｂ）は２Ａ−２Ａ線に沿った断面を矢印方向から見た断面図(A) In the method for manufacturing the nonvolatile memory device according to the first embodiment, oxygen ions are ion-implanted into the metal thin film layer exposed at the bottom of the contact hole using the element interlayer insulating layer as a mask. The top view which shows this, (b) is sectional drawing which looked at the cross section along the 2A-2A line from the arrow direction （ａ）は第１の実施の形態の不揮発性記憶装置の製造方法において、コンタクトホールに連続するように素子用層間絶縁層に配線溝を形成した状態を示す平面図、（ｂ）は２Ａ−２Ａ線に沿った断面を矢印方向から見た断面図(A) is a top view which shows the state which formed the wiring groove | channel in the interlayer insulation layer for elements so that it might continue in a contact hole in the manufacturing method of the non-volatile memory device of 1st Embodiment, (b) is 2A- Sectional drawing which looked at the cross section along 2A line from the arrow direction （ａ）は第１の実施の形態の不揮発性記憶装置の製造方法において、コンタクトホールと配線溝とを埋め込み、上部電極層と第２配線層となる導電体薄膜を形成した状態を示す平面図、（ｂ）は２Ａ−２Ａ線に沿った断面を矢印方向から見た断面図(A) is a top view which shows the state which embedded the contact hole and the wiring groove | channel and formed the conductor thin film used as an upper electrode layer and a 2nd wiring layer in the manufacturing method of the non-volatile memory device of 1st Embodiment. (B) is sectional drawing which looked at the cross section along the 2A-2A line from the arrow direction （ａ）は第１の実施の形態に係る他の構成例の不揮発性記憶装置ＲＡＭの記憶素子の構成を示す平面図、（ｂ）は９Ａ−９Ａ線に沿った断面図(A) is a top view which shows the structure of the memory element of the non-volatile memory device RAM of the other structural example which concerns on 1st Embodiment, (b) is sectional drawing along the 9A-9A line | wire （ａ）は本発明の第２の実施の形態に係る不揮発性記憶装置の記憶素子が形成されている領域の要部拡大平面図、（ｂ）は１０Ａ−１０Ａ線に沿った断面を矢印方向から見た断面図(A) is a principal part enlarged plan view of the area | region in which the memory | storage element of the non-volatile memory device which concerns on the 2nd Embodiment of this invention is formed, (b) is a cross section along the 10A-10A line in the arrow direction Cross section seen from （ａ）は第２の実施の形態の不揮発性記憶装置の製造方法において、コンタクトホールに連結し、下部電極に交差する形状に、素子用層間絶縁層中に配線溝を形成し、この基板上に中間導体層となる導電体薄膜を形成した状態を示す平面図、（ｂ）は１０Ａ−１０Ａ線に沿った断面を矢印方向から見た断面図(A) In the method for manufacturing a nonvolatile memory device according to the second embodiment, a wiring groove is formed in an element interlayer insulating layer in a shape that is connected to a contact hole and intersects a lower electrode, and is formed on the substrate. The top view which shows the state which formed the conductor thin film used as an intermediate | middle conductor layer in (b), The sectional view which looked at the cross section along the 10A-10A line from the arrow direction （ａ）は第２の実施の形態の不揮発性記憶装置の製造方法において、コンタクトホール部分のみにフォトレジストを残した状態を示す平面図、（ｂ）は１０Ａ−１０Ａ線に沿った断面を矢印方向から見た断面図(A) is a top view which shows the state which left the photoresist only in the contact hole part in the manufacturing method of the non-volatile memory device of 2nd Embodiment, (b) shows the cross section along a 10A-10A line by the arrow Cross section viewed from the direction （ａ）は第２の実施の形態の不揮発性記憶装置の製造方法において、コンタクトホールの内壁面の領域のみに中間導体層を形成した状態を示す平面図、（ｂ）は１０Ａ−１０Ａ線に沿った断面を矢印方向から見た断面図(A) is a top view which shows the state which formed the intermediate | middle conductor layer only in the area | region of the inner wall surface of a contact hole in the manufacturing method of the non-volatile memory device of 2nd Embodiment, (b) is a 10A-10A line | wire. Sectional view of the cross section along the arrow （ａ）は第２の実施の形態の不揮発性記憶装置の製造方法において、コンタクトホールおよび配線溝を含めた基板上に非オーミック性材料層となる非オーミック性薄膜を形成し、さらに上部電極層と第２配線層となる導電体薄膜を形成した状態を示す平面図、（ｂ）は１０Ａ−１０Ａ線に沿った断面を矢印方向から見た断面図(A) In the method for manufacturing a nonvolatile memory device according to the second embodiment, a non-ohmic thin film serving as a non-ohmic material layer is formed on a substrate including contact holes and wiring grooves, and an upper electrode layer The top view which shows the state which formed the conductor thin film used as a 2nd wiring layer, (b) is sectional drawing which looked at the cross section along the 10A-10A line from the arrow direction プラグ中の銅（Ｃｕ）を熱酸化してＣｕ_ＸＯ膜を形成し、このＣｕ_ＸＯ膜を抵抗変化層として用いた従来例の記憶素子の構成を示す図Figure copper in the plug (Cu) to form a Cu X _O film is thermally oxidized, showing the configuration of a conventional example of the memory device using the Cu X _O film as the variable resistance layer

符号の説明Explanation of symbols

１１基板
１２能動素子
１２ａソース領域
１２ｂドレイン領域
１２ｃゲート絶縁膜
１２ｄゲート電極
１３第１層間絶縁層
１４第２層間絶縁層
１５，１６，１９埋め込み導体
１７半導体電極配線
１８半導体接続用配線
２０，２０ａ下部電極層（第１配線層）
２１主配線層
２２金属薄膜層
２３，３５，５６抵抗変化層
２４素子用層間絶縁層
２５，５７上部電極層
２６第２配線層
２７，３６，４０，５４記憶素子
２８絶縁保護膜
２９コンタクトホール
３０酸素イオン
３１配線溝
３２，４４，４７導電体薄膜
４１非オーミック性素子
４２中間導体層
４３非オーミック材料層
４５フォトレジスト
４６非オーミック性薄膜
５０トランジスタ
５１ソース
５２ドレイン
５３ゲート
５５銅プラグ DESCRIPTION OF SYMBOLS 11 Substrate 12 Active element 12a Source region 12b Drain region 12c Gate insulating film 12d Gate electrode 13 First interlayer insulating layer 14 Second interlayer insulating layer 15, 16, 19 Embedded conductor 17 Semiconductor electrode wiring 18 Semiconductor connection wiring 20, 20a Lower Electrode layer (first wiring layer)
DESCRIPTION OF SYMBOLS 21 Main wiring layer 22 Metal thin film layer 23, 35, 56 Resistance change layer 24 Element interlayer insulation layer 25, 57 Upper electrode layer 26 Second wiring layer 27, 36, 40, 54 Memory element 28 Insulating protective film 29 Contact hole 30 Oxygen ion 31 Wiring groove 32, 44, 47 Conductor thin film 41 Non-ohmic element 42 Intermediate conductor layer 43 Non-ohmic material layer 45 Photo resist 46 Non-ohmic thin film 50 Transistor 51 Source 52 Drain 53 Gate 55 Copper plug

Claims

基板と、
前記基板上または基板上の層間絶縁層を介して形成された下部電極層と、
前記下部電極層上のあらかじめ設定された領域に形成され、電気的パルスの印加により２値の抵抗値のいずれか一方を示す金属酸化物からなる抵抗変化層と、
前記抵抗変化層上に形成された上部電極層と、
前記下部電極層上に形成された金属薄膜層と、
を備え、
前記抵抗変化層は、前記金属薄膜層に隣接して形成され、かつ前記金属酸化物は前記金属薄膜層の金属母体の酸化物である
ことを特徴とする不揮発性記憶装置。 A substrate,
A lower electrode layer formed on the substrate or an interlayer insulating layer on the substrate;
A variable resistance layer formed of a metal oxide which is formed in a predetermined region on the lower electrode layer and exhibits one of binary resistance values by application of an electrical pulse;
An upper electrode layer formed on the variable resistance layer;
A metal thin film layer formed on the lower electrode layer;
With
The variable resistance layer is formed adjacent to the metal thin film layer, and the metal oxide is an oxide of a metal base of the metal thin film layer.

基板と、
前記基板上に設けられたストライプ状の複数の第１配線層と、
前記第１配線層に交差して設けられたストライプ状の複数の第２配線層と、
前記第１配線層と前記第２配線層とを絶縁する素子用層間絶縁層とを備え、
前記第１配線層は前記下部電極層または前記下部電極層に接続された層であり、
前記抵抗変化層は、前記第１配線層上の設定した位置の前記素子用層間絶縁層に開口されたコンタクトホールに露出した前記金属薄膜層の少なくとも表面から一定の厚みの部分に形成され、
前記上部電極層は、前記抵抗変化層に接続するように前記コンタクトホール内に形成され、
前記第２配線層は前記上部電極層に接続して形成されていることを特徴とする請求項１に記載の不揮発性記憶装置。 A substrate,
A plurality of stripe-shaped first wiring layers provided on the substrate;
A plurality of stripe-shaped second wiring layers provided to intersect the first wiring layer;
An interlayer insulating layer for elements that insulates the first wiring layer and the second wiring layer;
The first wiring layer is the lower electrode layer or a layer connected to the lower electrode layer;
The variable resistance layer is formed in a portion having a certain thickness from at least the surface of the metal thin film layer exposed in a contact hole opened in the element interlayer insulating layer at a set position on the first wiring layer,
The upper electrode layer is formed in the contact hole so as to be connected to the resistance change layer,
The nonvolatile memory device according to claim 1, wherein the second wiring layer is formed to be connected to the upper electrode layer.

前記第２配線層は、前記コンタクトホールに連続して前記素子用層間絶縁層に形成された配線溝中に埋め込み形成されていることを特徴とする請求項２に記載の不揮発性記憶装置。 3. The nonvolatile memory device according to claim 2, wherein the second wiring layer is embedded in a wiring groove formed in the element interlayer insulating layer continuously to the contact hole.

前記上部電極層と前記第２配線層とが同一材料からなることを特徴とする請求項２または請求項３に記載の不揮発性記憶装置。 4. The nonvolatile memory device according to claim 2, wherein the upper electrode layer and the second wiring layer are made of the same material.

前記金属薄膜層は遷移金属元素から選択された１種類または複数種類の元素からなり、前記金属酸化物は前記金属薄膜層のノンストイキオメトリー金属酸化物からなることを特徴とする請求項１から請求項４のいずれか１項に記載の不揮発性記憶装置。 The metal thin film layer comprises one or more elements selected from transition metal elements, and the metal oxide comprises a non-stoichiometric metal oxide of the metal thin film layer. Item 5. The non-volatile memory device according to any one of items 4.

前記金属薄膜層がタンタル薄膜であり、前記ノンストイキオメトリー金属酸化物がノンストイキオメトリー酸化タンタルTaOx（0＜ｘ＜2.5）からなることを特徴とする請求項５に記載の不揮発性記憶装置。 6. The nonvolatile memory device according to claim 5, wherein the metal thin film layer is a tantalum thin film, and the non-stoichiometric metal oxide is made of non-stoichiometric tantalum oxide TaOx (0 <x <2.5).

前記抵抗変化層に直列に接続する非オーミック性素子をさらに備えたことを特徴とする請求項１から請求項６のいずれか１項に記載の不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 1, further comprising a non-ohmic element connected in series to the variable resistance layer.

前記非オーミック性素子は、前記抵抗変化層と前記第２配線層との間に形成されていることを特徴とする請求項７に記載の不揮発性記憶装置。 The nonvolatile memory device according to claim 7, wherein the non-ohmic element is formed between the resistance change layer and the second wiring layer.

前記非オーミック性素子は、双方向に非線形特性を有するＭＩＭダイオード、ＭＳＭダイオードまたはバリスターからなることを特徴とする請求項７または請求項８に記載の不揮発性記憶装置。 The non-volatile memory device according to claim 7, wherein the non-ohmic element includes an MIM diode, an MSM diode, or a varistor having bidirectional nonlinear characteristics.

基板上または基板上の層間絶縁膜を介して下部電極層を形成する工程と、
酸化処理をすることにより、電気的パルスの印加で２値の抵抗値のいずれか一方を示す金属酸化物に変換される金属薄膜層を、前記下部電極層上に形成する工程と、
前記下部電極層上に形成された金属薄膜層の所定の領域の前記金属薄膜層を酸化処理することにより、前記所定の領域の金属酸化物層を前記金属酸化物に変換して抵抗変化層を形成する工程と、
前記抵抗変化層に接続する上部電極層を形成する工程と、
を有することを特徴とする不揮発性記憶装置の製造方法。 Forming a lower electrode layer on the substrate or an interlayer insulating film on the substrate;
Forming a metal thin film layer on the lower electrode layer, which is converted into a metal oxide exhibiting one of two resistance values by applying an electrical pulse by an oxidation treatment;
By oxidizing the metal thin film layer in a predetermined region of the metal thin film layer formed on the lower electrode layer, the metal oxide layer in the predetermined region is converted into the metal oxide to form a resistance change layer. Forming, and
Forming an upper electrode layer connected to the variable resistance layer;
A method for manufacturing a nonvolatile memory device, comprising:

前記下部電極層となる第１配線層をストライプ形状に複数本、基板上または基板上の層間絶縁層を介して形成する工程と、
前記第１配線層上に前記金属薄膜層を形成する工程と、
前記金属薄膜層上に素子用層間絶縁層を形成する工程と、
前記第１配線層上の前記素子用層間絶縁層の所定の位置にコンタクトホールを開口する工程と、
前記コンタクトホールの底部に露出した前記第１配線層を構成する前記金属薄膜層の少なくとも表面から一定の厚みを酸化処理して前記金属酸化物に変換し、前記抵抗変化層を形成する工程と、
前記抵抗変化層に接続される前記上部電極層を前記コンタクトホールに埋め込み形成する工程と、
前記第１配線層に交差するとともに、前記上部電極層に接続されるストライプ形状の複数の第２配線層を前記素子用層間絶縁層上に形成する工程と、
を有することを特徴とする請求項１０に記載の不揮発性記憶装置の製造方法。 Forming a plurality of first wiring layers as the lower electrode layer in a stripe shape on a substrate or an interlayer insulating layer on the substrate;
Forming the metal thin film layer on the first wiring layer;
Forming an interlayer insulating layer for elements on the metal thin film layer;
Opening a contact hole at a predetermined position of the element interlayer insulating layer on the first wiring layer;
A step of oxidizing a predetermined thickness from at least the surface of the metal thin film layer constituting the first wiring layer exposed at the bottom of the contact hole to convert the metal oxide into the metal oxide, and forming the resistance change layer;
Burying and forming the upper electrode layer connected to the variable resistance layer in the contact hole;
Forming a plurality of stripe-shaped second wiring layers intersecting the first wiring layer and connected to the upper electrode layer on the interlayer insulating layer for elements;
The method of manufacturing a nonvolatile memory device according to claim 10, comprising:

前記金属薄膜層として、遷移金属元素から選択された１種類または複数種類の元素を用い、
前記金属薄膜層の少なくとも表面から一定の厚みを前記金属酸化物に変換する工程は、前記金属薄膜層に対して酸素イオンをイオン注入することによってノンストイキオメトリー金属酸化物を形成する工程からなることを特徴とする請求項１０または請求項１１に記載の不揮発性記憶装置の製造方法。 As the metal thin film layer, one or more kinds of elements selected from transition metal elements are used,
The step of converting a certain thickness from at least the surface of the metal thin film layer to the metal oxide comprises a step of forming a non-stoichiometric metal oxide by ion implantation of oxygen ions into the metal thin film layer. The method for manufacturing a nonvolatile memory device according to claim 10, wherein:

前記イオン注入後に、熱処理を行うことにより前記ノンストイキオメトリー金属酸化物の形成領域を前記コンタクトホールより大きくすることを特徴とする請求項１２に記載の不揮発性記憶装置の製造方法。 13. The method for manufacturing a nonvolatile memory device according to claim 12, wherein after the ion implantation, a region for forming the non-stoichiometric metal oxide is made larger than the contact hole by performing a heat treatment.

前記金属薄膜層としてタンタル薄膜を用い、前記ノンストイキオメトリー金属酸化物としてノンストイキオメトリー酸化タンタルTaOx（0＜ｘ＜2.5）を形成することを特徴とする請求項１２または請求項１３に記載の不揮発性記憶装置の製造方法。 14. The nonvolatile semiconductor device according to claim 12, wherein a tantalum thin film is used as the metal thin film layer, and non-stoichiometric tantalum oxide TaOx (0 <x <2.5) is formed as the non-stoichiometric metal oxide. Of manufacturing a volatile memory device.

前記抵抗変化層を形成した後、前記抵抗変化層と前記第２配線層との間に非オーミック性素子を形成する工程をさらに含むことを特徴とする請求項１０から請求項１４のいずれか１項に記載の不揮発性記憶装置の製造方法。 15. The method according to claim 10, further comprising a step of forming a non-ohmic element between the variable resistance layer and the second wiring layer after forming the variable resistance layer. A method for manufacturing the nonvolatile memory device according to item.

前記非オーミック性素子として、双方向に非線形特性を有するＭＩＭダイオード、ＭＳＭダイオードまたはバリスターを形成することを特徴とする請求項１５に記載の不揮発性記憶装置の製造方法。 16. The method of manufacturing a nonvolatile memory device according to claim 15, wherein an MIM diode, an MSM diode, or a varistor having nonlinear characteristics in both directions is formed as the non-ohmic element.