JP2011123392A - Gradation display method of plasma display panel, and plasma display panel device - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To carry out a dithering process while suppressing power consumption of a data electrode-driving circuit of a plasma display panel. <P>SOLUTION: When a ratio of pixels displaying a first gradation included in one pixel column is defined as a gradation mixture ratio, a plurality of dithering patterns having various differences of gradation mixture ratios in adjoining pixel columns are prepared to each gradation to be displayed by the dithering process. An image signal of a color to display a high gradation is subjected to a dithering process by selecting, from a plurality of dithering patterns displaying the gradation, a dithering pattern having a small difference of the gradation mixture ratio in the adjoining pixel columns. An image signal to display a low gradation is subjected to a dithering process by selecting, from a plurality of dithering patterns displaying the gradation, a dithering pattern having a large difference of the gradation mixture ratio in the adjoining pixel columns. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、プラズマディスプレイパネルの階調表示方法およびそれを用いたプラズマディスプレイ装置に関する。   The present invention relates to a gradation display method for a plasma display panel and a plasma display apparatus using the same.

ディスプレイパネルとして代表的なプラズマディスプレイパネルは、対向配置された前面基板と背面基板との間に多数の放電セルが形成されている。前面基板には１対の走査電極と維持電極とからなる表示電極対が互いに平行に複数対形成され、背面基板にはデータ電極が平行に複数形成されている。そして、表示電極対とデータ電極とが立体交差するように前面基板と背面基板とが対向配置されて密封され、内部の放電空間には放電ガスが封入されている。ここで表示電極対とデータ電極との交差する部分に放電セルが形成される。   In a typical plasma display panel as a display panel, a large number of discharge cells are formed between a front substrate and a rear substrate which are arranged to face each other. A plurality of display electrode pairs including a pair of scan electrodes and sustain electrodes are formed in parallel on the front substrate, and a plurality of data electrodes are formed in parallel on the back substrate. Then, the front substrate and the rear substrate are disposed opposite to each other so that the display electrode pair and the data electrode are three-dimensionally crossed and sealed, and a discharge gas is sealed in the internal discharge space. Here, a discharge cell is formed at the intersection of the display electrode pair and the data electrode.

プラズマディスプレイパネルを駆動する方法としてはサブフィールド法、すなわち、１フィールド期間を複数のサブフィールドで構成した上で、放電セルを発光させるサブフィールドの組合せによって階調表示を行う方法が一般的である。各サブフィールドは、初期化期間、書込み期間および維持期間を有する。初期化期間では初期化放電を発生し、続く書込み動作に必要な壁電荷を各電極上に形成する。書込み期間では、走査電極に走査パルスを印加するとともにデータ電極に選択的に書込みパルスを印加して放電セルで書込み放電を発生させ壁電荷を形成する書込み動作を行う。そして維持期間では表示電極対に交互に維持パルスを印加し、書込み放電を発生させた放電セルで維持放電を発生させて発光させることにより画像を表示する。   As a method of driving a plasma display panel, a subfield method, that is, a method of performing gradation display by combining subfields that emit light from discharge cells after one field period is constituted by a plurality of subfields. . Each subfield has an initialization period, an address period, and a sustain period. In the initializing period, initializing discharge is generated, and wall charges necessary for the subsequent address operation are formed on each electrode. In the address period, an address operation is performed in which a scan pulse is applied to the scan electrode and an address pulse is selectively applied to the data electrode to generate an address discharge in the discharge cells to form wall charges. In the sustain period, a sustain pulse is alternately applied to the display electrode pair, and a sustain discharge is generated in the discharge cell that has generated the address discharge to emit light, thereby displaying an image.

このようなサブフィールド法を用いて多階調表示を行うディスプレイパネルでは、擬似輪郭が現れ画質を劣化させることが知られている。このような擬似輪郭は特に動画表示中に現れやすく動画擬似輪郭と呼ばれることもある。そこでこの擬似輪郭を抑制する方法として、例えば特許文献１には、ディスプレイパネルの各画素が実際に表示する階調を擬似輪郭の発生しない階調のみとし、それ以外の階調は画像信号にディザ処理を用いて表示する方法が提案されている。   In a display panel that performs multi-gradation display using such a subfield method, it is known that a pseudo contour appears and the image quality deteriorates. Such a pseudo contour is easy to appear especially during moving image display and is sometimes called a moving image pseudo contour. Therefore, as a method for suppressing this pseudo contour, for example, Patent Document 1 discloses that the gray scale actually displayed by each pixel of the display panel is a gray scale where no pseudo contour is generated, and other gray scales are dithered to the image signal. A method of displaying using processing has been proposed.

しかしディザ処理を行うと、発光する画素と発光しない画素とが隣接する確率が高くなり、データ電極を駆動する駆動回路の消費電力が大きくなるという問題があった。   However, when the dither processing is performed, there is a problem that the probability that the pixels that emit light and the pixels that do not emit light are adjacent increases, and the power consumption of the drive circuit that drives the data electrode increases.

この問題を解決する方法として、例えば特許文献２には、隣り合う複数の表示電極対と１つのデータ電極との交差する位置に形成される複数の放電セルに同一のディザ要素を有するディザパターンを用いてディザ処理を行う方法が開示されている。また特許文献３には、書込み動作の順序を順次書込み動作と飛越書込み動作のいずれかに切り換えることにより駆動回路の消費電力を抑制する方法が開示されている。   As a method for solving this problem, for example, Patent Document 2 discloses a dither pattern having the same dither element in a plurality of discharge cells formed at positions where a plurality of adjacent display electrode pairs intersect with one data electrode. A method of performing dither processing using the same is disclosed. Patent Document 3 discloses a method for suppressing the power consumption of the drive circuit by switching the order of the write operation to either the sequential write operation or the interlaced write operation.

特開２００４−０８８４０４号公報JP 2004-088404 A 特開２００９−０８６４０７号公報JP 2009-086407 A 特開２００９−１８０９７７号公報JP 2009-180977 A

しかしながら、特許文献２に記載の方法を用いて抑制できる消費電力には限界があり、市松状のディザパターンを用いてディザ処理を行う場合に比較して消費電力を半分以下に抑えることは難しかった。また特許文献３に記載の方法は、市松状のディザパターンを用いてディザ処理を行う場合には有効であるが、表示画像によってはむしろ消費電力が増加する場合があった。また順次書込み動作と飛越書込み動作の切り換えに応じて画像信号を並べ替える必要があり、信号処理が複雑になるといった課題もあった。   However, there is a limit to the power consumption that can be suppressed using the method described in Patent Document 2, and it has been difficult to suppress the power consumption to less than half compared to the case where dither processing is performed using a checkered dither pattern. . The method described in Patent Document 3 is effective when dithering is performed using a checkered dither pattern, but power consumption may increase rather depending on the display image. Further, it is necessary to rearrange the image signals in accordance with the switching between the sequential writing operation and the interlaced writing operation, and there is a problem that the signal processing becomes complicated.

本発明はこれらの課題に鑑みなされたものであり、データ電極駆動回路の消費電力を抑制したディザ処理が可能なプラズマディスプレイパネルの階調表示方法およびプラズマディスプレイ装置を提供することを目的とする。   The present invention has been made in view of these problems, and an object of the present invention is to provide a gradation display method and a plasma display device for a plasma display panel capable of dithering while suppressing power consumption of a data electrode driving circuit.

上記目的を達成するために本発明は、行方向に長い表示電極対と、列方向に長いデータ電極とが交差する位置に放電セルを形成し、赤に発光する蛍光体層が設けられた放電セルと緑に発光する蛍光体層が設けられた放電セルと青に発光する蛍光体層が設けられた放電セルとで１つの画素を構成し、複数の画素を複数の画素行および複数の画素列が形成されるように行列状に配置したプラズマディスプレイパネルにおいて、第１の階調を表示する画素と第２の階調を表示する画素とをディザパターンに従い配列するディザ処理を施して第１の階調と第２の階調との間の階調を表示する階調表示方法であって、１つの画素列に含まれる第１の階調を表示する画素の比率を階調混合比とするとき、ディザ処理を用いて表示する階調のそれぞれに対して、隣接する画素列の階調混合比の差が異なる複数のディザパターンを有し、赤の画像信号、緑の画像信号、青の画像信号のうち、高い階調を表示する画像信号に対しては、その階調を表示する複数のディザパターンの中から隣接する画素列の階調混合比の差が小さいディザパターンを選択してディザ処理を行い、低い階調を表示する画像信号に対しては、その階調を表示する複数のディザパターンの中から隣接する画素列の階調混合比の差が大きいディザパターンを選択してディザ処理を行うことを特徴とする。この方法により、データ電極駆動回路の消費電力を抑制したディザ処理が可能なプラズマディスプレイパネルの階調表示方法を提供することができる。   In order to achieve the above object, the present invention provides a discharge cell in which a discharge cell is formed at a position where a display electrode pair long in the row direction and a data electrode long in the column direction intersect, and a phosphor layer emitting red light is provided. A discharge cell provided with a phosphor layer emitting green light and a discharge cell provided with a phosphor layer emitting blue light constitutes one pixel, and a plurality of pixels are divided into a plurality of pixel rows and a plurality of pixels. In the plasma display panel arranged in a matrix so that columns are formed, a first dither process is performed by arranging pixels that display the first gradation and pixels that display the second gradation according to a dither pattern. A gradation display method for displaying a gradation between the first gradation and the second gradation, wherein a ratio of pixels displaying the first gradation included in one pixel column is a gradation mixture ratio. For each gradation displayed using dithering. , Having a plurality of dither patterns with different gradation mixing ratio differences between adjacent pixel columns, and for image signals displaying a high gradation among red image signals, green image signals, and blue image signals Selects a dither pattern having a small difference in the gradation mixture ratio of adjacent pixel columns from among a plurality of dither patterns that display the gradation, performs dither processing, and outputs an image signal that displays a low gradation. Is characterized in that dither processing is performed by selecting a dither pattern having a large difference in gradation mixing ratio between adjacent pixel columns from among a plurality of dither patterns for displaying the gradation. By this method, it is possible to provide a gradation display method for a plasma display panel capable of dithering while suppressing power consumption of the data electrode driving circuit.

また本発明のプラズマディスプレイパネルの階調表示方法は、赤の画像信号、緑の画像信号、青の画像信号のうち、最も高い階調を表示する画像信号に対しては、その階調を表示する複数のディザパターンの中から隣接する画素列の階調混合比の差が最も小さいディザパターンを選択してディザ処理を行い、最も高い階調で除した相対値が所定の閾値以下となる階調を表示する画像信号に対しては、その階調を表示する複数のディザパターンの中から隣接する画素列の階調混合比の差が最も大きいディザパターンを選択してディザ処理を行ってもよい。   Further, the gradation display method of the plasma display panel of the present invention displays the gradation for the image signal displaying the highest gradation among the red image signal, the green image signal, and the blue image signal. A dither pattern having the smallest difference in the gradation mixture ratio between adjacent pixel columns is selected from a plurality of dither patterns to perform dither processing, and the relative value divided by the highest gradation is a predetermined threshold value or less. For an image signal that displays a tone, dither processing may be performed by selecting a dither pattern that has the largest difference in the tone mixture ratio of adjacent pixel columns from among a plurality of dither patterns that display the tone. Good.

また本発明は、行方向に長い表示電極対と、列方向に長いデータ電極とが交差する位置に放電セルを形成し、赤に発光する蛍光体層が設けられた放電セルと緑に発光する蛍光体層が設けられた放電セルと青に発光する蛍光体層が設けられた放電セルとで１つの画素を構成し、複数の画素を複数の画素行および複数の画素列が形成されるように行列状に配置したプラズマディスプレイパネルと、プラズマディスプレイパネルを駆動する駆動回路とを備えたプラズマディスプレイ装置であって、駆動回路は、赤の画像信号、緑の画像信号、青の画像信号のうちの最大値を画素毎に選択して最大画像信号を出力し、赤の画像信号、緑の画像信号、青の画像信号のそれぞれを最大画像信号で除して赤の画像信号の相対値、緑の画像信号の相対値、青の画像信号の相対値を出力し、相対値の大きい画像信号に対しては、その階調を表示する複数のディザパターンの中から、隣接する画素列の階調混合比の差が小さいディザパターンを選択してディザ処理を行い、相対値の小さい画像信号に対しては、その階調を表示する複数のディザパターンの中から、隣接する画素列の階調混合比の差が大きいディザパターンを選択してディザ処理を行うことを特徴とする。この構成によりデータ電極駆動回路の消費電力を抑制したディザ処理が可能なプラズマディスプレイ装置を提供することができる。   In the present invention, a discharge cell is formed at a position where a display electrode pair long in the row direction intersects with a data electrode long in the column direction, and emits green light with a discharge cell provided with a phosphor layer that emits red light. A discharge cell provided with a phosphor layer and a discharge cell provided with a phosphor layer emitting blue light constitute one pixel, and a plurality of pixels are formed into a plurality of pixel rows and a plurality of pixel columns. A plasma display device having a plasma display panel arranged in a matrix and a drive circuit for driving the plasma display panel, wherein the drive circuit is a red image signal, a green image signal, or a blue image signal. The maximum image signal is selected for each pixel and the maximum image signal is output, and the red image signal, the green image signal, and the blue image signal are divided by the maximum image signal, and the relative value of the red image signal is green. The relative value of the image signal of the blue The relative value of the image signal is output. For image signals with a large relative value, a dither pattern with a small difference in the gradation mixture ratio of adjacent pixel columns is selected from among a plurality of dither patterns that display the gradation. Select and perform dither processing, and for image signals with small relative values, select a dither pattern with a large difference in the gradation mixture ratio of adjacent pixel columns from the multiple dither patterns that display the gradation Then, dither processing is performed. With this configuration, it is possible to provide a plasma display device capable of dithering while suppressing power consumption of the data electrode driving circuit.

本発明によれば、データ電極駆動回路の消費電力を抑制したディザ処理が可能なプラズマディスプレイパネルの階調表示方法およびプラズマディスプレイ装置を提供することが可能となる。   ADVANTAGE OF THE INVENTION According to this invention, it becomes possible to provide the gradation display method and plasma display apparatus of the plasma display panel which can perform the dither process which suppressed the power consumption of the data electrode drive circuit.

本発明の実施の形態１におけるパネルの分解斜視図である。It is a disassembled perspective view of the panel in Embodiment 1 of this invention. 同パネルの電極配列図である。It is an electrode array figure of the panel. 同パネルの各電極に印加する駆動電圧波形を示す図である。It is a figure which shows the drive voltage waveform applied to each electrode of the panel. 本発明の実施の形態１におけるプラズマディスプレイ装置のコーディングを示す図である。It is a figure which shows the coding of the plasma display apparatus in Embodiment 1 of this invention. 同プラズマディスプレイ装置の市松状ディザパターンを示す図である。It is a figure which shows the checkered dither pattern of the plasma display apparatus. 同プラズマディスプレイ装置の縦縞状ディザパターンを示す図である。It is a figure which shows the vertical stripe-like dither pattern of the plasma display apparatus. 同プラズマディスプレイ装置の回路ブロック図である。It is a circuit block diagram of the plasma display device. 同プラズマディスプレイ装置の画像信号処理回路の回路ブロック図である。It is a circuit block diagram of the image signal processing circuit of the plasma display device. 本発明の実施の形態２におけるプラズマディスプレイ装置のディザパターンを示す図である。It is a figure which shows the dither pattern of the plasma display apparatus in Embodiment 2 of this invention. 本発明の実施の形態３におけるプラズマディスプレイ装置のディザパターンを示す図である。It is a figure which shows the dither pattern of the plasma display apparatus in Embodiment 3 of this invention.

以下、本発明の実施の形態におけるプラズマディスプレイパネル（以下、「パネル」と略記する）およびそれを用いたプラズマディスプレイ装置について、図面を用いて説明する。   Hereinafter, a plasma display panel (hereinafter abbreviated as “panel”) and a plasma display apparatus using the same according to embodiments of the present invention will be described with reference to the drawings.

（実施の形態１）
図１は、本発明の実施の形態１におけるパネル１０の分解斜視図である。ガラス製の前面基板２１上には、走査電極２２と維持電極２３とからなる表示電極対２４が複数形成されている。そして走査電極２２と維持電極２３とを覆うように誘電体層２５が形成され、その誘電体層２５上に保護層２６が形成されている。背面基板３１上にはデータ電極３２が複数形成され、データ電極３２を覆うように誘電体層３３が形成され、さらにその上に井桁状の隔壁３４が形成されている。そして、隔壁３４の側面および誘電体層３３上には赤色に発光する蛍光体層３５Ｒ、緑色に発光する蛍光体層３５Ｇおよび青色に発光する蛍光体層３５Ｂが設けられている。 (Embodiment 1)
FIG. 1 is an exploded perspective view of panel 10 according to Embodiment 1 of the present invention. A plurality of display electrode pairs 24 each including a scanning electrode 22 and a sustaining electrode 23 are formed on a glass front substrate 21. A dielectric layer 25 is formed so as to cover the scan electrode 22 and the sustain electrode 23, and a protective layer 26 is formed on the dielectric layer 25. A plurality of data electrodes 32 are formed on the back substrate 31, a dielectric layer 33 is formed so as to cover the data electrodes 32, and a grid-like partition wall 34 is formed thereon. A phosphor layer 35R that emits red light, a phosphor layer 35G that emits green light, and a phosphor layer 35B that emits blue light are provided on the side surfaces of the partition walls 34 and the dielectric layer 33.

これらの前面基板２１と背面基板３１とは、微小な放電空間を挟んで表示電極対２４とデータ電極３２とが交差するように対向配置され、その外周部をガラスフリット等の封着材によって封着されている。そして放電空間には、例えばネオンとキセノンの混合ガスが放電ガスとして封入されている。放電空間は隔壁３４によって複数の区画に仕切られており、表示電極対２４とデータ電極３２とが交差する部分に放電セルが形成されている。ここで、赤色に発光する蛍光体層が設けられた放電セル、緑色に発光する蛍光体層が設けられた放電セル、青色に発光する蛍光体層が設けられた放電セルが１組で１つの画素を構成している。そしてこれらの放電セルが放電、発光することにより画像が表示される。   The front substrate 21 and the rear substrate 31 are arranged to face each other so that the display electrode pair 24 and the data electrode 32 cross each other with a minute discharge space interposed therebetween, and the outer peripheral portion thereof is sealed with a sealing material such as glass frit. It is worn. In the discharge space, for example, a mixed gas of neon and xenon is enclosed as a discharge gas. The discharge space is partitioned into a plurality of sections by partition walls 34, and discharge cells are formed at the intersections between the display electrode pairs 24 and the data electrodes 32. Here, one discharge cell provided with a phosphor layer emitting red light, one discharge cell provided with a phosphor layer emitting green light, and one discharge cell provided with a phosphor layer emitting blue light. Constitutes a pixel. These discharge cells discharge and emit light to display an image.

なお、パネル１０の構造は上述したものに限られるわけではなく、例えばストライプ状の隔壁を備えたものであってもよい。   Note that the structure of the panel 10 is not limited to the above-described structure, and for example, a structure having a stripe-shaped partition may be used.

図２は、本発明の実施の形態１におけるパネル１０の電極配列図である。パネル１０には、行方向に長い複数本の走査電極２２および同数本の維持電極２３が配列され、列方向に長い複数本のデータ電極３２が配列されている。例えば走査電極２２および維持電極２３はそれぞれ７６８本であり、データ電極は４０００本である。そして、１対の走査電極２２および維持電極２３からなる表示電極対２４と１本のデータ電極３２とが交差する位置に放電セルが形成されている。こうして複数の放電セルは、複数の画素行および複数の画素列が形成されるように行列状に配置されている。   FIG. 2 is an electrode array diagram of panel 10 in accordance with the first exemplary embodiment of the present invention. In the panel 10, a plurality of scanning electrodes 22 and the same number of sustaining electrodes 23 that are long in the row direction are arranged, and a plurality of data electrodes 32 that are long in the column direction are arranged. For example, the number of scan electrodes 22 and sustain electrodes 23 is 768, and the number of data electrodes is 4000. A discharge cell is formed at a position where the display electrode pair 24 including the pair of scan electrodes 22 and the sustain electrodes 23 and the one data electrode 32 intersect. Thus, the plurality of discharge cells are arranged in a matrix so that a plurality of pixel rows and a plurality of pixel columns are formed.

このように配列された電極間には電極間容量が存在する。例えば１本のデータ電極３２に注目すると、対向する複数本の走査電極２２および維持電極２３との間に容量が存在し、隣接するデータ電極３２との間にも容量が存在する。このようにデータ電極３２は駆動回路から見ると容量性の負荷である。   There is an interelectrode capacitance between the electrodes arranged in this way. For example, when attention is paid to one data electrode 32, a capacitance exists between the plurality of scanning electrodes 22 and the sustain electrode 23 facing each other, and a capacitance exists also between the adjacent data electrodes 32. Thus, the data electrode 32 is a capacitive load when viewed from the drive circuit.

次に、パネル１０を駆動するための駆動電圧波形とその動作について説明する。本実施の形態においては、１フィールドを１０のサブフィールド（ＳＦ１、ＳＦ２、・・・、ＳＦ９、ＳＦ１０）に分割し、各サブフィールドはそれぞれ（１、２、３、６、１１、１８、３０、４４、６０、８１）の輝度重みをもつものとして説明する。しかし、本発明は、サブフィールド数、輝度重みが上記に限定されるものではない。   Next, a driving voltage waveform for driving panel 10 and its operation will be described. In the present embodiment, one field is divided into 10 subfields (SF1, SF2,..., SF9, SF10), and each subfield is (1, 2, 3, 6, 11, 18, 30). , 44, 60, 81). However, in the present invention, the number of subfields and the luminance weight are not limited to the above.

各サブフィールドは初期化期間、書込み期間、維持期間を有する。図３は、本発明の実施の形態１におけるパネル１０の各電極に印加する駆動電圧波形を示す図である。図３には３つのサブフィールドＳＦ１〜ＳＦ３に対する駆動電圧波形を示しているが、他のサブフィールドにおける駆動電圧波形もほぼ同様である。   Each subfield has an initialization period, an address period, and a sustain period. FIG. 3 is a diagram showing a drive voltage waveform applied to each electrode of panel 10 in the first exemplary embodiment of the present invention. FIG. 3 shows drive voltage waveforms for the three subfields SF1 to SF3, but the drive voltage waveforms in the other subfields are substantially the same.

サブフィールドＳＦ１の初期化期間では、データ電極３２および維持電極２３に電圧０（Ｖ）を印加するとともに、走査電極２２に電圧Ｖｉ１から電圧Ｖｉ２に向かって緩やかに上昇するランプ電圧を印加する。その後、維持電極２３に電圧Ｖｅ１を印加するとともに、走査電極２２に電圧Ｖｉ３から電圧Ｖｉ４に向かって緩やかに下降するランプ電圧を印加する。すると各放電セルで微弱な初期化放電が発生し、続く書込み動作に必要な壁電荷を各電極上に形成する。   In the initializing period of subfield SF1, voltage 0 (V) is applied to data electrode 32 and sustain electrode 23, and a ramp voltage that gradually increases from voltage Vi1 to voltage Vi2 is applied to scan electrode 22. Thereafter, a voltage Ve1 is applied to the sustain electrode 23, and a ramp voltage that gradually decreases from the voltage Vi3 toward the voltage Vi4 is applied to the scan electrode 22. Then, a weak initializing discharge occurs in each discharge cell, and wall charges necessary for the subsequent address operation are formed on each electrode.

なお、初期化期間の動作としては、サブフィールドＳＦ２の初期化期間に示したように、走査電極２２に対して緩やかに下降するランプ電圧を印加するだけでもよい。   Note that, as shown in the initialization period of the subfield SF2, as the operation in the initialization period, it is only necessary to apply a ramp voltage that gradually falls to the scan electrode 22.

続く書込み期間では、維持電極２３に電圧Ｖｅ２を、走査電極２２に電圧Ｖｃを、データ電極３２に電圧０（Ｖ）をそれぞれ印加する。次に、１行目の走査電極２２に走査パルス電圧Ｖａを印加するとともに、発光すべき放電セルに対応するデータ電極３２に書込みパルス電圧Ｖｄを印加する。すると走査パルス電圧Ｖａと書込みパルス電圧Ｖｄとが同時に印加された１行目の放電セルでは書込み放電が発生し、放電セルの走査電極２２上および維持電極２３上に壁電荷を蓄積する書込み動作が行われる。   In the subsequent address period, voltage Ve <b> 2 is applied to sustain electrode 23, voltage Vc is applied to scan electrode 22, and voltage 0 (V) is applied to data electrode 32. Next, the scan pulse voltage Va is applied to the scan electrode 22 in the first row, and the address pulse voltage Vd is applied to the data electrode 32 corresponding to the discharge cell to emit light. Then, an address discharge is generated in the discharge cells in the first row to which the scan pulse voltage Va and the address pulse voltage Vd are simultaneously applied, and an address operation for accumulating wall charges on the scan electrode 22 and the sustain electrode 23 of the discharge cell is performed. Done.

次に、２行目の走査電極２２に走査パルス電圧Ｖａを印加するとともに、発光すべき放電セルに対応するデータ電極３２に書込みパルス電圧Ｖｄを印加する。すると走査パルス電圧Ｖａと書込みパルス電圧Ｖｄとが同時に印加された２行目の放電セルでは書込み放電が発生して書込み動作が行われる。以上の書込み動作を全ての行の放電セルに至るまで順次繰り返し、発光すべき放電セルに対して選択的に書込み放電を発生させ壁電荷を形成する。   Next, the scan pulse voltage Va is applied to the scan electrode 22 in the second row, and the address pulse voltage Vd is applied to the data electrode 32 corresponding to the discharge cell to emit light. Then, the address discharge is generated in the discharge cells in the second row to which the scan pulse voltage Va and the address pulse voltage Vd are simultaneously applied, and the address operation is performed. The above address operation is sequentially repeated until reaching the discharge cells in all rows, and an address discharge is selectively generated in the discharge cells to emit light to form wall charges.

なお上述したように、各データ電極３２は容量性の負荷である。したがって書込み期間において、各データ電極に印加する電圧を電圧０（Ｖ）から書込みパルス電圧Ｖｄへ、あるいは書込みパルス電圧Ｖｄから電圧０（Ｖ）へ切り換える毎にこの容量を充放電しなければならない。そしてその充放電の回数が多いと、後述するデータ電極駆動回路の消費電力も多くなる。   As described above, each data electrode 32 is a capacitive load. Therefore, in the address period, this capacity must be charged and discharged every time the voltage applied to each data electrode is switched from the voltage 0 (V) to the address pulse voltage Vd or from the address pulse voltage Vd to the voltage 0 (V). When the number of times of charging / discharging is large, the power consumption of the data electrode driving circuit described later also increases.

続く維持期間では、維持電極２３に電圧０（Ｖ）を印加する。そして走査電極２２に維持パルス電圧Ｖｓを印加する。すると、書込み放電を起こした放電セルでは維持放電が起こり発光する。   In the subsequent sustain period, voltage 0 (V) is applied to sustain electrode 23. Then, sustain pulse voltage Vs is applied to scan electrode 22. Then, a sustain discharge occurs in the discharge cell in which the address discharge has occurred and emits light.

次に、走査電極２２に電圧０（Ｖ）を印加するとともに、維持電極２３に維持パルス電圧Ｖｓを印加する。すると維持放電を起こした放電セルでは再び維持放電が起こり発光する。以降、輝度重みに応じた維持パルスを走査電極２２と維持電極２３とに交互に印加して、放電セルを発光させる。   Next, voltage 0 (V) is applied to scan electrode 22 and sustain pulse voltage Vs is applied to sustain electrode 23. Then, in the discharge cell in which the sustain discharge has occurred, the sustain discharge occurs again to emit light. Thereafter, a sustain pulse corresponding to the luminance weight is alternately applied to the scan electrode 22 and the sustain electrode 23 to cause the discharge cell to emit light.

そして、維持期間の最後には電圧Ｖｒに向かって緩やかに上昇するランプ電圧を走査電極２２に印加して、データ電極３２上の正の壁電圧を残したまま、走査電極２２上および維持電極２３上の壁電圧を弱める。こうして維持期間における維持動作が終了する。   Then, at the end of the sustain period, a ramp voltage that gradually increases toward the voltage Vr is applied to the scan electrode 22, and the positive wall voltage on the data electrode 32 is left, and the scan electrode 22 and the sustain electrode 23 are left. Decrease the upper wall voltage. Thus, the maintenance operation in the maintenance period is completed.

続くサブフィールドＳＦ２〜ＳＦ１０においても維持パルス数を除いてサブフィールドＳＦ１と同様の動作を行う。このようにして、あらかじめ輝度重みの定められた複数のサブフィールドで１フィールド期間を構成し、放電セルを発光させるサブフィールドを組合せて階調を表示している。   In the subsequent subfields SF2 to SF10, the same operation as in the subfield SF1 is performed except for the number of sustain pulses. In this way, one field period is composed of a plurality of subfields whose luminance weights are determined in advance, and gradations are displayed by combining the subfields that cause the discharge cells to emit light.

次に、階調を表示する方法について説明する。本実施の形態においては、１フィールドをあらかじめ輝度重みの定められた複数のサブフィールドで構成するとともに、サブフィールドの任意の組合せによる発光パターンの中から複数の発光パターンを選択して実際の画像表示に用いている。この実際の画像表示に用いる階調に対するサブフィールドの発光パターンを「コーディング」と称する。   Next, a method for displaying gradation will be described. In the present embodiment, one field is composed of a plurality of subfields with predetermined luminance weights, and an actual image display is performed by selecting a plurality of light emission patterns from an arbitrary combination of subfields. Used for. This subfield emission pattern for the gradation used for actual image display is referred to as “coding”.

図４は、本発明の実施の形態１におけるプラズマディスプレイ装置のコーディングを示す図である。図４において、表示用階調と記した欄の数値は実際の画像表示に用いる階調の値を示し、その右側にはその階調を表示する際に各サブフィールドで放電セルを発光させるか否かを示している。ここで「０」は非発光、「１」は発光を示している。例えば、階調「２」を表示するためには、サブフィールドＳＦ２でのみ放電セルを発光させればよく、階調「９」を表示するためには、サブフィールドＳＦ１、サブフィールドＳＦ２およびサブフィールドＳＦ４で放電セルを発光させればよい。なお、階調「３」を表示する場合には、サブフィールドＳＦ１およびサブフィールドＳＦ２で放電セルを発光させる方法と、サブフィールドＳＦ３のみ発光させる方法とがあるが、このように複数の組合せが可能である場合には、できるだけ輝度重みの小さいサブフィールドで発光させる組合せを選択する。すなわち、サブフィールドＳＦ１およびサブフィールドＳＦ２で放電セルを発光させる。   FIG. 4 is a diagram showing the coding of the plasma display device in accordance with the first exemplary embodiment of the present invention. In FIG. 4, the numerical value in the column labeled “display gradation” indicates the gradation value used for actual image display, and on the right side, whether the discharge cell is caused to emit light in each subfield when the gradation is displayed. Indicates whether or not. Here, “0” indicates no light emission, and “1” indicates light emission. For example, in order to display the gradation “2”, the discharge cell only needs to emit light in the subfield SF2, and in order to display the gradation “9”, the subfield SF1, the subfield SF2, and the subfield What is necessary is just to make a discharge cell light-emit by SF4. In the case of displaying the gradation “3”, there are a method of causing the discharge cells to emit light in the subfield SF1 and subfield SF2 and a method of causing only the subfield SF3 to emit light. In the case of, a combination for emitting light in a subfield having as small a luminance weight as possible is selected. That is, the discharge cells are caused to emit light in the subfield SF1 and the subfield SF2.

擬似輪郭は、隣接する画素間の階調の差がわずかであるにもかかわらず発光させるサブフィールドのパターンの差が大きいところで発生しやすい。そのため本実施の形態においては実際の画像表示に用いる階調を、発光させるサブフィールドのパターンの差が大きくならない階調に制限している。   The pseudo contour is likely to occur where there is a large difference in the pattern of subfields to emit light even though the difference in gradation between adjacent pixels is slight. Therefore, in the present embodiment, the gradation used for actual image display is limited to a gradation that does not increase the difference in the pattern of the subfields to emit light.

このようなコーディングを用いることで擬似輪郭を抑制することができる。しかしながら図４に示したコーディングでは、例えば階調「７」、「８」、「１３」、「１４」、「１５」、「１６」、「１８」、「１９」、・・・等が表示できない。このように表示に用いる階調を制限すると階調表示能力が低下する。そこで本実施の形態においては、画像信号にディザ処理を施して、表示できる階調を擬似的に増やすことで階調表示能力を補っている。   By using such coding, pseudo contour can be suppressed. However, in the coding shown in FIG. 4, for example, gradations “7”, “8”, “13”, “14”, “15”, “16”, “18”, “19”,. Can not. If the gradation used for display is limited in this way, the gradation display capability is reduced. Therefore, in this embodiment, the gradation display capability is supplemented by performing dither processing on the image signal to artificially increase the gradation that can be displayed.

次にディザ処理について説明する。本実施の形態においては、第１の階調を表示する画素と第２の階調を表示する画素とをディザパターンに従い配列するディザ処理を施して、第１の階調と第２の階調との間の階調を表示している。図５Ａおよび図５Ｂは、本発明の実施の形態１におけるプラズマディスプレイ装置のディザ処理に用いるディザパターンを示す図であり、図５Ａは、第１の階調「ａ」を表示する画素と第２の階調「ｂ」を表示する画素とを市松状に配列する市松状ディザパターンを示し、図５Ｂは、第１の階調「ａ」を表示する画素からなる画素列と第２の階調「ｂ」を表示する画素からなる画素列とを縞状に配列する縞状ディザパターン（図５Ｂでは縦縞状となるので、以下「縦縞状ディザパターン」と略記する）を示している。ここで、黒い矩形は第１の階調「ａ」を表示する画素を示し、白い矩形は第２の階調「ｂ」を表示する画素を示している。市松状ディザパターンおよび縦縞状ディザパターンのいずれを用いても擬似的に同じ階調「（ａ＋ｂ）／２」を表示することができる。   Next, the dither process will be described. In the present embodiment, the first gradation and the second gradation are performed by performing a dithering process in which pixels displaying the first gradation and pixels displaying the second gradation are arranged according to a dither pattern. The gradation between is displayed. 5A and 5B are diagrams showing a dither pattern used for the dither processing of the plasma display device in accordance with the first exemplary embodiment of the present invention. FIG. 5A shows a pixel that displays the first gradation “a” and a second dither pattern. FIG. 5B shows a checkered dither pattern in which pixels that display the gray level “b” are arranged in a checkered pattern, and FIG. 5B illustrates a pixel column and a second gray level that include pixels that display the first gray level “a”. A striped dither pattern (in FIG. 5B, which is a vertical striped pattern because it is arranged in a striped manner) with a pixel column composed of pixels displaying “b” is shown below. Here, a black rectangle indicates a pixel that displays the first gradation “a”, and a white rectangle indicates a pixel that displays the second gradation “b”. The pseudo gradation “(a + b) / 2” can be displayed using either the checkered dither pattern or the vertical stripe dither pattern.

市松状ディザパターンは、１つの画素列に含まれる第１の階調「ａ」を表示する画素の数と第２の階調「ｂ」を表示する画素の数とが等しい。同じことであるが、１つの画素列に含まれる第１の階調「ａ」を表示する画素の比率を階調混合比とすると、市松状ディザパターンは、すべての画素列の階調混合比は等しく、その値は「１／２」である。したがって市松状ディザパターンでは、隣接する画素列の階調混合比の差が「０」である。そして隣接する画素列の階調混合比の差が「０」あるいは小さいということは、いずれの画素列においても、ディザ処理を用いて表示する階調で決まる比率あるいはそれに近い比率で、階調「ａ」と階調「ｂ」とを表示しなければならないことを示している。   In the checkered dither pattern, the number of pixels displaying the first gradation “a” and the number of pixels displaying the second gradation “b” included in one pixel column are equal. In the same manner, if the ratio of the pixels displaying the first gradation “a” included in one pixel column is the gradation mixture ratio, the checkered dither pattern is the gradation mixture ratio of all the pixel columns. Are equal and the value is "1/2". Therefore, in the checkered dither pattern, the difference in gradation mixture ratio between adjacent pixel columns is “0”. The difference in the gradation mixture ratio between adjacent pixel columns is “0” or small. In any pixel column, the gradation “ratio” is a ratio determined by the gradation displayed using dither processing or a ratio close thereto. a ”and gradation“ b ”are to be displayed.

一方、縦縞状ディザパターンは、１つの画素列には第１の階調「ａ」のみが含まれ、それに隣接する画素列には第２の階調「ｂ」のみが含まれる。そのため第１の階調「ａ」が含まれる画素列の階調混合比は「１」となり、第２の階調「ｂ」が含まれる画素列の階調混合比は「０」となる。このように縦縞状ディザパターンでは、隣接する画素列の階調混合比の差が「１」である。そして隣接する画素列の階調混合比の差が「１」あるいは大きいということは、一方の画素列では階調「ａ」を優先的に表示し、他方の画素列では階調「ｂ」を優先的に表示すればよいことを示している。   On the other hand, in the vertical stripe dither pattern, one pixel column includes only the first gradation “a”, and the adjacent pixel column includes only the second gradation “b”. For this reason, the gradation mixture ratio of the pixel column including the first gradation “a” is “1”, and the gradation mixture ratio of the pixel array including the second gradation “b” is “0”. Thus, in the vertical stripe dither pattern, the difference in the gradation mixture ratio between adjacent pixel columns is “1”. When the difference in the gradation mixture ratio between adjacent pixel columns is “1” or large, gradation “a” is preferentially displayed in one pixel column, and gradation “b” is displayed in the other pixel column. This indicates that the display should be given priority.

一般に、市松状のパターンは縞状のパターンに比べて目に付きにくい。そのため市松状ディザパターンを用いると、縦縞状ディザパターンを用いるよりも品質の高いディザ処理を行うことができる。しかしながら市松状ディザパターンは隣接する画素列の階調混合比の差が「０」であり、いずれの画素列においても、階調「ａ」と階調「ｂ」とを表示しなければならない。そのため、該当するサブフィールドの書込み期間において容量性の負荷であるデータ電極に電圧Ｖｄと電圧０（Ｖ）とを交互に印加しなければならず、データ電極駆動回路の消費電力は大きくなる。   In general, a checkered pattern is less noticeable than a striped pattern. Therefore, if a checkered dither pattern is used, a higher-quality dither process can be performed than when a vertical stripe dither pattern is used. However, the checkered dither pattern has a difference in gradation mixture ratio between adjacent pixel columns of “0”, and in any pixel column, gradation “a” and gradation “b” must be displayed. Therefore, the voltage Vd and the voltage 0 (V) must be alternately applied to the data electrode which is a capacitive load in the writing period of the corresponding subfield, and the power consumption of the data electrode driving circuit increases.

一方、縦縞状ディザパターンを用いてディザ処理を行うと、もとの画像信号にはなかった縦縞が視認されて画像表示品質がやや損なわれる。しかし縦縞状ディザパターンは隣接する画素列の階調混合比の差が「１」であり、一方の画素列では階調「ａ」を表示し、他方の画素列では階調「ｂ」を表示すればよい。すなわち、該当するサブフィールドの書込み期間においてデータ電極に電圧Ｖｄまたは電圧０（Ｖ）のいずれか一方を印加すればよいので、データ電極駆動回路の消費電力は非常に小さくなる。   On the other hand, when dither processing is performed using a vertical stripe dither pattern, vertical stripes that were not present in the original image signal are visually recognized, and the image display quality is slightly impaired. However, in the vertical stripe dither pattern, the difference in the gradation mixture ratio between adjacent pixel columns is “1”, one pixel column displays gradation “a”, and the other pixel column displays gradation “b”. do it. In other words, since either the voltage Vd or the voltage 0 (V) may be applied to the data electrode in the address period of the corresponding subfield, the power consumption of the data electrode driving circuit is very small.

このように本実施の形態においては、ディザ処理を用いて表示する階調「（ａ＋ｂ）／２」に対して、隣接する画素列の階調混合比の差が異なる２つのディザパターンを用いてディザ処理を行っている。   As described above, in the present embodiment, two dither patterns having different gradation mixture ratio differences between adjacent pixel columns are used for the gradation “(a + b) / 2” displayed using the dither processing. Dither processing is performed.

本実施の形態においては、赤の画像信号、緑の画像信号、青の画像信号のうち、高い階調を表示する画像信号に対しては、その階調を表示する複数のディザパターンの中から、隣接する画素列の階調混合比の差が小さいディザパターンを選択してディザ処理を行い、低い階調を表示する画像信号に対しては、その階調を表示する複数のディザパターンの中から、隣接する画素列の階調混合比の差が大きいディザパターンを選択してディザ処理を行っている。これにより、表示する階調が高い色の画像信号に対しては、画像表示品質の優れた市松状ディザパターンを用いてディザ処理を行い、それ以外の色の画像信号については縦縞状ディザパターンを用いてディザ処理を行う。こうしてデータ電極駆動回路の消費電力を抑制しつつ画像表示品質のよいディザ処理を行っている。   In the present embodiment, among the red image signal, the green image signal, and the blue image signal, an image signal that displays a high gradation is selected from a plurality of dither patterns that display the gradation. When a dither pattern is selected by selecting a dither pattern with a small difference in the gradation mixture ratio between adjacent pixel columns, an image signal displaying a low gradation is selected from among a plurality of dither patterns that display the gradation. Therefore, dither processing is performed by selecting a dither pattern having a large difference in gradation mixture ratio between adjacent pixel columns. As a result, a dither process is performed using a checkered dither pattern with excellent image display quality for an image signal with a high gradation to be displayed, and a vertical stripe dither pattern is used for an image signal with other colors. To perform dithering. In this way, dither processing with good image display quality is performed while suppressing power consumption of the data electrode driving circuit.

図６は、本発明の実施の形態１におけるプラズマディスプレイ装置４０の回路ブロック図である。プラズマディスプレイ装置４０はパネル１０と駆動回路とを備え、駆動回路は、画像信号処理回路４１、データ電極駆動回路４２、走査電極駆動回路４３、維持電極駆動回路４４、タイミング発生回路４５および各回路ブロックに必要な電源を供給する電源回路（図示せず）を備えている。   FIG. 6 is a circuit block diagram of plasma display device 40 in accordance with the first exemplary embodiment of the present invention. The plasma display device 40 includes a panel 10 and a drive circuit. The drive circuit includes an image signal processing circuit 41, a data electrode drive circuit 42, a scan electrode drive circuit 43, a sustain electrode drive circuit 44, a timing generation circuit 45, and each circuit block. Is provided with a power supply circuit (not shown) for supplying the necessary power.

画像信号処理回路４１は、赤の画像信号、緑の画像信号、青の画像信号を入力し、それぞれの画像信号に対してディザ処理を施すとともに、サブフィールドのそれぞれにおける発光・非発光をデジタル信号のそれぞれのビットの「１」、「０」に対応させた赤の画像データ、緑の画像データ、青の画像データを出力する。   The image signal processing circuit 41 inputs a red image signal, a green image signal, and a blue image signal, performs a dither process on each image signal, and outputs a digital signal indicating light emission / non-light emission in each subfield. The red image data, the green image data, and the blue image data corresponding to “1” and “0” of the respective bits are output.

データ電極駆動回路４２は、複数本のデータ電極３２のそれぞれに書込みパルス電圧Ｖｄまたは電圧０（Ｖ）を印加するための複数個のスイッチ回路４９を備えている。そして画像信号処理回路４１から出力された各色の画像データを各データ電極３２に対応する書込みパルスに変換し、各データ電極３２に印加する。   The data electrode drive circuit 42 includes a plurality of switch circuits 49 for applying the write pulse voltage Vd or voltage 0 (V) to each of the plurality of data electrodes 32. The image data of each color output from the image signal processing circuit 41 is converted into an address pulse corresponding to each data electrode 32 and applied to each data electrode 32.

タイミング発生回路４５は水平同期信号、垂直同期信号をもとにして各回路の動作を制御する各種のタイミング信号を発生し、それぞれの回路へ供給する。走査電極駆動回路４３はタイミング信号に基づいて各走査電極２２に印加する駆動電圧波形を発生する。維持電極駆動回路４４はタイミング信号に基づいて維持電極２３に印加する駆動電圧波形を発生する。   The timing generation circuit 45 generates various timing signals for controlling the operation of each circuit based on the horizontal synchronization signal and the vertical synchronization signal, and supplies them to the respective circuits. Scan electrode drive circuit 43 generates a drive voltage waveform to be applied to each scan electrode 22 based on the timing signal. Sustain electrode drive circuit 44 generates a drive voltage waveform to be applied to sustain electrode 23 based on the timing signal.

図７は、本発明の実施の形態１におけるプラズマディスプレイ装置４０の画像信号処理回路４１の回路ブロック図である。画像信号処理回路４１は、最大値選択回路５１、Ｒ信号処理回路５２Ｒ、Ｇ信号処理回路５２ＧおよびＢ信号処理回路５２Ｂを備えている。最大値選択回路５１は、赤の画像信号、緑の画像信号、青の画像信号のうちの最大値を画素毎に選択して最大画像信号を出力する。   FIG. 7 is a circuit block diagram of image signal processing circuit 41 of plasma display device 40 in the first exemplary embodiment of the present invention. The image signal processing circuit 41 includes a maximum value selection circuit 51, an R signal processing circuit 52R, a G signal processing circuit 52G, and a B signal processing circuit 52B. The maximum value selection circuit 51 selects the maximum value among the red image signal, the green image signal, and the blue image signal for each pixel and outputs the maximum image signal.

Ｒ信号処理回路５２Ｒは、除算回路６１Ｒ、ディザパターン選択回路６２Ｒ、ディザ処理回路６３Ｒ、ＳＦ変換回路６４Ｒを有する。除算回路６１Ｒは、赤の画像信号を最大画像信号で除して赤の画像信号の相対値を出力する。ディザパターン選択回路６２Ｒは、赤の画像信号の相対値が「１」であれば隣接する画素列の階調混合比の差が小さい市松状ディザパターンを選択し、赤の画像信号の相対値が「１」未満であれば隣接する画素列の階調混合比の差が大きい縦縞状ディザパターンを選択する。ディザ処理回路６３Ｒは、ディザパターン選択回路６２Ｒが選択したディザパターンを用いて赤の画像信号にディザ処理を施す。ディザ処理は、例えば特許文献１に記載されている回路を用いて実現することができる。ＳＦ変換回路６４Ｒは、ディザ処理を施された赤の画像信号を入力して赤の画像データを出力する。このような変換回路は、例えばＲＯＭ等を用いた変換テーブルで構成することができる。   The R signal processing circuit 52R includes a division circuit 61R, a dither pattern selection circuit 62R, a dither processing circuit 63R, and an SF conversion circuit 64R. The division circuit 61R divides the red image signal by the maximum image signal and outputs a relative value of the red image signal. If the relative value of the red image signal is “1”, the dither pattern selection circuit 62R selects a checkered dither pattern with a small difference in the gradation mixture ratio of adjacent pixel columns, and the relative value of the red image signal is If it is less than “1”, a vertical stripe dither pattern having a large difference in gradation mixture ratio between adjacent pixel columns is selected. The dither processing circuit 63R performs dither processing on the red image signal using the dither pattern selected by the dither pattern selection circuit 62R. The dither processing can be realized using a circuit described in Patent Document 1, for example. The SF conversion circuit 64R receives the red image signal that has been subjected to the dither processing, and outputs red image data. Such a conversion circuit can be constituted by a conversion table using, for example, a ROM.

このようにしてＲ信号処理回路５２Ｒは、赤の画像信号と最大画像信号とを入力し、赤の画像信号に対してディザ処理を施すとともに、サブフィールドのそれぞれにおける発光・非発光をデジタル信号のそれぞれのビットの「１」、「０」に対応させた赤の画像データを出力する。   In this way, the R signal processing circuit 52R receives the red image signal and the maximum image signal, performs dither processing on the red image signal, and performs light emission / non-light emission in each of the subfields of the digital signal. Red image data corresponding to “1” and “0” of each bit is output.

Ｇ信号処理回路５２ＧもＲ信号処理回路５２Ｒと同様の構成であり、緑の画像信号と最大画像信号とを入力し、緑の画像信号に対してディザ処理を施すとともに緑の画像データを出力する。Ｂ信号処理回路５２Ｂも同様に、青の画像信号と最大画像信号とを入力し、青の画像信号に対してディザ処理を施すとともに青の画像データを出力する。   The G signal processing circuit 52G has the same configuration as that of the R signal processing circuit 52R, and receives a green image signal and a maximum image signal, performs dither processing on the green image signal, and outputs green image data. . Similarly, the B signal processing circuit 52B receives the blue image signal and the maximum image signal, applies dither processing to the blue image signal, and outputs blue image data.

なお、本実施の形態によれば、赤の画像信号と緑の画像信号と青の画像信号とが等しい場合には、全ての画像信号に対して市松状ディザパターンを選択してディザ処理を施すことになり、データ電極駆動回路４２の消費電力が大きくなってしまう。このような消費電力の増加を防ぐために、複数の画像信号が等しくなった場合には、視感度の最も高い色（緑）の画像信号に対して市松状ディザパターンを選択し、視感度の低い他の色（赤、青）の画像信号に対して縦縞状ディザパターンを選択する構成としてもよい。また画像信号に基づきデータ電極駆動回路４２の電力を予測する電力予測回路を設け、予測した電力が所定の閾値を超える場合には、縦縞状ディザパターンを選択する構成としてもよい。   According to the present embodiment, when the red image signal, the green image signal, and the blue image signal are equal, the checkered dither pattern is selected for all the image signals and the dither processing is performed. As a result, the power consumption of the data electrode driving circuit 42 is increased. In order to prevent such an increase in power consumption, when a plurality of image signals are equal, a checkered dither pattern is selected for the image signal having the highest visibility (green) and the visibility is low. A vertical stripe dither pattern may be selected for image signals of other colors (red and blue). Further, a power prediction circuit that predicts the power of the data electrode drive circuit 42 based on the image signal may be provided, and when the predicted power exceeds a predetermined threshold, a vertical stripe dither pattern may be selected.

また本実施の形態においては、階調「ａ」と階調「ｂ」との間の階調「（ａ＋ｂ）／２」を表示する２つのディザパターンを用いた階調表示方法について説明した。しかし本発明はこれに限定されるものではない。階調「ａ」と階調「ｂ」との間の複数の階調を表示し、かつ同じ階調に対して複数のディザパターンを用いてディザ処理を行ってもよい。以下にその一例について説明する。   In the present embodiment, the gradation display method using two dither patterns for displaying the gradation “(a + b) / 2” between the gradation “a” and the gradation “b” has been described. However, the present invention is not limited to this. A plurality of gradations between gradation “a” and gradation “b” may be displayed, and dither processing may be performed on the same gradation using a plurality of dither patterns. One example will be described below.

（実施の形態２）
図８は、本発明の実施の形態２におけるプラズマディスプレイ装置のディザ処理に用いるディザパターンを示す図であり、黒い矩形は階調「ａ」を表示する画素を示し、白い矩形は階調「ｂ」を表示する画素を示している。図８には、階調「ａ」と階調「ｂ」との間の３つの階調「（３ａ＋ｂ）／４」、「（ａ＋ｂ）／２」、「（ａ＋３ｂ）／４」と、それぞれの階調を表示するパターンＡ、パターンＢ、パターンＣの３つずつ、合計９個のディザパターンを示している。 (Embodiment 2)
FIG. 8 is a diagram showing a dither pattern used for dither processing of the plasma display device in accordance with the second exemplary embodiment of the present invention. A black rectangle indicates a pixel displaying gradation “a”, and a white rectangle indicates gradation “b”. ”Is displayed. FIG. 8 shows three gradations “(3a + b) / 4”, “(a + b) / 2”, “(a + 3b) / 4” between the gradation “a” and the gradation “b”, respectively. A total of nine dither patterns, each of pattern A, pattern B, and pattern C, for displaying the gray scales are shown.

階調「（３ａ＋ｂ）／４」を表示するディザパターンに対しては、パターンＡ、パターンＢ、パターンＣのいずれのパターンを用いても、データ電極駆動回路４２の消費電力はほぼ等しい。また画像表示品質についても大差がない。階調「（ａ＋３ｂ）／４」を表示する３つのディザパターンに対しても同様に、消費電力、画像表示品質ともに大差がない。しかし階調「（ａ＋ｂ）／２」を表示するディザパターンに対しては３つのパターンで大きな差が生じる。   For the dither pattern displaying the gradation “(3a + b) / 4”, the power consumption of the data electrode driving circuit 42 is substantially equal regardless of the pattern A, pattern B, or pattern C. There is also no great difference in image display quality. Similarly, for the three dither patterns displaying the gradation “(a + 3b) / 4”, there is no great difference in power consumption and image display quality. However, the dither pattern displaying the gradation “(a + b) / 2” has a large difference between the three patterns.

階調「（ａ＋ｂ）／２」を表示する場合、パターンＡと記した市松状ディザパターンは、実施の形態１で説明したように、隣接する２つの画素列の階調混合比はともに「１／２」であり、隣接する画素列の階調混合比の差は「０」である。そのため市松状ディザパターンを用いてディザ処理を行うと、画像表示品質は優れるもののデータ電極の消費電力は非常に大きくなる。一方、パターンＣと記した縦縞状ディザパターンは、隣接する２つの画素列の階調混合比は「１」および「０」であり、隣接する画素列の階調混合比の差は「１」である。そのため縦縞状ディザパターンを用いてディザ処理を行うと、画像表示品質はパターンＡより劣るもののデータ電極の消費電力は非常に小さくなる。   When the gradation “(a + b) / 2” is displayed, the checkered dither pattern indicated as pattern A has a gradation mixture ratio of two adjacent pixel columns of “1” as described in the first embodiment. / 2 ", and the difference in gradation mixture ratio between adjacent pixel columns is" 0 ". Therefore, when the dither process is performed using the checkered dither pattern, the power consumption of the data electrode becomes very large although the image display quality is excellent. On the other hand, in the vertical stripe dither pattern indicated as pattern C, the gradation mixture ratio between two adjacent pixel columns is “1” and “0”, and the difference between the gradation mixture ratios between adjacent pixel columns is “1”. It is. For this reason, when the dither processing is performed using the vertical stripe dither pattern, the power consumption of the data electrode becomes very small although the image display quality is inferior to the pattern A.

そして図８に示したパターンＢは、パターンＡとパターンＣとの間の特性をもつ。すなわち隣接する２つの画素列の階調混合比は「３／４」および「１／４」であり、隣接する画素列の階調混合比の差は「１／２」である。そのためパターンＢと記したディザパターンを用いてディザ処理を行うと、データ電極の消費電力はパターンＡよりも小さいがパターンＣよりも大きく、画像表示品質はパターンＡよりも劣るがパターンＣよりも優れている。   The pattern B shown in FIG. 8 has characteristics between the pattern A and the pattern C. That is, the gradation mixture ratio of two adjacent pixel columns is “3/4” and “1/4”, and the difference between the gradation mixture ratios of adjacent pixel columns is “1/2”. Therefore, when the dither processing is performed using the dither pattern indicated as pattern B, the power consumption of the data electrode is smaller than pattern A but larger than pattern C, and the image display quality is inferior to pattern A but better than pattern C. ing.

このように本実施の形態においては、隣接する画素列の階調混合比の差が異なる３つのディザパターンを用いてディザ処理を行っている。   As described above, in the present embodiment, the dither processing is performed using three dither patterns having different gradation mixing ratio differences between adjacent pixel columns.

次に図８に示したディザパターンの作成方法について説明する。階調「ａ」と階調「ｂ」を用いて階調「ａ」と階調「ｂ」との間の３つの階調を表示する場合は、まず４つの画素をもつ画素ブロックを考える。本実施の形態においては２行２列の４つの画素からなる画素ブロックである。この画素ブロックを隙間なく重なりなく並べて表示画面を構成する。本実施の形態においては２行２列の画素ブロックを縦横に並べて表示画面を構成した。   Next, a method for creating the dither pattern shown in FIG. 8 will be described. When three gradations between gradations “a” and “b” are displayed using gradations “a” and “b”, a pixel block having four pixels is considered first. In the present embodiment, the pixel block is composed of four pixels in two rows and two columns. These pixel blocks are arranged without overlapping so as to form a display screen. In the present embodiment, the display screen is configured by arranging pixel blocks of 2 rows and 2 columns vertically and horizontally.

まず図８においてパターンＡと示した３つのディザパターンを作成する。各画素ブロックの画素のうち３つを階調「ａ」他の１つを階調「ｂ」とする。こうして階調「（３ａ＋ｂ）／４」を表示するディザパターンを作成した。次に各画素ブロックの画素のうち階調「ａ」の画素１つを階調「ｂ」に置き換えて、各画素ブロックの２つの画素を階調「ａ」残りの２つの画素を階調「ｂ」とする。このときディザパターンが市松状となるように置き換える。こうして階調「（ａ＋ｂ）／２」を表示するディザパターンを作成した。次に各画素ブロックの画素のうち階調「ａ」の画素１つを階調「ｂ」に置き換えて、各画素ブロックの１つの画素を階調「ａ」残りの３つの画素を階調「ｂ」とする。こうして階調「（ａ＋３ｂ）／４」を表示するディザパターンを作成した。   First, three dither patterns shown as pattern A in FIG. 8 are created. Three of the pixels in each pixel block have a gradation “a” and the other one has a gradation “b”. In this way, a dither pattern displaying the gradation “(3a + b) / 4” was created. Next, of the pixels in each pixel block, one pixel of gradation “a” is replaced with gradation “b”, two pixels of each pixel block are replaced with gradation “a”, and the remaining two pixels are replaced with gradation “b”. b ". At this time, the dither pattern is replaced with a checkered pattern. In this way, a dither pattern for displaying the gradation “(a + b) / 2” was created. Next, of the pixels in each pixel block, one pixel of gradation “a” is replaced with gradation “b”, one pixel of each pixel block is replaced with gradation “a”, and the remaining three pixels are replaced with gradation “b”. b ". In this way, a dither pattern displaying the gradation “(a + 3b) / 4” was created.

次に図８においてパターンＢと示した３つのディザパターンを作成する。パターンＢは、パターンＡのディザパターンから、行方向に画素が並んだ画素行を複数選択し、選択した画素行の画素を行方向に１画素分に移動して作成できるディザパターンである。本実施の形態においては、パターンＡと示した３つのディザパターンのそれぞれの１行目、５行目、・・・、の画素行を選択し、それらの画素行を１画素分横に移動して、パターンＢと示した３つのディザパターンを作成した。   Next, three dither patterns shown as pattern B in FIG. 8 are created. Pattern B is a dither pattern that can be created by selecting a plurality of pixel rows in which pixels are arranged in the row direction from the dither pattern of pattern A and moving the pixels in the selected pixel row by one pixel in the row direction. In the present embodiment, the first, fifth,... Pixel rows of the three dither patterns indicated as pattern A are selected, and these pixel rows are moved horizontally by one pixel. Thus, three dither patterns indicated as pattern B were created.

次に図８においてパターンＣと示した３つのディザパターンを作成する。パターンＣは、パターンＡのディザパターンのうち２行毎の画素行を１画素分横方向へ移動することで作成できる。本実施の形態においては、パターンＢと示した３つのディザパターンのそれぞれのさらに３行目、７行目、・・・、の画素行を１画素分横に移動して、パターンＣと示した３つのディザパターンを作成した。   Next, three dither patterns shown as pattern C in FIG. 8 are created. Pattern C can be created by moving every two pixel rows in the dither pattern of pattern A in the horizontal direction by one pixel. In the present embodiment, the pixel rows of the third row, the seventh row,... Of each of the three dither patterns shown as the pattern B are moved horizontally by one pixel, and are shown as the pattern C. Three dither patterns were created.

なお上記のディザパターンの作成方法は一例を示したものであり、１つのディザパターンに対して、例えば１つの画素行を横方向へ移動させる代わりに、２つの画素行を入れ替えることによっても、同様のディザパターンを作成することができる。また１つの画素行の左右に隣接する画素を入れ替えても同様のディザパターンを作成することができる。   The above-described method for creating a dither pattern is only an example. For example, instead of moving one pixel row in the horizontal direction with respect to one dither pattern, the same method can be used by switching two pixel rows. Dither patterns can be created. A similar dither pattern can be created even if pixels adjacent to the left and right of one pixel row are interchanged.

実施の形態２における画像信号処理回路４１の回路ブロックは、図７に示した実施の形態１における回路ブロック図と同様である。ただし実施の形態２におけるＲ信号処理回路５２Ｒのディザパターン選択回路６２Ｒは、赤の相対値が「１」であればパターンＡと記したディザパターンを選択し、赤の相対値が「０．５」以上「１」未満であればパターンＢと記したディザパターンを選択し、赤の相対値が「０．５」未満であればパターンＣと記したディザパターンを選択する。Ｇ信号処理回路５２Ｇのディザパターン選択回路、Ｂ信号処理回路５２Ｂのディザパターン選択回路についても同様である。   The circuit block of the image signal processing circuit 41 in the second embodiment is the same as the circuit block diagram in the first embodiment shown in FIG. However, the dither pattern selection circuit 62R of the R signal processing circuit 52R in the second embodiment selects the dither pattern indicated as pattern A if the red relative value is “1”, and the red relative value is “0.5”. If the relative value of red is less than “0.5”, the dither pattern indicated as pattern C is selected. The same applies to the dither pattern selection circuit of the G signal processing circuit 52G and the dither pattern selection circuit of the B signal processing circuit 52B.

（実施の形態３）
実施の形態３は、第１の階調「ａ」と第２の階調「ｂ」との間の（Ｎ−１）個の階調「（ｎａ＋（Ｎ−ｎ）ｂ）／Ｎ」（ｎ＝１、２、・・・、Ｎ−１）を、ディザ処理を用いて表示する階調表示方法であり、それぞれの階調に対してＭ個のディザパターンを含む階調表示方法である。以下に、Ｎ＝８、Ｍ＝９とした場合の例について説明する。 (Embodiment 3)
In the third embodiment, (N−1) gray levels “(na + (N−n) b) / N” between the first gray level “a” and the second gray level “b” ( n = 1, 2,..., N−1) is a gradation display method that displays using dither processing, and is a gradation display method that includes M dither patterns for each gradation. . Hereinafter, an example where N = 8 and M = 9 will be described.

図９は、本発明の実施の形態３におけるプラズマディスプレイ装置４０のディザ処理に用いるディザパターンを示す図であり、黒い矩形は階調「ａ」を表示する画素を示し、白い矩形は階調「ｂ」を表示する画素を示している。図９には、階調「ａ」と階調「ｂ」との間のＮ−１＝７個の階調「（７ａ＋ｂ）／８」、「（３ａ＋ｂ）／４」、「（５ａ＋３ｂ）／８」、「（ａ＋ｂ）／２」、「（３ａ＋５ｂ）／８」、「（ａ＋３ｂ）／４」、「（ａ＋７ｂ）／８」と、それぞれの階調を表示するＭ＝９個ずつのディザパターンの、合計６３個のディザパターンを示している。   FIG. 9 is a diagram showing a dither pattern used for dither processing of the plasma display device 40 according to the third exemplary embodiment of the present invention. A black rectangle indicates a pixel displaying the gradation “a”, and a white rectangle indicates the gradation “ The pixel which displays "b" is shown. In FIG. 9, N−1 = 7 gradations “(7a + b) / 8”, “(3a + b) / 4”, “(5a + 3b) / between gradations“ a ”and“ b ”. 8 ”,“ (a + b) / 2 ”,“ (3a + 5b) / 8 ”,“ (a + 3b) / 4 ”,“ (a + 7b) / 8 ”, and M = 9 dithers for displaying each gradation. A total of 63 dither patterns are shown.

ここで、パターンＡと記したディザパターンは隣接する画素列の階調混合比の差が最も小さいディザパターンである。そして、パターンＢ、パターンＣ、・・・の順に大きくなり、パターンＩは隣接する画素列の階調混合比の差が最も大きいディザパターンである。   Here, the dither pattern denoted as pattern A is a dither pattern having the smallest difference in the gradation mixture ratio between adjacent pixel columns. The pattern I increases in the order of the pattern B, the pattern C,..., And the pattern I is a dither pattern having the largest difference in gradation mixture ratio between adjacent pixel columns.

実際、階調「（ａ＋ｂ）／２」を表示するディザパターンでは、隣接する２つの画素列の階調混合比の差は、パターンＡと記した市松状ディザパターンでは「０」であり、パターンＢと記したディザパターンでは「１／８」であり、パターンＣと記したディザパターンでは「１／４」であり、パターンＤと記したディザパターンでは「３／８」であり、パターンＥと記したディザパターンでは「１／２」であり、パターンＦと記したディザパターンでは「５／８」であり、パターンＧと記したディザパターンでは「３／４」であり、パターンＨと記したディザパターンでは「７／８」であり、パターンＩと記したディザパターンでは「１」である。   Actually, in the dither pattern that displays the gradation “(a + b) / 2”, the difference in the gradation mixture ratio between two adjacent pixel columns is “0” in the checkered dither pattern denoted as pattern A. The dither pattern denoted by B is “1/8”, the dither pattern denoted by pattern C is “1/4”, the dither pattern denoted by pattern D is “3/8”, The dither pattern indicated is “1/2”, the dither pattern indicated as pattern F is “5/8”, the dither pattern indicated as pattern G is “3/4”, and is indicated as pattern H The dither pattern is “7/8”, and the dither pattern indicated as pattern I is “1”.

階調「（７ａ＋ｂ）／８」を表示するディザパターンに対しては、パターンＡ〜Ｉのいずれのパターンを用いても、データ電極駆動回路４２の消費電力はほぼ等しい。また画像表示品質についても大差がない。階調「（ａ＋７ｂ）／８」を表示する９個のディザパターンに対しても同様に、消費電力、画像表示品質ともに大差がない。しかしそれ以外の階調については、パターンＡを用いると消費電力は最も大きく、図９の右側に示したパターンを用いるほど消費電力が小さくなり、パターンＩを用いると消費電力は最も小さくなる。   For the dither pattern that displays the gradation “(7a + b) / 8”, the power consumption of the data electrode driving circuit 42 is substantially equal regardless of which of the patterns A to I is used. There is also no great difference in image display quality. Similarly, for the nine dither patterns displaying the gradation “(a + 7b) / 8”, there is no great difference in power consumption and image display quality. However, for the other gradations, the power consumption is the highest when the pattern A is used, the power consumption becomes smaller as the pattern shown on the right side of FIG. 9 is used, and the power consumption becomes the smallest when the pattern I is used.

一方、図９の右側に示したパターンを用いるほど縦縞状のパターンが目につくので、図９の左側に示したパターンほど、ディザ処理後の画像表示品質は優れている。このように、パターンＡを用いてディザ処理を行うと画像表示品質は優れるもののデータ電極駆動回路４２の消費電力は大きくなる。一方、パターンＩを用いてディザ処理を行うと画像表示品質は劣るものの消費電力は小さくなる。そして、パターンＢ〜Ｈは、パターンＡとパターンＩとの間の特性をもつ。すなわち消費電力は図９の右側に示したパターンほど小さく、画像表示品質は図９の左側に示したパターンほど優れている。   On the other hand, as the pattern shown on the right side of FIG. 9 is used, the vertically striped pattern becomes more conspicuous. Therefore, the image display quality after dithering is better as the pattern shown on the left side of FIG. As described above, when the dither processing is performed using the pattern A, although the image display quality is excellent, the power consumption of the data electrode driving circuit 42 is increased. On the other hand, when the dither processing is performed using the pattern I, the image display quality is inferior, but the power consumption is reduced. The patterns B to H have characteristics between the pattern A and the pattern I. That is, the power consumption is smaller as the pattern shown on the right side of FIG. 9, and the image display quality is better as the pattern shown on the left side of FIG.

次に図９に示したディザパターンの作成方法について説明する。階調「ａ」と階調「ｂ」を用いて階調「ａ」と階調「ｂ」との間の（Ｎ−１）個の階調を表示する場合は、まず、表示画面をＮ個の画素の集合からなる画素ブロックに分割し、画素ブロックのｎ画素（ｎ＝１、２、・・・、Ｎ−１）で第１の階調「ａ」を表示し、残りの（Ｎ−ｎ）画素で第２の階調「ｂ」を表示して、第１の階調「ａ」と第２の階調「ｂ」との間の階調「（ｎａ＋（Ｎ−ｎ）ｂ）／Ｎ」を表示するディザパターンを作成する。次に、階調「（ｎａ＋（Ｎ−ｎ）ｂ）／Ｎ」のそれぞれに対し、その階調を表示するディザパターンから画素行を複数選択し、選択した画素行の画素を行方向に１画素分移動してディザパターン作成する。こうして１つの階調あたりＭ個のディザパターンを作成する。   Next, a method for creating the dither pattern shown in FIG. 9 will be described. When (N−1) gray levels between the gray level “a” and the gray level “b” are displayed using the gray level “a” and the gray level “b”, first, the display screen is set to N. The first gray level “a” is displayed with n pixels (n = 1, 2,..., N−1) of the pixel block, and the remaining (N −n) The second gradation “b” is displayed on the pixel, and the gradation “(na + (N−n) b” between the first gradation “a” and the second gradation “b” is displayed. ) / N ”is generated. Next, for each of the gradations “(na + (N−n) b) / N”, a plurality of pixel rows are selected from the dither pattern displaying the gradation, and the pixels of the selected pixel row are set to 1 in the row direction. Move the pixel to create a dither pattern. In this way, M dither patterns are created per gradation.

本実施の形態においては、Ｎ＝８、Ｍ＝９であるので、まず８個の画素をもつ画素ブロックを考え、この画素ブロックを隙間なく重なりなく並べて表示画面を構成する。   In this embodiment, since N = 8 and M = 9, first, a pixel block having eight pixels is considered, and the display screen is configured by arranging the pixel blocks without overlapping each other.

まずパターンＡと示した７個のディザパターンを作成する。画素ブロックの８個の画素のうち７個を階調「ａ」、他を階調「ｂ」とする。こうして階調「（７ａ＋ｂ）／８」を表示するディザパターンを作成した。次に画素ブロックの階調「ａ」の１つを階調「ｂ」に置き換えることにより、階調「（３ａ＋ｂ）／４」を表示するディザパターンを作成した。   First, seven dither patterns indicated as pattern A are created. Of the 8 pixels in the pixel block, 7 are gradation “a” and others are gradation “b”. In this way, a dither pattern displaying the gradation “(7a + b) / 8” was created. Next, a dither pattern for displaying the gradation “(3a + b) / 4” was created by replacing one of the gradation “a” of the pixel block with the gradation “b”.

以降同様に、画素ブロックの階調「ａ」の１つを階調「ｂ」に順次置き換えることにより、階調「（５ａ＋３ｂ）／８」、「（ａ＋ｂ）／２」、「（３ａ＋５ｂ）／８」、「（ａ＋３ｂ）／４」、「（ａ＋７ｂ）／８」を表示するディザパターンを順次作成した。ただし画素ブロックの４つを階調「ａ」、残りの４つを階調「ｂ」としたディザパターンが市松状ディザパターンとなるように置き換える。こうして、パターンＡと示した７個のディザパターンを作成した。   Similarly, by sequentially replacing one of the gradation “a” of the pixel block with the gradation “b”, the gradations “(5a + 3b) / 8”, “(a + b) / 2”, “(3a + 5b) / Dither patterns displaying “8”, “(a + 3b) / 4”, and “(a + 7b) / 8” were sequentially created. However, the dither pattern in which four of the pixel blocks are gradation “a” and the remaining four are gradation “b” is replaced with a checkered dither pattern. In this way, seven dither patterns indicated as pattern A were created.

次にパターンＢと示した７個のディザパターンを作成する。パターンＢは、パターンＡのディザパターンから、画素行を複数選択し、選択した画素行の画素を行方向に１画素分移動して作成できるディザパターンである。本実施の形態においては、パターンＡのディザパターンのうち２Ｎ行（１６行）毎の画素行、例えば２行目、１８行目、・・・、の画素行を１画素分横に移動して、パターンＢと記した７個のディザパターンを作成した。   Next, seven dither patterns indicated as pattern B are created. Pattern B is a dither pattern that can be created by selecting a plurality of pixel rows from the dither pattern of pattern A and moving the pixels in the selected pixel row by one pixel in the row direction. In the present embodiment, every 2N rows (16 rows) of the dither pattern of pattern A, for example, the second row, the 18th row,. Seven dither patterns denoted as pattern B were created.

次にパターンＣと示した７個のディザパターンを作成する。パターンＣは、パターンＡのディザパターンのうち、パターンＢで選択した１６行毎のパターンを１画素分横に移動し、さらに別の１６行毎のパターンを１画素分横に移動することで作成できる。本実施の形態においては、パターンＡと示した７個のディザパターンのそれぞれの２行目、１８行目、・・・、および８行目、２４行目、・・・、の画素行を１画素分横に移動して、パターンＣと示した７個のディザパターンを作成した。   Next, seven dither patterns indicated as pattern C are created. Pattern C is created by moving the 16-row pattern selected in pattern B horizontally by one pixel from the dither pattern of pattern A, and moving another 16-row pattern horizontally by one pixel. it can. In the present embodiment, the pixel rows of the second row, the 18th row,..., And the eighth row, the 24th row,. Moving across the pixels, seven dither patterns indicated as pattern C were created.

以降同様に、１６行毎の画素行を選択してそれを１画素分横に移動する動作を順次繰り返して、パターンＤ〜Ｉを作成した。ただし１画素分横に移動する画素行は全て偶数番目の画素行であるか、全て奇数番目の画素行でなければならない。   In the same manner, patterns D to I were created by sequentially repeating the operation of selecting every 16th pixel row and moving it horizontally by one pixel. However, the pixel rows that move horizontally by one pixel must be all even-numbered pixel rows or all odd-numbered pixel rows.

このように、第１の階調「ａ」と第２の階調「ｂ」との間の階調を表示する複数のディザパターンにおいて、同じ階調を表示する複数のディザパターンは、その階調を表示する１つのディザパターンの奇数番目または偶数番目のいずれかの画素行を１画素分横に移動して作成できるディザパターンである。   As described above, among the plurality of dither patterns displaying the gradation between the first gradation “a” and the second gradation “b”, the plurality of dither patterns displaying the same gradation are the levels of the dither patterns. This is a dither pattern that can be created by horizontally moving one of the odd-numbered or even-numbered pixel rows of one dither pattern for displaying a key.

実施の形態３における画像信号処理回路４１の回路ブロックは、図７に示した実施の形態１における回路ブロック図と同様である。ただし実施の形態３におけるＲ信号処理回路５２Ｒのディザパターン選択回路６２Ｒは、赤の相対値が「１」であればパターンＡと記したディザパターンを選択し、赤の相対値が小さくなるほど図８に示した左側のディザパターンを選択し、赤の相対値が所定の閾値「０．５」以下であればパターンＩと記したディザパターンを選択する。Ｇ信号処理回路５２Ｇのディザパターン選択回路、Ｂ信号処理回路５２Ｂのディザパターン選択回路についても同様である。   The circuit block of the image signal processing circuit 41 in the third embodiment is the same as the circuit block diagram in the first embodiment shown in FIG. However, the dither pattern selection circuit 62R of the R signal processing circuit 52R according to the third embodiment selects the dither pattern indicated as pattern A if the relative value of red is “1”, and the smaller the relative value of red, the lower the relative value of red. The left dither pattern shown in FIG. 5 is selected, and if the relative value of red is equal to or smaller than a predetermined threshold “0.5”, the dither pattern indicated as pattern I is selected. The same applies to the dither pattern selection circuit of the G signal processing circuit 52G and the dither pattern selection circuit of the B signal processing circuit 52B.

こうして本実施の形態においては、赤の画像信号、緑の画像信号、青の画像信号のうち、最も高い階調を表示する画像信号に対しては、その階調を表示する複数のディザパターンの中から、隣接する画素列の階調混合比の差が最も小さいディザパターンを選択してディザ処理を行い、最も高い階調で除した相対値が所定の閾値以下となる階調を表示する画像信号に対しては、その階調を表示する複数のディザパターンの中から、隣接する画素列の階調混合比の差が最も大きいディザパターンを選択してディザ処理を行う。   Thus, in the present embodiment, for the image signal displaying the highest gradation among the red image signal, the green image signal, and the blue image signal, a plurality of dither patterns for displaying the gradation are displayed. An image that displays a gradation in which the relative value divided by the highest gradation is equal to or less than a predetermined threshold value by selecting a dither pattern having the smallest difference in gradation mixture ratio between adjacent pixel rows from among them. For the signal, dither processing is performed by selecting a dither pattern having the largest difference in the gradation mixture ratio of adjacent pixel columns from among a plurality of dither patterns displaying the gradation.

なお、実施の形態１〜３において用いた具体的な各数値は、単に一例を挙げたに過ぎず、パネルの特性やプラズマディスプレイ装置の仕様等に合わせて、適宜最適な値に設定することが望ましい。   The specific numerical values used in the first to third embodiments are merely examples, and may be appropriately set to optimum values according to the panel characteristics, the plasma display device specifications, and the like. desirable.

本発明は、データ電極駆動回路の消費電力を抑制したディザ処理が可能であり、プラズマディスプレイパネルの階調表示方法およびそれを用いたプラズマディスプレイ装置として有用である。   INDUSTRIAL APPLICABILITY The present invention can perform dither processing while suppressing power consumption of a data electrode driving circuit, and is useful as a gradation display method for a plasma display panel and a plasma display device using the same.

１０ パネル
２２ 走査電極
２３ 維持電極
２４ 表示電極対
３２ データ電極
３５Ｒ 赤色に発光する蛍光体層
３５Ｇ 緑色に発光する蛍光体層
３５Ｂ 青色に発光する蛍光体層
４０ プラズマディスプレイ装置
４１ 画像信号処理回路
４２ データ電極駆動回路
４３ 走査電極駆動回路
４４ 維持電極駆動回路
４５ タイミング発生回路
４９ スイッチ回路
５１ 最大値選択回路
５２Ｒ Ｒ信号処理回路
５２Ｇ Ｇ信号処理回路
５２Ｂ Ｂ信号処理回路
６１Ｒ 除算回路
６２Ｒ ディザパターン選択回路
６３Ｒ ディザ処理回路
６４Ｒ ＳＦ変換回路 DESCRIPTION OF SYMBOLS 10 Panel 22 Scan electrode 23 Sustain electrode 24 Display electrode pair 32 Data electrode 35R Phosphor layer emitting red 35G Phosphor layer emitting green 35B Phosphor layer emitting blue 40 Plasma display device 41 Image signal processing circuit 42 Data Electrode drive circuit 43 Scan electrode drive circuit 44 Sustain electrode drive circuit 45 Timing generation circuit 49 Switch circuit 51 Maximum value selection circuit 52R R signal processing circuit 52G G signal processing circuit 52B B signal processing circuit 61R Dividing circuit 62R Dither pattern selection circuit 63R Dither Processing circuit 64R SF conversion circuit

Claims (3)

行方向に長い表示電極対と、列方向に長いデータ電極とが交差する位置に放電セルを形成し、赤に発光する蛍光体層が設けられた前記放電セルと緑に発光する蛍光体層が設けられた前記放電セルと青に発光する蛍光体層が設けられた前記放電セルとで１つの画素を構成し、複数の前記画素を複数の画素行および複数の画素列が形成されるように行列状に配置したプラズマディスプレイパネルにおいて、
第１の階調を表示する画素と第２の階調を表示する画素とをディザパターンに従い配列するディザ処理を施して、前記第１の階調と前記第２の階調との間の階調を表示する階調表示方法であって、
１つの画素列に含まれる前記第１の階調を表示する画素の比率を階調混合比とするとき、前記ディザ処理を用いて表示する階調のそれぞれに対して、隣接する画素列の前記階調混合比の差が異なる複数のディザパターンを有し、
赤の画像信号、緑の画像信号、青の画像信号のうち、
高い階調を表示する画像信号に対しては、その階調を表示する複数のディザパターンの中から、隣接する画素列の前記階調混合比の差が小さいディザパターンを選択してディザ処理を行い、
低い階調を表示する画像信号に対しては、その階調を表示する複数のディザパターンの中から、隣接する画素列の前記階調混合比の差が大きいディザパターンを選択してディザ処理を行うことを特徴とするプラズマディスプレイパネルの階調表示方法。 A discharge cell is formed at a position where a pair of display electrodes long in the row direction and a data electrode long in the column direction intersect, and the discharge cell provided with the phosphor layer emitting red light and the phosphor layer emitting green light The discharge cells provided and the discharge cells provided with a phosphor layer emitting blue light constitute one pixel, and a plurality of pixels are formed into a plurality of pixel rows and a plurality of pixel columns. In the plasma display panel arranged in a matrix,
Dither processing is performed in which a pixel that displays the first gradation and a pixel that displays the second gradation are arranged according to a dither pattern, so that a level between the first gradation and the second gradation is obtained. A gradation display method for displaying a key,
When the ratio of the pixels displaying the first gradation included in one pixel column is a gradation mixing ratio, for each gradation displayed using the dither processing, the adjacent pixel column It has a plurality of dither patterns with different gradation mixture ratios,
Of the red image signal, green image signal, and blue image signal,
For an image signal displaying a high gradation, a dither process is performed by selecting a dither pattern having a small difference in the gradation mixture ratio of adjacent pixel columns from a plurality of dither patterns displaying the gradation. Done
For an image signal displaying a low gradation, dither processing is performed by selecting a dither pattern having a large difference in the gradation mixture ratio of adjacent pixel columns from a plurality of dither patterns displaying the gradation. A gradation display method for a plasma display panel, comprising: 前記赤の画像信号、前記緑の画像信号、前記青の画像信号のうち、
最も高い階調を表示する画像信号に対しては、その階調を表示する複数のディザパターンの中から、隣接する画素列の前記階調混合比の差が最も小さいディザパターンを選択してディザ処理を行い、
最も高い階調で除した相対値が所定の閾値以下となる階調を表示する画像信号に対しては、その階調を表示する複数のディザパターンの中から、隣接する画素列の前記階調混合比の差が最も大きいディザパターンを選択してディザ処理を行うことを特徴とする請求項１に記載のプラズマディスプレイパネルの階調表示方法。 Among the red image signal, the green image signal, and the blue image signal,
For an image signal displaying the highest gradation, a dither pattern having the smallest difference in the gradation mixture ratio of adjacent pixel columns is selected from a plurality of dither patterns displaying the gradation. Process,
For an image signal displaying a gradation whose relative value divided by the highest gradation is equal to or less than a predetermined threshold, the gradation of the adjacent pixel column is selected from among a plurality of dither patterns displaying the gradation. 2. The gradation display method for a plasma display panel according to claim 1, wherein dither processing is performed by selecting a dither pattern having the largest difference in mixing ratio. 行方向に長い表示電極対と、列方向に長いデータ電極とが交差する位置に放電セルを形成し、赤に発光する蛍光体層が設けられた前記放電セルと緑に発光する蛍光体層が設けられた前記放電セルと青に発光する蛍光体層が設けられた前記放電セルとで１つの画素を構成し、複数の前記画素を複数の画素行および複数の画素列が形成されるように行列状に配置したプラズマディスプレイパネルと、前記プラズマディスプレイパネルを駆動する駆動回路とを備えたプラズマディスプレイ装置であって、
前記駆動回路は、
赤の画像信号、緑の画像信号、青の画像信号のうちの最大値を画素毎に選択して最大画像信号を出力し、
前記赤の画像信号、前記緑の画像信号、前記青の画像信号のそれぞれを前記最大画像信号で除して赤の画像信号の相対値、緑の画像信号の相対値、青の画像信号の相対値を出力し、
１つの画素列に含まれる前記第１の階調を表示する画素の比率を階調混合比とするとき、前記相対値が大きい色の画像信号に対しては、その階調を表示する複数のディザパターンの中から、隣接する画素列の前記階調混合比の差が小さいディザパターンを選択してディザ処理を行い、
前記相対値が小さい色の画像信号に対しては、その階調を表示する複数のディザパターンの中から、隣接する画素列の前記階調混合比の差が大きいディザパターンを選択してディザ処理を行うことを特徴とするプラズマディスプレイ装置。 A discharge cell is formed at a position where a pair of display electrodes long in the row direction and a data electrode long in the column direction intersect, and the discharge cell provided with the phosphor layer emitting red light and the phosphor layer emitting green light The discharge cells provided and the discharge cells provided with a phosphor layer emitting blue light constitute one pixel, and a plurality of pixels are formed into a plurality of pixel rows and a plurality of pixel columns. A plasma display device comprising: a plasma display panel arranged in a matrix; and a drive circuit for driving the plasma display panel,
The drive circuit is
Select the maximum value among the red image signal, green image signal, and blue image signal for each pixel and output the maximum image signal,
Each of the red image signal, the green image signal, and the blue image signal is divided by the maximum image signal to obtain a relative value of the red image signal, a relative value of the green image signal, and a relative value of the blue image signal. Output the value
When the ratio of pixels that display the first gradation included in one pixel column is a gradation mixture ratio, a plurality of image signals that display the gradation are displayed for an image signal having a large relative value. Dither processing is performed by selecting a dither pattern having a small difference in the gradation mixture ratio between adjacent pixel rows from the dither pattern,
For an image signal of a color having a small relative value, dither processing is performed by selecting a dither pattern having a large difference in the gradation mixture ratio of adjacent pixel columns from among a plurality of dither patterns for displaying the gradation. A plasma display device.