JP2011119781A - Signal transmission device, signal conversion processing method, signal conversion processing program, and pseudo hdlc transmission circuit - Google Patents
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Abstract
Description
本発明は、不連続のデータ信号列を疑似ＨＤＬＣカプセル化方式を用いて連続のデータ信号列に変換して無線伝送路を介して対向局へ送出し、対向局から受信した連続のデータ信号列を再度不連続のデータ信号列に再生して出力する無線伝送装置等の信号伝送装置に関する。 The present invention converts a discontinuous data signal sequence into a continuous data signal sequence using a pseudo HDLC encapsulation method, sends the data signal sequence to an opposite station via a wireless transmission path, and receives the continuous data signal sequence received from the opposite station. The present invention relates to a signal transmission device such as a wireless transmission device that reproduces and outputs a non-continuous data signal sequence again.
ネットワークの大容量化と共に伝送信号列として、ＩＥＥＥ ８０２．３で標準化されたインタフェース信号（以下、ＬＡＮ信号と定義する）を扱うネットワークが増加している。また、無線伝送路を用いてネットワークを構成する場合は、限られた周波数帯域を効率よく使用することが求められている。 Along with an increase in network capacity, an increasing number of networks handle interface signals standardized by IEEE 802.3 (hereinafter referred to as LAN signals) as transmission signal sequences. Further, when a network is configured using a wireless transmission path, it is required to efficiently use a limited frequency band.
例えば、有線伝送路からフレーム単位で受信したＬＡＮ信号を無線伝送路を介して１対１で対向局へ送出し、対向局で再度有線伝送路へ出力する無線伝送装置では、フレーム単位で扱う不連続のデータ信号列を連続したデータ信号列に変換する信号変換手段としてＲＦＣ１６６２で規定された疑似ＨＤＬＣ（Ｈｉｇｈ−ｌｅｖｅｌ Ｄａｔａ Ｌｉｎｋ Ｃｏｎｔｒｏｌ Ｐｒｏｃｅｄｕｒｅ）フレームを用いたカプセル化方式（以下、疑似ＨＤＬＣカプセル化方式と定義）が多用されている。ＨＤＬＣフレームを用いた伝送方式の関連技術としては、例えば、特許文献１に開示されるものが存在する。
For example, a wireless transmission device that sends a LAN signal received from a wired transmission path in a frame unit to the opposite station via the wireless transmission path and outputs it to the wired transmission path again in the opposite station, is not handled in a frame unit. An encapsulation method using a pseudo HDLC (High-level Data Link Control Procedure) frame defined by RFC1662 as a signal conversion means for converting a continuous data signal sequence into a continuous data signal sequence (hereinafter referred to as a pseudo HDLC encapsulation method). Definition) is frequently used. As a technique related to a transmission method using an HDLC frame, for example, there is one disclosed in
一般的に疑似ＨＤＬＣカプセル化方式を用いた信号変換処理では、フレーム単位で扱う伝送信号列の先頭と末尾を識別すると共に疑似ＨＤＬＣフレーム信号列の同期をとるために、フレームとフレームの間（以下、インターフレームと定義）を予め定めた信号列（以下、フラグパターンと定義）で満たす処理を行う。 In general, in the signal conversion processing using the pseudo HDLC encapsulation method, in order to identify the beginning and the end of the transmission signal sequence handled in units of frames and to synchronize the pseudo HDLC frame signal sequence, between frames (hereinafter referred to as a frame). , Definition as interframe) is performed with a predetermined signal sequence (hereinafter referred to as flag pattern).
さらに、フラグパターンと伝送信号列を明確に識別するために、伝送信号列中に含まれるフラグパターンと同一のパターンを有する信号列を、オクテット単位でフラグパターンとは異なる予め定めた他の信号列（以下、変換パターンと定義）に置き換える処理（以下、パターン変換処理と定義）を実施する。 Further, in order to clearly identify the flag pattern and the transmission signal sequence, a signal sequence having the same pattern as the flag pattern included in the transmission signal sequence is changed to another predetermined signal sequence different from the flag pattern in units of octets. Processing (hereinafter referred to as pattern conversion processing and definition) to be replaced with (hereinafter referred to as conversion pattern and definition) is performed.
このときパターン変換処理の対象となる１オクテットの信号列は、パターン変換処理を施した信号列であることを識別するための予め定めた１オクテットの信号列（制御パターンと定義）と、パターン変換処理を施した信号列を再びもとの信号列に戻すための情報を格納する１オクテットの信号列（以下、識別パターンと定義）で構成される２オクテットの信号列（変換信号列と定義）に置き換える。このような信号変換によって受信側での信号再現を実現している。 At this time, the signal sequence of 1 octet to be subjected to pattern conversion processing is a predetermined 1 octet signal sequence (defined as control pattern) for identifying that the signal sequence has undergone pattern conversion processing, and pattern conversion A 2-octet signal sequence (defined as a converted signal sequence) composed of a 1-octet signal sequence (hereinafter, defined as an identification pattern) that stores information for returning the processed signal sequence back to the original signal sequence. Replace with By such signal conversion, signal reproduction on the receiving side is realized.
また、フレーム信号に含まれる上記制御パターンと同一のパターンの信号列についても、オクテット単位で制御パターンとは異なる予め定めた他の変換パターンに置き換える処理を実施する。この場合の１オクテットの信号列も、パターン変換処理を施した信号列であることを識別するための予め定めた１オクテットの制御パターンと、パターン変換処理を施した信号列を再びもとの信号列に戻すための情報を格納する１オクテットの識別パターンから構成される２オクテットの信号列に変換される。
しかしながら、上述した疑似ＨＤＬＣカプセル化方式におけるパターン変換処理では、フレーム信号に含まれる１オクテットの信号列であって、フラグパターンや制御パターンと同一の信号列を、２オクテットの変換信号列に置き換えることから、フラグパターンや制御パターンと同一の信号列を連続して含むフレーム信号の場合には、パターン変換処理後にデータ長が大幅に延伸してスループットの低下を招き、伝送効率が低下するという問題があった。特に、フラグパターンと同一の信号列が複数回連続する伝送信号列を伝送する場合はパターン変換処理が複数回繰り返されるため、スループットの著しい低下を招いていた。 However, in the above-described pattern conversion processing in the pseudo HDLC encapsulation method, a signal sequence that is one octet included in the frame signal and that is the same as the flag pattern or the control pattern is replaced with a two-octet conversion signal sequence. Therefore, in the case of a frame signal continuously including the same signal sequence as the flag pattern or control pattern, the data length is greatly extended after the pattern conversion process, resulting in a decrease in throughput and a decrease in transmission efficiency. there were. In particular, when transmitting a transmission signal sequence in which the same signal sequence as the flag pattern is transmitted a plurality of times, the pattern conversion process is repeated a plurality of times, resulting in a significant decrease in throughput.
（発明の目的）
本発明の目的は、フラグパターンや制御パターンと同一の信号列を連続して含むフレーム信号の場合には、パターン変換処理後にデータ長が大幅に延伸してスループットの低下を招くという課題を解決することを可能にする信号伝送装置、及び信号変換処理方法、信号変換処理プログラム及び疑似ＨＤＬＣ送信回路を提供することにある。
(Object of invention)
An object of the present invention is to solve the problem that, in the case of a frame signal that continuously includes the same signal sequence as a flag pattern or a control pattern, the data length is greatly extended after pattern conversion processing, resulting in a decrease in throughput. It is an object of the present invention to provide a signal transmission device, a signal conversion processing method, a signal conversion processing program, and a pseudo HDLC transmission circuit that make it possible.
本発明による信号伝送装置は、フレーム単位に構成される不連続のデータ信号列を疑似ＨＤＬＣカプセル化方式を用いて連続するデータ信号列である疑似ＨＤＬＣ信号列に変換する変換処理を行って伝送する信号伝送装置であって、不連続のデータ信号列に含まれる少なくとも１の変換処理の対象となる信号列を、変換処理の対象となる信号列が連続して発生した回数を示す連続回数情報を含む所定の変換パターンを持つ信号列に変換する疑似ＨＤＬＣ送信回路を含む。 The signal transmission device according to the present invention performs transmission processing by converting a discontinuous data signal sequence configured in units of frames into a pseudo HDLC signal sequence that is a continuous data signal sequence using a pseudo HDLC encapsulation method. A signal transmission device, wherein at least one signal sequence to be subjected to conversion processing included in a discontinuous data signal sequence is subjected to continuous frequency information indicating the number of times that the signal sequence to be converted is generated continuously. A pseudo HDLC transmission circuit that converts the signal into a signal sequence having a predetermined conversion pattern.
本発明による信号変換処理方法は、フレーム単位に構成される不連続のデータ信号列を疑似ＨＤＬＣカプセル化方式を用いて連続するデータ信号列である疑似ＨＤＬＣ信号列に変換する変換処理を行って伝送する信号伝送装置における信号変換処理方法であって、不連続のデータ信号列に含まれる少なくとも１の変換処理の対象となる信号列を、変換処理の対象となる信号列が連続して発生した回数を示す連続回数情報を含む所定の変換パターンを持つ信号列に変換するステップを有する。 The signal conversion processing method according to the present invention performs a conversion process for converting a discontinuous data signal sequence configured in units of frames into a pseudo HDLC signal sequence, which is a continuous data signal sequence, using a pseudo HDLC encapsulation method. A signal conversion processing method in a signal transmission apparatus that performs at least one signal sequence to be subjected to conversion processing included in a discontinuous data signal sequence, and the number of times that the signal sequence to be converted is generated And converting to a signal sequence having a predetermined conversion pattern including information on the number of consecutive times indicating.
本発明による信号変換処理プログラムは、フレーム単位に構成される不連続のデータ信号列を疑似ＨＤＬＣカプセル化方式を用いて連続するデータ信号列である疑似ＨＤＬＣ信号列に変換する変換処理を行って伝送する信号伝送装置を構成するコンピュータ上で実行される信号変換処理プログラムであって、コンピュータに、不連続のデータ信号列に含まれる少なくとも１の変換処理の対象となる信号列を、変換処理の対象となる信号列が連続して発生した回数を示す連続回数情報を含む所定の変換パターンを持つ信号列に変換する処理を実行させる。 The signal conversion processing program according to the present invention performs a conversion process for converting a discontinuous data signal sequence configured in units of frames into a pseudo HDLC signal sequence that is a continuous data signal sequence using a pseudo HDLC encapsulation method, and transmits the converted data signal sequence. A signal conversion processing program executed on a computer constituting a signal transmission apparatus that performs conversion processing on at least one signal sequence to be converted included in a discontinuous data signal sequence. A process of converting into a signal string having a predetermined conversion pattern including continuous number information indicating the number of times that the signal string to be continuously generated is executed.
本発明による疑似ＨＤＬＣ送信回路は、フレーム単位に構成される不連続のデータ信号列を疑似ＨＤＬＣカプセル化方式を用いて連続するデータ信号列である疑似ＨＤＬＣ信号列に変換する変換処理を行って伝送する信号伝送装置の疑似ＨＤＬＣ送信回路であって、不連続のデータ信号列に含まれる少なくとも１の変換処理の対象となる信号列を、変換処理の対象となる信号列が連続して発生した回数を示す連続回数情報を含む所定の変換パターンを持つ信号列に変換する信号変換回路を含む。 The pseudo HDLC transmission circuit according to the present invention performs a conversion process for converting a discontinuous data signal sequence configured in units of frames into a pseudo HDLC signal sequence that is a continuous data signal sequence using a pseudo HDLC encapsulation method, and transmits the converted signal. The number of times that a signal sequence to be subjected to conversion processing is continuously generated from at least one signal sequence to be subjected to conversion processing included in the discontinuous data signal sequence. Includes a signal conversion circuit for converting the signal into a signal sequence having a predetermined conversion pattern including information on the number of consecutive times indicating.
本発明によれば、パターン変換処理の対象となる信号列を連続して含む信号列を疑似ＨＤＬＣ信号列に変換して伝送する際に生じるスループット低下を大幅に軽減することができる。 According to the present invention, it is possible to greatly reduce a throughput reduction that occurs when a signal sequence that continuously includes a signal sequence that is an object of pattern conversion processing is converted into a pseudo HDLC signal sequence and transmitted.
（第１の実施の形態）
図１は、本発明の第１の実施の形態による無線伝送装置の構成を示すブロック図である。図１を参照すると、有線伝送路から受信したＬＡＮ信号を疑似ＨＤＬＣフレーム信号に変換した後に無線伝送路を介して１対１で対向局へ送出し、対向局で疑似ＨＤＬＣフレーム信号からＬＡＮ信号を再生して有線伝送路に出力する無線伝送装置１０ａ、１０ｂが、無線伝送路１１０を介して対向して接続されている。
(First embodiment)
FIG. 1 is a block diagram showing a configuration of a radio transmission apparatus according to the first embodiment of the present invention. Referring to FIG. 1, after converting a LAN signal received from a wired transmission path into a pseudo HDLC frame signal, the LAN signal is sent to the opposite station one-to-one via the wireless transmission path, and the LAN signal is transmitted from the pseudo HDLC frame signal at the opposite station.
図において、無線伝送装置１０ａと無線伝送装置１０ｂは同一の構成であり、以下、無線伝送装置１０ａのみを参照して構成を説明する。
In the figure, the
無線伝送装置１０ａは、ＬＡＮ信号送受信回路１２ａ、疑似ＨＤＬＣ送信回路１３ａ、疑似ＨＤＬＣ受信回路１５ａ、及び無線送受信回路１４ａを備えている。
The
ＬＡＮ信号送受信回路１２ａは、有線伝送路１１１ａから受信した受信ＬＡＮ信号１２０ａを疑似ＨＤＬＣ送信回路１３ａに出力する。また、ＬＡＮ信号送受信回路１２ａは、疑似ＨＤＬＣ受信回路１５ａから受信した送信ＬＡＮ信号１５５ａを有線伝送路１１１ａに出力する。
The LAN signal transmission /
疑似ＨＤＬＣ送信回路１３ａは、受信ＬＡＮ信号１２０ａに対して後述する疑似ＨＤＬＣカプセル化処理を施して疑似ＨＤＬＣ送信信号１３４ａを生成する機能を有し、信号変換回路３０ａ、フラグパターン検出回路３１ａ、フラグカウンタ３２ａ、制御パターン検出回路３３ａ、制御カウンタ３４ａで構成される。
The pseudo
ここで、本実施の形態における、図２から図５を用いて疑似ＨＤＬＣカプセル化処理について詳細に説明する。疑似ＨＤＬＣ送信回路１３ａによる疑似ＨＤＬＣカプセル化処理は、図２に示すＬＡＮフレーム２００ａ及びインターフレーム２０１ａ、２０２ａからなる不連続のＬＡＮ信号列を、図３に示す疑似ＨＤＬＣフレーム２００ｂ及びフラグパターン２０１ｂ、２０２ｂからなる連続した疑似ＨＤＬＣ信号列に変換する処理である。
Here, the pseudo HDLC encapsulation processing in the present embodiment will be described in detail with reference to FIGS. The pseudo HDLC encapsulation processing performed by the pseudo
この疑似ＨＤＬＣカプセル化処理は、以下の処理を実施する。
（ａ）インターフレーム２０１ａ、２０２ａ間にフラグパターン２０１ｂ、２０２ｂ（１６進数で０ｘ７Ｅと定義）を挿入することにより、インターフレーム２０１ａ、２０２ａをフラグパターンで満たす処理（以下、フラグパターン挿入処理）。
In this pseudo HDLC encapsulation processing, the following processing is performed.
(A) Processing for filling
（ｂ）図４に示すフラグパターン変換ルールに基づき、ＬＡＮ信号２００ａに含まれるｎオクテット（ｎは１〜１５の整数）の連続したフラグパターンと同一の信号列２００ｃを２オクテットのフラグ変換パターン２０５ｃに置き換える処理（以下、フラグパターン変換処理）。
(B) Based on the flag pattern conversion rule shown in FIG. 4, a
（ｃ）図５に示す制御パターン変換ルールに基づき、ＬＡＮ信号２００ａに含まれるｍオクテット（ｍは１〜１５の整数）の連続した制御パターンと同一の信号列２００ｄを２オクテットの制御変換パターン２０５ｄに置き換える処理（以下、制御パターン変換処理）。
(C) Based on the control pattern conversion rule shown in FIG. 5, a
図４のフラグ変換パターン２０５ｃは、パターン変換を実施した信号列であることを識別するための１オクテットの制御パターン２０１ｃ（１６進数で０ｘ７Ｄと定義）と、１オクテットのフラグ識別パターン２０２ｃとで構成される。そして、フラグ識別パターン２０２ｃは、変換対象となるパターンが連続している回数ｎの情報を格納するための４ビットの連続回数情報フィールド２０３ｃと、フラグパターン変換を実施していることを示す情報（フラグパターン変換を施した信号列を再びもとの信号列に戻すための情報）である、予め定めた４ビットのフラグパターン識別子２０４ｃ（１６進数で０ｘＥと定義）で構成される。
The
また、図５の制御変換パターン２０５ｄは、１オクテットの制御パターン２０１ｃと、１オクテットの制御識別パターン２０２ｄで構成される。そして、制御識別パターン２０２ｄは、４ビットの連続回数情報フィールド２０３ｃと、制御パターン変換を実施していることを示す情報（制御パターン変換を施した信号列を再びもとの信号列に戻すための情報）である、予め定めた４ビットの制御パターン識別子２０４ｄ（１６進数で０ｘＤと定義）で構成される。
Further, the
疑似ＨＤＬＣ送信回路１３ａを構成するフラグパターン検出回路３１ａは、受信ＬＡＮ信号１２０ａをオクテット単位で監視し、ｎ個の連続したフラグパターンと同一の信号列（０ｘ７Ｅ）を検出した場合は、フラグパターン検出情報１３０ａをフラグカウンタ３２ａと信号変換回路３０ａに出力する。
The flag
疑似ＨＤＬＣ送信回路１３ａのフラグカウンタ３２ａは、フラグパターン検出回路３１ａからのフラグパターン検出情報１３０ａを監視し、フラグパターンと同一の信号列（０ｘ７Ｅ）を連続して検出した回数ｎを計測することにより回数ｎを情報として含むフラグ変換回数情報１３１ａを生成し、信号変換回路３０ａに出力する。
The flag counter 32a of the pseudo
疑似ＨＤＬＣ送信回路１３ａの制御パターン検出回路３３ａは、受信ＬＡＮ信号１２０ａをオクテット単位で監視し、ｍ個の連続した制御パターンと同一の信号列（０ｘ７Ｄ）を検出した場合、制御パターン検出情報１３２ａを制御カウンタ３４ａと信号変換回路３０ａに出力する。
The control pattern detection circuit 33a of the pseudo
疑似ＨＤＬＣ送信回路１３ａの制御カウンタ３４ａは、制御パターン検出回路３３ａからの制御パターン検出情報１３２ａを監視し、制御パターンと同一の信号列（０ｘ７Ｄ）を連続して検出した回数ｍを計測することにより当該回数ｍを情報として含む制御変換回数情報１３３ａを生成し、信号変換回路３０ａに出力する。
The
疑似ＨＤＬＣ送信回路１３ａの信号変換回路３０ａは、フラグパターン検出情報１３０ａ、フラグ変換回数情報１３１ａ、制御パターン検出情報１３２ａ、及び制御変換回数情報１３３ａに基づき、受信ＬＡＮ信号１２０ａに対してフラグパターン変換処理、制御パターン変換処理を施すと共に、フラグパターン挿入処理を実施して疑似ＨＤＬＣ送信信号１３４ａを生成し、無線送受信回路１４ａに出力する機能を有する。
The
フラグパターン検出情報１３０ａを検出した場合、信号変換回路３０ａは、フラグ識別パターン２０２ｃの連続回数情報フィールド２０３ｃに、フラグパターンと同一の信号列（０ｘ７Ｅ）をｎ回連続して検出したことを示すフラグ変換回数情報１３１ａを多重することでフラグ変換パターン２０５ｃを生成するフラグパターン変換処理を実施する。
When the flag
また、制御パターン検出情報１３２ａを検出した場合、信号変換回路３０ａは、制御識別パターン２０２ｄの連続回数情報フィールド２０３ｃに、制御パターンと同一の信号列（０ｘ７Ｄ）をｍ回連続して検出したことを示す制御変換回数情報１３３ａを多重することで制御変換パターン２０５ｄを生成する制御パターン変換処理を実施する。
When the control
一方、疑似ＨＤＬＣ受信回路１５ａは、疑似ＨＤＬＣ受信信号１４０ａを受信して図３に示す疑似ＨＤＬＣ信号列から図２に示すＬＡＮ信号列への信号再生処理を実行する機能を有し、同期回路５０ａ、フラグ変換信号検出回路５１ａ、制御変換信号検出回路５２ａ、及び信号再生回路５３ａから構成される。
On the other hand, the pseudo
疑似ＨＤＬＣ受信回路１５ａの同期回路５０ａは、無線送受信回路１４ａから受信した疑似ＨＤＬＣ受信信号１４０ａから図３のフラグパターン２０１ｂ、２０２ｂを検出して疑似ＨＤＬＣ信号のフレーム同期をとる。また、同期回路５０ａは、フラグパターン２０１ｂ、２０２ｂを除去してインターフレームを再生し、疑似ＨＤＬＣフレーム信号１５０ａを生成してフラグ変換信号検出回路５１ａ、制御変換信号検出回路５２ａ、及び信号再生回路５３ａに出力する。
The synchronization circuit 50a of the pseudo
疑似ＨＤＬＣ受信回路１５ａのフラグ変換信号検出回路５１ａは、同期回路５０ａからの疑似ＨＤＬＣフレーム信号１５０ａを監視し、疑似ＨＤＬＣフレーム信号１５０ａに含まれる図４の制御パターン２０１ｃ及びフラグパターン識別子２０４ｃを元に、フラグ変換パターン２０５ｃを検出する。
The flag conversion
フラグ変換パターン２０５ｃを検出した場合、フラグ変換信号検出回路５１ａは、フラグ変換パターン検出信号１５１ａを生成すると共に、連続回数情報フィールド２０３ｃに格納された連続回数情報ｎを抽出してフラグ再生回数情報１５２ａを生成し、信号再生回路５３ａに出力する。
When the
疑似ＨＤＬＣ受信回路１５ａの制御変換信号検出回路５２ａは、疑似ＨＤＬＣフレーム信号１５０ａを監視し、疑似ＨＤＬＣフレーム信号１５０ａに含まれる図５の制御パターン２０１ｃ及び制御パターン識別子２０４ｄを元に制御変換パターン２０５ｄを検出する。
The control conversion
制御変換パターン２０５ｄを検出した場合、制御変換信号検出回路５２ａは、制御変換パターン検出信号１５３ａを生成すると共に、連続回数情報フィールド２０３ｃに格納された連続回数情報ｍを抽出して制御再生回数情報１５４ａを生成し、信号再生回路５３ａに出力する。
When the
疑似ＨＤＬＣ受信回路１５ａの信号再生回路５３ａは、フラグ変換パターン検出信号１５１ａ、フラグ再生回数情報１５２ａ、制御変換パターン検出信号１５３ａ、及び制御再生回数情報１５４ａに基づき、疑似ＨＤＬＣフレーム信号１５０ａに対して図４に示すフラグパターン変換処理と逆の処理、及び図５に示す制御パターン変換処理と逆の処理を施すと共に、フラグパターンを削除してインターフレームを再生し、送信ＬＡＮ信号１５５ａを生成してＬＡＮ信号送受信回路１２ａに出力する機能を有する。
The
フラグ変換パターン検出信号１５１ａを検出した場合、信号再生回路５３ａは、フラグパターンと同一の信号列（０ｘ７Ｅ）をフラグ再生回数情報１５２ａに示された回数ｎだけ繰り返し生成してフラグパターン変換処理と逆の処理を施す。
When the flag conversion
また、制御変換パターン検出信号１５３ａを検出した場合、信号再生回路５３ａは、制御パターンと同一の信号列（０ｘ７Ｄ）を制御再生回数情報１５４ａに示された回数ｍだけ繰り返し生成して制御パターン変換処理と逆の処理を施す。
When the control conversion
無線送受信回路１４ａは、疑似ＨＤＬＣ送信回路１３ａから受信した疑似ＨＤＬＣ送信信号１３４ａを無線フレームに多重して無線伝送路１１０に出力すると共に、無線伝送路１１０から受信した無線信号から疑似ＨＤＬＣ受信信号１４０ａを抽出して疑似ＨＤＬＣ受信回路１５ａに出力する。
The radio transmission / reception circuit 14a multiplexes the pseudo
また、図示のように、無線伝送装置１０ｂも、無線伝送装置１０ａの構成要素と対応するＬＡＮ信号送受信回路１２ｂ、疑似ＨＤＬＣ送信回路１３ｂ、疑似ＨＤＬＣ受信回路１５ｂ、及び無線送受信回路１４ｂを備えている。また、疑似ＨＤＬＣ送信回路１３ｂは、信号変換回路３０ｂ、フラグパターン検出回路３１ｂ、フラグカウンタ３２ｂ、制御パターン検出回路３３ｂ、制御カウンタ３４ｂを備え、疑似ＨＤＬＣ受信回路１５ｂは、同期回路５０ｂ、フラグ変換信号検出回路５１ｂ、制御変換信号検出回路５２ｂ、及び信号再生回路５３ｂを備えている。
As illustrated, the
無線伝送装置１０ｂが備える各構成要素の機能は、上述した無線伝送装置１０ａの構成要素と全く同じであるので、ここでは説明を省略する。
Since the function of each component included in the
図８は、上記無線伝送装置１０ａ、１０ｂのハードウェア構成例を示すブロック図である。
FIG. 8 is a block diagram illustrating a hardware configuration example of the
図８を参照すると、無線伝送装置１０ａ、１０ｂは、一般的なコンピュータ装置と同様のハードウェア構成によって実現することができ、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）４０１、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のメインメモリであり、データの作業領域やデータの一時退避領域に用いられる主記憶部４０２、ネットワークを介してデータの送受信を行う通信部４０３、外部装置と接続してデータの送受信を行う入出力インタフェース部４０４、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、磁気ディスク、半導体メモリ等の不揮発性メモリから構成されるハードディスク装置である補助記憶部４０５、本情報処理装置の上記各構成要素を相互に接続するシステムバス４０６を備えている。
Referring to FIG. 8,
本実施の形態による無線伝送装置は、擬似ＨＤＬＣ送信回路１３ａ、擬似ＨＤＬＣ受信回路１５ａによる機能を実行するプログラムを組み込んだ、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）等のハードウェア部品である回路部品を実装することにより、その動作をハードウェア的に実現することは勿論として、擬似ＨＤＬＣ送信回路１３ａ、擬似ＨＤＬＣ受信回路１５ａの各機能を提供するプログラム（信号変換処理プログラム）を、補助記憶部４０５に格納し、そのプログラムを主記憶部４０２にロードしてＣＰＵ３０１で実行することにより、ソフトウェア的に実現することも可能である。
The wireless transmission device according to the present embodiment is mounted with a circuit component that is a hardware component such as an LSI (Large Scale Integration) in which a program for executing a function by the pseudo
（第１の実施の形態における動作）
次に、本発明の第１の実施の形態における動作について、図１及び図６を用いて詳細に説明する。
(Operation in the first embodiment)
Next, the operation in the first embodiment of the present invention will be described in detail with reference to FIG. 1 and FIG.
ここでは、図１の無線伝送装置１０ａが有線伝送路１１１ａから図６（ａ）に示すＬＡＮ信号を受信し、無線伝送路１１０を介して無線伝送装置１０ｂに接続された有線伝送路１１１ｂに出力する場合について説明する。
Here, the
まず、無線伝送装置１０ａでの動作について説明する。
First, the operation in the
図６の（ａ）は、フレーム単位で受信したＬＡＮ信号の一例を示しており、ＬＡＮ信号３０３ａは、フラグパターン（０ｘ７Ｅ）と同一のパターンをもつ信号列Ｄａ３〜Ｄａ５と、制御パターン（０ｘ７Ｄ）と同一のパターンをもつ信号列Ｄａ７を含む信号列Ｄａ１〜Ｄａ９で構成されるフレーム３００ａが、インターフレーム３０１ａ、３０２ａの間に存在する構成となっている。
FIG. 6A shows an example of a LAN signal received in units of frames. The
無線伝送装置１０ａのＬＡＮ信号送受信回路１２ａは、有線伝送路１１１ａから受信した図６（ａ）のＬＡＮ信号３０３ａを、受信ＬＡＮ信号１２０ａとして、疑似ＨＤＬＣ送信回路１３ａの信号変換回路３０ａ、フラグパターン検出回路３１ａ、制御パターン検出回路３３ａにそれぞれ出力する。
The LAN signal transmission /
フラグパターン検出回路３１ａは、受信ＬＡＮ信号１２０ａを介して受信した図６のフレーム３００ａを監視し、フレーム３００ａの中からフラグパターン（０ｘ７Ｅ）と同一のパターンをもつ信号列の検出を行う。
The flag
フラグパターン検出回路３１ａは、フラグパターン（０ｘ７Ｅ）と同一のパターンをもつ信号列Ｄａ３〜Ｄａ５を検出すると、信号列Ｄａ３〜Ｄａ５がフラグパターン変換の対象であることを示すフラグパターン検出情報１３０ａを生成し、信号変換回路３０ａ及びフラグカウンタ３２ａに出力する。
When the flag
フラグパターン検出情報１３０ａを受信したフラグカウンタ３２ａは、フラグパターン変換の対象となる信号列が連続している回数が３回であることを計測して、当該回数を情報として含むフラグ変換回数情報１３１ａを生成し、信号変換回路３０ａに出力する。
The flag counter 32a that has received the flag
一方、制御パターン検出回路３３ａは、受信ＬＡＮ信号１２０ａを介して受信した図６のフレーム３００ａを監視し、フレーム３００ａの中から制御パターン（０ｘ７Ｄ）と同一のパターンをもつ信号列の検出を行う。
On the other hand, the control pattern detection circuit 33a monitors the
制御パターン（０ｘ７Ｄ）と同一のパターンをもつ信号列Ｄａ７を検出すると、制御パターン検出回路３３ａは、信号列Ｄａ７が制御パターン変換の対象であることを示す制御パターン検出情報１３２ａを生成し、信号変換回路３０ａ及び制御カウンタ３４ａに出力する。
When the signal sequence Da7 having the same pattern as the control pattern (0x7D) is detected, the control pattern detection circuit 33a generates control
制御パターン検出情報１３２ａを受信した制御カウンタ３４ａは、制御パターン変換の対象となる信号列が連続している回数が１回であることを計測して、当該回数を情報として含む制御変換回数情報１３３ａを生成し、信号変換回路３０ａに出力する。
The
信号変換回路３０ａは、フラグパターン検出情報１３０ａ及びフラグ変換回数情報１３１ａに基づき、図４のフラグパターン変換処理に従って、連続回数情報フィールド２０３ｃにフラグ変換回数情報１３１ａで示されたフラグパターン変換の対象となる信号列が連続している回数（３回）を示す値をセットし、図６（ｂ）に示す１６進数で０ｘ７Ｄの制御パターン２０１ｄを持つ信号列Ｄｂ３と１６進数で０ｘ３Ｅのフラグ識別パターン２０２ｃを持つ信号列Ｄｂ４を生成する。
Based on the flag
また、信号変換回路３０ａは、制御パターン検出情報１３２ａ及び制御変換回数情報１３３ａに基づき、図５の制御パターン変換処理に従って、連続回数情報フィールド２０３ｃに制御変換回数情報１３３ａで示された制御パターン変換の対象となる信号列が連続している回数１回を示す値をセットし、図６（ｂ）に示す１６進数で０ｘ７Ｄの制御パターン２０１ｃを持つ信号列Ｄｂ６と１６進数で０ｘ１Ｄの制御識別パターン２０２ｄを持つ信号列Ｄｂ７を生成する。
Further, the
さらに、信号変換回路３０ａは、フラグパターン変換処理及び制御パターン変換処理の対象とならない図６（ａ）の信号列Ｄａ１、Ｄａ２、Ｄａ６、Ｄａ８、Ｄａ９をそれぞれ図６（ｂ）に示す信号列Ｄｂ１、Ｄｂ２、Ｄｂ５、Ｄｂ８、Ｄｂ９に挿入し、フラグパターン変換処理を施して生成した信号列Ｄｂ３、Ｄｂ４、及び制御パターン変換処理を施して生成した信号列Ｄｂ６、Ｄｂ７と合わせて、図６（ｂ）に示す信号列Ｄｂ１〜Ｄｂ９で構成される疑似ＨＤＬＣフレーム３００ｂを生成する。
Further, the
その後、信号変換回路３０ａは、受信ＬＡＮ信号１２０ａを介して受信した図６（ａ）に示すＬＡＮ信号３０３ａのうち、インターフレーム３０１ａ、３０２ａを、図６（ｂ）に示す１６進数で０ｘ７Ｅのフラグパターン３０１ｂ、３０２ｂに変換することにより、図６（ｂ）に示す疑似ＨＤＬＣ信号列３０３ｂで構成される疑似ＨＤＬＣ送信信号１３４ａを生成する。
Thereafter, the
そして、信号変換回路３０ａは、上記のように生成した疑似ＨＤＬＣ送信信号１３４ａを、無線送受信回路１４ａ、無線伝送路１１０を介して無線伝送装置１０ｂに出力する。
Then, the
次いで、無線伝送装置１０ｂでの動作を説明する。
Next, the operation in the
無線伝送装置１０ｂは、無線送受信回路１４ｂで、疑似ＨＤＬＣ送信信号１３４ａを疑似ＨＤＬＣ受信信号１４０ｂとして受信し、無線伝送装置１０ｂの疑似ＨＤＬＣ受信回路１５ｂに出力する。
In the
無線伝送装置１０ｂの疑似ＨＤＬＣ受信回路１５ｂの同期回路５０ｂは、疑似ＨＤＬＣ受信信号１４０ｂを受信し、受信した図６（ｂ）に示す疑似ＨＤＬＣ信号列３０３ｂの中から１６進数で０ｘ７Ｅのパターンを検出することで疑似ＨＤＬＣ信号列のフレーム同期を取る。
The synchronization circuit 50b of the pseudo
そして、同期回路５０ｂは、フラグパターン３０１ｂ、３０２ｂと疑似ＨＤＬＣフレーム３００ｂの識別を行い、フラグパターン３０１ｂ、３０２ｂの除去処理を実施して疑似ＨＤＬＣフレーム３００ｂを生成し、疑似ＨＤＬＣフレーム信号１５０ｂとしてフラグ変換信号検出回路５１ｂ、制御変換信号検出回路５２ｂ、及び信号再生回路５３ｂに出力する。
Then, the synchronization circuit 50b identifies the
フラグ変換信号検出回路５１ｂは、疑似ＨＤＬＣフレーム信号１５０ｂを監視し、受信した図６（ｂ）の疑似ＨＤＬＣフレーム３００ｂにある信号列Ｄｂ３が１６進数で０ｘ７Ｄの制御パターンであることを検出する。
The flag conversion signal detection circuit 51b monitors the pseudo HDLC frame signal 150b and detects that the received signal string Db3 in the
また、フラグ変換信号検出回路５１ｂは、信号列Ｄｂ３に続く信号列Ｄｂ４の下位４ビットがフラグパターン変換処理を施していることを示す１６進数で０ｘＥの値であることを検出することで、信号列Ｄｂ３、Ｄｂ４がフラグ変換パターンであることを認識し、信号列Ｄｂ３、Ｄｂ４がフラグ変換パターンであることを示すフラグ変換パターン検出信号１５１ｂを信号再生回路５３ｂに出力する。
Further, the flag conversion signal detection circuit 51b detects that the lower 4 bits of the signal sequence Db4 following the signal sequence Db3 are hexadecimal values indicating that the flag pattern conversion processing is being performed and is a value of 0xE. Recognizing that the columns Db3 and Db4 are flag conversion patterns, a flag conversion pattern detection signal 151b indicating that the signal sequences Db3 and Db4 are flag conversion patterns is output to the
そして、フラグ変換信号検出回路５１ｂは、信号列Ｄｂ４の上位４ビットで示される連続回数情報フィールドから抽出した１６進数で０ｘ３の値をもとに３回の変換を実施する旨を示すフラグ再生回数情報１５２ｂを生成して信号再生回路５３ｂに出力する。
The flag conversion signal detection circuit 51b then performs the flag reproduction count indicating that the conversion is performed three times based on the hexadecimal value 0x3 extracted from the continuous number information field indicated by the upper 4 bits of the signal string Db4. Information 152b is generated and output to the
また、制御変換信号検出回路５２ｂは、疑似ＨＤＬＣフレーム信号１５０ａを監視し、受信した図６（ｂ）の疑似ＨＤＬＣフレーム３００ｂにある信号列Ｄｂ６が１６進数で０ｘ７Ｄの制御パターンであることを検出する。
Further, the control conversion
また、制御変換信号検出回路５２ｂは、信号列Ｄｂ６に続く信号列Ｄｂ７の下位４ビットが制御パターン変換を施していることを示す１６進数で０ｘＤの値であることを検出して信号列Ｄｂ６、Ｄｂ７が制御変換パターンであることを認識し、信号列Ｄｂ６、Ｄｂ７が制御変換パターンであることを示す制御変換パターン検出信号１５３ｂを信号再生回路５３ｂに出力する。
The control conversion
そして、フラグ変換信号検出回路５１ｂは、信号列Ｄｂ７の上位４ビットで示される連続回数情報フィールドから抽出した１６進数で０ｘ１の値をもとに１回の変換を実施する旨を示す制御再生回数情報１５４ｂを生成して信号再生回路５３ｂに出力する。
Then, the flag conversion signal detection circuit 51b performs the control reproduction number indicating that one conversion is performed based on the value of 0x1 in hexadecimal extracted from the continuous number information field indicated by the upper 4 bits of the signal string Db7.
信号再生回路５３ｂは、フラグ変換パターン検出信号１５１ｂ及びフラグ再生回数情報１５２ｂに基づき、図６（ａ）に示す３回連続した１６進数で０ｘ７Ｅの信号列Ｄａ３〜Ｄａ５を生成する。
Based on the flag conversion pattern detection signal 151b and the flag reproduction count information 152b, the
また、信号再生回路５３ｂは、制御変換パターン検出信号１５３ｂ及び制御再生回数情報１５４ｂに基づき、図６（ａ）に示す１パターンの１６進数で０ｘ７Ｄの信号列Ｄａ７を生成する。
Further, the
さらに、信号再生回路５３ｂは、フラグパターン変換処理及び制御パターン変換処理の再生対象とならない図６（ｂ）の信号列Ｄｂ１、Ｄｂ２、Ｄｂ５、Ｄｂ８、Ｄｂ９をそれぞれ図６（ａ）に示す信号列Ｄａ１、Ｄａ２、Ｄａ６、Ｄａ８、Ｄａ９に挿入する。
Further, the
そして、信号再生回路５３ｂは、フラグ変換パターン検出信号１５１ｂに基づき再生した信号列Ｄａ３〜Ｄａ５、及び制御変換パターン検出信号１５３ｂに基づき再生した信号列Ｄａ７と合わせて図６（ａ）に示す信号列Ｄａ１〜Ｄａ９で構成されるフレーム３００ａとインターフレーム３０１ａ、３０２ａからなるＬＡＮ信号３０３ａを再生して送信ＬＡＮ信号１５５ｂを生成し、ＬＡＮ信号送受信回路１２ｂを介して有線伝送路１１１ｂに出力する。
Then, the
以上より、無線伝送装置１０ａが有線伝送路１１１ａから受信した図６（ａ）に示すＬＡＮ信号は、図６（ｂ）に示す疑似ＨＤＬＣ信号に変換されて無線伝送路１１０を介して無線伝送装置１０ｂに伝送され、再び図６（ａ）に示すＬＡＮ信号に再生されて有線伝送路１１１ｂに出力される。
As described above, the LAN signal shown in FIG. 6A received by the
（第１の実施の形態による効果）
以下、上記のように構成されかつ動作する第１の実施の形態による効果について説明する。
(Effects of the first embodiment)
The effects of the first embodiment configured and operating as described above will be described below.
本実施の形態によれば、フラグパターン変換処理及び制御パターン変換処理の対象となる信号列を連続して含むＬＡＮ信号列を疑似ＨＤＬＣ信号列に変換して無線伝送路を介して伝送する場合に生じるスループット低下を軽減することができる。 According to the present embodiment, when a LAN signal sequence continuously including a signal sequence subject to flag pattern conversion processing and control pattern conversion processing is converted into a pseudo HDLC signal sequence and transmitted via a wireless transmission path. The resulting throughput drop can be reduced.
その理由は、変換処理の対象となる信号列が連続して発生する回数である連続回数をカウンタ回路によって計測し、パターン変換対象となる信号列を連続して含むＬＡＮ信号列に対して、１オクテット単位でパターン変換処理を施すのではなく、連続したパターン変換対象の信号列をまとめて１回のパターン変換処理を実施し、連続回数情報を含む変換パターンを持つ信号列に変換することにより、変換後の信号列の伸長を大幅に少なくすることができるからである。 The reason for this is that the counter circuit measures the number of consecutive occurrences of the signal sequence to be subjected to conversion processing by the counter circuit, and is 1 for a LAN signal sequence that continuously includes the signal sequence to be subjected to pattern conversion. Rather than performing pattern conversion processing in units of octets, the continuous signal conversion target signal sequences are collectively performed once, and converted into a signal sequence having a conversion pattern including continuous number information, This is because the expansion of the signal sequence after conversion can be greatly reduced.
例えば、図７（ａ）に示すような、３オクテットの信号列４００ａ（フラグパターンと同一の信号列）に対してＲＦＣ１６６２で規定されたパターン変換処理を施した場合には、６オクテットの信号列４０１ａに変換される。
For example, when a pattern conversion process defined by RFC1662 is performed on a 3-
これに対して、本実施の形態によれば、変換対象となる信号列が連続する回数をカウントし、そのカウント値の情報を含む変換信号列に置き換えることで、信号列４００ａと同一の図７（ｂ）に示す信号列４００ｂが、２オクテットの信号列４０１ｂに変換される。このように、ＲＦＣ１６６２で規定されたパターン変換処理に比べて変換後の信号列の伸長を大幅に少なくすることができる。
On the other hand, according to the present embodiment, the number of consecutive signal sequences to be converted is counted and replaced with a converted signal sequence including information of the count value, thereby being the same as the
以上好ましい実施の形態と実施例をあげて本発明を説明したが、本発明は必ずしも、上記実施の形態及び実施例に限定されるものでなく、その技術的思想の範囲内において様々に変形して実施することができる。 Although the present invention has been described with reference to the preferred embodiments and examples, the present invention is not necessarily limited to the above-described embodiments and examples, and various modifications can be made within the scope of the technical idea. Can be implemented.
図１に示す第１の実施の形態では、疑似ＨＤＬＣカプセル化方式を用いた信号変換を無線伝送装置に適用した例を示したが、本信号変換を有線伝送装置に適用することも可能である。 In the first embodiment shown in FIG. 1, an example in which signal conversion using the pseudo HDLC encapsulation method is applied to a wireless transmission device is shown, but this signal conversion can also be applied to a wired transmission device. .
また、図１に示す実施例ではパターン変換の対象を１６進数で０ｘ７Ｅと定義したフラグパターンと１６進数で０ｘ７Ｄと定義した制御パターンとしているが、変換対象となるパターンを予め定義することにより、他の信号列の変換にも適用することができる。 In the embodiment shown in FIG. 1, the pattern conversion target is a flag pattern defined as 0x7E in hexadecimal and a control pattern defined as 0x7D in hexadecimal. It can also be applied to the conversion of signal sequences.
さらに、図１に示す実施例では識別パターンの上位４ビットを連続回数情報フィールドとし、下位４ビットを識別パターン情報フィールドと定義したが、連続回数情報フィールドと識別パターンフィールドに割り当てるビット数比率については任意に変更することが可能である。 Further, in the embodiment shown in FIG. 1, the upper 4 bits of the identification pattern are defined as the continuous number information field and the lower 4 bits are defined as the identification pattern information field. However, the bit number ratio assigned to the continuous number information field and the identification pattern field is as follows. It is possible to change arbitrarily.
異地点間で信号伝送を行う無線伝送装置及び有線伝送装置、機器内部のモジュール間もしくはデバイス間などに用いるデータバス信号の伝送方式に利用することができる。 The present invention can be used for a transmission method of a data bus signal used between a wireless transmission device and a wired transmission device that perform signal transmission between different points, between modules inside devices, or between devices.
１０ａ、１０ｂ：無線伝送装置
１２ａ、１２ｂ：ＬＡＮ信号送受信回路
１３ａ、１３ｂ：疑似ＨＤＬＣ送信回路
１４ａ、１４ｂ：無線送受信回路
１５ａ、１５ｂ：疑似ＨＤＬＣ受信回路
３０ａ、３０ｂ：信号変換回路
３１ａ、３１ｂ：フラグパターン検出回路
３２ａ、３２ｂ：フラグカウンタ
３３ａ、３３ｂ：制御パターン検出回路
３４ａ、３４ｂ：制御カウンタ
５０ａ、５０ｂ：同期回路
５１ａ、５１ｂ：フラグ変換信号検出回路
５２ａ、５２ｂ：制御変換信号検出回路
５３ａ、５３ｂ：信号再生回路
１１０：無線伝送路
１１１ａ、１１１ｂ：有線伝送路
10a, 10b:
Claims (23)
前記不連続のデータ信号列に含まれる少なくとも１の前記変換処理の対象となる信号列を、前記変換処理の対象となる信号列が連続して発生した回数を示す連続回数情報を含む所定の変換パターンを持つ信号列に変換する疑似ＨＤＬＣ送信回路を備えることを特徴とする信号伝送装置。 A signal transmission device that performs a conversion process for converting a discontinuous data signal sequence configured in units of frames into a pseudo HDLC signal sequence that is a continuous data signal sequence using a pseudo HDLC encapsulation method,
Predetermined conversion including continuous number information indicating the number of times that the signal sequence to be subjected to the conversion process is continuously generated for at least one signal sequence to be subjected to the conversion process included in the discontinuous data signal sequence A signal transmission device comprising a pseudo HDLC transmission circuit for converting a signal sequence having a pattern.
前記不連続のデータ信号列から前記フラグパターンと同一の信号列を検出するパターン検出回路と、
前記パターン検出回路による前記フラグパターンと同一の信号列を連続して検出した回数を計測して前記連続回数情報を出力するカウンタと、
前記検出した信号列の１つを、前記カウンタからの前記連続回数情報を含む所定の変換パターンを持つ信号列に変換する信号変換回路を備えることを特徴とする請求項２に記載の信号伝送装置。 The pseudo HDLC transmission circuit includes:
A pattern detection circuit for detecting the same signal sequence as the flag pattern from the discontinuous data signal sequence;
A counter that counts the number of times that the same signal sequence as the flag pattern by the pattern detection circuit is continuously detected and outputs the continuous number information;
The signal transmission device according to claim 2, further comprising a signal conversion circuit that converts one of the detected signal sequences into a signal sequence having a predetermined conversion pattern including the continuous count information from the counter. .
前記不連続のデータ信号列に含まれる少なくとも１の前記変換処理の対象となる信号列を、前記変換処理の対象となる信号列が連続して発生した回数を示す連続回数情報を含む所定の変換パターンを持つ信号列に変換するステップを有することを特徴とする信号変換処理方法。 A signal conversion processing method in a signal transmission device for performing a conversion process for converting a discontinuous data signal sequence configured in units of frames into a pseudo HDLC signal sequence that is a continuous data signal sequence using a pseudo HDLC encapsulation method Because
Predetermined conversion including continuous number information indicating the number of times that the signal sequence to be subjected to the conversion process is continuously generated for at least one signal sequence to be subjected to the conversion process included in the discontinuous data signal sequence A signal conversion processing method comprising a step of converting into a signal sequence having a pattern.
前記フラグパターンと同一の信号列を連続して検出した回数を計測して前記連続回数情報を出力するステップと、
前記検出した信号列の１つを、前記連続回数情報を含む所定の変換パターンを持つ信号列に変換するステップを有することを特徴とする請求項８に記載の信号変換処理方法。 Detecting the same signal sequence as the flag pattern from the discontinuous data signal sequence;
Measuring the number of times that the same signal sequence as the flag pattern is continuously detected and outputting the continuous number information;
9. The signal conversion processing method according to claim 8, further comprising the step of converting one of the detected signal sequences into a signal sequence having a predetermined conversion pattern including the continuous count information.
前記コンピュータに、
前記不連続のデータ信号列に含まれる少なくとも１の前記変換処理の対象となる信号列を、前記変換処理の対象となる信号列が連続して発生した回数を示す連続回数情報を含む所定の変換パターンを持つ信号列に変換する処理を実行させることを特徴とする信号変換処理プログラム。 On a computer that constitutes a signal transmission apparatus that performs conversion processing for converting a discontinuous data signal sequence configured in units of frames into a pseudo HDLC signal sequence that is a continuous data signal sequence using a pseudo HDLC encapsulation method. A signal conversion processing program executed in
In the computer,
Predetermined conversion including continuous number information indicating the number of times that the signal sequence to be subjected to the conversion process is continuously generated for at least one signal sequence to be subjected to the conversion process included in the discontinuous data signal sequence A signal conversion processing program for executing a process of converting into a signal sequence having a pattern.
前記フラグパターンと同一の信号列を連続して検出した回数を計測して前記連続回数情報を出力するステップと、
前記検出した信号列の１つを、前記連続回数情報を含む所定の変換パターンを持つ信号列に変換するステップを有することを特徴とする請求項１４に記載の信号変換処理プログラム。 Detecting the same signal sequence as the flag pattern from the discontinuous data signal sequence;
Measuring the number of times that the same signal sequence as the flag pattern is continuously detected and outputting the continuous number information;
15. The signal conversion processing program according to claim 14, further comprising the step of converting one of the detected signal sequences into a signal sequence having a predetermined conversion pattern including the continuous number information.
前記不連続のデータ信号列に含まれる少なくとも１の前記変換処理の対象となる信号列を、前記変換処理の対象となる信号列が連続して発生した回数を示す連続回数情報を含む所定の変換パターンを持つ信号列に変換する信号変換回路を備えることを特徴とする疑似ＨＤＬＣ送信回路。 A pseudo HDLC transmission circuit of a signal transmission device for performing transmission processing for converting a discontinuous data signal sequence configured in units of frames into a pseudo HDLC signal sequence that is a continuous data signal sequence using a pseudo HDLC encapsulation method Because
Predetermined conversion including continuous number information indicating the number of times that the signal sequence to be subjected to the conversion process is continuously generated for at least one signal sequence to be subjected to the conversion process included in the discontinuous data signal sequence A pseudo HDLC transmission circuit comprising a signal conversion circuit for converting a signal sequence having a pattern.
前記パターン検出回路による前記フラグパターンと同一の信号列を連続して検出した回数を計測して前記連続回数情報を出力するカウンタと、
前記検出した信号列の１つを、前記カウンタからの前記連続回数情報を含む所定の変換パターンを持つ信号列に変換する信号変換回路を備えることを特徴とする請求項２０に記載の疑似ＨＤＬＣ送信回路。 A pattern detection circuit for detecting the same signal sequence as the flag pattern from the discontinuous data signal sequence;
A counter that counts the number of times that the same signal sequence as the flag pattern by the pattern detection circuit is continuously detected and outputs the continuous number information;
21. The pseudo HDLC transmission according to claim 20, further comprising: a signal conversion circuit that converts one of the detected signal sequences into a signal sequence having a predetermined conversion pattern including the continuous count information from the counter. circuit.
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