JP2011119025A - 半導体記憶装置 - Google Patents

Abstract

【課題】 閾値レベルに対応した読み出し電圧を発生するためのパラメータの数を大幅に削減することが困難であった。
【解決手段】 半導体記憶装置は、メモリセルアレイと、制御回路とを含んでいる。メモリセルアレイは、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。制御回路はワード線、及びビット線の電位を制御する。制御回路は、メモリセルからデータを読み出す読み出し動作時に、ワード線のうち選択されたワード線に隣接する非選択ワード線を立ち上げた後、選択ワード線を立ち上げる。
【選択図】図１

Description

本発明は、例えばＮＡＮＤ型フラッシュＥＥＰＲＯＭに係り、特に、１つのメモリセルに多値データを記憶することが可能な半導体記憶装置に関する。

１つのメモリセルに多値データを記憶するＮＡＮＤ型フラッシュＥＥＰＲＯＭは、多値データに対応した複数の電圧を必要とする。すなわち、データの書き込み時は、書き込みデータをベリファイするため、複数のベリファイ電圧を必要とし、データの読み出し時は、読み出しデータに対応して複数の読み出し電圧を必要とする（例えば、特許文献１参照）。

ところで、多値メモリにおいて、各閾値レベルに対応する電圧は、個々のチップの性能に応じて変化する。すなわち、製造プロセスのばらつきにより、個々のチップの特性が相違するため、各閾値レベルに対応する電圧もばらつきが生じる。また、ベリファイ電圧や読み出し電圧を発生する電圧発生回路も製造プロセスのばらつきの影響を受ける。このため、電圧発生回路は、メモリセルの特性に対応して所要の電圧を発生することが可能となるように、トリミング回路を有し、正確な電圧を発生可能とされている。

従来、これらベリファイ電圧、読み出し電圧は、例えばダイソートテスト時に設定され、これら電圧を発生するための複数のトリミングデータ（電圧データ）は、チップ内の電気フューズとしての例えばＥＥＰＲＯＭに記憶される。このＥＥＰＲＯＭに記憶されたデータは、チップに電源が投入されたとき読み出され、このデータに応じて電圧発生回路のトリミング回路を構成する抵抗値が設定される。

トリミング回路は、一般に抵抗と、この抵抗の値を切り替えるスイッチを有し、このスイッチを信号により切り替えることにより出力電圧を変化させる。このスイッチを切り替える信号はトリミングデータをデコードして生成される。トリミング回路において、出力電圧の変化分はできるだけ小さい方が出力電圧（閾値レベル）の精度を向上できる。しかし、出力電圧の精度向上に伴いトリミングデータの数が増大する傾向にある。トリミングデータは、前述したように電気フューズとしてのＥＥＰＲＯＭセルに記憶され、レジスタに保持される。このため、トリミングデータが増加した場合、ＥＥＰＲＯＭセル及びレジスタの数も増加する。

例えば１つのメモリセルに８値のデータを記憶する場合、閾値レベル０〜閾値レベル７を必要とする。８値の閾値レベルをメモリセルに書き込む場合、８個のベリファイ用電圧を必要とする。例えば閾値レベル７のベリファイ用電圧を４．５５Ｖとした場合、この電圧のトリミング範囲を＋４０％〜−４０％とすると、２．７３Ｖ〜６．３７Ｖとなる。この電圧を５０ｍＶずつトリミングする場合、トリミングデータとして７３個のパラメータが必要となる。

また、メモリセルに記憶された８値の閾値レベルを読み出すために、８個の読み出し用電圧が必要となる。１つの読み出し用電圧をトリミングする場合、トリミングデータとして例えば６５個のパラメータが必要となる。

このように、１つのメモリセルに記憶するデータ数を多くすると、ベリファイ用電圧及び読み出し用電圧を発生するためのパラメータの数が膨大となり、これを記憶するためのＥＥＰＲＯＭセル及びレジスタの数も急激に増加し、これらによるチップの占有率が増大するという問題がある。

特開２００４−１９２７８９号公報

本発明は、閾値レベルに対応した読み出し電圧を発生するためのパラメータの数を大幅に削減することが可能な半導体記憶装置を提供しようとするものである。

本発明の半導体記憶装置の態様は、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、前記ワード線、及びビット線の電位を制御する制御回路とを具備し、前記制御回路は、前記メモリセルからデータを読み出す読み出し動作時に、前記ワード線のうち選択されたワード線に隣接する非選択ワード線を立ち上げた後、選択ワード線を立ち上げることを特徴とする。

第１の実施形態に係る演算回路の一例を示す構成図。 本発明が適用される半導体記憶装置の一例を示す構成図。 図２に示すメモリセルアレイ及びビット線制御回路の一例を示す回路図。 図４（ａ）はメモリセルの一例を示す断面図、図４（ｂ）は選択トランジスタの一例を示す断面図。 本発明が適用される半導体記憶装置の一例を示す断面図。 図３に示すデータ記憶回路の一例を示す回路図。 メモリセルのデータとメモリセルの閾値の関係を示す図。 ベリファイ読み出し、及び読み出し時における閾値レベルの生成方法を示す図。 ベリファイ読み出し時における閾値レベルと電圧の関係を示す図。 読み出し時における閾値レベルと電圧の関係を示す図。 第１の実施形態に係る電圧発生回路３１の一例を示す回路図。 メモリセルのプログラムシーケンスを概略的に示すフローチャート。 従来の読み出し及びベリファイ読み出しにおけるワード線及びビット線の電位を示す波形図。 第１の実施形態に係る読み出し及びベリファイ読み出しにおけるワード線及びビット線の電位を示す波形図。 第１の実施形態に係わり、図１に示すレジスタ２２−１〜２２−３３の一例を示す構成図。 図１６（ａ）は、第１の実施形態におけるベリファイ電圧と閾値レベルの関係を示す図、図１６（ｂ）は、図１６（ａ）に対応するグラフ。 図１７（ａ）は、第３の実施形態に係わり、基準電圧Ｖｒｅｆを変化させた場合における閾値レベルの変化を示す図、図１７（ｂ）は、図１７（ａ）に対応するグラフ。 第３の実施形態に係わり、ＮＡＮＤセルの書き込み位置と基準電圧Ｖｒｅｆの関係を示す図。 図１９（ａ）は、ＮＡＮＤセルの書き込み位置と閾値電圧分布との関係を示す図、図１９（ｂ）は、第３の実施形態に係わる閾値電圧分布を示す図。 第３の実施形態に適用される基準電圧発生回路の一例を示す回路図。 第４の実施形態に適用される基準電圧発生回路の一例を示す回路図。 第４の実施形態に適用されるレジスタの一例を示す回路図。

以下、本発明の実施の形態について、図面を参照して説明する。

（第１の実施形態）
図２は、第１の実施形態に係る半導体記憶装置、具体的には例えば１６値（４ビット）のデータを記憶するＮＡＮＤフラッシュメモリの構成を示している。

メモリセルアレイ１は複数のビット線と複数のワード線と共通ソース線を含み、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ１には、ビット線を制御するためのビット制御回路２とワード線制御回路６が接続されている。

ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内のデータ記憶回路はカラムデコーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、前記データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。

また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に入力される。

ワード線制御回路６は、メモリセルアレイ１に接続されている。このワード線制御回路６は、メモリセルアレイ１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。

メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御信号及び制御電圧発生回路７に接続され、この制御信号及び制御電圧発生回路７によって制御される。制御信号及び制御電圧発生回路７は、制御信号入力端子８に接続され、外部から制御信号入力端子８を介して入力される制御信号によって制御される。

前記ビット線制御回路２、カラムデコーダ３、ワード線制御回路６、制御信号及び制御電圧発生回路７は書き込み回路、及び読み出し回路を構成している。

また、前記メモリセルアレイ１は、電気フューズとしてのＲＯＭ部１−１を有している。このＲＯＭ部１−１は、メモリセルアレイと同様に、ＥＥＰＲＯＭセルにより構成されている。このＲＯＭ部１−１は、後述するように、ベリファイ読み出し電圧やデータの読み出し電圧を発生するためのパラメータデータを記憶する。

さらに、制御信号及び制御電圧発生回路７は、後述するように、演算回路２１及び電圧発生回路３１を有している。演算回路２１は、ＲＯＭ部１−１から供給されるパラメータデータに基づき、トリミングデータを発生し、電圧発生回路３１はトリミングデータに基づきベリファイ読み出し電圧やデータの読み出し電圧を発生する。

図３は、図２に示すメモリセルアレイ１及びビット線制御回路２の構成を示している。メモリセルアレイ１には複数のＮＡＮＤセルが配置されている。１つのＮＡＮＤセルは、直列接続された例えば３２個のＥＥＰＲＯＭからなるメモリセルＭＣと、選択ゲートＳ１、Ｓ２とにより構成されている。選択ゲートＳ２はビット線ＢＬ０ｅに接続され、選択ゲートＳ１はソース線ＳＲＣに接続されている。各ロウに配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ２９、ＷＬ３０、ＷＬ３１に共通接続されている。また、選択ゲートＳ２はセレクト線ＳＧＤに共通接続され、選択ゲートＳ１はセレクト線ＳＧＳに共通接続されている。

ビット線制御回路２は複数のデータ記憶回路１０を有している。各データ記憶回路１０には、一対のビット線（ＢＬ０ｅ、ＢＬ０ｏ）、（ＢＬ１ｅ、ＢＬ１ｏ）…（ＢＬｉｅ、ＢＬｉｏ）、（ＢＬ８ｋｅ、ＢＬ８ｋｏ）が接続されている。

メモリセルアレイ１は、破線で示すように、複数のブロックを含んでいる。各ブロックは、複数のＮＡＮＤセルにより構成され、例えばこのブロック単位でデータが消去される。また、消去動作は、データ記憶回路１０に接続されている２本のビット線について同時に行なわれる。

また、ビット線の１つおきに配置され、１つのワード線に接続された複数のメモリセル（破線で囲まれた範囲のメモリセル）は、１セクタを構成する。このセクタ毎にデータが書き込まれ、読み出される。

リード動作、プログラムベリファイ動作及びプログラム動作時において、データ記憶回路１０に接続されている２本のビット線（ＢＬｉｅ、ＢＬｉｏ）のうち外部より供給されるアドレス信号（ＹＡ０、ＹＡ１…ＹＡｉ…ＹＡ８ｋ）に応じて１本のビット線が選択される。さらに、外部アドレスに応じて、１本のワード線が選択される。

図４（ａ）（ｂ）はメモリセル及び選択トランジスタの断面図を示している。図４（ａ）はメモリセルを示している。基板５１（後述するＰ型ウェル領域５５）にはメモリセルのソース、ドレインとしてのｎ型拡散層４２が形成されている。Ｐ型ウェル領域５５の上にはゲート絶縁膜４３を介して浮遊ゲート（ＦＧ）４４が形成され、この浮遊ゲート４４の上には絶縁膜４５を介して制御ゲート（ＣＧ）４６が形成されている。図４（ｂ）は選択ゲートを示している。Ｐ型ウェル領域５５にはソース、ドレインとしてのｎ型拡散層４７が形成されている。Ｐ型ウェル領域５５の上にはゲート絶縁膜４８を介して制御ゲート４９が形成されている。

図５は、半導体記憶装置の断面図を示している。例えばＰ型半導体基板５１内には、Ｎ型ウェル領域５２、５３、５４、Ｐ型ウェル領域５５、５６が形成されている。Ｎ型ウェル領域５２内にはＰ型ウェル領域５５が形成され、このＰ型ウェル領域５５内にメモリセルアレイ１を構成する低電圧ＮチャネルトランジスタＬＶＮＴｒが形成されている。さらに、前記Ｎ型ウェル領域５３、Ｐ型ウェル領域５６内に、データ記憶回路１０を構成する低電圧ＰチャネルトランジスタＬＶＰＴｒ、低電圧ＮチャネルトランジスタＬＶＮＴｒが形成されている。前記基板５１内には、ビット線とデータ記憶回路１０を接続する高電圧ＮチャネルトランジスタＨＶＮＴｒが形成されている。また、前記Ｎ型ウェル領域５４内には例えばワード線駆動回路等を構成する高電圧ＰチャネルトランジスタＨＶＰＴｒが形成されている。図５に示すように、高電圧トランジスタＨＶＮＴｒ、ＨＶＰＴｒは、低電圧トランジスタＬＶＮＴｒ、ＬＶＰＴｒに比べて例えば厚いゲート絶縁膜を有している。

図６は、図３に示すデータ記憶回路１０の一例を示す回路図である。

このデータ記憶回路１０は、例えば４ビット、１６値のデータを書き込み、読み出す場合を示しており、プライマリデータキャッシュ（ＰＤＣ）、セコンダリデータキャッシュ（ＳＤＣ）、ダイナミックデータキャッシュ（ＤＤＣ）、テンポラリデータキャッシュ（ＴＤＣ）を有している。ＳＤＣ、ＰＤＣ、ＤＤＣは、書き込み時に入力データを保持し、読み出し時に読み出しデータを保持し、ベリファイ時に一時的にデータを保持し、多値データを記憶する際に内部データの操作に使用される。ＴＤＣは、データの読み出し時にビット線のデータを増幅し、一時的に保持するとともに、多値データを記憶する際に内部データの操作に使用される。

ＳＤＣは、ラッチ回路を構成するクロックドインバータ回路６１ａ、６１ｂ、及びトランジスタ６１ｃ、６１ｄにより構成されている。トランジスタ６１ｃはクロックドインバータ回路６１ａの入力端と、クロックドインバータ回路６１ｂの入力端の間に接続されている。このトランジスタ６１ｃのゲートには信号ＥＱ２が供給されている。トランジスタ６１ｄはクロックドインバータ回路６１ａの出力端と接地間に接続されている。このトランジスタ６１ｄのゲートには信号ＰＲＳＴが供給されている。ＳＤＣのノードＮ２ａは、カラム選択トランジスタ６１ｅを介して入出力データ線ＩＯｎに接続され、ノードＮ２ｂは、カラム選択トランジスタ６１ｆを介して入出力データ線ＩＯに接続される。これらトランジスタ６１ｅ、６１ｆのゲートにはカラム選択信号ＣＳＬｉが供給されている。ＳＤＣのノードＮ２ａは、トランジスタ６１ｇ、６１ｈを介してＰＤＣのノードＮ１ｂに接続されている。トランジスタ６１ｇのゲートには信号ＢＬＣ２が供給され、トランジスタ６１ｈのゲートには信号ＢＬＣ１が供給されている。

ＰＤＣは、クロックドインバータ回路６１ｉ、６１ｊ及びトランジスタ６１ｋにより構成されている。トランジスタ６１ｋは、クロックドインバータ回路６１ｉの入力端とクロックドインバータ回路６１ｊの入力端の相互間に接続されている。このトランジスタ６１ｋのゲートには信号ＥＱ１が供給されている。ＰＤＣのノードＮ１ｂはトランジスタ６１ｌのゲートに接続されている。このトランジスタ６１ｌの電流通路の一端はトランジスタ６１ｍを介して接地されている。このトランジスタ６１ｍのゲートには信号ＣＨＫ１が供給されている。また、トランジスタ６１ｌの電流通路の他端はトランスファーゲートを構成するトランジスタ６１ｎ、６１ｏの電流通路の一端に接続されている。このトランジスタ６１ｎのゲートには信号ＣＨＫ２ｎが供給されている。また、トランジスタ６１ｏのゲートはノードＮ３に接続されている。トランジスタ６１ｎ、６１ｏの電流通路の他端には、信号ＣＯＭｉが供給されている。この信号ＣＯＭｉは全データ記憶回路１０に共通の信号であり、全データ記憶回路１０のベリファイが完了したかどうかを示す信号である。すなわち、後述するように、ベリファイが完了すると、ＰＤＣのノードＮ１ｂがローレベル（ノードＮ１ａがハイレベル）となる。この状態において、信号ＣＨＫ１、ＣＨＫ２ｎをハイレベルとすると、ベリファイが完了している場合、信号ＣＯＭｉがハイレベルとなる。

さらに、前記ＴＤＣは、例えばＭＯＳキャパシタ６１ｐにより構成されている。このキャパシタ６１ｐは、一端が前記トランジスタ６１ｇ、６１ｈの接続ノードＮ３に接続され、他端に後述する信号ＢＯＯＳＴが供給されている。また、接続ノードＮ３には、トランジスタ６１ｑＡ〜６１ｑＤを介してＤＤＣが接続されている。トランジスタ６１ｑＡ〜６１ｑＤのゲートには、信号ＲＥＧＡ〜ＲＥＧＤが供給されている。

ＤＤＣは、トランジスタ６１ｒＡ〜６１ｒＤ、６１ｓＡ〜６１ｓＤにより構成されている。トランジスタ６１ｒＡ〜６１ｒＤの電流通路の一端には信号ＶＲＥＧＡ〜ＶＲＥＧＤが供給され、他端は前記トランジスタ６１ｑＡ〜６１ｑＤの電流通路に接続されている。このトランジスタ６１ｒＡ〜６１ｒＤのゲートはトランジスタ６１ｓＡ〜６１ｓＤを介して前記ＰＤＣのノードＮ１ａに接続されている。このトランジスタ６１ｓＡ〜６１ｓＤのゲートには信号ＤＴＧＡ〜ＤＴＧＤが供給されている。

さらに、前記接続ノードＮ３にはトランジスタ６１ｔ、６１ｕの電流通路の一端が接続されている。トランジスタ６１ｕの電流通路の他端には信号ＶＰＲＥが供給され、ゲートにはＢＬＰＲＥが供給されている。前記トランジスタ６１ｔのゲートには信号ＢＬＣＬＡＭＰが供給されている。このトランジスタ６１ｔの電流通路の他端はトランジスタ６１ｖを介してビット線ＢＬｏの一端に接続され、トランジスタ６１ｗを介してビット線ＢＬｅの一端に接続されている。ビット線ＢＬｏの一端はトランジスタ６１ｘの電流通路の一端に接続されている。このトランジスタ６１ｘのゲートには信号ＢＩＡＳｏが供給されている。ビット線ＢＬｅの一端はトランジスタ６１ｙの電流通路の一端に接続されている。このトランジスタ６１ｙのゲートには信号ＢＩＡＳｅが供給されている。これらトランジスタ６１ｘ、６１ｙの電流通路の他端には、信号ＢＬＣＲＬが供給されている。トランジスタ６１ｘ、６１ｙは、信号ＢｌＡＳｏ、ＢｌＡＳｅに応じてトランジスタ６１ｖ、６１ｗと相補的にオンとされ、非選択のビット線に信号ＢＬＣＲＬの電位を供給する。

尚、前記ノードＮ３と接地間には、例えばＭＯＳキャパシタ６１ｚが接続されている。このキャパシタ６１ｚは、後述するＴＤＣのキャパシタ６１ｐを信号ＢＯＯＳＴにより昇圧する際、カップリングにより、ノードＮ３の電位が上昇し過ぎないように、ノードＮ３の電位を調整する。以後、ＰＤＣのデータはノードＮ１ａの電位、ＳＤＣのデータはノードＮ２ａの電位、ＴＤＣのデータはノードＮ３の電位、ＤＤＣのデータはノードＮ４の電位とする。

上記各信号及び電圧は、図２に示す制御信号及び制御電圧発生回路７により生成され、この制御信号及び制御電圧発生回路７の制御に基づき、データの書き込み、ベリファイ、読み出し動作が制御される。

本メモリは、例えば１つのセルに１６値のレベルにより、４ビットのデータを記憶する。この４ビットの切り替えはアドレス（第１ページ、第２ページ、第３ページ、第４ページ）によって制御される。

尚、本実施形態において、図６に示すデータ記憶回路の構成及び具体的な動作は、本質的ではないため省略する。

図７は、メモリセルのデータとメモリセルの閾値の関係を示している。消去動作を行なうとメモリセルのデータは“０”となる。書込み動作によりメモリセルのデータは“１”〜“Ｆ”へと変化する。データ書き込み時のベリファイ読み出しは、閾値レベル“１’”〜“Ｆ’”を用いて行なわれ、データ読み出し時は、閾値レベル“１”〜“Ｆ”を用いて行なわれる。読み出し時の閾値レベルは、ベリファイ読み出し時の閾値レベルより若干低く設定されている。すなわち、ベリファイ読み出し時の閾値レベルは、読み出し時の閾値レベルに対して若干マージンが設定されている。

図８、図９は、ベリファイ読み出し、及び読み出し時における閾値レベルの生成方法を示している。本実施形態において、ベリファイ読み出し時の、及び読み出し時における閾値レベルは、複数のパラメータを用いて演算される。

すなわち、ベリファイ読み出し時の閾値レベルは、パラメータＶＣＧ＿Ｔ＿ＰＴ＿０Ｖ、ＤＶＣＧ＿Ｔ＿Ｖ、ＤＤＶＣＧ＿Ｔ＿１Ｖ〜ＤＤＶＣＧ＿Ｔ＿ＦＶに基づいて演算される。パラメータＶＣＧ＿Ｔ＿ＰＴ＿０Ｖは、チップ固有の値であり、例えば０Ｖ〜０．３７５Ｖのうち２５ｍＶ毎に設定された１つの値である。パラメータＤＶＣＧ＿Ｔ＿Ｖは、例えば０．２Ｖ〜０．５７５Ｖのうち２５ｍＶ毎に設定された１つの値である。ＤＤＶＣＧ＿Ｔ＿１Ｖ〜ＤＤＶＣＧ＿Ｔ＿ＦＶは、例えば０Ｖ〜０．３７５Ｖのうち２５ｍＶ毎に設定された１６個の値である。

また、図８、図１０に示すように、読み出し時の閾値レベルに関するパラメータＤＶＣＧ＿Ｔ＿Ｒ、ＤＤＶＣＧ＿Ｔ＿１Ｖ〜ＤＤＶＣＧ＿Ｔ＿ＦＲは、ベリファイ読み出し時の閾値レベルと読み出し時の閾値レベルとの差に設定されている。すなわち、パラメータＤＶＣＧ＿Ｔ＿Ｒは、−０．３７５Ｖ〜０Ｖのうち２５ｍＶ毎に設定された１つの値である。ＤＤＶＣＧ＿Ｔ＿１Ｒ〜ＤＤＶＣＧ＿Ｔ＿ＦＲは、例えば−０．３７５Ｖ〜０Ｖのうち２５ｍＶ毎に設定された１６個の値である。

上記パラメータＶＣＧ＿Ｔ＿ＰＴ＿０Ｖ、ＤＶＣＧ＿Ｔ＿Ｖ、ＤＤＶＣＧ＿Ｔ＿１Ｖ〜ＤＤＶＣＧ＿Ｔ＿ＦＶ、ＤＶＣＧ＿Ｔ＿Ｒ、ＤＤＶＣＧ＿Ｔ＿１Ｖ〜ＤＤＶＣＧ＿Ｔ＿ＦＲは、図２に示すメモリセルアレイ１のＲＯＭ部１−１に記憶されている。

図９に示すように、ベリファイ読み出しにおいて、例えば閾値レベル１の電圧ＶＣＧ＿Ｔ＿１Ｖ〜閾値レベルＦの電圧ＶＣＧ＿Ｔ＿ＦＶは、次式（１）により求められる。

ＶＣＧ＿Ｔ＿１Ｖ＝ＶＣＧ＿ＴＰＴ＿０Ｖ＋ＤＶＣＧ＿Ｔ＿Ｖ＋ＤＤＶＣＧ＿Ｔ＿１Ｖ
ＶＣＧ＿Ｔ＿２Ｖ＝ＶＣＧ＿Ｔ＿１Ｖ＋ＤＶＣＧ＿Ｔ＿Ｖ＋ＤＤＶＣＧ＿Ｔ＿２Ｖ
：
：
ＶＣＧ＿Ｔ＿ＦＶ＝ＶＣＧ＿Ｔ＿ＥＶ＋ＤＶＣＧ＿Ｔ＿Ｖ＋ＤＤＶＣＧ＿Ｔ＿ＦＶ
…（１）
また、読み出し時において、例えば閾値レベル１の電圧ＶＣＧ＿Ｔ＿１Ｒ〜閾値レベルＦの電圧ＶＣＧ＿Ｔ＿ＦＲは、次式（２）のように、ベリファイ読み出し時の電圧からベリファイ読み出し時の電圧と読み出し時の電圧の差分を減算（負の値である差分を加算）することにより求められる。

ＶＣＧ＿Ｔ＿１Ｒ＝ＶＣＧ＿Ｔ＿１Ｖ＋ＤＶＣＧ＿Ｔ＿Ｒ＋ＤＤＶＣＧ＿Ｔ＿１Ｒ
ＶＣＧ＿Ｔ＿２Ｒ＝ＶＣＧ＿Ｔ＿２Ｖ＋ＤＶＣＧ＿Ｔ＿Ｒ＋ＤＤＶＣＧ＿Ｔ＿２Ｒ
：
：
ＶＣＧ＿Ｔ＿ＦＲ＝ＶＣＧ＿Ｔ＿ＥＶ＋ＤＶＣＧ＿Ｔ＿Ｒ＋ＤＤＶＣＧ＿Ｔ＿ＦＲ
…（２）
図１は、上記演算を行なう演算回路２１を示している。この演算回路２１は、図２の制御信号及び制御電圧発生回路７に設けられている。

演算回路２１は、レジスタ２２−１〜２２−３３と、２３−１、２３−２と、セレクタ２４、セレクタ２５と、加算器２６と、レジスタ２７とにより構成されている。レジスタ２２−１〜２２−３３は、ベリファイ読み出し用パラメータＶＣＧ＿Ｔ＿ＰＴ＿０Ｖ、ＤＤＶＣＧ＿Ｔ＿１Ｖ〜ＤＤＶＣＧ＿Ｔ＿ＦＶ、及び読み出し用パラメータＤＤＶＣＧ＿Ｔ＿１Ｖ〜ＤＤＶＣＧ＿Ｔ＿ＦＲをそれぞれ保持する。レジスタ２３−１、２３−２は、ベリファイ読み出し用パラメータＤＶＣＧ＿Ｔ＿Ｖと、読み出し用パラメータＤＶＣＧ＿Ｔ＿Ｒをそれぞれ保持する。セレクタ２４は、レジスタ２２−１〜２２−３３に接続され、制御信号ＣＳ１に従って、これらのうちの１つを選択する。セレクタ２５は、レジスタ２３−１、２３−２に接続され、制御信号ＣＳ２に従って、これらのうちの１つを選択する。加算器２６は、セレクタ２４、セレクタ２５の出力端、レジスタ２７の出力端に入力端が接続され、出力端がレジスタ２７の入力端に接続されている。

上記構成において、チップに電源が投入されたとき、ＲＯＭ部１−１に記憶された各パラメータが読み出され、制御信号及び制御電圧発生回路７に供給される。これらパラメータは、演算回路２１の対応するレジスタに供給される。すなわち、ベリファイ読み出し用パラメータＶＣＧ＿Ｔ＿ＰＴ＿０Ｖ、ＤＤＶＣＧ＿Ｔ＿１Ｖ〜ＤＤＶＣＧ＿Ｔ＿ＦＶ、及び読み出し用パラメータＤＤＶＣＧ＿Ｔ＿１Ｖ〜ＤＤＶＣＧ＿Ｔ＿ＦＲは、レジスタ２２−１〜２２−３３に保持され、ベリファイ読み出し用パラメータＤＶＣＧ＿Ｔ＿Ｖと読み出し用パラメータＤＶＣＧ＿Ｔ＿Ｒは、レジスタ２３−１、２３−２に保持される。

この状態において、ベリファイ読み出し時、セレクタ２４、２５、加算器２６、レジスタ２７は、上記式（１）に従って動作し、ベリファイ読み出し電圧に対応するパラメータが順次累積される。

また、データ読み出し時、セレクタ２４、２５、加算器２６、レジスタ２７は、上記式（２）に従って動作し、読み出し電圧に対応するパラメータが順次累積される。

上記のようにして算出されたベリファイ読み出し用閾値レベル、又は読み出し用閾値レベルは、トリミングデータとして制御信号及び制御電圧発生回路７の電圧発生回路３１に供給される。

図１１は、電圧発生回路３１の一例を示している。この電圧発生回路３１は、基準電圧発生回路３１−１と、内部電圧発生回路３１−２とにより構成されている。基準電圧発生回路３１−１は、差動増幅器３２、ＰチャネルＭＯＳトランジスタ３３、抵抗３４、３５により構成されている。差動増幅器３２の一方入力端には、例えば図示せぬバンドギャップリファレンス回路により発生された基準電圧Ｖｂｇｒが供給されている。差動増幅器３２の出力端はトランジスタ３３のゲートに接続されている。このトランジスタ３３のソースは電源Ｖｃｃが供給されるノードに接続され、ドレインは抵抗３４の一端に接続されている。この抵抗３４の他端は抵抗３５を介して接地されるとともに、差動増幅器３２の他方入力端に接続されている。この基準電圧発生回路３１−１は、基準電圧Ｖｂｇｒ（例えば０．８Ｖ〜１．０Ｖ）より若干高い基準電圧Ｖｒｅｆを出力する。この電圧Ｖｒｅｆは、抵抗３４、３５の抵抗値をそれぞれＲ１、Ｒ２とすると、次式で表される。

Ｖｒｅｆ＝（Ｒ１＋Ｒ２）／Ｒ２×Ｖｂｇｒ
一方、内部電圧発生回路３１−２は、差動増幅器３６、ＰチャネルＭＯＳトランジスタ３７、抵抗３８、複数のＮチャネルＭＯＳトランジスタ３９−１〜３９−ｎ、デコーダ４０により構成されている。差動増幅器３６の一方入力端には、基準電圧発生回路３１−１の出力電圧Ｖｒｅｆが供給される。差動増幅器３６の出力端は、トランジスタ３７のゲートに接続される。このトランジスタ３７のソースは昇圧電位ＶＣＧＨＨ（例えば７Ｖ）が供給されるノードに接続され、ドレインは抵抗３８を介して接地されている。この抵抗３８の中間タップは差動増幅器３６の他方入力端に接続されている。さらに、抵抗３８は一端と他端との間に複数のタップを有している。トランジスタ３９−１〜３９０ｎの一端はこれらタップにそれぞれ接続されて、他端は出力ノードＶＣＧＲＶに接続されている。これらトランジスタ３９−１〜３９０ｎのゲートはデコーダ４０の出力端に接続されている。このデコーダ４０の入力端は前記演算回路２１の出力端に接続されている。

上記構成において、差動増幅器３６とトランジスタ３７は、基準電圧発生回路３１−１の出力電圧Ｖｒｅｆに基づき、抵抗３８の抵抗比に応じた電圧を発生させる。また、演算回路２１から出力されるベリファイ読み出し電圧、及び読み出し電圧に対応するトリミングデータＶＣＧ＿Ｔ＿（ｎ）Ｖ，Ｒは、デコーダ４０に供給される。デコーダ４０は、トリミングデータをデコードし、トランジスタ３９−１〜３９−ｎのいずれかをオンさせる。このため、出力端ＶＣＧＲＶからトリミングデータに対応したベリファイ読み出し電圧、又は読み出し電圧が出力される。

図１２は、メモリセルのプログラムシーケンスを概略的に示している。先ず、図１２を参照して、プロがラムシーケンスを概略的に説明する。

データを書き込む以前に消去動作が実行され、メモリセルの閾値電圧は例えば負の値に設定されている。この状態において、外部より第１乃至第4ページ分の書込みデータが入力され（Ｓ１１）、図３、図６に示すデータ記憶回路１０のデータキャッシュに所定の値がセットされる（Ｓ１２）。図６において、データを書き込む場合、ＰＤＣのノードＮ１ａがローレベルとされ、データを書き込まない場合、ノードＮ１ａがハイレベルとされる。この後、メモリセルへデータが書き込まれる（Ｓ１３）。この書き込み動作は、4ページ分１６値又は１５値のレベルへ同時に書き込む。

プログラムが終了すると、例えば閾値レベル（１’）でベリファイが実行される（Ｓ１４）。このとき、図１に示す演算回路２１は、複数のレジスタに保持されたパラメータから閾値レベル（１’）に対応するトリミングデータＶＣＧ＿Ｔ＿１Ｖを生成する。このトリミングデータＶＣＧ＿Ｔ＿１Ｖは、図１１に示す内部電圧発生回路３１のデコーダ４０に供給される。このデコーダ４０は、トリミングデータをデコードし、トランジスタ３９−１〜３９ｎから対応する１つのトランジスタを選択してオンさせる。このため、トリミングデータに対応した閾値レベル（１’）に対応する電圧が発生される。メモリセルの閾値データが閾値レベル（１’）に達している場合、ＰＤＣのノードはハイレベルとなり、次回以降のプログラムでは書き込まれない。しかし、閾値レベル（１’）に達していない場合、ＰＤＣのノードはローレベルのままとなり、次回のプログラムで書き込まれ、閾値レベル（１’）に達するまで、プログラムとベリファイが繰り返される。

次に、閾値レベル（２’）でベリファイが実行される（Ｓ１５）。このとき、図１に示す演算回路２１は、複数のレジスタに保持されたパラメータから閾値レベル（２’）に対応するトリミングデータＶＣＧ＿Ｔ＿２Ｖを生成する。このトリミングデータＶＣＧ＿Ｔ＿２Ｖは、図１１に示す内部電圧発生回路３１のデコーダ４０に供給される。このデコーダ４０は、トリミングデータをデコードし、トランジスタ３９−１〜３９ｎから対応する１つのトランジスタを選択してオンさせる。このため、トリミングデータに対応した閾値レベル（２’）に対応する電圧が発生される。メモリセルの閾値データが閾値レベル（２’）に達していない場合、メモリセルの閾値データが閾値レベル（２’）に達するまでプログラムとベリファイが繰り返される。

このような動作が、閾値レベル（３’）から閾値レベル（Ｆ’）まで繰り返し実行され（Ｓ２９）、全てのデータ記憶回路１０のＰＤＣのノードＮ１ａがハイレベルとなるとベリファイ動作が終了される（Ｓ３０）。

次に、上記プログラムシーケンスにおいて、ベリファイ読み出し動作の詳細について説明する。

図１３は、従来のベリファイ読み出しにおけるワード線及びビット線の波形を示している。選択されたワード線（以下、選択ワード線とう称す）には、メモリセルのデータを読み出すための閾値レベルに対応する電圧が供給され、非選択ワード線には非選択セルをオンさせるための電圧Ｖｒｅａｄ（例えば６Ｖ）が供給される。このため、選択ワード線は非選択ワード線とのカップリングにより、立ち上がりが高い電位ＶＲＥとなってしまう。この間、ビット線を所定のレベル（例えば０．７Ｖ）までプリチャージして充電させる。選択ワード線の電位がＶＲＥから所定のレベルに戻った後、選択ゲートに例えば読み出し電圧６Ｖを供給し、選択ゲートをオンさせる。セルがオンしている場合（ベリファイ用閾値レベルを超えていない場合）、ビット線は放電し、セルがオフしている場合（ベリファイ用閾値レベルを超えている場合）、ビット線は放電せず、前のプリチャージ電位を保持する。このように、従来は、選択ワード線の電位がＶＲＥから所定のレベルに戻るまでの時間を待って選択ゲートをオンしていたため、ベリファイに時間がかかる欠点があった。

一方、図１４は、本実施形態のベリファイ読み出しにおけるワード線及びビット線の波形を示している。本実施形態において、例えば図１２に示すベリファイレベル（１’）の状態となると直ぐに、非選択ワード線が電圧Ｖｒｅａｄに設定される。これと同時に、図１に示す演算回路２１により、ベリファイ用のトリミングデータが計算される。この後、選択ワード線に、ベリファイ読み出し電圧が供給される。この時、非選択ワード線は、ある程度の電位に立ち上がっているため、選択ワード線がカップリングにより非選択ワード線の電位の影響を受けることが少ない。この後、選択ゲートをオンさせる。セルがオンしている場合（ベリファイ用閾値レベルを超えていない場合）、ビット線は放電し、セルがオフしている場合（ベリファイ用閾値レベルを超えている場合）、ビット線は放電せず、プリチャージ電位を保持する。

このようなタイミング制御とすることにより、選択ワード線の電位が安定するまでの時間を短縮することができる。しかも、非選択ワード線に電位を供給してから選択ワード線に電位を供給する間で、トリミングデータを演算することができるため、無駄な待ち時間を削減でき、高速動作が可能である。

尚、プログラムの開始時において、メモリセルの閾値電圧は、高い閾値電圧に達していない。このため、図１２に示すベリファイ（１’）〜（Ｆ’）において、例えばベリファイ（７’）〜（Ｆ’）は行なわず、スキップしてもよい。また、プログラムの終盤において、低い閾値電圧のベリファイは終了している。このため、例えばベリファイ（１’）〜（６’）は行なわず、スキップすることも可能である。

上記説明は、ベリファイ読み出しについて行なった。しかし、メモリセルに記憶されたデータを読み出す読み出し動作の場合も、ベリファイ読み出し動作と同様である。すなわち、非選択ワード線に電圧Ｖｒｅａｄを供給した後、読み出し電圧を生成するためのトリミングデータを計算し、このトリミングデータに基づいて読み出し電圧を生成し、選択ワード線に供給する。読み出し時のトリミングデータは、前述したように、ベリファイ読み出し時のトリミングデータに基づいて計算される。

例えば閾値レベル３を読み出す場合、図１に示す演算回路２１の加算器２６は、ＤＶＣＧ＿Ｔ＿ＶとＤＤＶＣＧ＿Ｔ＿１Ｖの２つのパラメータを加え、この結果をＶＣＧ＿Ｔ＿１Ｖとする。次に、このＶＣＧ＿Ｔ＿１ＶにＤＶＣＧ＿Ｔ＿ＶとＤＤＶＣＧ＿Ｔ＿２Ｖの２つのパラメータを加え、この結果をＶＣＧ＿Ｔ＿２Ｖとする。次に、このＶＣＧ＿Ｔ＿２ＶにＤＶＣＧ＿Ｔ＿ＶとＤＤＶＣＧ＿Ｔ＿３Ｖの２つのパラメータを加え、この結果ＶＣＧ＿Ｔ＿３Ｖが閾値レベル３のベリファイ読み出し用のトリミングデータとなる。次にこのＶＣＧ＿Ｔ＿３ＶにＤＶＣＧ＿Ｔ＿ＲとＤＤＶＣＧ＿Ｔ＿３Ｒの２つのパラメータを加え、この結果、ＶＣＧ＿Ｔ＿３Ｒが閾値レベル３の読み出し用トリミングデータとなる。

上記第１の実施形態によれば、ベリファイ読み出しの閾値レベルに対応したパラメータ、及び読み出しの閾値レベルに対応したパラメータをＲＯＭ部１−１に記憶し、このＲＯＭ部１−１に記憶されたパラメータを演算回路２１により累積することによって、ベリファイ読み出し用トリミングデータ、及び読み出し用トリミングデータを生成している。このため、各パラメータの数を従来に比べて削減することができ、ＲＯＭ部１−１の記憶容量、及びレジスタの数を削減できる。

しかも、読み出し用トリミングデータはベリファイ読み出し用トリミングデータに基づき生成されるため、読み出しの閾値レベルに対応したパラメータの数を大幅に低減できる利点を有している。

さらに、選択ワード線は、非選択ワード線を立ち上げた後で、演算回路２１により、トリミングデータを算出した後に立ち上げている。このため、選択ワード線の電位が非選択ワード線の電位に影響を受けることを防止できるため、選択ワード線の電位が安定するまでの時間を短縮することができる。しかも、非選択ワード線に電位を供給してから選択ワード線に電位を供給する間で、トリミングデータを演算することができるため、無駄な待ち時間を削減でき、高速動作が可能である。

（第２の実施形態）
次に、上記パラメータの設定について説明する。

図１５は、図１に示すレジスタ２２−１〜２２−３３の一例を示している。各レジスタ２２−１〜２２−３３は、例えば４個のフリップフロップ回路ＦＦ１〜ＦＦ４により構成されている。フリップフロップ回路ＦＦ１〜ＦＦ４には、クロック信号ＣＬＫが供給され、各レジスタ２２−１〜２２−３３、２３−１、２３−２は、クロック信号ＣＬＫに応じてカウンタと同様の動作を行なう。つまり、フリップフロップ回路ＦＦ１〜ＦＦ４は、クロック信号ＣＬＫに応じて順次入力信号をシフトしカウントする。

パラメータの設定は、ウェハ状態におけるダイソートテスト時に行われる。ダイソートテスト時において、チップより出力されるベリファイ読み出し用閾値レベル及び読み出し用閾値レベルが所定の電圧となるようトリミングを行なう。

すなわち、先ず、ベリファイ読み出しの例えば閾値レベル０の電圧が所定の電位となるよう、パラメータＶＣＧ＿Ｔ＿ＰＴ＿０Ｖを変化させてトリミングする。つまり、レジスタ２２−１のフリップフロップ回路ＦＦ１〜ＦＦ４にクロック信号を供給し、順次レジスタの値をカウントアップする。セレクタ２４は、レジスタ２２−１の出力信号を選択し、セレクタ２５は非選択とする。また、加算器２６は、累積加算は行なわない。このため、セレクタ２４により選択されたレジスタ２２−１の出力信号はレジスタ２７を介して図１１に示す内部電圧発生回路３１−２に供給される。内部電圧発生回路３１−２は、デコーダ４０でレジスタ２２−１の出力信号をデコードし、このデコード出力信号によりトランジスタ３９−１〜３９−ｎから１つのトランジスタをオンさせる。このオンとされたトランジスタの出力電圧は、例えば図示せぬ外部のテスタに供給され、パラメータＶＣＧ＿Ｔ＿ＰＴ＿０Ｖに対応する基準電圧と比較される。この動作をフリップフロップ回路ＦＦ１〜ＦＦ４にクロック信号が供給される毎に繰り返される。そして、内部電圧発生回路３１−２から出力される電圧とパラメータＶＣＧ＿Ｔ＿ＰＴ＿０Ｖに対応する基準電圧とが一致した場合、クロック信号が停止され、そのときのフリップフロップ回路ＦＦ１〜ＦＦ４のカウント値がパラメータＶＣＧ＿Ｔ＿ＰＴ＿０Ｖとしてレジスタ２２−１に保持される。

パラメータＤＶＣＧ＿Ｔ＿Ｖ、ＤＶＣＧ＿Ｔ＿Ｒは、予め適当な値を定めておく、したがって、これらのパラメータについてトリミングは行なわない。

次に、ベリファイ読み出し用の閾値レベル１に対応する電圧がトリミングされる。このトリミングは、閾値レベルの低い側から行なう。すなわち、先ず、セレクタ２４は、ＶＣＧ＿Ｔ＿ＰＴ＿０Ｖを選択し、セレクタ２５は非選択としてレジスタ２７にＶＣＧ＿Ｔ＿ＰＴ＿０Ｖを保持させる。この後、セレクタ２４はＤＤＶＣＧ＿Ｔ＿１Ｖを選択し、セレクタ２５はＤＶＣＧ＿Ｔ＿Ｖを選択する。加算器２６は、これらを加算する。このため、加算器２６の出力信号ＶＣＧ＿Ｔ＿１Ｖ＝ＶＣＧ＿Ｔ＿ＴＰ＿０Ｖ＋ＤＶＣＧ＿Ｔ＿Ｖ＋ＤＤＶＣＧ＿Ｔ＿１Ｖとなる。この出力信号はレジスタ２７を介して図１１に示す内部電圧発生回路３１−２に供給される。内部電圧発生回路３１−２に供給された信号は、デコーダ４０でデコードされ、このデコード出力信号によりトランジスタ３９−１〜３９−ｎから１つのトランジスタをオンされる。このオンされたトランジスタから出力される電圧は、図示せぬテスタにおいて、ベリファイ読み出し用の閾値レベル１に対応する基準電圧と比較される。

このトランジスタから出力される電圧と基準電圧とが不一致である場合、クロック信号に応じてレジスタ２２−２から出力される信号がセレクタ２４、加算器２６、レジスタ２７を介してデコーダ４０に供給される。デコーダ４０のデコード出力信号により、トランジスタ３９−１〜３９−ｎから１つのトランジスタがオンされる。この内部電圧発生回路３１−２から出力される電圧は、図示せぬテスタにおいて、ベリファイ読み出し用の閾値レベル１に対応する基準電圧と比較される。

上記動作が繰り返され、内部電圧発生回路３１−２から出力される電圧とベリファイ読み出し用の閾値レベル１に対応する基準電圧とが一致したとき、クロック信号ＣＬＫが停止され、そのときのフリップフロップ回路のカウント値がパラメータＤＤＶＣＧ＿Ｔ＿１Ｖとしてレジスタ２２−２に保持される。

このような動作が、ベリファイ読み出し用の閾値レベル２〜Ｆ、読み出し用の閾値レベル１〜Ｆに対して実行される。トリミング終了後、各レジスタ２２−１〜２２−３３、２３−１、２３−２に保持されたパラメータは、図２に示すビット線制御回路２、図６に示すデータ記憶回路１０を介してメモリセル１のＲＯＭ部１−１に記憶される。

尚、１６値のデータを記憶するＮＡＮＤ型フラッシュメモリの場合、下のレベルより、１５回のトリミングを行なう必要がある。しかし、各閾値レベルの増分としてのパラメータＤＤＶＣＧ＿Ｔ＿ｎＶの値は、パラメータＶＣＧ＿Ｔ＿ＰＴ＿０Ｖ、ＤＶＣＧ＿Ｔ＿Ｖ、及びＤＶＣＧ＿Ｔ＿Ｒに比べて小さい。このため、例えば閾値レベル２、３、５、６、９、１０、１１、１２、１４のトリミング動作を省略し、例えば閾値レベル１、４、８、Ｃ、Ｆの順のように飛ばして行なうことも可能である。この場合、例えば閾値レベル１のトリミングを行う場合、レジスタ２２−２にクロック信号を供給するとともに、レジスタ２２−３、２２−４にもクロック信号を供給し、レジスタ２２−３、２２−４をレジスタ２２−２−と同時にカウントアップ動作させる。セレクタ２４はレジスタ２２−２の出力信号を選択し、この信号に基づき閾値レベル１のトリミングを行う。閾値レベル１のトリミングが終了し、レジスタ２２−２に保持されているカウント値をパラメータＤＤＶＣＧ＿Ｔ＿２Ｖとしてレジスタ２２−２に保持するとき、レジスタ２２−３、２２−４に保持されているカウント値をパラメータＤＤＶＣＧ＿Ｔ＿３Ｖ、ＤＤＶＣＧ＿Ｔ＿４Ｖとしてレジスタ２２−３、２２−４に保持する。同様にして、閾値レベル５、６、９、１０、１１、１２、１４のパラメータを設定する。

このような方法によりパラメータを設定することにより、トリミングに要する時間を短縮することができる。

上記第２の実施形態によれば、演算回路２１、内部電圧発生回路３１−２を用いて、トリミングデータとしてのパラメータを設定することができる。このため、別途回路を増加することなくパラメータを設定することができるため、チップ面積の増大を防止できる。

また、値の小さなパラメータＤＤＶＣＧ＿Ｔ＿ｎＶの値は、全てをトリミング動作により決定せず、１つのパラメータの値を複数のパラメータで共有することにより、トリミング時間を一層高速化することができる。

（第３の実施形態）
図１６乃至図２０は、第３の実施形態を示している。

第１の実施形態において、基準電圧発生回路３１−１により発生される基準電圧Ｖｒｅｆは一定であり、内部電圧発生回路３１−２の抵抗値を変えることにより、閾値レベルに対応する電圧を発生していた。しかし、基準電圧発生回路３１−１により発生される基準電圧Ｖｒｅｆを変化させ、全体的に閾値レベルを変えることも可能である。

図１６（ａ）（ｂ）は、第１の実施形態におけるベリファイ電圧と、その＋４０％、−４０％の値の変化を示している。尚、図１６（ａ）（ｂ）は、閾値レベル１〜８までを示している。

一方、図１７（ａ）（ｂ）は、第１の実施形態の基準電圧Ｖｒｅｆを例えば０．６〜１．４倍させた場合を示している。図１６（ａ）（ｂ）、図１７（ａ）（ｂ）から明らかなように、基準電圧Ｖｒｅｆを変化させた場合、閾値レベルが大きなほうが閾値レベルの小さいほうに比べて電圧を大きくシフトさせることができる。

ところで、近時、素子の微細化に伴いビット線方向、ワード線方向に隣接するセル相互のカップリング容量による閾値分布のずれが問題となっている。ＮＡＮＤ型フラッシュメモリは、図１８に示すように、ＮＡＮＤセル内のビット線ＢＬ１、ＢＬ２から離れたワード線ＷＬ０からワード線ＷＬ３１の順序で書込みを行う。ワード線ＷＬ３１に接続されたセルは最後に書かれるため、ワード線ＷＬ０〜ＷＬ３０に接続されたセルより、隣接セルのカップリング容量による閾値のずれが少ない。このため、ワード線ＷＬ３１の閾値分布を全体的に下げることが可能である。

すなわち、図１９（ａ）は、ワード線ＷＬ０〜ＷＬ３０に接続されたメモリセルの閾値電圧の分布をＤＡで示し、ワード線３１に接続されたメモリセルの閾値電圧の分布をＤＢで示している。分布ＤＢのような閾値電圧の分布の場合、各閾値電圧間の電位を下げた場合においても、読み出し動作に支障がない。このため、図１９（ｂ）に示すように、全体的にレベルを低下させることができる。

このように、閾値電圧を全体的に低下させる場合、基準電圧Ｖｒｅｆを低下させることが有効である。

隣接セルのカップリング容量の影響は、書き込み順序により相違する。このため、具体的には、例えば図１８に示すように、ビット線ＢＬ１に接続されたＮＡＮＤセルのうちワード線ＷＬ０〜ＷＬ３０に接続されたメモリセルを書き込む場合の基準電圧Ｖｒｅｆの値を基準とすると、隣接するビット線ＢＬ２に接続されたＮＡＮＤセルのうちワード線ＷＬ０〜ＷＬ３０に接続されたメモリセルを書き込む場合の基準電圧は、Ｖｒｅｆ×０．９５に設定され、ビット線ＢＬ１に接続されたＮＡＮＤセルのうちワード線ＷＬ３１に接続されたメモリセルを書き込む場合の基準電圧は、Ｖｒｅｆ×０．９０に設定され、ビット線ＢＬ２に接続されたＮＡＮＤセルのうちワード線ＷＬ３１に接続されたメモリセルを書き込む場合の基準電圧は、Ｖｒｅｆ×０．８５に設定されることが好ましい。

図２０は、第３の実施形態に適用される基準電圧発生回路の一例を示しており、図１１と同一部分には同一符号を付す。

図２０において、抵抗Ｒ１には例えば複数のタップが設けられ、各タップに例えばＮチャネルＭＯＳトランジスタ５１−１〜５１−４の一端が接続されている。これらトランジスタ５１−１〜５１−４の他端は、出力ノードに接続されている。各トランジスタ５１−１〜５１−４のゲートには、倍率を設定するための制御信号ＭＳが供給される。例えば図１８に示すビット線ＢＬ２、ワード線ＷＬ３１に接続されたセルにデータを書き込む場合、すなわち、基準電圧Ｖｒｅｆ×０．８５の電圧を出力する場合、トランジスタ５１−１のゲートに供給される制御信号ＭＳがハイレベル、その他の制御信号ＭＳがローレベルとされる。このようにして発生された基準電圧Ｖｒｅｆ×０．８５は、図１１に示す内部電圧発生回路３１−２に供給され、内部電圧発生回路３１−２は、基準電圧Ｖｒｅｆ×０．８５に基づき、各閾値レベルに対応した電圧を発生する。

上記第３の実施形態によれば、基準電圧発生回路３１−１は、書き込むべきメモリセルの位置に応じて異なる基準電圧を発生している。すなわち、ビット線に近く、書き込み順序が遅いセルほど基準電圧を低く設定している。このため、隣接セルのカップリング容量の影響が少ないメモリセルの全体的な閾値電圧の分布を低下することができる。したがって、閾値電圧分布の広いセルに比べて書き込み速度を向上させることができる。

しかも、基準電圧Ｖｒｅｆの電位を変化させているため、各閾値レベルに対応したパラメータを変更する必要がない。又は、異なる基準電圧Ｖｒｅｆ毎にパラメータを設定する必要がない。したがって、パラメータの増加を防止することができる利点を有している。

（第４の実施形態）
また、第２の実施形態において、パラメータの設定は、各レベル毎にトリミングを行なうことにより定めたが、これに限定されるものではなく、基準電圧発生回路３１−１を用いてパラメータを設定することも可能である。

図２１は、第４の実施形態を示すものであり、基準電圧発生回路３１−１の変形例を示している。抵抗３４には、さらにトランジスタ５１−５，５１−６の一端が接続され、これらトランジスタ５１−５，５１−６の他端は出力ノードに接続されている。これらトランジスタ５１−１〜５１−６のゲートはデコーダ６１の出力端に接続されている。このデコーダ６１の入力端は、図２２に示す複数のフリップフロップ回路ＦＦ１〜ＦＦ４により構成された複数のレジスタ６２が接続されている。

このような構成において、レジスタにクロック信号ＣＬＫを供給して、クロック信号ＣＬＫをカウントする。このカウント出力信号はデコーダ６１に供給され、デコーダ６１の出力信号によりトランジスタ５１−１〜５１−６のいずれかがオンとされる。この基準電圧発生回路３１−１から出力された内部電圧発生回路３１−２に供給される。このとき、内部電圧発生回路３１−２のトランジスタはいずれか１つのみが選択されており、内部電圧発生回路３１−２の出力ノードＶＣＧＲＶの出力電圧が図示せぬテスタによりモニタされる。テスタは、先ず、例えば基準電圧Ｖｒｅｆ×０．９に対応した参照電圧にセットされ、ＶＣＧＲＶがこの参照電圧に達していない場合、レジスタに供給されるクロック信号ＣＬＫがインクリメントされる。また、ＶＣＧＲＶが参照電圧に達した場合、レジスタの値が保持される。このような動作が参照電圧の値を基準電圧Ｖｒｅｆ×０．９５、×１．０、×１．０５、×１．１と増加させて行なわれる。

第４の実施形態において、図８、図１５に示すパラメータは事前に適当な値を決めておき、上記のようにして、基準電圧をトリミングすることにより、レジスタにベリファイ読み出し用のパラメータを保持させることができる。また、第２の実施形態で説明したように、全てのパラメータをトリミング動作により決定せず、１つのパラメータの値を複数のパラメータで共有することにより、トリミング時間を一層高速化することができる。

第４の実施形態によっても、パラメータを設定することができる。しかも、各閾値レベル毎にトリミングをしないため、トリミングに要する時間を短縮できる利点を有している。

本発明は、上記各実施形態に限定されるものではなく、発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。

１…メモリセルアレイ、１−１…ＲＰＭ部、７…制御信号及び制御電圧発生回路、２１…演算回路、３１…電圧発生回路、２２−１〜２２−３３、２３−１，２３−２，２７，６２…レジスタ、２４、２５…セレクタ、２６…加算器、３１−１…基準電圧発生回路、３１−２…内部電圧発生回路。

Claims (6)

1. ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、
   前記ワード線、及びビット線の電位を制御する制御回路とを具備し、
   前記制御回路は、前記メモリセルからデータを読み出す読み出し動作時に、前記ワード線のうち選択されたワード線に隣接する非選択ワード線を立ち上げた後、選択ワード線を立ち上げることを特徴とする半導体記憶装置。
2. 前記非選択ワード線を立ち上げた後、前記選択ワード線を立ち上げる間に、前記ワード線に供給される電圧を決定するための電圧データを演算する演算回路をさらに具備することを特徴とする請求項１記載の半導体記憶装置。
3. 複数のメモリセルと選択ゲートが直列接続されたＮＡＮＤセルを有するメモリセルアレイと、
   基準電圧に基づき前記ＮＡＮＤセルのワード線に電位を供給する電圧発生回路と、
   前記基準電圧の電位を変える可変回路とを具備し、
   前記可変回路は、前記ＮＡＮＤセルのうち最後に書き込まれるメモリセルに対して、前記ＮＡＮＤセルの他のセルを書き込むときの第１の基準電圧より低い第２の基準電圧を出力することを特徴とする半導体記憶装置。
4. 複数のメモリセルと選択ゲートが直列接続された少なくとも第１、第２のＮＡＮＤセルを有するメモリセルアレイと、
   基準電圧に基づき前記第１、第２のＮＡＮＤセルのワード線に電位を供給する電圧発生回路と、
   前記基準電圧の電位を変える可変回路とを具備し、
   前記可変回路は、第１のＮＡＮＤセルのうち最後に書き込まれるメモリセルに対して、第１のＮＡＮＤセルの他のセルを書き込むときの第１の基準電圧より低い第２の基準電圧を出力し、前記第２のＮＡＮＤセルのうち最後に書き込まれるメモリセルに対して、前記第２の基準電圧より低い第３の基準電圧を出力し、前記第２のＮＡＮＤセルの他のセルを書き込むときの第１の基準電圧より低い第４の基準電圧を出力することを特徴とする半導体記憶装置。
5. 複数のメモリセルと選択ゲートが直列接続されたＮＡＮＤセルを有するメモリセルアレイと、
   基準電圧に基づき前記ＮＡＮＤセルのワード線に電位を供給する電圧発生回路と、
   前記基準電圧の電位を変える可変回路とを具備し、
   前記可変回路は、前記ＮＡＮＤセルのうち特定のメモリセルを書き込むとき第１の基準電圧を出力し、前記特定のメモリセルと別のメモリセルを書き込むとき、前記第１の基準電圧と異なる第２の基準電圧を出力することを特徴とする半導体記憶装置。
6. 複数のメモリセルと選択ゲートが直列接続された少なくとも第１、第２のＮＡＮＤセルを有するメモリセルアレイと、
   基準電圧に基づき前記第１、第２のＮＡＮＤセルのワード線に電位を供給する電圧発生回路と、
   前記基準電圧の電位を変える可変回路とを具備し、
   前記可変回路は、第１のＮＡＮＤセルのうち特定のメモリセルを書き込むとき第１の基準電圧を出力し、前記第１のＮＡＮＤセルの前記特定のメモリセルと別のメモリセルを書き込むとき、前記第１の基準電圧と異なる第２の基準電圧を出力し、前記第２のＮＡＮＤセルのうち特定のメモリセルを書き込むとき、前記第１、第２の基準電圧と異なる第３の基準電圧を出力し、前記第２のＮＡＮＤセルの前記特定のセルと別のメモリセルを書き込むとき前記第１、第２、第３の基準電圧と異なる第４の基準電圧を出力することを特徴とする半導体記憶装置。

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