JP2011103624A - Semiconductor integrated circuit, and oscillation circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To reduce the influence of stray capacitance due to wiring between a pad with an oscillator externally attached thereto and an internal circuit, in a semiconductor integrated circuit for providing an oscillation circuit by externally attaching an oscillator thereto. <P>SOLUTION: The semiconductor integrated circuit includes: a semiconductor substrate; an inverter 32 including an input terminal connected to a first pad P1 through a first resistor R1 and a first capacitor C<SB>AC</SB>, and an output terminal connected to a second pad P2 through a second resistor R2 and a third resistor R<SB>D</SB>; a feedback element 33 connected between the inverter input terminal and the connection point of the second resistor R2 and the third resistor R<SB>D</SB>, and constituting an oscillation block with the inverter; a second capacitor C<SB>G</SB>connected between the connection point of the first resistor R1 and the first capacitor and substrate potential, and arranged between the first pad and the oscillation block; and a third capacitor C<SB>D</SB>connected between the connection point of the second resistor R2 and the third resistor R<SB>D</SB>, and the substrate potential, and arranged between the second pad P2 and the oscillation block. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、発振回路を実現するための回路素子を含む半導体集積回路に関し、さらに、そのような半導体集積回路と水晶振動子等の振動子とによって構成される発振回路に関する。   The present invention relates to a semiconductor integrated circuit including a circuit element for realizing an oscillation circuit, and further relates to an oscillation circuit constituted by such a semiconductor integrated circuit and a vibrator such as a crystal resonator.

ディジタルカメラや携帯電話等の携帯機器においては、計時情報を管理するリアルタイムクロック用ＩＣ（半導体集積回路）が用いられている。リアルタイムクロック用ＩＣは、水晶振動子等の振動子が接続されてクロック信号を生成する発振回路と、クロック信号を分周する分周回路と、分周クロック信号に基づいて計時情報を管理する制御回路等を含んでいる。ただし、発振回路を構成する振動子は、半導体集積回路の外部に設けられる。   In portable devices such as digital cameras and mobile phones, real-time clock ICs (semiconductor integrated circuits) for managing timekeeping information are used. The real time clock IC is connected to an oscillator such as a crystal oscillator to generate a clock signal, a frequency dividing circuit that divides the clock signal, and a control that manages timekeeping information based on the divided clock signal. Includes circuits and so on. However, the vibrator constituting the oscillation circuit is provided outside the semiconductor integrated circuit.

図７は、半導体集積回路によって実現される発振回路の構成例を示す回路図である。半導体集積回路のパッド（外部との接続端子）Ｐ１及びＰ２に、半導体集積回路が実装されるプリント配線基板等に形成された配線パターンを介して水晶振動子１３１の２つの端子がそれぞれ接続されることにより、発振回路が構成される。   FIG. 7 is a circuit diagram showing a configuration example of an oscillation circuit realized by a semiconductor integrated circuit. Two terminals of the crystal unit 131 are connected to pads (connection terminals to the outside) P1 and P2 of the semiconductor integrated circuit through wiring patterns formed on a printed wiring board or the like on which the semiconductor integrated circuit is mounted. Thus, an oscillation circuit is configured.

図７に示す発振回路は、インバータ１３２を含んでいる。インバータ１３２は、パッドＰ１に抵抗Ｒ１及びコンデンサＣＡＣを介して接続された入力端子と、パッドＰ２に抵抗Ｒ２及び抵抗ＲＤを介して接続された出力端子とを有している。抵抗Ｒ１及びＲ２は、半導体集積回路の内部回路を静電気から保護するための抵抗値の小さい抵抗であり、電源電位ＶＳＳとパッドＰ１及びＰ２との間には、内部回路を静電気から保護するためのダイオードＤ１及びＤ２がそれぞれ接続されている。 The oscillation circuit shown in FIG. 7 includes an inverter 132. Inverter 132 has an input terminal connected via a resistor R1 and a capacitor C AC to the pad P1, an output terminal connected through the resistor R2 and the resistor R D to the pad P2. The resistors R1 and R2 are resistors having a small resistance value for protecting the internal circuit of the semiconductor integrated circuit from static electricity. Between the power supply potential VSS and the pads P1 and P2, the internal circuit is protected from static electricity. The diodes D1 and D2 are connected to each other.

さらに、発振回路は、インバータ１３２の入力端子と抵抗Ｒ２及び抵抗ＲＤの接続点との間に接続された帰還用の抵抗ＲＦと、抵抗Ｒ１及びコンデンサＣＡＣの接続点と電源電位ＶＳＳとの間に接続されたコンデンサＣＧと、抵抗Ｒ２及び抵抗ＲＤの接続点と電源電位ＶＳＳとの間に接続されたコンデンサＣＤとを含んでいる。 Furthermore, the oscillation circuit includes a resistor R F a feedback that is connected between the input terminal and the connection point of the resistors R2 and R D of the inverter 132, resistor R1 and the connection point of the capacitor C AC and the power supply potential V SS and it includes a capacitor C G, the capacitor C D connected between a connection point between the resistor R2 and the resistor R D to the power supply potential V SS connected between.

図８は、図７に示す発振回路を実現するための従来の半導体集積回路のレイアウトを示す平面図である。図８に示すように、パッドＰ１及びＰ２は、半導体基板の周縁部に配置されている。パッドＰ１及びＰ２が配置されている領域の内側には、汎用配線領域が設けられており、さらにその内側に、発振回路を構成する抵抗、コンデンサ、トランジスタ等の回路素子が配置されている。なお、多層（例えば、３層）配線を行うことにより、パッドＰ１及びＰ２と内部回路との間を接続する配線は、汎用配線領域が設けられた配線層とは異なる配線層に形成される。   FIG. 8 is a plan view showing a layout of a conventional semiconductor integrated circuit for realizing the oscillation circuit shown in FIG. As shown in FIG. 8, the pads P1 and P2 are arranged on the peripheral edge of the semiconductor substrate. A general-purpose wiring area is provided inside the area where the pads P1 and P2 are arranged, and further, circuit elements such as resistors, capacitors, and transistors that constitute the oscillation circuit are arranged inside the area. In addition, by performing multilayer (for example, three layers) wiring, the wiring connecting the pads P1 and P2 and the internal circuit is formed in a wiring layer different from the wiring layer provided with the general-purpose wiring region.

従来の半導体集積回路のレイアウトにおいては、図８の上側から、抵抗ＲＤ、コンデンサＣＡＣ、抵抗ＲＦ及びインバータ１３２、コンデンサＣＧ及びＣＤの順で配置されている。このようなレイアウトは、上記の回路素子間の配線長を短くするように考慮されたものである。しかしながら、従来は、パッドＰ１及びＰ２と内部回路との間の配線長を短くすることは考慮されていなかったので、パッドＰ１及びＰ２とコンデンサＣＧ及びＣＤとの間の配線が長くなり、それらの配線による浮遊容量がコンデンサＣＧ及びＣＤの容量に付加されることによって、コンデンサＣＧ及びＣＤの所望の容量値を得ることが困難であった。コンデンサＣＧ及びＣＤの容量値は、発振回路の発振周波数に大きな影響を与えることから、パッドＰ１及びＰ２と内部回路との間の配線による浮遊容量の影響を低減することが求められる。 In the layout of the conventional semiconductor integrated circuit, the resistor R D , the capacitor C AC , the resistor R F and the inverter 132, and the capacitors C G and C D are arranged in this order from the upper side of FIG. Such a layout is considered in order to shorten the wiring length between the circuit elements. However, conventionally, since it is not considered to shorten the length of wiring between the pads P1 and P2 and the internal circuit, wiring between the pads P1 and P2 and the capacitor C G and C D is long, by stray capacitance due to their wirings are added to the capacitance of the capacitor C G and C D, it is difficult to obtain a desired capacitance value of the capacitor C G and C D. The capacitance of the capacitor C G and C D, since a significant impact on the oscillation frequency of the oscillation circuit, it is required to reduce the effects of stray capacitance due to wiring between the pads P1 and P2 and the internal circuit.

関連する技術として、特許文献１には、帰還抵抗を選択するＭＯＳトランジスタのオン抵抗の変動を発振時に低減できるようにし、発振動作の安定を確保しつつ、寄生容量の減少およびレイアウト面積の減少が図れる水晶発振器が開示されている。この水晶発振器は、インバータと、該インバータの入出力間に接続される第１の帰還回路と、該インバータの入出力間に接続され、水晶振動子を含む第２の帰還回路とを備えており、第１の帰還回路が、該インバータの入出力間にＮ個の帰還抵抗を並列に接続すると共に、そのＮ個の帰還抵抗又は（Ｎ−１）個の帰還抵抗を分割し、この各分割部にＭＯＳトランジスタを介在するように構成されている。   As a related technique, Japanese Patent Laid-Open No. 2004-228688 discloses that the fluctuation of the on-resistance of a MOS transistor that selects a feedback resistor can be reduced at the time of oscillation, and the parasitic capacitance is reduced and the layout area is reduced while ensuring stable oscillation operation. A possible crystal oscillator is disclosed. This crystal oscillator includes an inverter, a first feedback circuit connected between the input and output of the inverter, and a second feedback circuit connected between the input and output of the inverter and including a crystal resonator. The first feedback circuit connects N feedback resistors in parallel between the input and output of the inverter, and divides the N feedback resistors or (N-1) feedback resistors. A MOS transistor is interposed in the part.

特許文献１によれば、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを並列に接続したトランスファゲート（トランスミッションゲート）ではなく、ＮチャネルＭＯＳトランジスタのみを用いて第１の帰還回路のスイッチを構成することができるので、トランジスタによる寄生容量を低減することができる。しかしながら、特許文献１には、水晶振動子と内部回路との間の配線による浮遊容量の影響を低減することは開示されていない。   According to Patent Document 1, the switch of the first feedback circuit is configured using only an N-channel MOS transistor, not a transfer gate (transmission gate) in which an N-channel MOS transistor and a P-channel MOS transistor are connected in parallel. Therefore, the parasitic capacitance due to the transistor can be reduced. However, Patent Document 1 does not disclose reducing the influence of stray capacitance due to the wiring between the crystal resonator and the internal circuit.

特開２００１−２５７５３４号公報（第２〜３頁、図１）Japanese Patent Laid-Open No. 2001-257534 (pages 2 and 3, FIG. 1)

そこで、上記の点に鑑み、本発明は、振動子が外付けされて発振回路を実現するための半導体集積回路において、振動子が外付けされるパッドと内部回路との間の配線による浮遊容量の影響を小さくすることを目的とする。さらに、本発明は、そのような半導体集積回路と振動子とによって構成される発振回路を提供することを目的とする。   Accordingly, in view of the above points, the present invention provides a stray capacitance in a semiconductor integrated circuit for realizing an oscillation circuit with an oscillator externally attached by a wiring between a pad to which the oscillator is externally attached and an internal circuit. The purpose is to reduce the influence of Another object of the present invention is to provide an oscillation circuit including such a semiconductor integrated circuit and a vibrator.

以上の課題を解決するため、本発明の１つの観点に係る半導体集積回路は、第１のパッド及び第２のパッドに振動子の２つの端子がそれぞれ接続されて発振動作を行う半導体集積回路であって、（ａ）半導体基板と、（ｂ）半導体基板に形成されたＰチャネルトランジスタ及びＮチャネルトランジスタを含むインバータであって、半導体基板の周縁部に配置された第１のパッドに第１の抵抗及び第１のコンデンサを介して接続された入力端子と、半導体基板の周縁部に配置された第２のパッドに第２の抵抗及び第３の抵抗を介して接続された出力端子とを有するインバータと、（ｃ）インバータの入力端子と第２の抵抗及び第３の抵抗の接続点との間に接続され、インバータと共に発振ブロックを構成する帰還素子と、（ｄ）第１の抵抗及び第１のコンデンサの接続点と基板電位との間に接続され、第１のパッドと発振ブロックとの間に配置された第２のコンデンサと、（ｅ）第２の抵抗及び第３の抵抗の接続点と基板電位との間に接続され、第２のパッドと発振ブロックとの間に配置された第３のコンデンサとを具備する。   In order to solve the above problems, a semiconductor integrated circuit according to one aspect of the present invention is a semiconductor integrated circuit in which two terminals of a vibrator are respectively connected to a first pad and a second pad to perform an oscillation operation. And an inverter including (a) a semiconductor substrate and (b) a P-channel transistor and an N-channel transistor formed on the semiconductor substrate, wherein the first pad is disposed on the peripheral portion of the semiconductor substrate. An input terminal connected via a resistor and a first capacitor; and an output terminal connected via a second resistor and a third resistor to a second pad disposed on a peripheral portion of the semiconductor substrate. An inverter; (c) a feedback element that is connected between the input terminal of the inverter and a connection point of the second resistor and the third resistor and forms an oscillation block together with the inverter; and (d) a first resistor and A second capacitor connected between the connection point of the first capacitor and the substrate potential and disposed between the first pad and the oscillation block; and (e) a connection between the second resistor and the third resistor. A third capacitor connected between the point and the substrate potential and disposed between the second pad and the oscillation block;

ここで、第１及び第２のパッドが、半導体基板の周縁に沿って所定の長さを有する範囲に配列されており、第２及び第３のコンデンサが、第１及び第２のパッドと平行して所定の長さ以下の長さを有する範囲に配列されていることが望ましい。また、発振ブロックが、第２及び第３のコンデンサの配列方向と同一方向に長手方向を有するように形成されていることが望ましい。さらに、第３の抵抗が、発振ブロックの長手方向と同一方向に長手方向を有するように形成されていることが望ましい。   Here, the first and second pads are arranged in a range having a predetermined length along the periphery of the semiconductor substrate, and the second and third capacitors are parallel to the first and second pads. Thus, it is desirable to arrange in a range having a length equal to or less than a predetermined length. In addition, it is desirable that the oscillation block be formed to have a longitudinal direction in the same direction as the arrangement direction of the second and third capacitors. Furthermore, it is desirable that the third resistor is formed to have a longitudinal direction in the same direction as the longitudinal direction of the oscillation block.

また、本発明の１つの観点に係る発振回路は、本発明のいずれかの観点に係る半導体集積回路と、第１及び第２のパッドにそれぞれ接続された２つの端子を有する振動子とを具備する。   An oscillation circuit according to one aspect of the present invention includes a semiconductor integrated circuit according to any one aspect of the present invention, and a vibrator having two terminals respectively connected to the first and second pads. To do.

本発明の１つの観点によれば、発振回路のレイアウトにおいて、第１のパッドと発振ブロックとの間に第２のコンデンサを配置し、第２のパッドと発振ブロックとの間に第３のコンデンサを配置することにより、第１のパッドと第２のコンデンサとの間の配線と、第２のパッドと第３のコンデンサとの間の配線との内の一方が極端に長くなることを防止して、第１及び第２のパッドと内部回路との間の配線による浮遊容量の影響を小さくすることができる。   According to one aspect of the present invention, in the layout of the oscillation circuit, the second capacitor is disposed between the first pad and the oscillation block, and the third capacitor is disposed between the second pad and the oscillation block. By arranging the above, one of the wiring between the first pad and the second capacitor and the wiring between the second pad and the third capacitor is prevented from becoming extremely long. Thus, the influence of stray capacitance due to the wiring between the first and second pads and the internal circuit can be reduced.

本発明の一実施形態に係る半導体集積回路の構成を示すブロック図。1 is a block diagram showing a configuration of a semiconductor integrated circuit according to an embodiment of the present invention. 図１に示す半導体集積回路によって実現される発振回路の構成を示す回路図。FIG. 2 is a circuit diagram showing a configuration of an oscillation circuit realized by the semiconductor integrated circuit shown in FIG. 1. 図２に示す発振回路を実現するための半導体集積回路のレイアウトを示す図。FIG. 3 is a diagram showing a layout of a semiconductor integrated circuit for realizing the oscillation circuit shown in FIG. 2. 図３に示す半導体集積回路に形成されるコンデンサの構造を示す断面図。FIG. 4 is a cross-sectional view showing a structure of a capacitor formed in the semiconductor integrated circuit shown in FIG. 3. 図３に示す半導体集積回路に形成される抵抗の構造を示す断面図。FIG. 4 is a cross-sectional view showing the structure of a resistor formed in the semiconductor integrated circuit shown in FIG. 3. 図３に示す半導体集積回路に形成されるトランジスタの構造を示す断面図。FIG. 4 is a cross-sectional view illustrating a structure of a transistor formed in the semiconductor integrated circuit illustrated in FIG. 3. 半導体集積回路によって実現される発振回路の構成例を示す回路図。The circuit diagram which shows the structural example of the oscillation circuit implement | achieved by the semiconductor integrated circuit. 従来の半導体集積回路のレイアウトを示す図。The figure which shows the layout of the conventional semiconductor integrated circuit.

以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路の構成を示すブロック図である。本実施形態においては、計時情報を管理するリアルタイムクロック用ＩＣに本発明を適用した場合について説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In addition, the same referential mark is attached | subjected to the same component and description is abbreviate | omitted.
FIG. 1 is a block diagram showing a configuration of a semiconductor integrated circuit according to an embodiment of the present invention. In the present embodiment, a case will be described in which the present invention is applied to a real-time clock IC that manages timekeeping information.

図１に示すように、この半導体集積回路は、電源電位ＶＤＤ（本実施形態においては、３Ｖとする）、及び、電源電位ＶＳＳ（本実施形態においては、接地電位とする）が供給され、サンプリング信号ＳＰに従って間欠動作を行うことにより定電圧を発生する定電圧発生回路１及び２を含んでいる。定電圧発生回路１は、電源電位ＬＶＤＤ（例えば、０．９Ｖ）を発生し、定電圧発生回路２は、電源電位ＬＶＤＤよりも高い電源電位ＨＶＤＤ（例えば、１．６Ｖを発生する。 As shown in FIG. 1, this semiconductor integrated circuit is supplied with a power supply potential V DD (3 V in this embodiment) and a power supply potential V SS (this is a ground potential in this embodiment). The constant voltage generating circuits 1 and 2 for generating a constant voltage by performing an intermittent operation according to the sampling signal SP are included. The constant voltage generation circuit 1 generates a power supply potential LV DD (for example, 0.9 V), and the constant voltage generation circuit 2 generates a power supply potential HV DD (for example, 1.6 V) that is higher than the power supply potential LV DD .

さらに、半導体集積回路は、定電圧発生回路１によって発生される電源電位ＬＶＤＤが供給される発振回路３及び分周回路４と、定電圧発生回路２によって発生される電源電位ＨＶＤＤが供給されるレベルシフト回路（Ｌ／Ｓ）５、間欠動作制御回路６、及び、制御回路７とを含んでいる。ただし、発振回路３を構成する振動子は、半導体集積回路の外部に設けられる。 Further, the semiconductor integrated circuit is supplied with the oscillation circuit 3 and the frequency dividing circuit 4 to which the power supply potential LV DD generated by the constant voltage generation circuit 1 is supplied, and the power supply potential HV DD generated by the constant voltage generation circuit 2. Level shift circuit (L / S) 5, intermittent operation control circuit 6, and control circuit 7. However, the vibrator constituting the oscillation circuit 3 is provided outside the semiconductor integrated circuit.

発振回路３は、発振動作を行うことにより、所定の周波数を有するマスタークロック信号を生成する。分周回路４は、発振回路３によって生成されるマスタークロック信号を分周することにより、分周クロック信号を生成する。   The oscillation circuit 3 generates a master clock signal having a predetermined frequency by performing an oscillation operation. The frequency divider 4 divides the master clock signal generated by the oscillation circuit 3 to generate a frequency-divided clock signal.

レベルシフト回路（Ｌ／Ｓ）５は、電源電位ＬＶＤＤが供給されて動作する分周回路４から出力される分周クロック信号の振幅を拡大して、電源電位ＨＶＤＤが供給されて動作する間欠動作制御回路６及び制御回路７に適合させる。間欠動作制御回路６は、分周クロック信号に基づいてサンプリング信号ＳＰを生成することにより、定電圧発生回路１及び２の間欠動作を制御する。制御回路７は、分周クロック信号に基づいて計時情報を管理する。 The level shift circuit (L / S) 5 operates by being supplied with the power supply potential HV DD by expanding the amplitude of the frequency-divided clock signal output from the frequency dividing circuit 4 that is operated by being supplied with the power supply potential LV DD. The intermittent operation control circuit 6 and the control circuit 7 are adapted. The intermittent operation control circuit 6 controls the intermittent operation of the constant voltage generation circuits 1 and 2 by generating the sampling signal SP based on the divided clock signal. The control circuit 7 manages time information based on the divided clock signal.

間欠動作制御回路６は、サンプリング期間Ｔ１においてサンプリング信号ＳＰをハイレベルに活性化し、非サンプリング期間Ｔ２においてサンプリング信号ＳＰをローレベルに非活性化する。例えば、定電圧発生回路１及び２の間欠動作の周期は１ｍｓ程度であり、サンプリング信号ＳＰがハイレベルである期間の割合（デューティ）Ｔ１／（Ｔ１＋Ｔ２）は、１／８〜１／１６程度が適当である。これにより、間欠動作における定電圧発生回路の動作電流は、連続動作における定電圧発生回路の動作電流の１／８〜１／１６程度となり、さらなる低消費電流化を実現することができる。   The intermittent operation control circuit 6 activates the sampling signal SP to the high level in the sampling period T1, and deactivates the sampling signal SP to the low level in the non-sampling period T2. For example, the period of the intermittent operation of the constant voltage generation circuits 1 and 2 is about 1 ms, and the ratio (duty) T1 / (T1 + T2) of the period during which the sampling signal SP is at a high level is about 1/8 to 1/16. Is appropriate. As a result, the operating current of the constant voltage generating circuit in the intermittent operation becomes about 1/8 to 1/16 of the operating current of the constant voltage generating circuit in the continuous operation, and a further reduction in current consumption can be realized.

図２は、図１に示す半導体集積回路によって実現される発振回路の構成を示す回路図である。図２においては、発振回路に電源電位ＬＶＤＤを供給する定電圧発生回路１も示されている。半導体集積回路のパッド（外部との接続端子）Ｐ１及びＰ２に、半導体集積回路が実装されるプリント配線基板等に形成された配線パターンを介して水晶振動子３１の２つの端子がそれぞれ接続されることにより、発振回路が構成される。 FIG. 2 is a circuit diagram showing a configuration of an oscillation circuit realized by the semiconductor integrated circuit shown in FIG. FIG. 2 also shows a constant voltage generation circuit 1 that supplies a power supply potential LV DD to the oscillation circuit. The two terminals of the crystal unit 31 are connected to pads (connection terminals to the outside) P1 and P2 of the semiconductor integrated circuit via wiring patterns formed on a printed wiring board or the like on which the semiconductor integrated circuit is mounted. Thus, an oscillation circuit is configured.

図２に示す発振回路は、インバータ３２を含んでいる。インバータ３２は、パッドＰ１に抵抗Ｒ１及びコンデンサＣＡＣを介して接続された入力端子３２ａと、パッドＰ２に抵抗Ｒ２及び抵抗ＲＤを介して接続された出力端子３２ｂとを有している。抵抗Ｒ１及びＲ２は、半導体集積回路の内部回路を静電気から保護するための抵抗値の小さい抵抗であり、電源電位ＶＳＳとパッドＰ１及びＰ２との間には、内部回路を静電気から保護するためのダイオードＤ１及びＤ２がそれぞれ接続されている。 The oscillation circuit shown in FIG. 2 includes an inverter 32. Inverter 32 has an input terminal 32a connected via the resistor R1 and the capacitor C AC to the pad P1, an output terminal 32b which is connected via a resistor R2 and the resistor R D to the pad P2. The resistors R1 and R2 are resistors having a small resistance value for protecting the internal circuit of the semiconductor integrated circuit from static electricity. Between the power supply potential VSS and the pads P1 and P2, the internal circuit is protected from static electricity. The diodes D1 and D2 are connected to each other.

さらに、発振回路は、インバータ３２の入力端子３２ａと抵抗Ｒ２及び抵抗ＲＤの接続点との間に接続された帰還素子３３と、抵抗Ｒ１及びコンデンサＣＡＣの接続点と電源電位ＶＳＳとの間に接続されたコンデンサＣＧと、抵抗Ｒ２及び抵抗ＲＤの接続点と電源電位ＶＳＳとの間に接続されたコンデンサＣＤとを含んでいる。 Further, the oscillation circuit includes a feedback element 33 connected between the input terminal 32a of the inverter 32 and a connection point between the resistor R2 and the resistor RD, a connection point between the resistor R1 and the capacitor CAC , and the power supply potential VSS . a capacitor C G connected between, and a capacitor C D connected between a connection point between the resistor R2 and the resistor R D to the power supply potential V SS.

インバータ３２は、直列に接続されたＰチャネルＭＯＳトランジスタＱＰ１及びＮチャネルＭＯＳトランジスタＱＮ１によって構成される。帰還素子３３は、並列に接続されたＰチャネルＭＯＳトランジスタＱＰ２及びＮチャネルＭＯＳトランジスタＱＮ２によって構成される。あるいは、帰還素子３３を抵抗によって構成するようにしても良い。インバータ３２と帰還素子３３とは、互いに隣接してレイアウトされるので、本願においては、これらを合わせて発振ブロックと呼ぶ。   Inverter 32 includes a P-channel MOS transistor QP1 and an N-channel MOS transistor QN1 connected in series. The feedback element 33 includes a P channel MOS transistor QP2 and an N channel MOS transistor QN2 connected in parallel. Alternatively, the feedback element 33 may be configured by a resistor. Since the inverter 32 and the feedback element 33 are laid out adjacent to each other, they are collectively referred to as an oscillation block in the present application.

次に、図２に示す発振回路の動作について説明する。インバータ３２の出力端子３２ｂの電圧は、抵抗ＲＤ及び帰還素子３３を介して、インバータ３２の入力端子３２ａに帰還され、これにより、インバータ３２の入力端子３２ａにバイアス電圧が供給される。インバータ３２のバイアス電圧をリーク電流の影響から保護するために、インバータ３２の入力端子３２ａと抵抗Ｒ１との間にコンデンサＣＡＣが接続されている。 Next, the operation of the oscillation circuit shown in FIG. 2 will be described. The voltage at the output terminal 32 b of the inverter 32 is fed back to the input terminal 32 a of the inverter 32 via the resistor RD and the feedback element 33, whereby a bias voltage is supplied to the input terminal 32 a of the inverter 32. In order to protect the bias voltage of the inverter 32 from the influence of the leakage current, a capacitor CAC is connected between the input terminal 32a of the inverter 32 and the resistor R1.

インバータ３２の出力信号は、水晶振動子３１を介してインバータ３２の入力端子３２ａに帰還され、これにより発振動作が行われる。また、抵抗Ｒ１及びコンデンサＣＡＣの接続点と電源電位ＶＳＳとの間にはコンデンサＣＧが接続され、抵抗Ｒ２及び抵抗ＲＤの接続点と電源電位ＶＳＳとの間にはコンデンサＣＤが接続されている。ここで、コンデンサＣＧの容量とコンデンサＣＤの容量とによって、発振周波数の調整が行われる。 The output signal of the inverter 32 is fed back to the input terminal 32a of the inverter 32 via the crystal resonator 31, and thereby the oscillation operation is performed. The resistor R1 and the capacitor C G is connected between the connection point and the power supply potential V SS of the capacitor C AC, capacitor C D between the connection point between the resistor R2 and the resistor R D and a power supply potential V SS Is connected. Here, by the capacitance of the capacitor and the capacitor C D of the capacitor C G, adjustment of the oscillation frequency is performed.

図３は、図２に示す発振回路を実現するための半導体集積回路のレイアウトを示す平面図である。図３に示すように、パッドＰ１及びＰ２は、半導体基板の周縁部に配置されている。パッドＰ１及びＰ２が配置されている領域の内側には、汎用配線領域が設けられており、さらにその内側に、発振回路を構成するコンデンサ、抵抗、トランジスタ等の回路素子が配置されている。なお、多層（例えば、３層）配線を行うことにより、パッドＰ１及びＰ２と内部回路との間を接続する配線は、汎用配線領域が設けられた配線層とは異なる配線層に形成される。   FIG. 3 is a plan view showing a layout of a semiconductor integrated circuit for realizing the oscillation circuit shown in FIG. As shown in FIG. 3, the pads P1 and P2 are arranged on the peripheral edge of the semiconductor substrate. A general-purpose wiring area is provided inside the area where the pads P1 and P2 are arranged, and further, circuit elements such as capacitors, resistors, and transistors that constitute the oscillation circuit are arranged inside the area. In addition, by performing multilayer (for example, three layers) wiring, the wiring connecting the pads P1 and P2 and the internal circuit is formed in a wiring layer different from the wiring layer provided with the general-purpose wiring region.

本実施形態に係る半導体集積回路のレイアウトにおいては、図３の左側から、パッドＰ１及びＰ２、コンデンサＣＧ及びＣＤ、発振ブロック（帰還素子３３及びインバータ３２）、コンデンサＣＡＣ、抵抗ＲＤの順でレイアウトされている。従って、コンデンサＣＧが、パッドＰ１と発振ブロック（帰還素子３３及びインバータ３２）との間に配置され、コンデンサＣＤが、パッドＰ２と発振ブロックとの間に配置されることになる。このようなレイアウトは、上記の回路素子間の配線長を短くすると共に、パッドＰ１及びＰ２とコンデンサＣＧ及びＣＤとの間の配線の浮遊容量の影響を低減するように考慮されたものである。 In the layout of a semiconductor integrated circuit according to the present embodiment, from the left side of FIG. 3, the pads P1 and P2, the capacitor C G and C D, the oscillation block (feedback element 33 and the inverter 32), the capacitor C AC, the resistance R D They are laid out in order. Thus, the capacitor C G is disposed between the pad P1 and the oscillation block (feedback element 33 and the inverter 32), the capacitor C D is, it would be disposed between the pad P2 and the oscillation block. Such layout, as well as shortening the wiring length between the circuit elements, which has been considered to reduce the effects of stray capacitance of the wiring between the pads P1 and P2 and the capacitor C G and C D is there.

図３に示すように、パッドＰ１及びＰ２が、半導体基板の周縁に沿って所定の長さＬ１を有する範囲に配列されており、コンデンサＣＧ及びＣＤが、パッドＰ１及びＰ２と平行して、長さＬ１以下の長さＬ２を有する範囲に配列されている。また、発振ブロック（帰還素子３３及びインバータ３２）が、コンデンサＣＧ及びＣＤの配列方向と同一方向に長手方向を有するように形成されている。さらに、抵抗ＲＤが、発振ブロックの長手方向と同一方向に長手方向を有するように形成されている。 As shown in FIG. 3, the pads P1 and P2 are arranged in a range having a predetermined length L1 along the periphery of the semiconductor substrate, the capacitor C G and C D is, in parallel with the pads P1 and P2 Are arranged in a range having a length L2 equal to or less than the length L1. The oscillation block (feedback element 33 and the inverter 32) is formed so as to have a longitudinal direction arranged in the same direction of the capacitor C G and C D. Further, the resistor RD is formed to have a longitudinal direction in the same direction as the longitudinal direction of the oscillation block.

図３に示す本実施形態に係る半導体集積回路のレイアウトは、図８に示す従来の半導体集積回路のレイアウトと比較して、以下の特徴を有している。
（１）パッドＰ１とコンデンサＣＧとの間の配線（以下、「配線１」という）はやや長くなるものの、パッドＰ２とコンデンサＣＤとの間の配線（以下、「配線２」という）はかなり短くなる。その結果、配線２による浮遊容量が大幅に低減され、コンデンサＣＧ及びＣＤの所望の容量値を得ることが比較的容易となる。
（２）コンデンサＣＧ及びＣＤをパッドＰ１及びＰ２の長さＬ１に合わせて配置することにより、発振回路のレイアウト面積を小さくすることができる。
（３）配線１の長さと配線２の長さとが、ほぼ等しくなる。配線１はコンデンサＣＡＣを介してインバータ３２の入力端子３２ａに接続されており、配線２は抵抗ＲＤを介してインバータ３２の出力端子３２ｂに接続されているので、配線１に印加される交流電圧と配線２に印加される交流電圧とは、ほぼ逆相かつほぼ同レベルである。従って、配線１から浮遊容量を介して他の配線等に漏洩する電圧と配線２から浮遊容量を介して他の配線等に漏洩する電圧とが打ち消しあって、他の配線等に与えるノイズを低減することができる。 The layout of the semiconductor integrated circuit according to the present embodiment shown in FIG. 3 has the following characteristics as compared with the layout of the conventional semiconductor integrated circuit shown in FIG.
(1) wiring between the pads P1 and the capacitor C G (hereinafter, referred to as "line 1") but is slightly longer, wiring between the pads P2 and the capacitor C D (hereinafter, referred to as "wiring 2") is It becomes considerably short. As a result, stray capacitance due to the wiring 2 is greatly reduced, it becomes relatively easy to obtain a desired capacitance value of the capacitor C G and C D.
(2) the capacitor C G and C D by arranging according to the length L1 of the pad P1 and P2, it is possible to reduce the layout area of the oscillation circuit.
(3) The length of the wiring 1 and the length of the wiring 2 are substantially equal. Line 1 is connected to the input terminal 32a of the inverter 32 through the capacitor C AC, since the wiring 2 is connected to the output terminal 32b of the inverter 32 through a resistor R D, alternating current to be applied to the wiring 1 The voltage and the AC voltage applied to the wiring 2 are substantially opposite in phase and substantially the same level. Therefore, the voltage leaking from the wiring 1 to other wirings via the stray capacitance and the voltage leaking from the wiring 2 to other wirings via the stray capacitance cancel each other, reducing noise given to other wirings, etc. can do.

次に、本実施形態に係る半導体集積回路に形成されるコンデンサ、抵抗、及び、トランジスタの構造について説明する。
図４は、図３に示す半導体集積回路に形成されるコンデンサの構造を示す断面図であり、図５は、図３に示す半導体集積回路に形成される抵抗の構造を示す断面図であり、図６は、図３に示す半導体集積回路に形成されるＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタの構造を示す断面図である。図４〜図６においては、第１層の配線層までが示されており、それ以上の層は省略されている。 Next, the structure of capacitors, resistors, and transistors formed in the semiconductor integrated circuit according to the present embodiment will be described.
4 is a cross-sectional view showing the structure of the capacitor formed in the semiconductor integrated circuit shown in FIG. 3, and FIG. 5 is a cross-sectional view showing the structure of the resistor formed in the semiconductor integrated circuit shown in FIG. FIG. 6 is a cross-sectional view showing the structure of a P-channel MOS transistor and an N-channel MOS transistor formed in the semiconductor integrated circuit shown in FIG. 4 to 6, only the first wiring layer is shown, and further layers are omitted.

まず、半導体集積回路に形成されるコンデンサについて説明する。図４に示すように、Ｐ型の半導体基板８１（本実施形態においては、シリコン基板とする）内に、Ｐウエル９５が形成される。Ｐウエル９５内には、Ｎ−型不純物拡散領域８２及びＮ＋型不純物拡散領域８３が形成される。コンデンサの一方の電極となるＮ−型不純物拡散領域８２上には、コンデンサの誘電体となる絶縁膜８４（例えば、シリコン酸化膜）が形成され、さらに、絶縁膜８４上にコンデンサの他方の電極８５（例えば、ポリシリコン）が形成される。このように、絶縁膜８４と、これを挟むＮ−型不純物拡散領域８２及び電極８５とによって、コンデンサが構成される。一方、Ｎ＋型不純物拡散領域８３は、Ｎ−型不純物拡散領域８２との電気的接続を得るために用いられる。 First, a capacitor formed in a semiconductor integrated circuit will be described. As shown in FIG. 4, a P-well 95 is formed in a P-type semiconductor substrate 81 (in this embodiment, a silicon substrate). An N − type impurity diffusion region 82 and an N + type impurity diffusion region 83 are formed in the P well 95. An insulating film 84 (for example, a silicon oxide film) serving as a capacitor dielectric is formed on the N − -type impurity diffusion region 82 serving as one electrode of the capacitor, and the other electrode of the capacitor is further formed on the insulating film 84. 85 (eg, polysilicon) is formed. Thus, the insulating film 84, the N − type impurity diffusion region 82 and the electrode 85 sandwiching the insulating film 84 constitute a capacitor. On the other hand, the N + -type impurity diffusion region 83 is used to obtain electrical connection with the N − -type impurity diffusion region 82.

また、Ｐウエル９５内に、基板電位を与えるためのＰ＋型不純物拡散領域８６が形成される。それらの上には、第１層の層間絶縁膜８７が形成され、さらに、層間絶縁膜８７上に第１層の配線層が形成される。第１層の配線層において、配線８８は、層間絶縁膜８７に形成された開口（スルーホール）を介して、電極８５に接続される。また、配線８９は、層間絶縁膜８７に形成された開口を介して、Ｎ＋型不純物拡散領域８３及びＰ＋型不純物拡散領域８６に接続される。これにより、コンデンサの一方の電極となるＮ−型不純物拡散領域８２が、基板電位（電源電位ＶＳＳ）に電気的に接続される。 A P + type impurity diffusion region 86 for applying a substrate potential is formed in the P well 95. A first layer interlayer insulating film 87 is formed thereon, and a first wiring layer is formed on the interlayer insulating film 87. In the first wiring layer, the wiring 88 is connected to the electrode 85 through an opening (through hole) formed in the interlayer insulating film 87. Further, the wiring 89 is connected to the N + -type impurity diffusion region 83 and the P + -type impurity diffusion region 86 through an opening formed in the interlayer insulating film 87. As a result, the N − -type impurity diffusion region 82 serving as one electrode of the capacitor is electrically connected to the substrate potential (power supply potential V SS ).

次に、半導体集積回路に形成される抵抗について説明する。図５に示すように、Ｐ型基板８１内に、Ｐウエル９５が形成される。Ｐウエル９５内には、ＬＯＣＯＳ（Local Oxidation of Silicon）法によって、絶縁膜９０（厚い酸化膜）が形成され、さらに、絶縁膜９０上に導電膜９１（例えば、ポリシリコン）が形成される。このように、所望の大きさ及び形状を有する導電膜９１により、抵抗が構成される。それらの上には、第１層の層間絶縁膜８７が形成され、さらに、層間絶縁膜８７上に第１層の配線層が形成される。第１層の配線層において、配線９２は、層間絶縁膜８７に形成された開口を介して、導電膜９１の一端に接続される。また、配線９３は、層間絶縁膜８７に形成された開口を介して、導電膜９１の他端に接続される。   Next, resistors formed in the semiconductor integrated circuit will be described. As shown in FIG. 5, a P well 95 is formed in a P type substrate 81. An insulating film 90 (thick oxide film) is formed in the P well 95 by a LOCOS (Local Oxidation of Silicon) method, and a conductive film 91 (for example, polysilicon) is formed on the insulating film 90. As described above, the conductive film 91 having a desired size and shape forms a resistor. A first layer interlayer insulating film 87 is formed thereon, and a first wiring layer is formed on the interlayer insulating film 87. In the first wiring layer, the wiring 92 is connected to one end of the conductive film 91 through an opening formed in the interlayer insulating film 87. The wiring 93 is connected to the other end of the conductive film 91 through an opening formed in the interlayer insulating film 87.

最後に、半導体集積回路に形成されるトランジスタについて説明する。図６に示すように、Ｐ型基板８１内に、絶縁膜９０を挟んで、Ｎウエル９４及びＰウエル９５が形成される。Ｎウエル９４内には、ＰチャネルＭＯＳトランジスタのソース・ドレインとなる１組のＰ＋型不純物拡散領域９６及び９７が形成される。また、Ｐウエル９５内には、ＮチャネルＭＯＳトランジスタのソース・ドレインとなる１組のＮ＋型不純物拡散領域９８及び９９が形成される。 Finally, a transistor formed in the semiconductor integrated circuit will be described. As shown in FIG. 6, an N well 94 and a P well 95 are formed in a P type substrate 81 with an insulating film 90 interposed therebetween. In the N well 94, a pair of P + -type impurity diffusion regions 96 and 97 serving as the source and drain of the P channel MOS transistor are formed. In the P well 95, a pair of N + -type impurity diffusion regions 98 and 99 serving as the source and drain of the N-channel MOS transistor are formed.

１組のＰ＋型不純物拡散領域９６及び９７に挟まれた半導体基板上には、ゲート絶縁膜１００（例えば、シリコン酸化膜）が形成されており、さらに、ゲート絶縁膜１００上に、ＰチャネルＭＯＳトランジスタのゲート電極１０１（例えば、ポリシリコン）が形成されている。また、１組のＮ＋型不純物拡散領域９８及び９９に挟まれた半導体基板上には、ゲート絶縁膜１０２（例えば、シリコン酸化膜）が形成されており、さらに、ゲート絶縁膜１０２上に、ＮチャネルＭＯＳトランジスタのゲート電極１０３（例えば、ポリシリコン）が形成されている。 A gate insulating film 100 (for example, a silicon oxide film) is formed on the semiconductor substrate sandwiched between the pair of P + -type impurity diffusion regions 96 and 97, and further, a P channel is formed on the gate insulating film 100. A gate electrode 101 (for example, polysilicon) of the MOS transistor is formed. Further, a gate insulating film 102 (for example, a silicon oxide film) is formed on the semiconductor substrate sandwiched between the pair of N + -type impurity diffusion regions 98 and 99, and further, on the gate insulating film 102, A gate electrode 103 (for example, polysilicon) of an N channel MOS transistor is formed.

それらの上には、第１層の層間絶縁膜８７が形成され、さらに、層間絶縁膜８７上に第１層の配線層が形成される。第１層の配線層において、配線１０４及び１０５は、層間絶縁膜８７に形成された開口を介して、１組のＰ＋型不純物拡散領域９６及び９７にそれぞれ接続される。また、配線１０６及び１０７は、層間絶縁膜８７に形成された開口を介して、１組のＮ＋型不純物拡散領域９８及び９９にそれぞれ接続される。 A first layer interlayer insulating film 87 is formed thereon, and a first wiring layer is formed on the interlayer insulating film 87. In the first wiring layer, the wirings 104 and 105 are connected to a pair of P + -type impurity diffusion regions 96 and 97 through openings formed in the interlayer insulating film 87, respectively. The wirings 106 and 107 are connected to a set of N + -type impurity diffusion regions 98 and 99 through openings formed in the interlayer insulating film 87, respectively.

以上の実施形態においては、発振回路を構成する振動子が水晶振動子である場合について説明したが、本発明はこれに限定されず、セラミック発振子や、ＳＡＷ（surface acoustic wave：表面弾性波）共振子を用いることができる。   In the above embodiment, the case where the vibrator constituting the oscillation circuit is a crystal vibrator has been described. However, the present invention is not limited to this, and the ceramic oscillator or SAW (surface acoustic wave) is not limited thereto. A resonator can be used.

１、２ 定電圧発生回路、 ３ 発振回路、 ４ 分周回路、 ５ レベルシフト回路、 ６ 間欠動作制御回路、 ７ 制御回路、 ３１、１３１ 振動子、 ３２、１３２ インバータ、 ３３ 帰還素子、 ８１ 半導体基板、 ８２ Ｎ−型不純物拡散領域、 ８３ Ｎ＋型不純物拡散領域、 ８４ 絶縁膜、 ８５ 電極、 ８６ Ｐ＋型不純物拡散領域、 ８７ 層間絶縁膜、 ８８、８９、９２、９３、１０４〜１０７ 配線、 ９０ 絶縁膜、 ９１ 導電膜、 ９４ Ｎウエル、 ９５ Ｐウエル、 ９６、９７ Ｐ＋型不純物拡散領域、 ９８、９９ Ｎ＋型不純物拡散領域、 １００、１０２ ゲート絶縁膜、 １０１、１０３ ゲート電極、 Ｐ１、Ｐ２ パッド、 Ｒ１、Ｒ２、ＲＤ、ＲＦ 抵抗、 ＣＡＣ、ＣＤ、ＣＧ コンデンサ、 ＱＰ１〜ＱＰ２ ＰチャネルＭＯＳトランジスタ、 ＱＮ１〜ＱＮ２ ＮチャネルＭＯＳトランジスタ、 Ｄ１、Ｄ２ ダイオード 1, 2 constant voltage generation circuit, 3 oscillation circuit, 4 frequency divider circuit, 5 level shift circuit, 6 intermittent operation control circuit, 7 control circuit, 31, 131 vibrator, 32, 132 inverter, 33 feedback element, 81 semiconductor substrate , 82 N − type impurity diffusion region, 83 N + type impurity diffusion region, 84 insulating film, 85 electrode, 86 P + type impurity diffusion region, 87 interlayer insulating film, 88, 89, 92, 93, 104 to 107 wiring, 90 insulating film, 91 conductive film, 94 N well, 95 P well, 96, 97 P + type impurity diffusion region, 98, 99 N + type impurity diffusion region, 100, 102 gate insulating film, 101, 103 gate electrode, P1 , P2 pad, R1, R2, R D, R F resistor, C AC, C D, C G capacitor, QP1~QP2 P-channel MOS transistor QN1～QN2 N-channel MOS transistor, D1, D2 diode

Claims (5)

第１のパッド及び第２のパッドに振動子の２つの端子がそれぞれ接続されて発振動作を行う半導体集積回路であって、
半導体基板と、
前記半導体基板に形成されたＰチャネルトランジスタ及びＮチャネルトランジスタを含むインバータであって、前記半導体基板の周縁部に配置された前記第１のパッドに第１の抵抗及び第１のコンデンサを介して接続された入力端子と、前記半導体基板の周縁部に配置された前記第２のパッドに第２の抵抗及び第３の抵抗を介して接続された出力端子とを有する前記インバータと、
前記インバータの入力端子と前記第２の抵抗及び前記第３の抵抗の接続点との間に接続され、前記インバータと共に発振ブロックを構成する帰還素子と、
前記第１の抵抗及び前記第１のコンデンサの接続点と基板電位との間に接続され、前記第１のパッドと前記発振ブロックとの間に配置された第２のコンデンサと、
前記前記第２の抵抗及び前記第３の抵抗の接続点と基板電位との間に接続され、前記第２のパッドと前記発振ブロックとの間に配置された第３のコンデンサと、
を具備する半導体集積回路。 A semiconductor integrated circuit that performs oscillation operation by connecting two terminals of a vibrator to a first pad and a second pad, respectively,
A semiconductor substrate;
An inverter including a P-channel transistor and an N-channel transistor formed on the semiconductor substrate, wherein the inverter is connected to the first pad disposed on the peripheral portion of the semiconductor substrate via a first resistor and a first capacitor. The inverter having a connected input terminal and an output terminal connected via a second resistor and a third resistor to the second pad disposed on the periphery of the semiconductor substrate;
A feedback element that is connected between an input terminal of the inverter and a connection point of the second resistor and the third resistor, and forms an oscillation block together with the inverter;
A second capacitor connected between a connection point of the first resistor and the first capacitor and a substrate potential, and disposed between the first pad and the oscillation block;
A third capacitor connected between a connection point of the second resistor and the third resistor and a substrate potential, and disposed between the second pad and the oscillation block;
A semiconductor integrated circuit comprising: 前記第１及び第２のパッドが、前記半導体基板の周縁に沿って所定の長さを有する範囲に配列されており、前記第２及び第３のコンデンサが、前記第１及び第２のパッドと平行して前記所定の長さ以下の長さを有する範囲に配列されている、請求項１記載の半導体集積回路。   The first and second pads are arranged in a range having a predetermined length along the periphery of the semiconductor substrate, and the second and third capacitors are connected to the first and second pads. 2. The semiconductor integrated circuit according to claim 1, wherein the semiconductor integrated circuits are arranged in a range having a length equal to or less than the predetermined length in parallel. 前記発振ブロックが、前記第２及び第３のコンデンサの配列方向と同一方向に長手方向を有するように形成されている、請求項２記載の半導体集積回路。   The semiconductor integrated circuit according to claim 2, wherein the oscillation block is formed to have a longitudinal direction in the same direction as an arrangement direction of the second and third capacitors. 前記第３の抵抗が、前記発振ブロックの長手方向と同一方向に長手方向を有するように形成されている、請求項３記載の半導体集積回路。   4. The semiconductor integrated circuit according to claim 3, wherein the third resistor is formed to have a longitudinal direction in the same direction as the longitudinal direction of the oscillation block. 請求項１〜４のいずれか１項記載の半導体集積回路と、
前記第１及び第２のパッドにそれぞれ接続された２つの端子を有する振動子と、
を具備する発振回路。 A semiconductor integrated circuit according to any one of claims 1 to 4,
A vibrator having two terminals respectively connected to the first and second pads;
An oscillation circuit comprising:
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