JP2011103624A - Semiconductor integrated circuit, and oscillation circuit - Google Patents
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Abstract
Description
本発明は、発振回路を実現するための回路素子を含む半導体集積回路に関し、さらに、そのような半導体集積回路と水晶振動子等の振動子とによって構成される発振回路に関する。 The present invention relates to a semiconductor integrated circuit including a circuit element for realizing an oscillation circuit, and further relates to an oscillation circuit constituted by such a semiconductor integrated circuit and a vibrator such as a crystal resonator.
ディジタルカメラや携帯電話等の携帯機器においては、計時情報を管理するリアルタイムクロック用IC(半導体集積回路)が用いられている。リアルタイムクロック用ICは、水晶振動子等の振動子が接続されてクロック信号を生成する発振回路と、クロック信号を分周する分周回路と、分周クロック信号に基づいて計時情報を管理する制御回路等を含んでいる。ただし、発振回路を構成する振動子は、半導体集積回路の外部に設けられる。 In portable devices such as digital cameras and mobile phones, real-time clock ICs (semiconductor integrated circuits) for managing timekeeping information are used. The real time clock IC is connected to an oscillator such as a crystal oscillator to generate a clock signal, a frequency dividing circuit that divides the clock signal, and a control that manages timekeeping information based on the divided clock signal. Includes circuits and so on. However, the vibrator constituting the oscillation circuit is provided outside the semiconductor integrated circuit.
図7は、半導体集積回路によって実現される発振回路の構成例を示す回路図である。半導体集積回路のパッド(外部との接続端子)P1及びP2に、半導体集積回路が実装されるプリント配線基板等に形成された配線パターンを介して水晶振動子131の2つの端子がそれぞれ接続されることにより、発振回路が構成される。
FIG. 7 is a circuit diagram showing a configuration example of an oscillation circuit realized by a semiconductor integrated circuit. Two terminals of the
図7に示す発振回路は、インバータ132を含んでいる。インバータ132は、パッドP1に抵抗R1及びコンデンサCACを介して接続された入力端子と、パッドP2に抵抗R2及び抵抗RDを介して接続された出力端子とを有している。抵抗R1及びR2は、半導体集積回路の内部回路を静電気から保護するための抵抗値の小さい抵抗であり、電源電位VSSとパッドP1及びP2との間には、内部回路を静電気から保護するためのダイオードD1及びD2がそれぞれ接続されている。
The oscillation circuit shown in FIG. 7 includes an
さらに、発振回路は、インバータ132の入力端子と抵抗R2及び抵抗RDの接続点との間に接続された帰還用の抵抗RFと、抵抗R1及びコンデンサCACの接続点と電源電位VSSとの間に接続されたコンデンサCGと、抵抗R2及び抵抗RDの接続点と電源電位VSSとの間に接続されたコンデンサCDとを含んでいる。
Furthermore, the oscillation circuit includes a resistor R F a feedback that is connected between the input terminal and the connection point of the resistors R2 and R D of the
図8は、図7に示す発振回路を実現するための従来の半導体集積回路のレイアウトを示す平面図である。図8に示すように、パッドP1及びP2は、半導体基板の周縁部に配置されている。パッドP1及びP2が配置されている領域の内側には、汎用配線領域が設けられており、さらにその内側に、発振回路を構成する抵抗、コンデンサ、トランジスタ等の回路素子が配置されている。なお、多層(例えば、3層)配線を行うことにより、パッドP1及びP2と内部回路との間を接続する配線は、汎用配線領域が設けられた配線層とは異なる配線層に形成される。 FIG. 8 is a plan view showing a layout of a conventional semiconductor integrated circuit for realizing the oscillation circuit shown in FIG. As shown in FIG. 8, the pads P1 and P2 are arranged on the peripheral edge of the semiconductor substrate. A general-purpose wiring area is provided inside the area where the pads P1 and P2 are arranged, and further, circuit elements such as resistors, capacitors, and transistors that constitute the oscillation circuit are arranged inside the area. In addition, by performing multilayer (for example, three layers) wiring, the wiring connecting the pads P1 and P2 and the internal circuit is formed in a wiring layer different from the wiring layer provided with the general-purpose wiring region.
従来の半導体集積回路のレイアウトにおいては、図8の上側から、抵抗RD、コンデンサCAC、抵抗RF及びインバータ132、コンデンサCG及びCDの順で配置されている。このようなレイアウトは、上記の回路素子間の配線長を短くするように考慮されたものである。しかしながら、従来は、パッドP1及びP2と内部回路との間の配線長を短くすることは考慮されていなかったので、パッドP1及びP2とコンデンサCG及びCDとの間の配線が長くなり、それらの配線による浮遊容量がコンデンサCG及びCDの容量に付加されることによって、コンデンサCG及びCDの所望の容量値を得ることが困難であった。コンデンサCG及びCDの容量値は、発振回路の発振周波数に大きな影響を与えることから、パッドP1及びP2と内部回路との間の配線による浮遊容量の影響を低減することが求められる。
In the layout of the conventional semiconductor integrated circuit, the resistor R D , the capacitor C AC , the resistor R F and the
関連する技術として、特許文献1には、帰還抵抗を選択するMOSトランジスタのオン抵抗の変動を発振時に低減できるようにし、発振動作の安定を確保しつつ、寄生容量の減少およびレイアウト面積の減少が図れる水晶発振器が開示されている。この水晶発振器は、インバータと、該インバータの入出力間に接続される第1の帰還回路と、該インバータの入出力間に接続され、水晶振動子を含む第2の帰還回路とを備えており、第1の帰還回路が、該インバータの入出力間にN個の帰還抵抗を並列に接続すると共に、そのN個の帰還抵抗又は(N−1)個の帰還抵抗を分割し、この各分割部にMOSトランジスタを介在するように構成されている。 As a related technique, Japanese Patent Laid-Open No. 2004-228688 discloses that the fluctuation of the on-resistance of a MOS transistor that selects a feedback resistor can be reduced at the time of oscillation, and the parasitic capacitance is reduced and the layout area is reduced while ensuring stable oscillation operation. A possible crystal oscillator is disclosed. This crystal oscillator includes an inverter, a first feedback circuit connected between the input and output of the inverter, and a second feedback circuit connected between the input and output of the inverter and including a crystal resonator. The first feedback circuit connects N feedback resistors in parallel between the input and output of the inverter, and divides the N feedback resistors or (N-1) feedback resistors. A MOS transistor is interposed in the part.
特許文献1によれば、NチャネルMOSトランジスタとPチャネルMOSトランジスタとを並列に接続したトランスファゲート(トランスミッションゲート)ではなく、NチャネルMOSトランジスタのみを用いて第1の帰還回路のスイッチを構成することができるので、トランジスタによる寄生容量を低減することができる。しかしながら、特許文献1には、水晶振動子と内部回路との間の配線による浮遊容量の影響を低減することは開示されていない。 According to Patent Document 1, the switch of the first feedback circuit is configured using only an N-channel MOS transistor, not a transfer gate (transmission gate) in which an N-channel MOS transistor and a P-channel MOS transistor are connected in parallel. Therefore, the parasitic capacitance due to the transistor can be reduced. However, Patent Document 1 does not disclose reducing the influence of stray capacitance due to the wiring between the crystal resonator and the internal circuit.
そこで、上記の点に鑑み、本発明は、振動子が外付けされて発振回路を実現するための半導体集積回路において、振動子が外付けされるパッドと内部回路との間の配線による浮遊容量の影響を小さくすることを目的とする。さらに、本発明は、そのような半導体集積回路と振動子とによって構成される発振回路を提供することを目的とする。 Accordingly, in view of the above points, the present invention provides a stray capacitance in a semiconductor integrated circuit for realizing an oscillation circuit with an oscillator externally attached by a wiring between a pad to which the oscillator is externally attached and an internal circuit. The purpose is to reduce the influence of Another object of the present invention is to provide an oscillation circuit including such a semiconductor integrated circuit and a vibrator.
以上の課題を解決するため、本発明の1つの観点に係る半導体集積回路は、第1のパッド及び第2のパッドに振動子の2つの端子がそれぞれ接続されて発振動作を行う半導体集積回路であって、(a)半導体基板と、(b)半導体基板に形成されたPチャネルトランジスタ及びNチャネルトランジスタを含むインバータであって、半導体基板の周縁部に配置された第1のパッドに第1の抵抗及び第1のコンデンサを介して接続された入力端子と、半導体基板の周縁部に配置された第2のパッドに第2の抵抗及び第3の抵抗を介して接続された出力端子とを有するインバータと、(c)インバータの入力端子と第2の抵抗及び第3の抵抗の接続点との間に接続され、インバータと共に発振ブロックを構成する帰還素子と、(d)第1の抵抗及び第1のコンデンサの接続点と基板電位との間に接続され、第1のパッドと発振ブロックとの間に配置された第2のコンデンサと、(e)第2の抵抗及び第3の抵抗の接続点と基板電位との間に接続され、第2のパッドと発振ブロックとの間に配置された第3のコンデンサとを具備する。 In order to solve the above problems, a semiconductor integrated circuit according to one aspect of the present invention is a semiconductor integrated circuit in which two terminals of a vibrator are respectively connected to a first pad and a second pad to perform an oscillation operation. And an inverter including (a) a semiconductor substrate and (b) a P-channel transistor and an N-channel transistor formed on the semiconductor substrate, wherein the first pad is disposed on the peripheral portion of the semiconductor substrate. An input terminal connected via a resistor and a first capacitor; and an output terminal connected via a second resistor and a third resistor to a second pad disposed on a peripheral portion of the semiconductor substrate. An inverter; (c) a feedback element that is connected between the input terminal of the inverter and a connection point of the second resistor and the third resistor and forms an oscillation block together with the inverter; and (d) a first resistor and A second capacitor connected between the connection point of the first capacitor and the substrate potential and disposed between the first pad and the oscillation block; and (e) a connection between the second resistor and the third resistor. A third capacitor connected between the point and the substrate potential and disposed between the second pad and the oscillation block;
ここで、第1及び第2のパッドが、半導体基板の周縁に沿って所定の長さを有する範囲に配列されており、第2及び第3のコンデンサが、第1及び第2のパッドと平行して所定の長さ以下の長さを有する範囲に配列されていることが望ましい。また、発振ブロックが、第2及び第3のコンデンサの配列方向と同一方向に長手方向を有するように形成されていることが望ましい。さらに、第3の抵抗が、発振ブロックの長手方向と同一方向に長手方向を有するように形成されていることが望ましい。 Here, the first and second pads are arranged in a range having a predetermined length along the periphery of the semiconductor substrate, and the second and third capacitors are parallel to the first and second pads. Thus, it is desirable to arrange in a range having a length equal to or less than a predetermined length. In addition, it is desirable that the oscillation block be formed to have a longitudinal direction in the same direction as the arrangement direction of the second and third capacitors. Furthermore, it is desirable that the third resistor is formed to have a longitudinal direction in the same direction as the longitudinal direction of the oscillation block.
また、本発明の1つの観点に係る発振回路は、本発明のいずれかの観点に係る半導体集積回路と、第1及び第2のパッドにそれぞれ接続された2つの端子を有する振動子とを具備する。 An oscillation circuit according to one aspect of the present invention includes a semiconductor integrated circuit according to any one aspect of the present invention, and a vibrator having two terminals respectively connected to the first and second pads. To do.
本発明の1つの観点によれば、発振回路のレイアウトにおいて、第1のパッドと発振ブロックとの間に第2のコンデンサを配置し、第2のパッドと発振ブロックとの間に第3のコンデンサを配置することにより、第1のパッドと第2のコンデンサとの間の配線と、第2のパッドと第3のコンデンサとの間の配線との内の一方が極端に長くなることを防止して、第1及び第2のパッドと内部回路との間の配線による浮遊容量の影響を小さくすることができる。 According to one aspect of the present invention, in the layout of the oscillation circuit, the second capacitor is disposed between the first pad and the oscillation block, and the third capacitor is disposed between the second pad and the oscillation block. By arranging the above, one of the wiring between the first pad and the second capacitor and the wiring between the second pad and the third capacitor is prevented from becoming extremely long. Thus, the influence of stray capacitance due to the wiring between the first and second pads and the internal circuit can be reduced.
以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、説明を省略する。
図1は、本発明の一実施形態に係る半導体集積回路の構成を示すブロック図である。本実施形態においては、計時情報を管理するリアルタイムクロック用ICに本発明を適用した場合について説明する。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In addition, the same referential mark is attached | subjected to the same component and description is abbreviate | omitted.
FIG. 1 is a block diagram showing a configuration of a semiconductor integrated circuit according to an embodiment of the present invention. In the present embodiment, a case will be described in which the present invention is applied to a real-time clock IC that manages timekeeping information.
図1に示すように、この半導体集積回路は、電源電位VDD(本実施形態においては、3Vとする)、及び、電源電位VSS(本実施形態においては、接地電位とする)が供給され、サンプリング信号SPに従って間欠動作を行うことにより定電圧を発生する定電圧発生回路1及び2を含んでいる。定電圧発生回路1は、電源電位LVDD(例えば、0.9V)を発生し、定電圧発生回路2は、電源電位LVDDよりも高い電源電位HVDD(例えば、1.6Vを発生する。
As shown in FIG. 1, this semiconductor integrated circuit is supplied with a power supply potential V DD (3 V in this embodiment) and a power supply potential V SS (this is a ground potential in this embodiment). The constant
さらに、半導体集積回路は、定電圧発生回路1によって発生される電源電位LVDDが供給される発振回路3及び分周回路4と、定電圧発生回路2によって発生される電源電位HVDDが供給されるレベルシフト回路(L/S)5、間欠動作制御回路6、及び、制御回路7とを含んでいる。ただし、発振回路3を構成する振動子は、半導体集積回路の外部に設けられる。
Further, the semiconductor integrated circuit is supplied with the
発振回路3は、発振動作を行うことにより、所定の周波数を有するマスタークロック信号を生成する。分周回路4は、発振回路3によって生成されるマスタークロック信号を分周することにより、分周クロック信号を生成する。
The
レベルシフト回路(L/S)5は、電源電位LVDDが供給されて動作する分周回路4から出力される分周クロック信号の振幅を拡大して、電源電位HVDDが供給されて動作する間欠動作制御回路6及び制御回路7に適合させる。間欠動作制御回路6は、分周クロック信号に基づいてサンプリング信号SPを生成することにより、定電圧発生回路1及び2の間欠動作を制御する。制御回路7は、分周クロック信号に基づいて計時情報を管理する。
The level shift circuit (L / S) 5 operates by being supplied with the power supply potential HV DD by expanding the amplitude of the frequency-divided clock signal output from the frequency dividing circuit 4 that is operated by being supplied with the power supply potential LV DD. The intermittent
間欠動作制御回路6は、サンプリング期間T1においてサンプリング信号SPをハイレベルに活性化し、非サンプリング期間T2においてサンプリング信号SPをローレベルに非活性化する。例えば、定電圧発生回路1及び2の間欠動作の周期は1ms程度であり、サンプリング信号SPがハイレベルである期間の割合(デューティ)T1/(T1+T2)は、1/8〜1/16程度が適当である。これにより、間欠動作における定電圧発生回路の動作電流は、連続動作における定電圧発生回路の動作電流の1/8〜1/16程度となり、さらなる低消費電流化を実現することができる。
The intermittent
図2は、図1に示す半導体集積回路によって実現される発振回路の構成を示す回路図である。図2においては、発振回路に電源電位LVDDを供給する定電圧発生回路1も示されている。半導体集積回路のパッド(外部との接続端子)P1及びP2に、半導体集積回路が実装されるプリント配線基板等に形成された配線パターンを介して水晶振動子31の2つの端子がそれぞれ接続されることにより、発振回路が構成される。
FIG. 2 is a circuit diagram showing a configuration of an oscillation circuit realized by the semiconductor integrated circuit shown in FIG. FIG. 2 also shows a constant voltage generation circuit 1 that supplies a power supply potential LV DD to the oscillation circuit. The two terminals of the
図2に示す発振回路は、インバータ32を含んでいる。インバータ32は、パッドP1に抵抗R1及びコンデンサCACを介して接続された入力端子32aと、パッドP2に抵抗R2及び抵抗RDを介して接続された出力端子32bとを有している。抵抗R1及びR2は、半導体集積回路の内部回路を静電気から保護するための抵抗値の小さい抵抗であり、電源電位VSSとパッドP1及びP2との間には、内部回路を静電気から保護するためのダイオードD1及びD2がそれぞれ接続されている。
The oscillation circuit shown in FIG. 2 includes an
さらに、発振回路は、インバータ32の入力端子32aと抵抗R2及び抵抗RDの接続点との間に接続された帰還素子33と、抵抗R1及びコンデンサCACの接続点と電源電位VSSとの間に接続されたコンデンサCGと、抵抗R2及び抵抗RDの接続点と電源電位VSSとの間に接続されたコンデンサCDとを含んでいる。
Further, the oscillation circuit includes a
インバータ32は、直列に接続されたPチャネルMOSトランジスタQP1及びNチャネルMOSトランジスタQN1によって構成される。帰還素子33は、並列に接続されたPチャネルMOSトランジスタQP2及びNチャネルMOSトランジスタQN2によって構成される。あるいは、帰還素子33を抵抗によって構成するようにしても良い。インバータ32と帰還素子33とは、互いに隣接してレイアウトされるので、本願においては、これらを合わせて発振ブロックと呼ぶ。
次に、図2に示す発振回路の動作について説明する。インバータ32の出力端子32bの電圧は、抵抗RD及び帰還素子33を介して、インバータ32の入力端子32aに帰還され、これにより、インバータ32の入力端子32aにバイアス電圧が供給される。インバータ32のバイアス電圧をリーク電流の影響から保護するために、インバータ32の入力端子32aと抵抗R1との間にコンデンサCACが接続されている。
Next, the operation of the oscillation circuit shown in FIG. 2 will be described. The voltage at the
インバータ32の出力信号は、水晶振動子31を介してインバータ32の入力端子32aに帰還され、これにより発振動作が行われる。また、抵抗R1及びコンデンサCACの接続点と電源電位VSSとの間にはコンデンサCGが接続され、抵抗R2及び抵抗RDの接続点と電源電位VSSとの間にはコンデンサCDが接続されている。ここで、コンデンサCGの容量とコンデンサCDの容量とによって、発振周波数の調整が行われる。
The output signal of the
図3は、図2に示す発振回路を実現するための半導体集積回路のレイアウトを示す平面図である。図3に示すように、パッドP1及びP2は、半導体基板の周縁部に配置されている。パッドP1及びP2が配置されている領域の内側には、汎用配線領域が設けられており、さらにその内側に、発振回路を構成するコンデンサ、抵抗、トランジスタ等の回路素子が配置されている。なお、多層(例えば、3層)配線を行うことにより、パッドP1及びP2と内部回路との間を接続する配線は、汎用配線領域が設けられた配線層とは異なる配線層に形成される。 FIG. 3 is a plan view showing a layout of a semiconductor integrated circuit for realizing the oscillation circuit shown in FIG. As shown in FIG. 3, the pads P1 and P2 are arranged on the peripheral edge of the semiconductor substrate. A general-purpose wiring area is provided inside the area where the pads P1 and P2 are arranged, and further, circuit elements such as capacitors, resistors, and transistors that constitute the oscillation circuit are arranged inside the area. In addition, by performing multilayer (for example, three layers) wiring, the wiring connecting the pads P1 and P2 and the internal circuit is formed in a wiring layer different from the wiring layer provided with the general-purpose wiring region.
本実施形態に係る半導体集積回路のレイアウトにおいては、図3の左側から、パッドP1及びP2、コンデンサCG及びCD、発振ブロック(帰還素子33及びインバータ32)、コンデンサCAC、抵抗RDの順でレイアウトされている。従って、コンデンサCGが、パッドP1と発振ブロック(帰還素子33及びインバータ32)との間に配置され、コンデンサCDが、パッドP2と発振ブロックとの間に配置されることになる。このようなレイアウトは、上記の回路素子間の配線長を短くすると共に、パッドP1及びP2とコンデンサCG及びCDとの間の配線の浮遊容量の影響を低減するように考慮されたものである。
In the layout of a semiconductor integrated circuit according to the present embodiment, from the left side of FIG. 3, the pads P1 and P2, the capacitor C G and C D, the oscillation block (
図3に示すように、パッドP1及びP2が、半導体基板の周縁に沿って所定の長さL1を有する範囲に配列されており、コンデンサCG及びCDが、パッドP1及びP2と平行して、長さL1以下の長さL2を有する範囲に配列されている。また、発振ブロック(帰還素子33及びインバータ32)が、コンデンサCG及びCDの配列方向と同一方向に長手方向を有するように形成されている。さらに、抵抗RDが、発振ブロックの長手方向と同一方向に長手方向を有するように形成されている。
As shown in FIG. 3, the pads P1 and P2 are arranged in a range having a predetermined length L1 along the periphery of the semiconductor substrate, the capacitor C G and C D is, in parallel with the pads P1 and P2 Are arranged in a range having a length L2 equal to or less than the length L1. The oscillation block (
図3に示す本実施形態に係る半導体集積回路のレイアウトは、図8に示す従来の半導体集積回路のレイアウトと比較して、以下の特徴を有している。
(1)パッドP1とコンデンサCGとの間の配線(以下、「配線1」という)はやや長くなるものの、パッドP2とコンデンサCDとの間の配線(以下、「配線2」という)はかなり短くなる。その結果、配線2による浮遊容量が大幅に低減され、コンデンサCG及びCDの所望の容量値を得ることが比較的容易となる。
(2)コンデンサCG及びCDをパッドP1及びP2の長さL1に合わせて配置することにより、発振回路のレイアウト面積を小さくすることができる。
(3)配線1の長さと配線2の長さとが、ほぼ等しくなる。配線1はコンデンサCACを介してインバータ32の入力端子32aに接続されており、配線2は抵抗RDを介してインバータ32の出力端子32bに接続されているので、配線1に印加される交流電圧と配線2に印加される交流電圧とは、ほぼ逆相かつほぼ同レベルである。従って、配線1から浮遊容量を介して他の配線等に漏洩する電圧と配線2から浮遊容量を介して他の配線等に漏洩する電圧とが打ち消しあって、他の配線等に与えるノイズを低減することができる。
The layout of the semiconductor integrated circuit according to the present embodiment shown in FIG. 3 has the following characteristics as compared with the layout of the conventional semiconductor integrated circuit shown in FIG.
(1) wiring between the pads P1 and the capacitor C G (hereinafter, referred to as "line 1") but is slightly longer, wiring between the pads P2 and the capacitor C D (hereinafter, referred to as "
(2) the capacitor C G and C D by arranging according to the length L1 of the pad P1 and P2, it is possible to reduce the layout area of the oscillation circuit.
(3) The length of the wiring 1 and the length of the
次に、本実施形態に係る半導体集積回路に形成されるコンデンサ、抵抗、及び、トランジスタの構造について説明する。
図4は、図3に示す半導体集積回路に形成されるコンデンサの構造を示す断面図であり、図5は、図3に示す半導体集積回路に形成される抵抗の構造を示す断面図であり、図6は、図3に示す半導体集積回路に形成されるPチャネルMOSトランジスタ及びNチャネルMOSトランジスタの構造を示す断面図である。図4〜図6においては、第1層の配線層までが示されており、それ以上の層は省略されている。
Next, the structure of capacitors, resistors, and transistors formed in the semiconductor integrated circuit according to the present embodiment will be described.
4 is a cross-sectional view showing the structure of the capacitor formed in the semiconductor integrated circuit shown in FIG. 3, and FIG. 5 is a cross-sectional view showing the structure of the resistor formed in the semiconductor integrated circuit shown in FIG. FIG. 6 is a cross-sectional view showing the structure of a P-channel MOS transistor and an N-channel MOS transistor formed in the semiconductor integrated circuit shown in FIG. 4 to 6, only the first wiring layer is shown, and further layers are omitted.
まず、半導体集積回路に形成されるコンデンサについて説明する。図4に示すように、P型の半導体基板81(本実施形態においては、シリコン基板とする)内に、Pウエル95が形成される。Pウエル95内には、N−型不純物拡散領域82及びN+型不純物拡散領域83が形成される。コンデンサの一方の電極となるN−型不純物拡散領域82上には、コンデンサの誘電体となる絶縁膜84(例えば、シリコン酸化膜)が形成され、さらに、絶縁膜84上にコンデンサの他方の電極85(例えば、ポリシリコン)が形成される。このように、絶縁膜84と、これを挟むN−型不純物拡散領域82及び電極85とによって、コンデンサが構成される。一方、N+型不純物拡散領域83は、N−型不純物拡散領域82との電気的接続を得るために用いられる。
First, a capacitor formed in a semiconductor integrated circuit will be described. As shown in FIG. 4, a P-
また、Pウエル95内に、基板電位を与えるためのP+型不純物拡散領域86が形成される。それらの上には、第1層の層間絶縁膜87が形成され、さらに、層間絶縁膜87上に第1層の配線層が形成される。第1層の配線層において、配線88は、層間絶縁膜87に形成された開口(スルーホール)を介して、電極85に接続される。また、配線89は、層間絶縁膜87に形成された開口を介して、N+型不純物拡散領域83及びP+型不純物拡散領域86に接続される。これにより、コンデンサの一方の電極となるN−型不純物拡散領域82が、基板電位(電源電位VSS)に電気的に接続される。
A P + type
次に、半導体集積回路に形成される抵抗について説明する。図5に示すように、P型基板81内に、Pウエル95が形成される。Pウエル95内には、LOCOS(Local Oxidation of Silicon)法によって、絶縁膜90(厚い酸化膜)が形成され、さらに、絶縁膜90上に導電膜91(例えば、ポリシリコン)が形成される。このように、所望の大きさ及び形状を有する導電膜91により、抵抗が構成される。それらの上には、第1層の層間絶縁膜87が形成され、さらに、層間絶縁膜87上に第1層の配線層が形成される。第1層の配線層において、配線92は、層間絶縁膜87に形成された開口を介して、導電膜91の一端に接続される。また、配線93は、層間絶縁膜87に形成された開口を介して、導電膜91の他端に接続される。
Next, resistors formed in the semiconductor integrated circuit will be described. As shown in FIG. 5, a
最後に、半導体集積回路に形成されるトランジスタについて説明する。図6に示すように、P型基板81内に、絶縁膜90を挟んで、Nウエル94及びPウエル95が形成される。Nウエル94内には、PチャネルMOSトランジスタのソース・ドレインとなる1組のP+型不純物拡散領域96及び97が形成される。また、Pウエル95内には、NチャネルMOSトランジスタのソース・ドレインとなる1組のN+型不純物拡散領域98及び99が形成される。
Finally, a transistor formed in the semiconductor integrated circuit will be described. As shown in FIG. 6, an N well 94 and a P well 95 are formed in a
1組のP+型不純物拡散領域96及び97に挟まれた半導体基板上には、ゲート絶縁膜100(例えば、シリコン酸化膜)が形成されており、さらに、ゲート絶縁膜100上に、PチャネルMOSトランジスタのゲート電極101(例えば、ポリシリコン)が形成されている。また、1組のN+型不純物拡散領域98及び99に挟まれた半導体基板上には、ゲート絶縁膜102(例えば、シリコン酸化膜)が形成されており、さらに、ゲート絶縁膜102上に、NチャネルMOSトランジスタのゲート電極103(例えば、ポリシリコン)が形成されている。
A gate insulating film 100 (for example, a silicon oxide film) is formed on the semiconductor substrate sandwiched between the pair of P + -type
それらの上には、第1層の層間絶縁膜87が形成され、さらに、層間絶縁膜87上に第1層の配線層が形成される。第1層の配線層において、配線104及び105は、層間絶縁膜87に形成された開口を介して、1組のP+型不純物拡散領域96及び97にそれぞれ接続される。また、配線106及び107は、層間絶縁膜87に形成された開口を介して、1組のN+型不純物拡散領域98及び99にそれぞれ接続される。
A first layer
以上の実施形態においては、発振回路を構成する振動子が水晶振動子である場合について説明したが、本発明はこれに限定されず、セラミック発振子や、SAW(surface acoustic wave:表面弾性波)共振子を用いることができる。 In the above embodiment, the case where the vibrator constituting the oscillation circuit is a crystal vibrator has been described. However, the present invention is not limited to this, and the ceramic oscillator or SAW (surface acoustic wave) is not limited thereto. A resonator can be used.
1、2 定電圧発生回路、 3 発振回路、 4 分周回路、 5 レベルシフト回路、 6 間欠動作制御回路、 7 制御回路、 31、131 振動子、 32、132 インバータ、 33 帰還素子、 81 半導体基板、 82 N−型不純物拡散領域、 83 N+型不純物拡散領域、 84 絶縁膜、 85 電極、 86 P+型不純物拡散領域、 87 層間絶縁膜、 88、89、92、93、104〜107 配線、 90 絶縁膜、 91 導電膜、 94 Nウエル、 95 Pウエル、 96、97 P+型不純物拡散領域、 98、99 N+型不純物拡散領域、 100、102 ゲート絶縁膜、 101、103 ゲート電極、 P1、P2 パッド、 R1、R2、RD、RF 抵抗、 CAC、CD、CG コンデンサ、 QP1〜QP2 PチャネルMOSトランジスタ、 QN1〜QN2 NチャネルMOSトランジスタ、 D1、D2 ダイオード 1, 2 constant voltage generation circuit, 3 oscillation circuit, 4 frequency divider circuit, 5 level shift circuit, 6 intermittent operation control circuit, 7 control circuit, 31, 131 vibrator, 32, 132 inverter, 33 feedback element, 81 semiconductor substrate , 82 N − type impurity diffusion region, 83 N + type impurity diffusion region, 84 insulating film, 85 electrode, 86 P + type impurity diffusion region, 87 interlayer insulating film, 88, 89, 92, 93, 104 to 107 wiring, 90 insulating film, 91 conductive film, 94 N well, 95 P well, 96, 97 P + type impurity diffusion region, 98, 99 N + type impurity diffusion region, 100, 102 gate insulating film, 101, 103 gate electrode, P1 , P2 pad, R1, R2, R D, R F resistor, C AC, C D, C G capacitor, QP1~QP2 P-channel MOS transistor QN1~QN2 N-channel MOS transistor, D1, D2 diode
Claims (5)
半導体基板と、
前記半導体基板に形成されたPチャネルトランジスタ及びNチャネルトランジスタを含むインバータであって、前記半導体基板の周縁部に配置された前記第1のパッドに第1の抵抗及び第1のコンデンサを介して接続された入力端子と、前記半導体基板の周縁部に配置された前記第2のパッドに第2の抵抗及び第3の抵抗を介して接続された出力端子とを有する前記インバータと、
前記インバータの入力端子と前記第2の抵抗及び前記第3の抵抗の接続点との間に接続され、前記インバータと共に発振ブロックを構成する帰還素子と、
前記第1の抵抗及び前記第1のコンデンサの接続点と基板電位との間に接続され、前記第1のパッドと前記発振ブロックとの間に配置された第2のコンデンサと、
前記前記第2の抵抗及び前記第3の抵抗の接続点と基板電位との間に接続され、前記第2のパッドと前記発振ブロックとの間に配置された第3のコンデンサと、
を具備する半導体集積回路。 A semiconductor integrated circuit that performs oscillation operation by connecting two terminals of a vibrator to a first pad and a second pad, respectively,
A semiconductor substrate;
An inverter including a P-channel transistor and an N-channel transistor formed on the semiconductor substrate, wherein the inverter is connected to the first pad disposed on the peripheral portion of the semiconductor substrate via a first resistor and a first capacitor. The inverter having a connected input terminal and an output terminal connected via a second resistor and a third resistor to the second pad disposed on the periphery of the semiconductor substrate;
A feedback element that is connected between an input terminal of the inverter and a connection point of the second resistor and the third resistor, and forms an oscillation block together with the inverter;
A second capacitor connected between a connection point of the first resistor and the first capacitor and a substrate potential, and disposed between the first pad and the oscillation block;
A third capacitor connected between a connection point of the second resistor and the third resistor and a substrate potential, and disposed between the second pad and the oscillation block;
A semiconductor integrated circuit comprising:
前記第1及び第2のパッドにそれぞれ接続された2つの端子を有する振動子と、
を具備する発振回路。 A semiconductor integrated circuit according to any one of claims 1 to 4,
A vibrator having two terminals respectively connected to the first and second pads;
An oscillation circuit comprising:
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