JP2011091759A - 電流源、増幅回路、電子回路、集積回路装置及び電子機器 - Google Patents

Abstract

【課題】温度変動バラツキ等を低減できる電流源、電子回路、増幅回路、集積回路装置及び電子機器等の提供。
【解決手段】電流源は、一端が第１の電源ノードＶＳＳに接続される抵抗Ｒと、ソースに抵抗Ｒの他端が接続され、ゲートに第１の電源ノードＶＳＳが接続されるデプレッション型のトランジスターＴＲとを含み、トランジスターＴＲのしきい値電圧は負の温度特性を有し、抵抗Ｒの抵抗値は正の温度特性を有する。
【選択図】図１

Description

本発明は、電流源、増幅回路、電子回路、集積回路装置及び電子機器等に関する。

小信号増幅を行う増幅回路には、テール電流を生成する電流源が設けられる。例えば特許文献１には、外部電源電圧の電圧調整を行って、調整後の電圧を内部回路に供給するレギュレーターが開示されている。このレギュレーターが有する増幅回路には、テール電流を生成する電流源が設けられている。

このような増幅回路に設けられる電流源では、基準電圧生成回路を別個に設け、基準電圧生成回路により生成された基準電圧をトランジスターのゲート電極に入力することで、テール電流を生成する手法が一般的である。

しかしながら、この手法では、増幅回路の他に基準電圧発生回路を別個に設ける必要があるため、この基準電圧生成回路において流れる電流のパスの分だけ電流パスの本数が増えてしまい、低消費電力化の妨げとなるという課題がある。

また特許文献２には、ゲートとソースが接続されたデプレッション型トランジスターと、このデプレッション型トランジスターのソースと接地電位との間に挿入されてバックゲートバイアス電圧を供給する抵抗素子とを有する電流源が開示されている。この特許文献２の従来技術では、デプレッション型トランジスターのソースに対して、抵抗素子で発生する電圧降下がバックゲートバイアス電圧として印加されるようになるため、製造プロセスの変動に起因するしきい値電圧のバラツキを低減できる。

しかしながら、この特許文献２の電流源では、しきい値電圧のバラツキを低減することは可能であるが、温度変動バラツキの低減については何ら考慮されていない。

特開２００１−９２５４４号公報 特開昭６３−１６９１１３号公報

本発明の幾つかの態様によれば、温度変動バラツキ等を低減できる電流源、電子回路、増幅回路、集積回路装置及び電子機器等を提供できる。

本発明の一態様は、一端が第１の電源ノードに接続される抵抗と、ソースに前記抵抗の他端が接続され、ゲートに前記第１の電源ノードが接続されるデプレッション型のトランジスターとを含み、前記トランジスターのしきい値電圧は負の温度特性を有し、前記抵抗の抵抗値は正の温度特性を有する電流源に関係する。

本発明の一態様では、デプレッション型のトランジスターのソースと第１の電源ノードの間に抵抗が設けられ、デプレッション型のトランジスターのゲートは第１の電源ノードに接続される。このような構成の電流源によれば、デプレッション型のトランジスターのソースに設けられた抵抗により回路的に負帰還がかかる構成になっているため、安定した定電流の生成が可能になる。更に本発明の一態様では、トランジスターのしきい値電圧は負の温度特性を有し、抵抗の抵抗値は正の温度特性を有する。従って、しきい値電圧の負の温度特性と抵抗値の正の温度特性の相殺により、テール電流の温度依存性を低減でき、温度変動バラツキの低減等を図れる。

また本発明の一態様では、前記抵抗は、Ｎウェルにより形成されるＮウェル抵抗であってもよい。

このようにすれば、電流源の抵抗の抵抗値に正の温度特性を持たせることが可能になる。

また本発明の他の態様は、上記に記載の電流源と、前記電流源に直列に設けられた増幅部と、前記増幅部に直列に設けられた負荷部とを含む増幅回路に関係する。

本発明の他の態様によれば、電流源のテール電流生成のための基準電圧を生成する回路を不要にすることができるため、電流源と増幅部と負荷部を有する増幅回路において、電流パスの本数を減らすことが可能になる。

また本発明の他の態様は、上記に記載の電流源を有する差動部と、前記差動部の出力ノードに接続される出力部とを含み、前記差動部は、第１の差動トランジスター及び第２の差動トランジスターと、前記第１の差動トランジスター及び前記第２の差動トランジスターと第２の電源ノードとの間に設けられるカレントミラー回路を含む増幅回路に関係する。

本発明の他の態様によれば、電流源のテール電流生成のための基準電圧を生成する回路を不要にすることができるため、差動部と出力部を有する増幅回路において、電流パスの本数を減らすことが可能になる。

また本発明の他の態様では、前記出力部は、前記差動部の出力ノードにより制御される駆動トランジスターと、前記駆動トランジスターと前記第１の電源ノードとの間に設けられる第２の電流源を含み、前記第２の電流源は、一端が前記第１の電源ノードに接続される第２の抵抗と、ソースに前記第２の抵抗の他端が接続され、ゲートに前記第１の電源ノードが接続されるデプレッション型の第２のトランジスターとを含み、前記第２のトランジスターのしきい値電圧は負の温度特性を有し、前記第２の抵抗の抵抗値は正の温度特性を有してもよい。

このようにすれば、出力部の電流源のテール電流についても、温度依存性を低減することが可能になる。

また本発明の他の態様では、前記差動部は、非反転入力端子と反転入力端子の間にオフセット電圧を有してもよい。

このようにすれば、このオフセット電圧を利用した様々な演算増幅処理等を実現できる。

また本発明の他の態様では、前記第１の差動トランジスターのゲート電極の導電性と、前記第２の差動トランジスターのゲート電極の導電性を異ならせることで、前記オフセット電圧が設定されてもよい。

このようにすれば、第１、第２の差動トランジスターのゲート電極の導電性を異ならせることで得られる仕事関数差電圧により、オフセット電圧を設定できるようになる。

また本発明の他の態様では、前記第１の差動トランジスターは、デプレッション型のトランジスターであり、前記第１の差動トランジスターのゲート電極に、前記第１の電源ノードが接続されてもよい。

このようにすれば、第１の差動トランジスターに電流を流すための基準電圧等の生成を不要にできる。

また本発明の他の態様では、前記第１の差動トランジスターのＷ／Ｌ比と、前記第２の差動トランジスターのＷ／Ｌ比を異ならせる、或いは前記カレントミラー回路を構成する第１のカレントミラー用トランジスターのＷ／Ｌ比と前記カレントミラー回路を構成する第２のカレントミラー用トランジスターのＷ／Ｌ比を異ならせることで、前記オフセット電圧が設定されてもよい。

このようにすれば、第１、第２の差動トランジスターのＷ／Ｌ比を異ならせたり、第１、第２のカレントミラー用トランジスターのＷ／Ｌ比を異ならせることで、オフセット電圧を設定できるようになる。

また本発明の他の態様は、上記のいずれかに記載の増幅回路と、演算増幅用回路素子を含み、前記電流源の前記抵抗は、Ｎウェルにより形成されるＮウェル抵抗であり、前記Ｎウェル抵抗である前記抵抗の形成領域上に、前記演算増幅用回路素子がレイアウト配置される電子回路に関係する。

このようにすれば、１つの領域を用いて、電流源の抵抗であるＮウェル抵抗と、演算増幅用回路素子をレイアウト配置できるようになるため、レイアウト効率を向上できる。

また本発明の他の態様では、演算増幅用回路素子として、ポリシリコン層で形成されたポリ抵抗を含み、前記Ｎウェル抵抗である前記抵抗の形成領域上に、演算増幅用回路素子である前記ポリ抵抗がレイアウト配置されてもよい。

このようにすれば、１つの領域を用いて、電流源の抵抗であるＮウェル抵抗と、演算増幅用回路素子であるポリ抵抗をレイアウト配置できるようになるため、レイアウト効率を向上できる。

また本発明の他の態様では、演算増幅用回路素子として、第１の電極が第１のポリシリコン層で形成され、第２の電極が第２のポリシリコン層で形成されたキャパシターを含み、前記Ｎウェル抵抗である前記抵抗の形成領域上に、演算増幅用回路素子である前記キャパシターがレイアウト配置されてもよい。

このようにすれば、１つの領域を用いて、電流源の抵抗であるＮウェル抵抗と、演算増幅用回路素子であるキャパシターをレイアウト配置できるようになるため、レイアウト効率を向上できる。

また本発明の他の態様は、上記のいずれかに記載の増幅回路を含む集積回路装置に関係する。

また本発明の他の態様は、上記のいずれかに記載の電子回路を含む集積回路装置に関係する。

また本発明の他の態様は、上記に記載の集積回路装置を含む電子機器に関係する。

本実施形態の電流源の構成例。 本実施形態の電流源を含む増幅回路の第１の構成例。 本実施形態の電流源を含む差動型の増幅回路の第２の構成例。 本実施形態の電流源を含む差動型の増幅回路の第３の構成例。 仕事関数差電圧の説明図。 本実施形態の電流源を用いた電子回路であるレギュレーターの構成例。 本実施形態の電流源を用いた電子回路であるレギュレーターの詳細な構成例。 レギュレーターの比較例の構成例。 図９（Ａ）、図９（Ｂ）はテール電流の温度依存性等を比較した図。 図１０（Ａ）、図１０（Ｂ）はテール電流値のバラツキ等を比較した図。 図１１（Ａ）、図１１（Ｂ）は抵抗のレイアウト配置例。 本実施形態の電流源を用いた電子回路である定電流生成回路の構成例。 本実施形態の電流源を用いた電子回路である定電流生成回路の詳細な構成例。 図１４（Ａ）、図１４（Ｂ）は本実施形態の電流源を用いた電子回路の他の構成例。 図１５（Ａ）、図１５（Ｂ）は本実施形態の電流源を用いた電子回路の他の構成例。 集積回路装置の構成例。 電子機器の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．電流源
図１に本実施形態の電流源の構成例を示す。図１に示すように本実施形態の電流源は、デプレッション型のトランジスターＴＲと、抵抗Ｒを含む。抵抗Ｒは、その一端がＶＳＳノード（広義には第１の電源ノード）に接続される。デプレッション型のＮ型のトランジスターＴＲは、そのソースに抵抗Ｒの他端が接続され、そのゲートにＶＳＳノード（第１の電源ノード）が接続されるトランジスター（ＮＭＯＳトランジスター）である。このような構成の電流源にすることで、安定したテール電流ＩＴＬの生成が可能になる。

例えばトランジスターＴＲのしきい値電圧の上昇等によりＴＲに流れるテール電流ＩＴＬが小さくなると、ＴＲのソースノードＮ１の電圧が低くなる。そしてトランジスターＴＲのソースノードＮ１の電圧が低くなると、ＴＲのゲート・ソース間電圧は大きくなるため、ＴＲに流れる電流を大きくする方向に働き、これによりＴＲに流れるテール電流ＩＴＬが一定に保たれる。

一方、トランジスターＴＲのしきい値電圧の減少等によりＴＲに流れるテール電流ＩＴＬが大きくなると、ＴＲのソースノードＮ１の電圧が高くなる。そしてトランジスターＴＲのソースノードＮ１の電圧が高くなると、ＴＲのゲート・ソース間電圧は小さくなるため、ＴＲに流れるテール電流ＩＴＬを小さくする方向に働き、これによりＴＲに流れるテール電流ＩＴＬが一定に保たれる。

このように図１の構成の電流源では、自己完結的に電流を生成し電圧を発生する構成になっており、ソースに設けられたソース抵抗Ｒにより回路的に負帰還がかかる構成になっている。従って、トランジスターＴＲや抵抗Ｒにバラツキが生じた場合にも、生成されるテール電流ＩＴＬのバラツキは、トランジスターＴＲや抵抗Ｒのバラツキよりも小さくなるため、安定したテール電流の生成が可能になる。

また図１では、トランジスターＴＲは、デプレッション型のＮ型トランジスターとなっており、そのゲート電極にはＶＳＳの電圧（第１の電源ノードの電圧。グラウンド電圧）が設定される。即ちトランジスターＴＲはデプレッション型のＮ型トランジスターであるため、そのゲート電極にＶＳＳが設定されても電流が流れる。従って、トランジスターＴＲのゲート電極をＶＳＳに設定すれば済み、このゲート電極に設定される基準電圧の生成回路を別に用意する必要がないため、電流パスの本数を減らすことができる。即ち基準電圧生成回路の電流パスの分だけ電流パスの本数を減らすことができるため、低消費電力化を図れる。

更にトランジスターＴＲのしきい値電圧は負の温度特性を有し、抵抗Ｒの抵抗値は正の温度特性を有する。例えば抵抗ＲはＮウェルにより形成されるＮウェル抵抗であり、このＮウェル抵抗は正の温度特性を有する。従って、温度が上がると、トランジスターＴＲのしきい値電圧が減少する一方で、抵抗Ｒの抵抗値は増加するため、電流源に流れるテール電流ＩＴＬはほぼ一定に保たれる。また温度が下がると、トランジスターＴＲのしきい値電圧が増加する一方で、抵抗Ｒの抵抗値は減少するため、電流源に流れるテール電流ＩＴＬはほぼ一定に保たれる。従って、テール電流ＩＴＬの温度特性をフラットな特性に近づけることが可能になる。

即ち、抵抗Ｒにより負帰還をかける構成だけでは、温度バラツキまでは低減できないが、トランジスターＴＲに負の温度特性を持たせる一方で、抵抗Ｒに正の温度特性を持たせることで、温度バラツキの低減についても実現できるようになる。

２．増幅回路
図２に本実施形態の電流源を含む増幅回路の第１の構成例を示す。図２はシングルエンド型の増幅回路の構成例である。この増幅回路は、図１で説明した電流源ＩＳと、増幅部ＡＰと、負荷部ＬＤを含む。

増幅部ＡＰは、電流源ＩＳに直列に設けられる。図２では、この増幅部ＡＰは、そのゲート電極に入力信号ＩＮが入力されるＮ型のトランジスターＴＲＡ（ＮＭＯＳトランジスター）により構成される。このトランジスターＴＲＡのソースは、電流源ＩＳのデプレッション型トランジスターＴＲのドレインに接続される。

電流源ＩＳは、そのゲート電極がＶＳＳノードに接続されたＮ型のトランジスターＴＲと、ＴＲのソースとＶＳＳノードの間に設けられた抵抗Ｒを含む。デプレッション型のトランジスターＴＲは負の温度特性を有し、抵抗Ｒは正の温度特性を有する。この抵抗Ｒは例えばＮウェル抵抗により形成される。

負荷部ＬＤは、増幅部ＡＰに直列に設けられる。図２では、この負荷部ＬＤは、そのゲート電極及びドレインが接続されるＰ型のトランジスターＴＲＬ（ＰＭＯＳトランジスター）により構成される。このトランジスターＴＲＬのドレインは、増幅部ＡＰのトランジスターＴＲＡのドレインに接続されており、これらのドレインの接続ノードＮ３から、入力信号ＩＮを増幅した出力信号Ｑが出力される。

図２の構成によれば、電流源ＩＳのテール電流ＩＴＬの生成のための基準電圧を生成する回路を別個に設ける必要がない。従って、この基準電圧生成回路の電流パスの分だけ電流パスの本数を減らすことができるため、低消費電力化を図れる。そして電流源ＩＳのテール電流ＩＴＬを利用して、入力信号ＩＮの小信号増幅処理を実現できる。

図３に本実施形態の電流源を含む増幅回路の第２の構成例を示す。図３は差動型の増幅回路の構成例である。この増幅回路は、差動部ＤＦと、差動部ＤＦの出力ノードＮＣ１に接続される出力部ＱＢを含む。

差動部ＤＦは、第１、第２の差動トランジスターＴＣ１、ＴＣ２と、トランジスターＴＣ４及びＴＣ５により構成されるカレントミラー回路と、電流源ＩＳＣ１を含む。

差動トランジスターＴＣ１は、カレントミラー用のトランジスターＴＣ４と電流源ＩＳとの間に設けられ、そのゲート電極に非反転側差動入力信号ＩＮＰ（広義には第１の差動入力信号）が入力される。この差動トランジスターＴＣ１のゲート電極が、非反転入力端子（広義には第１の差動入力端子）になる。

差動トランジスターＴＣ２は、カレントミラー用のトランジスターＴＣ５と電流源ＩＳとの間に設けられ、そのゲート電極に反転側差動入力信号ＩＮＮ（広義には第２の差動入力信号）が入力される。この差動トランジスターＴＣ２のゲート電極が、反転入力端子（広義には第２の差動入力端子）になる。

電流源ＩＳＣ１は、そのゲート電極がＶＳＳノードに接続されたＮ型のトランジスターＴＣ３と、ＴＣ３のソースとＶＳＳノードの間に設けられた抵抗ＲＣ１を含む。デプレッション型のトランジスターＴＣ３は負の温度特性を有し、抵抗ＲＣ１は正の温度特性を有する。この抵抗ＲＣ１は例えばＮウェル抵抗により形成される。

カレントミラー用のＰ型のトランジスターＴＣ４及びＴＣ５は、Ｎ型の差動トランジスターＴＣ１、ＴＣ２とＶＤＤノード（広義には第２の電源ノード）との間に設けられる。トランジスターＴＣ４とＴＣ５は、そのゲート電極がノードＮＣ２に接続されており、これによりカレントミラー回路が構成される。

出力部ＱＢは、直列に設けられる駆動トランジスターＴＤＲＣ及び第２の電流源ＩＳＣ２を含む。駆動トランジスターＴＤＲＣは、差動部ＤＦの出力ノードＮＣ１により制御される。具体的には差動部ＤＦの出力ノードＮＣ１は駆動トランジスターＴＤＲＣのゲート電極に接続される。そして駆動トランジスターＴＤＲＣと電流源ＩＳＣの間のノードＮＣ４が、増幅回路の出力信号Ｑの出力ノードになる。

電流源ＩＳＣ２は、そのゲート電極がＶＳＳノードに接続されたＮ型のトランジスターＴＣ６と、ＴＣ６のソースとＶＳＳノードの間に設けられた抵抗ＲＣ２を含む。デプレッション型のトランジスターＴＣ６は負の温度特性を有し、抵抗ＲＣ２は正の温度特性を有する。この抵抗ＲＣ２は例えばＮウェル抵抗により形成される。

図３の構成によれば、電流源ＩＳＣ１、ＩＳＣ２のテール電流ＩＴＬ１、ＩＴＬ２を生成するための基準電圧を生成する回路を別個に設ける必要がない。従って、この基準電圧生成回路の電流パスの分だけ電流パスの本数を減らすことができるため、低消費電力化を図れる。そして電流源ＩＳＣ１、ＩＳＣ２のテール電流を利用して、差動入力信号ＩＮＰ、ＩＮＮの小信号差動増幅処理を実現できる。なお図３の構成を、通常のオペアンプではなくコンパレーターとして用いるようにしてもよい。

図４に本実施形態の電流源を含む増幅回路の第３の構成例を示す。図４が図３と異なるのは、図４の増幅回路では、その非反転入力端子と反転入力端子の間にオフセット電圧ＶＯＦＦを有する点である。具体的には、差動トランジスターＴＣ１のゲート電極の導電性と、差動トランジスターＴＣ２のゲート電極の導電性を異ならせることで、オフセット電圧ＶＯＦＦである仕事関数差電圧ＶＷＤが設定される。

例えば差動トランジスターＴＣ１のゲート電極がＮ型である場合には、差動トランジスターＴＣ２のゲート電極はＰ型になる。そしてＴＣ１は例えばデプレッション型のＮ型トランジスター（ＮＭＯＳトランジスター）になり、ＴＣ２は例えばエンハンスメント型のＮ型トランジスターになる。例えば差動トランジスターＴＣ１、ＴＣ２は、基板の不純物濃度やチャネルの不純物濃度は同じであるが、ゲート電極の導電性が異なっており、ゲート電極の不純物濃度が異なっている。

具体的には、ＭＯＳトランジスターのしきい値電圧は、Ｖｔｈ＝φ_ＭＳ−Ｑ_ＳＳ／Ｃ_ＯＸ＋２φ_Ｆ＋Ｑ_Ｄ／Ｃ_ＯＸと表すことができる。ここでφ_ＭＳは、ゲート電極と基板（Ｐウェル）の仕事関数差であり、Ｑ_ＳＳは酸化膜内の固定電荷であり、Ｃ_ＯＸはゲート酸化膜の単位面積当たりの容量であり、φ_Ｆはフェルミ準位であり、Ｑ_Ｄは空乏層内の電荷である。差動トランジスターＴＣ１のＮ型ゲート電極の不純物濃度や差動トランジスターＴＣ２のＰ型ゲート電極の不純物濃度の設定により、差動トランジスターＴＣ１のしきい値電圧は例えば−０．２Ｖ〜−０．５Ｖ程度に設定でき、差動トランジスターＴＣ２のしきい値電圧は例えば０．５Ｖ〜０．８Ｖ程度に設定できる。

また図４では、トランジスターＴＣ１はデプレッション型のＮ型トランジスターとなっている。そして、トランジスターＴＣ１のゲート電極は、ＶＳＳの電圧（第１の電源ノードの電圧。グラウンド電圧）に設定されている。即ちトランジスターＴＣ１はデプレッション型のＮ型トランジスターであるため、そのゲート電極にＶＳＳが設定されても電流が流れる。従って、トランジスターＴＣ１のゲート電極に設定される基準電圧の生成回路を別に用意する必要がないため、電流パスの本数を減らすことができ、低消費電力化を図れる。

図５は仕事関数差電圧を説明するためのバンド図である。図５に示すように、非反転入力端子側の差動トランジスターＴＣ１のＮ型ゲート電極とＰウェルとの仕事関数と、反転入力端子側の差動トランジスターＴＣ２のＰ型ゲート電極とＰウェルとの仕事関数の差が、仕事関数差電圧ＶＷＤになる。

なお、差動部ＤＦの非反転入力端子と反転入力端子の間のオフセット電圧（第１、第２の差動入力端子間のオフセット電圧）は、図５のような仕事関数差電圧以外により設定してもよい。例えば差動トランジスターＴＣ１のＷ／Ｌ比（電流供給能力）と、差動トランジスターＴＣ２のＷ／Ｌ比を異ならせてオフセット電圧を設定してもよい。或いは、カレントミラー回路を構成する第１のカレントミラー用トランジスターＴＣ４のＷ／Ｌ比と、カレントミラー回路を構成する第２のカレントミラー用トランジスターＴＣ５のＷ／Ｌ比を異ならせることで、オフセット電圧が設定してもよい。

このように仕事関数差電圧ＶＷＤの設定に加えて、差動トランジスターやカレントミラー用トランジスターのＷ／Ｌ比（電流供給能力）も設定すれば、オフセット電圧ＶＯＦＦの微調整等が可能になる。例えば仕事関数差電圧ＶＷＤが０．９Ｖ程度である時に、１Ｖのオフセット電圧を利用したい場合には、１．０Ｖと０．９Ｖの差分である０．１Ｖの電圧を、差動トランジスターやカレントミラー用トランジスターのＷ／Ｌ比を異ならせる調整により設定する。こうすることでオフセット電圧ＶＯＦＦを微調整して、例えば後述するようなレギュレーターにより生成される定電圧の微調整を行ったり、定電流生成回路により生成される定電流の微調整を行うことが可能になる。

３．電子回路、レギュレーター
以下、本実施形態の増幅回路を含む電子回路について説明する。この電子回路は、本実施形態の電流源を含む増幅回路と、演算増幅用回路素子を含む。この演算増幅用回路素子は、増幅回路を用いた演算増幅処理に使用される回路素子であり、例えば抵抗、キャパシター、或いはインダクターなどの受動素子である。

本実施形態では、電流源を構成する抵抗（図１〜図４の抵抗Ｒ、ＲＣ１、ＲＣ２）としては、例えばＮウェルにより形成されるＮウェル抵抗を用いる。そして、後述する図１１（Ａ）、図１１（Ｂ）に示すように、このＮウェル抵抗の形成領域上に、演算増幅用回路素子をレイアウト配置する。例えば演算増幅用回路素子が、ポリシリコン層で形成されたポリ抵抗である場合には、電流源の抵抗であるＮウェル抵抗の形成領域上に、演算増幅用回路素子であるポリ抵抗をレイアウト配置する。また演算増幅用回路素子が、第１の電極が第１のポリシリコン層で形成され、第２の電極が第２のポリシリコン層で形成されたキャパシターである場合には、Ｎウェル抵抗の形成領域上に、演算増幅用回路素子であるキャパシターをレイアウト配置する。こうすることで、少ないレイアウト面積で様々な演算増幅処理等を実現できる。

図６に、このような電子回路の一例であるレギュレーター（定電圧生成回路）の構成例を示す。このレギュレーターは、増幅回路ＡＭと、第１、第２の抵抗ＲＢ１、ＲＢ２を含む。更に位相補償用のキャパシターＣ０を含む。

増幅回路ＡＭは、非反転入力端子（第１の差動入力端子）と反転入力端子（第２の差動入力端子）の間にオフセット電圧ＶＯＦＦを有する差動型の増幅回路（オペアンプ）である。即ち一般的な差動型の増幅回路では、仮想接地の場合に非反転入力端子と反転入力端子の間の電圧差はほぼ０Ｖになるが、図６の増幅回路ＡＭでは、非反転入力端子と反転入力端子の間に、仕事関数差電圧等によるオフセット電圧ＶＯＦＦが設定される。

抵抗ＲＢ１、ＲＢ２は、増幅回路ＡＭの出力ノードＮＱ１とＶＳＳノード（第１の電源ノード）との間に直列に設けられる。そして出力ノードＮＱ１の電圧が、抵抗ＲＢ１、ＲＢ２により電圧分割され、分割電圧が接続ノードＮＱ２に生成される。

位相補償用キャパシターＣ０は、抵抗ＲＢ１とＲＢ２の接続ノードＮＱ２に一端が接続されるキャパシターである。図６では位相補償用キャパシターＣ０の他端はＶＳＳノードに接続される。なお、キャパシターＣ０の他端をＶＤＤノード（第２の電源ノード）等に接続してもよい。このキャパシターＣ０は、例えば第１層のポリシリコンと第２層のポリシリコンからなる構造のキャパシターや、ＭＩＭ（Metal-Insulator-Metal）構造のキャパシターや、ゲートキャパシターなどにより実現できる。

そして図６のレギュレーターでは、抵抗ＲＢ１とＲＢ２の接続ノードＮＱ２の信号（電圧）が、増幅回路ＡＭの非反転入力端子（正側端子）に帰還（正帰還）される。また、増幅回路ＡＭの出力ノードＮＱ１の信号（電圧）が、増幅回路ＡＭの反転入力端子（負側端子）に帰還（負帰還）される。具体的には、増幅回路ＡＭの非反転入力端子には接続ノードＮＱ２が接続され、増幅回路ＡＭの反転入力端子には出力ノードＮＱ１が接続される。

例えば一般的な差動型の増幅回路では、非反転入力端子と反転入力端子の両方に対して信号を帰還する接続は行われない。この点、図６の増幅回路ＡＭは、非反転入力端子と反転入力端子の間にオフセット電圧ＶＯＦＦを有する増幅回路であるため、このような帰還接続が可能になる。そしてこのような帰還接続を採用することで、負帰還はボルテージフォロワ的になり、正帰還は抵抗分割でフィードバック量を調整して、出力電圧を決定できるようになる。

具体的には、抵抗ＲＢ１、ＲＢ２の抵抗値をＲ１、Ｒ２とする。すると図６のレギュレーターは、Ｑ１＝ＶＲＥＧ＝ＶＯＦＦ×{（Ｒ１＋Ｒ２）／Ｒ１}の定電圧を生成する。

例えば従来のレギュレーターでは、定電圧生成用の基準電圧を生成する回路が必要であった。従って、その基準電圧生成回路に電流パスが存在するため、その電流パスの分だけ電力が無駄に消費されてしまう。

これに対して図６のレギュレーターでは、このような基準電圧生成回路を設けなくても、増幅回路ＡＭのオフセット電圧ＶＯＦＦを基準電圧として、Ｑ１＝ＶＲＥＧ＝ＶＯＦＦ×{（Ｒ１＋Ｒ２）／Ｒ１}の定電圧が生成される。従って、基準電圧生成回路の電流パスの分だけ、電流パスの本数が減るため、低消費電力化を実現できる。

また図６では、増幅回路ＡＭの出力ノードＮＱ１の信号を増幅回路ＡＭの反転入力端子に帰還（負帰還）させると共に、抵抗ＲＢ１とＲＢ２の接続ノードＮＱ２の信号を非反転入力端子に帰還（正帰還）させている。そして、この接続ノードＮＱ２に対して位相補償用のキャパシターＣ０を設けている。このようにすることで、回路の発振を防止して、回路の安定動作を実現できる。従って、図６のレギュレーターによれば、回路の安定動作と低消費電力化とを両立できる。

また一般的なレギュレーターの設計手法では、何らかの基準電圧（例えば１Ｖ）をもとに、電圧生成用の演算増幅回路が演算増幅（例えば１．５倍の演算増幅）を行って、演算増幅後の電圧（例えば１．５Ｖ）を生成する。そしてバッファリング用の増幅回路（例えばボルテージフォロワ接続の増幅回路）が、演算増幅後の電圧のバッファリングを行うことで、レギュレーターの電流供給能力を確保する。

この手法によれば、演算増幅の部分とバッファリングの部分というように２つのステージに分けて設計を行うことができるため、設計を容易化できる。即ち、演算増幅を行いながらバッファリングを行うという回路構成は、回路の安定化という観点からは設計が非常に難しくなる。演算増幅を行うと、帰還抵抗を介した負帰還が必要になるが、帰還抵抗や帰還容量に起因する位相遅れに対しての安定性確保と、電流供給能力の両立を考えながら設計を行うのは、困難を極めるからである。

この点、図６のレギュレーターは、演算増幅とバッファリングを１つの増幅回路で実現する構成になっている。即ち、演算増幅用の設計という視点は正帰還側に持ち込まれ、バッファリング用の設計という視点は負帰還側に持ち込まれており、この点において従来の一般的なレギュレーターの設計手法とは異なっている。

図７に図６のレギュレーターの詳細な構成例を示す。図７に示すように増幅回路ＡＭは、差動部ＤＦと、差動部ＤＦの出力ノードＮＢ１に接続される出力部ＱＢを含む。更に位相補償用のキャパシターＣＣ及び抵抗ＲＣを含むことができる。

差動部ＤＦは、第１、第２の差動トランジスターＴＢ１、ＴＢ２と、トランジスターＴＢ４及びＴＢ５により構成されるカレントミラー回路と、電流源ＩＳＢ１を含む。差動トランジスターＴＢ１のゲート電極は、抵抗ＲＢ１とＲＢ２の接続ノードＮＱ２に接続される。差動トランジスターＴＢ２のゲート電極は、出力ノードＮＱ１に接続される。差動トランジスターＴＢ１、ＴＢ２は、そのゲート電極の導電性が異なり、これらのＴＢ１、ＴＢ２のしきい値電圧の差が仕事関数差電圧ＶＷＤになる。

出力部ＱＢは、直列に設けられる駆動トランジスターＴＤＲ及び第２の電流源ＩＳＢ２を含む。そして駆動トランジスターＴＤＲと第２の電流源ＩＳＢ２の間の接続ノードＮＱ１の信号が、差動部ＤＦのトランジスターＴＢ２のゲート電極である反転入力端子（第２の差動入力端子）に入力されて帰還される。また抵抗ＲＢ１とＲＢ２の接続ノードＮＱ２の信号が、差動部ＤＦのトランジスターＴＢ１のゲート電極である非反転入力端子（第１の差動入力端子）に入力されて帰還される。位相補償用のキャパシターＣＣ及び抵抗ＲＣは、差動部ＤＦの出力ノードＮＢ１と出力部ＱＢの出力ノードＮＱ１の間に設けられる。

抵抗ＲＢ１、ＲＢ２は、出力部ＱＢの出力ノードＮＱ１とＶＳＳノードの間に設けられる。位相補償用のキャパシターＣ０は、抵抗ＲＢ１とＲＢ２の接続ノードＮＱ２とＶＳＳノードの間に設けられる。

第１の電流源ＩＳＢ１は、第１の電流源用抵抗ＲＢ３と第１の電流源用のトランジスターＴＢ３を含む。電流源用抵抗ＲＢ３は、その一端がＶＳＳノード（第１の電源ノード）に接続される。電流源用トランジスターＴＢ３は、そのソースに電流源用抵抗ＲＢ３の他端が接続され、そのゲートにＶＳＳノードが接続されるデプレッション型のトランジスター（ＮＭＯＳトランジスター）である。

同様に、第２の電流源ＩＳＢ２は、第２の電流源用抵抗ＲＢ４と第２の電流源用トランジスターＴＢ６を含む。電流源用抵抗ＲＢ４は、その一端がＶＳＳノード（第１の電源ノード）に接続される。電流源用トランジスターＴＢ６は、そのソースに電流源用抵抗ＲＢ４の他端が接続され、そのゲートにＶＳＳノードが接続されるデプレッション型のトランジスター（ＮＭＯＳトランジスター）である。

このように図７では、電流源ＩＳＢ１、ＩＳＢ２として、図１等で説明した電流源を用いている。このようにすることで、温度変動や製造プロセス変動があった場合にも、電流源ＩＳＢ１、ＩＳＢ２に流れるテール電流ＩＴＬ１、ＩＴＬ２のバラツキを最小限に抑えることができ、安定したテール電流ＩＴＬ１、ＩＴＬ２の生成が可能になる。

また図７の回路において各トランジスターを小信号解析用にモデル化し、入力からＱ１への伝達関数Ｈ１（Ｓ）を解くと、極及び零点は、下式（１）〜（６）のように求まる。なお、ｇｍ_ＴＤＲ、ｒｄｓ_ＴＤＲは、駆動トランジスターＴＤＲの小信号解析用モデルのｇｍ、ｒｄｓであり、Ｒ１、Ｒ２は抵抗ＲＢ１、ＲＢ２の抵抗値である。また、図７のトランジスターＴＢ４、ＴＢ５については、ｇｍ素子に加えてｒｄｓやゲート・ソース容量を有するモデルを使用している。また、極の解に関しては、数式をそのまま解くと複雑になりすぎるため、簡略化しても影響が少ない部分については簡略化する操作を行っている。即ち、分子・分母から主要項を抜き出して記述し直す簡略化操作を、例えば下式（１）、（２）において行っている。また図７では、差動のトランジスターＴＢ１、ＴＢ２は同一サイズであり、カレントミラー回路を構成するトランジスターＴＢ４、ＴＢ５も同一サイズであると想定している。従って、下式（１）〜（６）では、適宜、これらの一方を他方で置き換える操作を行っている。

このように、位相補償用キャパシターＣ０を設けた場合の入力からＱ１への伝達関数Ｈ１（Ｓ）では、極は上式（１）、（２）、（３）のＰ１、Ｐ２、Ｐ３になり、零点は上式（４）、（５）、（６）のＺ１、Ｚ２、Ｚ３になる。一方、Ｑ２への伝達関数Ｈ２（Ｓ）では、極はＰ１、Ｐ２、Ｐ３になり、零点はＺ１、Ｚ３になり、零点Ｚ２は存在しない。

また極Ｐ３と零点Ｚ１は周波数も近く、負の極と負の零点は、ゲイン、位相の両周波数特性において互いに相殺する関係にあるため、これらの極Ｐ３及び零点Ｚ１については無視することが可能である。更に、零点Ｚ３は、ｇｍ_ＴＤＲ・ＲＣ＝１になるように抵抗ＲＣの抵抗値を設定することで、高周波に飛ばすことができる。

このように極Ｐ３、零点Ｚ１、Ｚ３については解析対象から外すことができる。従って、Ｑ１への伝達関数Ｈ１（Ｓ）では、上式（１）、（２）の極Ｐ１、Ｐ２と、上式（５）の零点Ｚ２だけを考慮すればよく、零点Ｚ２が存在しないＱ２への伝達関数Ｈ２（Ｓ）では、上式（１）、（２）の極Ｐ１、Ｐ２だけを考慮すればよい。

そして、位相補償用のキャパシターＣ０を設けた場合のＱ１への伝達関数Ｈ１（Ｓ）では、極Ｐ１により位相が９０度遅れる。また極Ｐ２によっても位相が９０度遅れるが、これは零点Ｚ２との相殺が、ｇｍ_ＴＤＲの調整及びＲＢ１の抵抗値の選択により調整可能である。具体的にはＲＢ１の抵抗値Ｒ１を十分に大きくすると共に、ｇｍ_ＴＤＲを大きくすること（電流を増やす、Ｗ／Ｌ比を大きくする）で調整できる。これにより位相は、結局、極Ｐ１による９０度の遅れだけになる。

一方、キャパシターＣ０を設けた場合のＱ２への伝達関数Ｈ２（Ｓ）では、極Ｐ１により位相が９０度遅れる。また極Ｐ２によっても位相が９０度遅れるが、Ｑ１への伝達関数Ｈ１（Ｓ）の場合とは異なり、零点Ｚ２が存在しないため、位相は１８０度の遅れになる。

以上のように、キャパシターＣ０を設け、極Ｐ２による位相遅れを零点Ｚ２で相殺することで、Ｑ１への伝達関数では極Ｐ１による９０度の位相遅れになる。従って、図７に示すようにＱ１を反転入力端子に帰還することで、発振が防止されて、回路動作が安定となる。即ち、反転入力端子への帰還である負帰還では、位相遅れが１２０度程度以下であれば、位相余裕が６０度以上になるため、回路の安定動作を確保できる。従って、位相遅れが９０度である出力Ｑ１を反転入力端子に負帰還することで、回路の発振動作が防止され、回路の安定動作を確保できる。

またキャパシターＣ０を設けることで、Ｑ２への伝達関数は、極Ｐ１とＰ２による１８０度の位相遅れになる。従って、図７に示すように、位相遅れが１８０度である出力Ｑ２を非反転入力端子に正帰還することで、発振が防止されて、回路動作が安定化する。

この場合に図７では、ＲＢ１の抵抗値を高くし（必然的にＲＢ２の抵抗値も高くし）、結果的にノードＮＱ１からＶＳＳに流れる消費電流を削減し、ｇｍ_ＴＤＲを大きくすることで、回路の安定動作を実現する。

例えば図７のレギュレーターでの電流パスは、電流源ＩＳＢ１のパス、電流源ＩＳＢ２のパス、抵抗ＲＢ１及びＲＢ２のパスである。このうち、抵抗ＲＢ１及びＲＢ２のパスについては、ＲＢ１、ＲＢ２を例えば高抵抗のポリシリコン抵抗で形成し、その抵抗値を例えば５０Ｍオーム以上にすることで、この電流パスで流れる電流を限りなく少なくできる。またＲＢ１の抵抗値Ｒ１を大きくすることで、前述のように極Ｐ２による位相の遅れを、零点Ｚ２で相殺して位相を戻すことが可能になり、回路動作も安定化できる。

また、極Ｐ２による位相の遅れを零点Ｚ２で相殺するためには、駆動トランジスターＴＤＲのｇｍ_ＴＤＲを大きくする必要があり、このため、図７のレギュレーターの消費電流は、電流源ＩＳＢ２に流れるテール電流ＩＴＬ２が支配的になる。即ち、テール電流ＩＴＬ１とＲＢ１及びＲＢ２に流れる電流については十分に絞ることができるため、テール電流ＩＴＬ２が全体の消費電流において支配的になる。

一方、図７では、電流源ＩＳＢ２を、負の温度特性を有するデプレッション型のトランジスターＴＢ６及び正の温度特性を有するＰウェルの抵抗ＲＢ４で構成している。これにより、後述する図９（Ａ）〜図１０（Ｂ）に示すように、温度変動や電源電圧変動やプロセス変動に起因するテール電流ＩＴＬ２のバラツキを低減できる。従って、設計マージンをそれほど広くとる必要がなくなるため、全体の消費電流において支配的なテール電流ＩＴＬ２の値を、低消費電流側に十分に近づけることが可能になる。これにより、レギュレーターの消費電流を更に削減することが可能になる。

図８に、図７のレギュレーターの比較例となるレギュレーターの構成例を示す。この比較例は、図７に比べて、電流源ＩＳＢ１、ＩＳＢ２の構成が異なる。

図８の比較例では、トランジスターＴＧ１、ＴＧ２により構成される基準電圧生成回路ＲＥＦＧにより基準電圧ＶＲが生成される。そしてこの基準電圧ＶＲがトランジスターＴＧ３、ＴＧ４のゲート電極に入力されることで、電流源ＩＳＢ１、ＩＳＢ２でのテール電流ＩＴＬ１、ＩＴＬ２が生成される。

図８の比較例では、基準電圧生成回路ＲＥＦＧでの電流ＩＲＧの電流パスの分だけ、図７に比べて電流パスの本数が多くなる。従って、消費電流が大きくなってしまう。これに対して図７のレギュレーターでは、図８に比べて電流パスの本数を少なくできるため、低消費電力化を図れる。

図９（Ａ）、図９（Ｂ）は、本実施形態の構成の電流源で生成されるテール電流と、図８の構成の電流源で生成されるテール電流の温度依存性や電源電圧依存性を比較した図である。

なお図９（Ａ）、図９（Ｂ）では、図７の電流源ＩＳＢ１、ＩＳＢ２の抵抗ＲＢ３、ＲＢ４が、正の温度特性を有するＮウェル抵抗である場合と、フラットな温度特性を有するポリ抵抗である場合を、比較して示している。

図９（Ａ）に示すように、デプレッション型のトランジスターＴＢ３、ＴＢ６、Ｎウェルの抵抗ＲＢ３、ＲＢ４で電流源ＩＳＢ１、ＩＳＢ２を構成すると、テール電流ＩＴＬ（ＩＴＬ１、ＩＴＬ２）の温度特性をほぼフラットにすることができる。従って、温度変動によるテール電流ＩＴＬの変動を抑制できる。

これに対して、図８の比較例のように電流源を構成すると、テール電流ＩＴＬ（ＩＴＬ１、ＩＴＬ２）の温度特性はフラットにならず、温度変動によってテール電流ＩＴＬも変動してしまう。抵抗ＲＢ３、ＲＢ４を、ポリ抵抗で構成した場合も同様である。

また図９（Ｂ）に示すように、デプレッション型のトランジスターＴＢ３、ＴＢ６、抵抗ＲＢ３、ＲＢ４で電流源ＩＳＢ１、ＩＳＢ２を構成すると、電源電圧が変化した場合にもテール電流ＩＴＬをほぼ一定に保てる。従って、電源電圧変動によるテール電流ＩＴＬの変動を抑制できる。これは抵抗ＲＢ３、ＲＢ４を、ポリ抵抗で構成した場合も同様である。

これに対して、図８の比較例のように電流源を構成すると、電源電圧が変化した場合に、テール電流ＩＴＬも変化してしまう。従って、電源電圧変動によるテール電流ＩＴＬの変動を抑制できず、この点において本実施形態の構成の電流源の方が有利となる。

図１０（Ａ）は、本実施形態の構成の電流源で生成されるテール電流と図８の比較例の構成の電流源で生成されるテール電流のバラツキを比較したヒストグラムである。図１０（Ａ）ではモンテカルロ法を用いてヒストグラムを作成している。また図１０（Ｂ）にテール電流の平均値、最大値、最小値、分散を示す。

図１０（Ａ）に示すように、本実施形態の構成の電流源によれば、抵抗によるフィードバックのため、トランジスターのしきい値電圧のバラツキやゲート長寸法のバラツキなどの製造プロセス変動に起因するテール電流のバラツキを抑制できる。従って、精度の高いテール電流の生成が可能になる。

４．レイアウト配置
図１１（Ａ）、図１１（Ｂ）に抵抗のレイアウト配置例を示す。図１１（Ａ）は平面図であり、図１１（Ｂ）は断面図である。

図７では、抵抗ＲＢ１、ＲＢ２（広義には演算増幅用回路素子）については、ポリ抵抗で形成する一方で、差動部ＤＦや出力部ＱＢの電流源用の抵抗ＲＢ３、ＲＢ４については、正の温度特性を有するＮウェル抵抗で形成する。ＲＢ３、ＲＢ４をＮウェル抵抗で形成して正の温度特性を持たせることで、デプレッション型のトランジスターＴＢ３、ＴＢ６のしきい値電圧の負の温度特性との間の相殺が可能になり、電流源ＩＳＢ１、ＩＳＢ２のテール電流ＩＴＬ１、ＩＴＬ２の温度特性をフラットにすることが可能になる。

一方、消費電力を低減するためには、ＲＢ１、ＲＢ２に流れる電流や、電流源ＩＳＢ１、ＩＳＢ２で流れるテール電流ＩＴＬ１、ＩＴＬ２の電流値を小さくする必要があり、これらの電流値を小さくするためには、抵抗ＲＢ１、ＲＢ２、ＲＢ３、ＲＢ４の抵抗値を大きくする必要がある。

しかしながら、抵抗ＲＢ１〜ＲＢ４の抵抗値を大きくしようとすると、抵抗ＲＢ１〜ＲＢ４のレイアウト面積が大きくなってしまい、集積回路装置の大規模化を招く。

そこで本実施形態では図１１（Ａ）、図１１（Ｂ）に示すレイアウト手法を採用している。

即ち図１１（Ａ）において、図７の抵抗ＲＢ１やＲＢ２は、ポリシリコン層により形成されるポリ抵抗になっており、抵抗ＲＢ３やＲＢ４は、Ｎウェルにより形成されるＮウェル抵抗になっている。そして図１１（Ａ）に示すように、Ｎウェル抵抗である抵抗ＲＢ３やＲＢ４の形成領域上に、ポリ抵抗である抵抗ＲＢ１やＲＢ２をレイアウト配置する。即ち、Ｎウェル抵抗である抵抗ＲＢ３やＲＢ４と、ポリ抵抗である抵抗ＲＢ１やＲＢ２とが、平面視においてオーバーラップするようにレイアウト配置される。

具体的には、図１１（Ａ）において抵抗ＲＢ１やＲＢ２は複数のポリ抵抗ユニットにより構成される。即ち、複数のポリ抵抗ユニットが蛇状に配置され、隣り合うポリ抵抗ユニットは、メタル配線及びコンタクトを介して接続される。そして抵抗ＲＢ１やＲＢ２の一端はタップＴＰＰ１になり、他端はタップＴＰＰ２になる。図７を例にとれば、抵抗ＲＢ１では、タップＴＰＰ１にはノードＮＱ１が接続され、タップＴＰＰ２にはノードＮＱ２が接続される。抵抗ＲＢ２では、タップＴＰＰ１にはノードＮＱ２が接続され、タップＴＰＰ２にはＶＳＳが接続される。

また抵抗ＲＢ３やＲＢ４は複数のＮウェル抵抗ユニットにより構成される。即ち、複数のＮウェル抵抗ユニットが蛇状に配置され、隣り合うＮウェル抵抗ユニットは、メタル配線及びコンタクトを介して接続される。そして抵抗ＲＢ３やＲＢ４の一端はタップＴＰＮ１になり、他端はタップＴＰＮ２なる。図７を例にとれば、抵抗ＲＢ３では、タップＴＰＮ１にはトランジスターＴＢ３のソースが接続され、タップＴＰＮ２にはＶＳＳが接続される。抵抗ＲＢ４では、タップＴＰＮ１にはトランジスターＴＢ６のソースが接続され、タップＴＰＮ２にはＶＳＳが接続される。なおポリ抵抗やＮウェル抵抗のレイアウト配置は図１１（Ａ）に限定されず、種々の変形実施が可能である。

また図１１（Ａ）では、各ポリ抵抗ユニットはその長手方向が紙面に対して横方向（第１の方向）になるように配置され、Ｎウェル抵抗ユニットはその長手方向が紙面に対して縦方向（第１の方向に直交する第２の方向）になるように配置されている。このようにすれば、タップＴＰＰ１及びＴＰＰ２の取り出し場所と、タップＴＰＮ１及びＴＰＮ２の取り出し場所を、別の場所にできるため、信号配線のレイアウトを簡素化・効率化できる。

図１１（Ａ）、図１１（Ｂ）の手法によれば、集積回路装置の１つの領域を用いて、抵抗ＲＢ１とＲＢ３やＲＢ２とＲＢ４をレイアウト配置できる。従って、レイアウト効率を向上でき、集積回路装置の小面積化を図れる。

また図１１（Ａ）、図１１（Ｂ）では、１つの領域に２つの抵抗（ポリ抵抗、Ｎウェル抵抗）を配置できるため、各抵抗の抵抗値を高くするために各抵抗のレイアウト面積が大きくなっても、全体のレイアウト面積の増加については最小限に抑えることができる。従って、各抵抗の抵抗値を大きくして回路の低消費電力化を図ることも容易になる。

特に本実施形態では、抵抗ＲＢ３、ＲＢ４をＮウェル抵抗で形成すれば、その上に別の回路素子をレイアウト配置できる点に着目している。そこで、正の温度特性の抵抗ＲＢ３、ＲＢ４についてはＮウェル抵抗で実現し、抵抗ＲＢ１、ＲＢ２についてはポリ抵抗で実現し、Ｎウェル抵抗の上にポリ抵抗を形成することで、レイアウト面積のコンパクト化を図る。

この場合に、Ｎウェル抵抗とポリ抵抗を同じ場所にレイアウト配置することで、一方の抵抗からの電圧により他方の抵抗の抵抗値が変動してしまうおそれもある。しかしながら、Ｎウェル抵抗については、その精度は重視されておらず、その抵抗値が高ければ十分であるため、ポリ抵抗からの電圧による抵抗値変動はそれほど問題にならない。一方、ポリ抵抗については、その抵抗値を高くして行くと、その上下の素子からの電圧による抵抗値の変動の影響を、より受けやすくなる。しかしながら、図７のＮウェル抵抗ＲＢ３、ＲＢ４に印加される電圧は０Ｖに近いため、ポリ抵抗への悪影響はそれほど問題にならないという利点がある。

５．定電流生成回路
図１２に、電子回路の一例である定電流生成回路の構成例を示す。この定電流生成回路は、差動部ＤＦと出力部ＱＢを含む。

差動部ＤＦには、トランジスターＴＡ１とＴＡ２が、第１、第２の差動トランジスターとして設けられる。例えばトランジスターＴＡ１のゲート電極が、差動部ＤＦの非反転入力端子（第１の差動入力端子）になり、トランジスターＴＡ２のゲート電極が、差動部ＤＦの反転入力端子（第２の差動入力端子）になる。

また出力部ＱＢは、抵抗ＲＡ１と、抵抗ＲＡ１に直列に設けられる駆動トランジスターＴＤＲ（ＰＭＯＳトランジスター）を含む。即ちＰ型の駆動トランジスターＴＤＲと抵抗ＲＡ１はＶＤＤとＶＳＳの間に直列に設けられる。

そして図１２では、差動部ＤＦの非反転入力端子（第１の差動入力端子）が、第１の基準電圧ＶＲＦ１に設定される。また出力部ＱＢの駆動トランジスターＴＤＲと抵抗ＲＡ１との間の接続ノードＮＡ４の信号（電圧）が、差動部ＤＦの反転入力端子（第２の差動入力端子）に帰還される。そして差動部ＤＦの出力ノードＮＡ１により駆動トランジスターＴＤＲが制御される。例えば差動部ＤＦの出力ノードＮＡ１により駆動トランジスターＴＤＲのゲート電極を制御することで、抵抗ＲＡ１に流れる電流ＩＡ１が制御される。

図１２の構成によれば、抵抗ＲＡ１には、仕事関数差電圧ＶＷＤに対応する電圧が印加される。そして仕事関数差電圧ＶＷＤは負の温度特性を有し、抵抗ＲＡ１の抵抗値も負の温度特性を有するため、抵抗ＲＡ１に流れる電流ＩＡ１の温度依存性を低減できる。従って、よりフラットな温度特性の定電流ＩＲＥＦの生成が可能になる。

また図１２の構成では、ノードＮＡ４の電圧が差動部ＤＦに帰還されて、駆動トランジスターＴＤＲのゲート電極が制御される。従って、例えば電源電圧変動や製造プロセスバラツキ等があった場合にも、ノードＮＡ４の信号による帰還制御が行われることで、定電流ＩＲＥＦのバラツキを低減できる。

図１３に図１２の定電流生成回路の更に詳細な構成例を示す。図１３では差動部ＤＦが、電流源ＩＳＡと、第１、第２の差動トランジスターとなるトランジスターＴＡ１、ＴＡ２と、カレントミラー回路を構成するトランジスターＴＡ４、ＴＡ５を含む。

出力部ＱＢは、直列に設けられる駆動トランジスターＴＤＲ及び抵抗ＲＡ１と、直列に設けられるトランジスターＴＡ６及びＴＡ７を含む。そして駆動トランジスターＴＤＲと抵抗ＲＡ１の間の接続ノードＮＡ４の信号が、差動部ＤＦのトランジスターＴＡ２のゲート電極である反転入力端子（第２の差動入力端子）に入力されて帰還される。また差動部ＤＦのトランジスターＴＡ１のゲート電極である非反転入力端子（第１の差動入力端子）は、ＶＳＳ（第１の電源ノードの電圧）に設定される。

また差動部ＤＦのトランジスターＴＡ１とＴＡ４の間の出力ノードＮＡ１の信号により、出力部ＱＢのＰ型のトランジスターＴＤＲ、ＴＡ６のゲート電極が制御される。ここでトランジスターＴＤＲとＴＡ６のトランジスター比（Ｗ／Ｌ）の設定により、抵抗ＲＡ１に流れる電流ＩＡ１と定電流ＩＲＥＦの電流比が設定される。

そしてＮ型のトランジスターＴＡ７は、そのゲートとドレインがノードＮＡ５に接続され、ノードＮＡ５からのバイアス電圧ＶＢＳが、集積回路装置の各アナログ回路に供給される。各アナログ回路は、このバイアス電圧ＶＢＳを用いることで、定電流ＩＲＥＦに対応する定電流を得ることができる。

また図１３の回路では、ノードＮＡ４の信号がトランジスターＴＡ２のゲート電極に帰還されている。従って、そしてトランジスターＴＡ１のゲート電極はＶＳＳに設定されているため、ノードＮＡ４の電圧が仕事関数差電圧ＶＷＤになるように、差動部ＤＦの出力ノードＮＡ１により駆動トランジスターＴＤＲのゲート電極が帰還制御される。従って、電源電圧変動等があった場合にも、精度の高い定電流ＩＲＥＦを生成できる。

また図１３では、電流源ＩＳＡは、トランジスターＴＡ３と抵抗ＲＡ２を含み、図１等で説明した本実施形態の構成の電流源になっている。そして、トランジスターＴＡ１とＴＡ３は、デプレッション型のＮ型トランジスターとなっており、これらのゲート電極にはＶＳＳの電圧が設定される。即ちＴＡ１とＴＡ３はデプレッション型のＮ型トランジスターであるため、そのゲート電極にＶＳＳが設定されても電流が流れる。従って、トランジスターＴＡ１とＴＡ３のゲート電極をＶＳＳに設定すれば済み、これらのゲート電極に設定される基準電圧の生成回路を別に用意する必要がないため、電流パスの本数を減らすことができる。即ち基準電圧生成回路の電流パスの分だけ電流パスの本数を減らすことができるため、低消費電力化を図れる。

また図１３の定電流生成回路において、電流源ＩＳＡを構成する抵抗ＲＡ２は、正の温度特性を有するＮウェル抵抗で形成できる。一方、抵抗ＲＡ１（広義には演算増幅用回路素子）は、例えば負の温度特性を有するポリシリコン抵抗により形成できる。そして図１１（Ａ）、図１１（Ｂ）で説明したように、Ｎウェル抵抗ＲＡ２の形成領域上に、演算増幅用回路素子であるポリ抵抗ＲＡ１をレイアウト配置する。

即ち図１３の回路では、負の温度特性の抵抗ＲＡ１と正の温度特性の抵抗ＲＡ２の両方が必要になっている。そこで、正の温度特性の抵抗ＲＡ２についてはＮウェル抵抗で実現し、負の温度特性の抵抗ＲＡ１についてはポリ抵抗で実現する。そして、Ｎウェル抵抗ＲＡ２上に、平面視においてオーバーラップするようにポリ抵抗ＲＡ１をレイアウト配置する。このようにすれば、集積回路装置の１つの領域を用いて、抵抗ＲＡ１とＲＡ２の両方をレイアウト配置できるため、レイアウト面積のコンパクト化を図れる。また図１３のＮウェル抵抗ＲＡ２に印加される電圧は０Ｖに近いため、このＮウェル抵抗ＲＡ２の電圧がポリ抵抗ＲＡ１に及ぼす悪影響もそれほど問題にならないという利点がある。

６．電子回路の他の構成例
本実施形態の増幅回路を適用できる電子回路としては、図６、図７のレギュレーターや図１２、図１３定電流生成回路以外にも、様々な回路が考えられる。

例えば図１４（Ａ）は電子回路の１つである反転増幅回路の構成例である。この反転増幅回路は、増幅回路ＡＭと、演算増幅用回路素子である抵抗ＲＤ１、ＲＤ２を含む。具体的には、入力信号ＩＮのノードと増幅回路ＡＭの反転入力端子のノードＮＤ１の間に抵抗ＲＤ１が設けられ、ノードＮＤ１と出力信号ＱのノードＮＤ２の間に抵抗ＲＤ２が設けられる。

増幅回路ＡＭとしては、図３の構成の増幅回路を用いることができる。この増幅回路ＡＭは本実施形態の構成の電流源ＩＳＣ１を含み、この電流源ＩＳＣ１の抵抗ＲＣ１はＮウェル抵抗で形成される。また演算増幅用回路素子である抵抗ＲＤ１、ＲＤ２はポリシリコン抵抗で形成される。そして図１１（Ａ）、図１１（Ｂ）で説明したように、Ｎウェル抵抗ＲＣ１の形成領域上に、演算増幅用回路素子であるポリ抵抗ＲＤ１、ＲＤ２をレイアウト配置することで、レイアウト面積のコンパクト化を図れる。

図１４（Ｂ）は電子回路の１つである積分回路の構成例である。この積分回路は、増幅回路ＡＭと、演算増幅用回路素子である抵抗ＲＥ１、キャパシターＣＥ１を含む。具体的には、入力信号ＩＮのノードと増幅回路ＡＭの反転入力端子のノードＮＥ１の間に抵抗ＲＥ１が設けられ、ノードＮＥ１と出力信号ＱのノードＮＥ２の間にキャパシターＣＥ１が設けられる。

増幅回路ＡＭとしては、図３の構成の増幅回路を用いることができ、この増幅回路ＡＭは、Ｎウェル抵抗ＲＣ１を有する電流源ＩＳＣ１を含む。また演算増幅用回路素子である抵抗ＲＥ１はポリシリコン抵抗で形成され、演算増幅用回路素子であるキャパシターＣＥ１は、その第１の電極が第１のポリシリコン層で形成され、その第２の電極が第２のポリシリコン層で形成される。

そして図１１（Ａ）、図１１（Ｂ）で説明したように、Ｎウェル抵抗ＲＣ１の形成領域上に、演算増幅用回路素子であるポリ抵抗ＲＥ１やキャパシターＣＥ１をレイアウト配置することで、レイアウト面積のコンパクト化を図れる。

図１５（Ａ）は電子回路の１つであるレギュレーターの他の構成例である。このレギュレーターは、増幅回路ＡＭと、駆動トランジスターＴＦ１と、演算増幅用回路素子である抵抗ＲＦ１、ＲＦ２を含む。抵抗ＲＦ１とＲＦ２の電圧分割ノードＮＦ１が増幅回路ＡＭの反転入力端子に帰還され、増幅回路ＡＭの出力ノードＮＦ２により駆動トランジスターＴＦ１のゲート電極を制御することで、ノードＮＦ３に出力信号Ｑである定電圧が生成される。

増幅回路ＡＭとしては、図３の構成の増幅回路を用いることができ、この増幅回路ＡＭは、Ｎウェル抵抗ＲＣ１を有する電流源ＩＳＣ１を含む。また演算増幅用回路素子である抵抗ＲＦ１、ＲＦ１はポリシリコン抵抗で形成される。

そして図１１（Ａ）、図１１（Ｂ）で説明したように、Ｎウェル抵抗ＲＣ１の形成領域上に、演算増幅用回路素子であるポリ抵抗ＲＦ１、ＲＦ２をレイアウト配置することで、レイアウト面積のコンパクト化を図れる。

図１５（Ｂ）は電子回路の１つであるローパスフィルターの構成例である。このローパスフィルターは、増幅回路ＡＭと、抵抗ＲＨ１、ＲＨ２と、キャパシターＣＨ１を含む。具体的には、入力信号ＩＮのノードと増幅回路ＡＭの非反転入力端子のノードＮＨ１の間に抵抗ＲＨ１が設けられ、ノードＮＨ１とＶＳＳノードの間にキャパシターＣＨ１が設けられ、増幅回路ＡＭの反転入力端子のノードＮＨ２と出力信号ＱのノードＮＨ３の間に抵抗ＲＨ２が設けられる。

増幅回路ＡＭとしては、図３の構成の増幅回路を用いることができ、この増幅回路ＡＭは、Ｎウェル抵抗ＲＣ１を有する電流源ＩＳＣ１を含む。また演算増幅用回路素子である抵抗ＲＨ１、ＲＨ１はポリシリコン抵抗で形成され、演算増幅用回路素子であるキャパシターＣＨ１は、その第１の電極が第１のポリシリコン層で形成され、その第２の電極が第２のポリシリコン層で形成される。

そして図１１（Ａ）、図１１（Ｂ）で説明したように、Ｎウェル抵抗ＲＣ１の形成領域上に、演算増幅用回路素子であるポリ抵抗ＲＨ１、ＲＨ２やキャパシターＣＨ１をレイアウト配置することで、レイアウト面積のコンパクト化を図れる。

なお本実施形態が適用される電子回路は、図６、図７、図１２、図１３、図１４（Ａ）〜図１５（Ｂ）に示した構成の回路に限定されず、少なくとも図１で示したような電流源が用いられる回路であればよい。

７．集積回路装置
図１６に、本実施形態の増幅回路や電子回路を含む集積回路装置の構成例を示す。図１７は、集積回路装置がＲＦの無線通信用ＩＣである場合の例である。この集積回路装置は、受信回路３０、復調回路３６、送信回路４０、変調回路４６、クロック生成回路４８、制御回路５０、定電流生成回路６０、レギュレーター１００、パワーオンリセット回路１１０を含む。

受信回路３０は、低ノイズアンプＬＮＡ、ミキサー３２、フィルター部３４を含む。低ノイズアンプＬＮＡは、アンテナＡＮＴから入力されるＲＦの受信信号を低ノイズで増幅する処理を行う。ミキサー３２は、増幅後の受信信号と、クロック生成回路４８からのローカル信号（局所周波数信号）のミキシング（混合）処理を行って、ダウンコンバージョンを実行する。フィルター部３４は、ダウンコンバージョン後の受信信号のフィルター処理を行う。具体的には、フィルター部３４は、複素フィルターなどで実現されるバンドパスのフィルター処理を行い、イメージ除去を行いながらベースバンド信号を抽出する。

復調回路３６は、受信回路３０からの信号に基づいて復調処理を行う。例えば送信側においてＦＳＫ（周波数シフトキーイング）で変調された信号の復調処理を行い、復調後の受信信号を制御回路５０に出力する。

変調回路４６は、制御回路５０からの送信信号の変調処理を行う。例えば送信信号をＦＳＫで変調し、変調後の送信信号を送信回路４０に出力する。そして送信回路４０は、パワーアンプＰＡにより増幅した送信信号をアンテナＡＮＴに対して出力する。

クロック生成回路４８は、ＶＣＯ（電圧制御発振器）などにより構成されるＰＬＬ回路を有し、各種のクロック信号やミキサー３２へのローカル信号等を生成する。

制御回路５０（ロジック回路）は、集積回路装置の全体の制御や、ベースバンドでのデジタル処理などを実行する。また制御回路５０は、例えばリンク層回路５２やホストＩ／Ｆ（インターフェース）５４を有し、リンク層のプロトコル処理や、外部のホストとのインターフェース処理などを実行する。

定電流生成回路６０は、例えば図１２、図１３で説明した構成の回路であり、受信回路３０、送信回路４０、クロック生成回路４８などの集積回路装置内の各アナログ回路に対して定電流を供給する。そして各アナログ回路は、供給された定電流を用いて、信号増幅処理、信号検出処理、或いは信号フィルタリング処理などの各種のアナログ処理を行う。

このようにすれば、各アナログ回路は、本実施形態の定電流生成回路６０で生成された安定した温度特性の定電流を用いて、アナログ処理を行うことができるため、アナログ処理の特性の向上を図れる。また定電流生成回路６０として例えば図１２、図１３の構成を採用すれば、電流パスの本数を減らすことができるため、例えば待機時等における電力の消費を最小限に抑えることが可能になる。

レギュレーター１００は、例えば図６、図７で説明した構成の回路であり、外部電源電圧ＶＤＤＥを受けて、電圧調整後の電源電圧ＶＤＤＡを、パワーオンリセット回路１１０、制御回路５０に供給する。パワーオンリセット回路１１０は、外部電源電圧ＶＤＤＥの投入時等に、パワーオンリセット信号ＸＲＳＴを制御回路５０に出力する。このパワーオンリセット回路１１０が含むコンパレーターとしては、例えば図４に示すような構成の回路を用いることができる。

例えば図１６において、制御回路５０等へのクロック供給を停止すると共に、受信回路３０や送信回路４０等の動作をディスイネーブル状態に設定することで、待機モード（スリープモード）が実現される。そして、この待機モードにおいては、レギュレーター１００やパワーオンリセット回路１１０での消費電力が、集積回路装置の消費電力において支配的になる。

この点、本実施形態によれば、レギュレーター１００やパワーオンリセット回路１１０での電流パスの本数を最小限に抑えることができる。従って、レギュレーター１００やパワーオンリセット回路１１０での電力消費を最小限に抑えることができ、集積回路装置の待機モードでの消費電力を削減できる。

なお本実施形態の増幅回路や電子回路が適用される集積回路装置は、図１６のような無線通信用ＩＣには限定されず、様々なタイプの集積回路装置に適用できる。例えばセンサーからのセンサー信号から所望信号を検出する検出装置にも適用できる。このような検出装置としては、振動子を用いて角速度情報や加速度情報などの物理量を検出する装置などがある。

８．電子機器
図１７に本実施形態の集積回路装置３１０を含む電子機器の構成例を示す。この電子機器は、アンテナＡＮＴ、集積回路装置３１０、ホスト３２０、検出装置３３０、センサー３４０、電源部３５０を含む。なお本実施形態の電子機器は図１７の構成に限定されず、その構成要素の一部（例えば検出装置、センサー、電源部等）を省略したり、他の構成要素（例えば操作部、出力部）を追加するなどの種々の変形実施が可能である。

集積回路装置３１０は、図１６のような回路構成で実現される無線回路装置であり、アンテナＡＮＴからの信号の受信処理や、アンテナＡＮＴへの信号の送信処理を行う。ホスト３２０は、電子機器の全体の制御を行ったり、集積回路装置３１０や検出装置３３０の制御を行う。検出装置３３０は、センサー３４０（物理量トランスデューサ）からのセンサー信号に基づいて種々の検出処理（物理量の検出処理）を行う。例えばセンサー信号から所望信号を検出する処理を行って、Ａ／Ｄ変換後のデジタルデータをホスト３２０に出力する。センサー３４０は、例えば煙センサー、光センサー、人感センサー、圧力センサー、生体センサー、ジャイロセンサーなどである。電源部３５０は、集積回路装置３１０、ホスト３２０、検出装置３３０等に電源を供給するものであり、例えば乾電池（丸形乾電池等）やバッテリーなどにより電源を供給する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１の差動入力端子、第２の差動入力端子、第１の電源ノード、第２の電源ノード、演算増幅用回路素子等）と共に記載された用語（非反転入力端子、反転入力端子、ＶＳＳノード、ＶＤＤノード、抵抗・キャパシター等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また電流源、増幅回路、電子回路、集積回路装置、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。

ＴＲ トランジスター、Ｒ 抵抗、ＩＴＬ テール電流、ＩＳ 電流源、
ＡＰ 増幅部、ＬＤ 負荷部、ＡＭ 増幅回路、ＤＦ 差動部、ＱＢ 出力部、
ＴＣ１、ＴＣ２ 第１、第２の差動トランジスター、
ＴＤＲＣ 駆動トランジスター、ＩＳＣ１、ＩＳＣ２ 電流源、
３０ 受信回路、３２ ミキサー、３４ フィルター部、
３６ 復調回路、４０ 送信回路、４６ 変調回路、４８ クロック生成回路、
５０ 制御回路、５２ リンク層回路、５４ ホストＩ／Ｆ、６０ 定電流生成回路、
１００ レギュレーター、１１０ パワーオンリセット回路、１２０ ロジック回路、
３１０ 集積回路装置、３２０ ホスト、３３０ 検出装置、
３４０ センサー、３５０ 電源部

Claims (15)

1. 一端が第１の電源ノードに接続される抵抗と、
   ソースに前記抵抗の他端が接続され、ゲートに前記第１の電源ノードが接続されるデプレッション型のトランジスターとを含み、
   前記トランジスターのしきい値電圧は負の温度特性を有し、
   前記抵抗の抵抗値は正の温度特性を有することを特徴とする電流源。
2. 請求項１において、
   前記抵抗は、Ｎウェルにより形成されるＮウェル抵抗であることを特徴とする電流源。
3. 請求項１又は２に記載の電流源と、
   前記電流源に直列に設けられた増幅部と、
   前記増幅部に直列に設けられた負荷部とを含むことを特徴とする増幅回路。
4. 請求項１又は２に記載の電流源を有する差動部と、
   前記差動部の出力ノードに接続される出力部とを含み、
   前記差動部は、
   第１の差動トランジスター及び第２の差動トランジスターと、
   前記第１の差動トランジスター及び前記第２の差動トランジスターと第２の電源ノードとの間に設けられるカレントミラー回路を含むことを特徴とする増幅回路。
5. 請求項４において、
   前記出力部は、
   前記差動部の出力ノードにより制御される駆動トランジスターと、
   前記駆動トランジスターと前記第１の電源ノードとの間に設けられる第２の電流源を含み、
   前記第２の電流源は、
   一端が前記第１の電源ノードに接続される第２の抵抗と、
   ソースに前記第２の抵抗の他端が接続され、ゲートに前記第１の電源ノードが接続されるデプレッション型の第２のトランジスターとを含み、
   前記第２のトランジスターのしきい値電圧は負の温度特性を有し、
   前記第２の抵抗の抵抗値は正の温度特性を有することを特徴とする増幅回路。
6. 請求項４又は５において、
   前記差動部は、非反転入力端子と反転入力端子の間にオフセット電圧を有することを特徴とする増幅回路。
7. 請求項６において、
   前記第１の差動トランジスターのゲート電極の導電性と、前記第２の差動トランジスターのゲート電極の導電性を異ならせることで、前記オフセット電圧が設定されることを特徴とする増幅回路。
8. 請求項７において、
   前記第１の差動トランジスターは、デプレッション型のトランジスターであり、
   前記第１の差動トランジスターのゲート電極に、前記第１の電源ノードが接続されることを特徴とする増幅回路。
9. 請求項６乃至８のいずれかにおいて、
   前記第１の差動トランジスターのＷ／Ｌ比と、前記第２の差動トランジスターのＷ／Ｌ比を異ならせる、或いは前記カレントミラー回路を構成する第１のカレントミラー用トランジスターのＷ／Ｌ比と前記カレントミラー回路を構成する第２のカレントミラー用トランジスターのＷ／Ｌ比を異ならせることで、前記オフセット電圧が設定されることを特徴とする増幅回路。
10. 請求項３乃至９のいずれかに記載の増幅回路と、
    演算増幅用回路素子を含み、
    前記電流源の前記抵抗は、Ｎウェルにより形成されるＮウェル抵抗であり、
    前記Ｎウェル抵抗である前記抵抗の形成領域上に、前記演算増幅用回路素子がレイアウト配置されることを特徴とする電子回路。
11. 請求項１０において、
    演算増幅用回路素子として、ポリシリコン層で形成されたポリ抵抗を含み、
    前記Ｎウェル抵抗である前記抵抗の形成領域上に、演算増幅用回路素子である前記ポリ抵抗がレイアウト配置されることを特徴とする電子回路。
12. 請求項１０又は１１において、
    演算増幅用回路素子として、第１の電極が第１のポリシリコン層で形成され、第２の電極が第２のポリシリコン層で形成されたキャパシターを含み、
    前記Ｎウェル抵抗である前記抵抗の形成領域上に、演算増幅用回路素子である前記キャパシターがレイアウト配置されることを特徴とする電子回路。
13. 請求項３乃至９のいずれかに記載の増幅回路を含むことを特徴とする集積回路装置。
14. 請求項１０乃至１２のいずれかに記載の電子回路を含むことを特徴とする集積回路装置。
15. 請求項１３又は１４に記載の集積回路装置を含むことを特徴とする電子機器。

Images