JP2011081855A - 半導体装置 - Google Patents
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Abstract
【課題】センスアンプを用いる半導体装置において、オーバードライブ電圧を生成する昇圧回路を設けたことによる消費電力の増加を低減する。
【解決手段】センスアンプを有し外部電源電圧が供給される半導体装置は、センスアンプに接続する駆動信号配線と、外部電源電圧からこの外部電源電圧よりも高い第1の電圧を生成する昇圧回路と、外部電源電圧を降圧して第2の電圧を生成する降圧回路と、を有する。外部アクセスを伴う通常動作時においてセンスアンプにセンス動作をさせる場合に、センス動作の初期には第1の電圧を駆動信号配線に印加しその後は第2の電圧を駆動信号配線に印加し、その一方で、外部アクセスを伴わないリフレッシュ動作時には、昇圧回路の動作を停止させて、センス動作の初期の段階から第2の電圧を駆動信号配線に印加するようにする。
【選択図】図6
【解決手段】センスアンプを有し外部電源電圧が供給される半導体装置は、センスアンプに接続する駆動信号配線と、外部電源電圧からこの外部電源電圧よりも高い第1の電圧を生成する昇圧回路と、外部電源電圧を降圧して第2の電圧を生成する降圧回路と、を有する。外部アクセスを伴う通常動作時においてセンスアンプにセンス動作をさせる場合に、センス動作の初期には第1の電圧を駆動信号配線に印加しその後は第2の電圧を駆動信号配線に印加し、その一方で、外部アクセスを伴わないリフレッシュ動作時には、昇圧回路の動作を停止させて、センス動作の初期の段階から第2の電圧を駆動信号配線に印加するようにする。
【選択図】図6
Description
本発明は、センスアンプを有する半導体装置に関する。
センスアンプを有する半導体装置の代表的なものとして、例えば、ダイナミック型の半導体記憶装置などがある。半導体記憶装置においては、センスアンプはメモリセルに接続されるビット線対に接続しており、メモリセルからデータを読み出す際に、メモリセルからビット線対に出力された微小な電位差を増幅する。このような半導体記憶装置では、集積度が向上してその記憶容量が増大し、また、消費電力のさらなる削減と高速動作とが求められている。
半導体記憶装置での消費電力の削減には、その内部回路の動作電圧を低下させることが有効である。例えば+1.8Vの外部電源電圧が半導体記憶装置に与えられるとして、半導体記憶装置の内部の降圧回路により、外部電源電圧から例えば+1.05Vの内部電源電圧を生成し、この内部電源電圧をメモリセルアレイ(それは、複数のメモリセル、それらをアクセスするデコーダ、メモリセル情報をセンシングするセンスアンプ等が含まれる)に供給するアレイ電圧VARYとする。アレイ電圧VARYはビット線の充電電圧(イコライズ電圧)でもある。しかしながら、アレイ電圧VARYを低くしてビット線の充電電位を低くすると、周知の1/2イコライズ方式においてはセンスアンプの動作電源の電位も低くなり.センス時間が長くなる。ここでセンス時間とは、ビット線対上の微小な電位差を増幅する動作をセンスアンプが開始してから、ビット線対を構成するビット線間の電位差が大きくなり、電位差がほぼ一定の値に至ったとみなされる所定の電位差に達するまでに要する時間である。所定の電位差としては、例えば、アレイ電圧VARYの95%の値が用いられる。
半導体記憶装置からのデータの読み出しにおいては、一般に、まずワード線をアクティブにしてメモリセルを選択してその情報をビット線に伝達し、センスアンプの動作を開始させ、その後、センスアンプの出力が確定した時点でYデコーダによりY選択信号線を選択して、センスアンプからの出力電位差をデコードする。センス時間が長くなると、ビット線間の電位差が十分に大きくなっていない段階で電位差の読み出しを行うことになるので、正常な読み出しを行うことができなくなり、そのため、ワード線を選択してからYデコーダにより選択を行うまでの時間を長くする必要がある。これは、半導体記憶装置から外部へのデータ読み出し速度の低下を意味する。
そこでセンス時間を短くし、半導体記憶装置の高速動作を実現するために、センス動作の初期において、アレイ電圧VARYよりも高いオーバードライブ電圧VOD(VOD>VARY)をセンスアンプに供給し、オーバードライブ電圧VODによってセンスアンプを駆動する手法が一般に用いられている。このような手法をオーバードライブ技術と呼ぶ。電圧VARYが例えば+1.05Vであるとして、電圧VODは例えば+1.4V程度に設定される。
半導体記憶装置がダイナミック型のものである場合、各メモリセルのデータを保持(維持)するために、メモリセルに対してセンスアンプを動作させてデータ読み出し動作を定期的に行うことによりメモリセルに同じデータをリストアするリフレッシュ動作を周期的に行う必要がある。しかしながら、半導体記憶装置内のデータの外部から読み出しとは異なり、リフレッシュ動作は半導体記憶装置内の多数のメモリセルに対して同時に行われるため、リフレッシュ動作時にオーバードライブを行った場合には、センス動作時のピーク電流が増大し、内部電圧の降下や雑音発生などの問題が生じる。このような問題を解決するものとして特許文献1には、リフレッシュ時には、外部からのデータ読み出し時に用いるものよりは低いオーバードライブ電圧を用いることを開示している。そのために特許文献1に記載のものでは、外部へのデータ出力を伴う通常の動作時には外部電源電圧をそのままオーバードライブ電圧として使用し、外部へのデータ出力を伴わないリフレッシュ動作時には、外部電源電圧から降圧回路を経て生成した、通常動作時のものよりは低い第2のオーバードライブ電圧を使用している。
このように半導体記憶装置に代表される半導体装置では、センス動作の初期段階にオーバードライブ電圧を使用するようにしている。
ところで、半導体装置のさらなる低消費電力化のために、半導体装置に供給する外部電源電圧の低電圧化が進行している。例えば、上述したようなダイナミック型の半導体記憶装置においても、外部電源電圧を例えば+1.2Vとすることが検討されている。外部電源電圧を+1.2Vとした場合には、+1.05Vであるアレイ電圧VARYを降圧回路によって生成することはできるが、+1.4V程度であるオーバードライブ電圧VODを降圧回路によって発生させることはできない。そこで、半導体チップに搭載したチャージポンプ回路などの昇圧回路によって外部電源電圧から例えば+1.8V程度の電圧を発生させ、その電圧から降圧回路によって+1.4Vのオーバードライブ電圧を発生させる。
しかしながら外部電源電圧からチャージポンプ回路を介してオーバードライブ電圧を発生することとした場合、上述したような電圧条件で動作させるとするとチャージポンプ回路のポンプ効率が2.5倍程度となり、したがってセンス動作時の消費電流が2.5倍増加するという問題が生じる。昇圧回路としてチャージポンプ回路以外のものも考えられるが、チャージポンプ回路以外の昇圧回路を使用したとしても、センス動作時に消費電流が大幅に増大する。
このように、センスアンプを用いる半導体装置においては、そこに供給される外部電源電圧を低くした場合には、オーバードライブ電圧を生成する昇圧回路を設ける必要が生じるが、昇圧回路を設けたことによる消費電力の増加が著しくなる。
本発明に基づく半導体装置は、センスアンプと、センスアンプに接続し、センスアンプが動作するに必要な電源を供給する駆動信号配線と、外部電源電圧からこの外部電源電圧よりも高い第1の電圧を生成する昇圧回路と、外部電源電圧を降圧して第2の電圧を生成する降圧回路と、を有し、外部電源電圧が供給されるものである。そして、通常動作時においてセンスアンプにセンス動作をさせる場合に、センス動作の初期には第1の電圧を駆動信号配線に印加しその後は第2の電圧を駆動信号配線に印加し、その一方でリフレッシュ動作時には、昇圧回路の動作を停止させて、センス動作の初期の段階から第2の電圧を駆動信号配線に印加するようにする。
このような構成では、リフレッシュ動作時に昇圧回路の動作を停止したことにより、半導体装置全体としての消費電力の低減を図ることができる。なお、外部へのデータ出力などの外部アクセスを伴う通常動作時に比べ、外部アクセスを伴わないリフレッシュ動作時では、半導体装置の動作タイミングにおける条件が緩和されるため、リフレッシュ動作時に昇圧回路の動作を停止し、オーバードライブ動作を行わなかったとしても、動作タイミング等の条件を十分に満足することができる。
本発明の課題を解決する技術思想の代表的な一例は以下に示される。ただし、本発明の技術範囲に含まれるものはこれらの技術思想に限られるものではなく、添付の特許請求の範囲に記載の内容であることは言うまでもない。
外部電源電圧が供給される本発明の半導体装置では、外部電源電圧を降圧して得られる降圧電圧を内部電源電圧として使用し、特に、センスアンプを有する半導体装置では、センスアンプが行うセンス動作の初期の段階において、内部電源電圧よりも高く且つ外部電源電圧よりも高いオーバードライブ電圧をセンスアンプの電源として供給し、センス動作の後期においては降圧電圧を使用する。オーバードライブ電圧が外部電源電圧よりも高くするには、昇圧回路を用いてオーバードライブ電圧を発生する必要があるが、例えばダイナミック型の半導体記憶装置においてリフレッシュ動作時にも昇圧回路を用いてオーバードライブ電圧を発生させるとすると、同時に動作するセンスアンプの数が多いために、消費電力が大幅に増加することとなる。センス動作の初期に用いられるオーバードライブ電圧も、センス動作の後期に用いられる降圧電圧も、センスアンプに対して電源を供給する一対の駆動信号配線CSP,CSNのうちの高電位側の配線CSPに印加される。本発明では、高電位側の駆動信号配線CSPにおける電圧の制御に係るものであって、リフレッシュ動作時においては、外部電源電圧よりも高いオーバードライブ電圧を生成するための昇圧動作を停止し、センス動作の初期の段階から降圧電圧を配線CSPに印加する。これにより、リフレッシュ時における消費電力の低減を図ることができ、ひいては半導体装置全体としての消費電力の低減を図ることができる。連続する複数回のリフレッシュサイクルのそれぞれにおいてリフレッシュ動作を行う場合には、すべてのリフレッシュサイクルにおいて昇圧動作を停止する必要はなく、一部のリフレッシュサイクルにおいて昇圧動作を停止させるだけで、消費電力の低減を図ることができ、一部のリフレッシュサイクルのみにおいて昇圧動作を停止させることも、本発明の課題を解決する技術思想に含まれる。なお、リフレッシュ動作時には、外部アクセスがないため、例えばメモリセルなどからセンスアンプを介して読み出したデータを外部に出力するために必要な動作の実行を必要としないため、外部へのデータ出力などの外部アクセスを伴う通常動作時と比較すると、動作タイミングに対する要求が緩和される。したがってリフレッシュ動作時に、昇圧回路によって生成されるオーバードライブ電圧を使用せずにセンス動作を行わせたとしても、半導体装置の正常な動作が確保される。
次に、本発明の実施形態について図面を参照して詳細に説明する。図1は、通常のDRAM(ダイナミック型ランダムアクセスメモリ)の全体構成を示すブロック図であり、本発明の実施形態に基づく半導体装置の一例を示すものである。図示される半導体装置は、メモリアレイ1、Xデコーダ・Xタイミング生成回路2、Yデコーダ・Yタイミング生成回路3、データ制御回路4、データラッチ回路5、入出力インターフェース6、内部CLK(クロック)生成回路7、制御信号生成回路8、DLL(遅延ロックループ:Delay Locked Loop)回路9を含んでいる。
メモリアレイ1は、後述するように、データを保持する多数のメモリセルMCを有するものであって、データ転送用のバス103によってデータラッチ回路5に接続されている。データラッチ回路5は、データ転送用のバス102によって入出力インターフェース回路6に接続している。入出力インターフェース回路6は、データ転送用のバス101によって外部とのデータ入出力(DQ)を行い、またデータストローブ信号DQS,/DQSの入出力を行う。メモリアレイ1とデータラッチ回路5と入出力インターフェース回路6の間のデータ転送はデータ制御回路4によって制御され、入出力インターフェース回路6でのデータ入出力(DQ)及びデータストローブ信号DQS,/DQS等の出力タイミングは、外部からクロック信号CK,/CKが供給されるDLL回路9によって制御されている。
メモリアレイ1は、複数のワード線WLと複数のビット線BLの交点に設けられた複数のメモリセルMCからなるメモリマット111を複数備えている。複数のメモリマット111が配列してメモリマット列112が構成され、このようなメモリマット列112が複数配列してバンク(Bank)が構成されており、図示したメモリアレイ1には、mを1以上の整数として、m+1個のバンク(Bank_0,Bank_1,…,Bank_m)が設けられている。各バンクには、それぞれ、X制御回路113及びY制御回路114が配置されている。また、各メモリマット111は、メモリセルMCから読み出された情報を増幅するためなどに用いられる複数のセンスアンプからなるセンスアンプ列であるセンスアンプ領域(SA)と、複数のワード線WLを駆動する複数のサブワードドライバ回路からなるサブワードドライバ列であるサブワードドライバ領域(SWD)で囲まれている。
このようなメモリアレイ1は、Xデコーダ・Xタイミング生成回路2及びYデコーダ・Yタイミング生成回路3によって制御され、Xデコーダ・Xタイミング生成回路2及びYデコーダ/Yタイミング生成回路3は、制御信号生成回路8によって制御されている。特にXデコーダ・Xタイミング生成回路2は、各バンクのX制御回路113を制御し、Yデコーダ・Yタイミング生成回路3は、各バンクのY制御回路114を制御する。
内部クロック生成回路7は、外部から与えられるクロック信号CK,/CKとクロック・イネーブル信号CKEに基づいて、Xデコーダ・Xタイミング生成回路2、Yデコーダ・Yタイミング生成回路3及び制御信号生成回路8に供給される内部クロック信号を生成する。制御信号生成回路8は、チップ・セレクト信号/CS、ロウ・アドレス・ストローブ信号/RAS、カラム・アドレス・ストローブ信号/CAS及びライト・イネーブル信号/WEに基づいて、Xデコーダ・Xタイミング生成回路2、Yデコーダ・Yタイミング生成回路3及びデータ制御回路4に制御信号を出力する。アドレスADD及びバンク・アドレスBAは、Xデコーダ・Xタイミング生成回路2、Yデコーダ・Yタイミング生成回路3及びデータ制御回路4に与えられている。
内部クロック生成回路7は、外部から与えられるクロック信号CK,/CKとクロック・イネーブル信号CKEに基づいて、Xデコーダ・Xタイミング生成回路2、Yデコーダ・Yタイミング生成回路3及び制御信号生成回路8に供給される内部クロック信号を生成する。制御信号生成回路8は、チップ・セレクト信号/CS、ロウ・アドレス・ストローブ信号/RAS、カラム・アドレス・ストローブ信号/CAS及びライト・イネーブル信号/WEに基づいて、Xデコーダ・Xタイミング生成回路2、Yデコーダ・Yタイミング生成回路3及びデータ制御回路4に制御信号を出力する。アドレスADD及びバンク・アドレスBAは、Xデコーダ・Xタイミング生成回路2、Yデコーダ・Yタイミング生成回路3及びデータ制御回路4に与えられている。
センスアンプに高電位側の電源を供給する複数の電源回路(後述する複数の降圧回路、昇圧回路)は、不図示である。
図2は、図1に示した半導体装置における隣接する2つのバンク(例えば、Bank_0,Bank_1)の構成を示すものである。ここでは、Y軸方向に隣接する2つのバンクをバンクA、バンクBとする。バンクごとに、上述したように、X制御回路113とY制御回路114が設けられている。バンクA及びバンクBはいずれもX軸方向に長い長方形の領域として形成されている。
バンクAとバンクBとが隣り合う領域には、バンクAに対してオーバードライブ電圧VODを供給するドライバ141と、バンクAに対してアレイ電圧VARYを供給するアクティブ時用のドライバ142と、バンクBに対してオーバードライブ電圧VODを供給するドライバ143と、バンクBに対してアクティブ時用のアレイ電圧VARYを供給するドライバ144と、補償容量群145とが設けられている。オーバードライブ電圧VODを供給するドライバ141,143は、それぞれ複数の降圧回路(後述する降圧回路251、252、253)を含んでいる。アレイ電圧VARYを供給するドライバ142は、降圧回路(後述する降圧回路254)を含んでいる。補償容量群145を構成する各容量素子のうち、VOD_Aと記載されているものは、バンクAへのオーバードライブ電圧に対する容量素子であり、VOD_Bと記載されているものは、バンクBへのオーバードライブ電圧に対する容量素子である。VARYと記載されているものは、バンクAとバンクBに共通に設けられた、アレイ電圧VARYに対する容量素子である。VODPPと記載されているものは、昇圧回路によって昇圧された電圧VODPPに対する容量素子であって、バンクAとバンクBとに共通に設けられている。
さらにバンクAとバンクBとに共通に、外部電源電圧よりも高いオーバードライブ電圧VODPを発生するVODPポンプ回路150が設けられている。図2では、VODPポンプ回路150はバンクBに近接して設けられている。
図3は、各バンクにおけるメモリマット111の回路構成の一例を示している。メモリマット111内は複数のメモリセル領域に分割されており、各メモリセル領域内にそれぞれ複数のメモリセルMCが設けられている。各メモリセルMCは、1トランジスタ1キャパシタの標準的な構成のものである。図示上下方向(Y軸方向)に延びて設けられているサブワード線SWLに対し、各メモリセルのトランジスタのゲートが接続することにより、複数のメモリセルMCが列を形成して配置されている。これらのメモリセルのトランジスタのドレインは、図示左右方向(X軸方向)に延びて設けられている複数のビット線BLに対してそれぞれ接続している。図では1列分のメモリセルしか示されていないが、メモリセルが複数列設けられていることは言うまでもなく、もう1つの列に含まれる複数のメモリセルのトランジスタのドレインは、複数のビット線/BLにそれぞれ接続することになる。ビット線BLとビット線/BLとによって、ビット線対が構成される。サブワード線SWLをデコードするためにサブ行デコーダ161が設けられている。図3でのサブワード線SWL及びサブ行デコーダは、それぞれ、図1でのワード線WL及びサブワードドライバに対応するものである。複数のサブ行デコーダ161がX軸方向に展開されてサブワードドライバ列を構成する。
センスアンプSAは、2つのインバータがクロスカップルされたフリップフロップ回路であって、2個のPチャネル型FETと2個のNチャネル型FETからなる一般的な構成のものである。センスアンプの2つの入力ノードにそれぞれビット線BL及びビット線/BLが接続している。センスアンプはビット線対ごとに設けられており、したがって図3において、図示上下方向に複数のセンスアンプが配置し、センスアンプ帯(センスアンプ列)を構成している。センスアンプ帯には、センスアンプに電源を供給するために高電位側の駆動信号配線CSP(Pチャネル側センスアンプ駆動信号(CSP)の配線(駆動信号配線))と低電位側の駆動信号配線CSN(Nチャネル側センスアンプ駆動信号(CSN)の配線)が設けられ、各センスアンプはいずれも配線CSP,CSNに接続している。配線CSP,CSNには、イコライズ信号BLEQによって配線CSP,CSNの電位を電位VBLPにイコライズするイコライズ回路162も接続している。電位VBLPは、例えば、アレイ電圧VARYの1/2の電位である。イコライズ回路162は、電位VBLPの配線を配線CSP,CSNにそれぞれ接続する2つのトランジスタと配線CSP,CSN間を相互に接続する1つのトランジスタとを備えて各トランジスタのゲートにイコライズ信号BLEQが供給されるようにした一般的な構成のものである。図には示されていないが、ビット線対ごとに、イコライズ信号BLEQによってビット線BL,/BLの電位を電位VBLPにイコライズする同様のイコライズ回路も設けられている。
配線CSP,CSNは、後述するような動作タイミングで、センスアンプSAにその動作電源電圧を供給するものである。そのため、センスアンプ帯内には、接地電位VSSに相当する配線と、オーバードライブ電圧VODの配線(第1の配線)とが設けられ、さらに、図においてセンスアンプ帯を横切るように、アレイ電圧VARYの配線(第2の配線)が設けられている。オーバードライブ電圧VODの配線は、後述するVOD_kの配線である。「VOD_k」の記載において、kはそのオーバードライブ電圧がバンクkに対するものであることを示している。またセンスアンプ帯には、センスアンプの動作を制御するタイミング信号SAN,SAP1,SAP2の配線が設けられている。VODの配線と配線CSPとの間には、タイミング信号SAP1によってゲートが制御される複数のトランジスタTR1が設けられている。トランジスタTR1は、センスアンプごとにそのセンスアンプに対応して物理的に近接して設けられている。また、アレイ電圧VARYの配線と配線CSPとの間には、タイミング信号SAP2によってゲートが制御される複数のトランジスタTR2が設けられている。図示したものでは、トランジスタTR1,TR2は配線CSPに対して電位を供給するCSPドライブトランジスタとして動作するものであるが、トランジスタTR1はセンスアンプ1つにつき1つずつ設けられているのに対し、トランジスタTR2は複数のセンスアンプに対して1つ設けられている。つまり、トランジスタTR2は、センスアンプ列とサブワードドライバ列が交差するクロス領域において配置される。よって、メモリアレイ1内において、トランジスタTR1の総数は、トランジスタTR2の総数よりも多い数が配置される。複数のトランジスタTR1の総電流駆動能力もトランジスタTR2の総電流駆動能力よりも大きい。配線CSNと接地電位VSSとの間には、タイミング信号SANによってゲートが制御されるトランジスタTR3が設けられている。トランジスタTR3も、センスアンプ1つにつき1つずつ設けられている。
図4は、図1乃至図3に示す半導体装置において、センスアンプSAに電源を供給する配線CSP,CSNのうち高電位側の配線CSPに対して電圧を供給する部分の構成を詳しく示したものである。
ここでは、半導体装置がいわゆる2電源品(電位の異なる2つの外部電源が外部端子から供給される)であって、例えば+1.8Vの第1の外部電源電圧VDD1と、+1.2Vの第2の外部電源電圧VDD2とが、供給されるものとするが、第1の外部電源電圧VDD1(+1.8V)は、低消費電力化のために半導体装置内の各ドライバ回路の駆動能力を最適化するために付加的に用いられている補助外部電源電圧であって、本実施形態の半導体装置において本質的に必要なものではない。つまり、本発明は、第2の外部電源電圧VDD2(+1.2V)のみにおいても課題に対する効果を奏する。またこの半導体装置では、オーバードライブ電圧用の昇圧回路とは別の昇圧回路によって、例えば+2.6Vであるバイアス電源電圧VPPが生成されている。バイアス電源電圧VPPは、サブワード線SWLへの供給電位を除き、もっぱらトランジスタのゲートやバックゲートに印加されるものであるので殆ど電流が流れず、したがって、半導体装置全体としての消費電力には殆ど関与しない。また図に示すように、VPPをゲート入力とする転送ゲートがいくつか設けられているが、それらの転送ゲートは、本実施形態の動作に本質的な影響を及ぼすものではない。以下では、昇圧回路を動作させて発生させるオーバードライブ電圧すなわち第1の電圧は例えば+1.4Vであり、アレイ電圧VARYすなわち第2の電圧が+1.05V、VPPが+2.6V、VDD1が+1.8V、VDD2が+1.2Vであるものとして説明を行う。もちろん、ここで示す電圧値は例示であって、異なる電圧値とすることが可能である。
メモリアレイ1に含まれる複数のバンクに共通のものとして、共通回路部200が設けられている。共通回路部200には、図2にも示されているVODPポンプ回路150と、半導体装置内の回路を部分的に停止するための制御信号S1〜S3を生成し制御手段を構成するディープ・パワー・ダウン回路210と、スタンバイ時に用いるオーバードライブ電圧を発生するドライバ211と、制御信号S1によってゲート制御されてVDD2から+1.2Vである電圧VPERIを発生するトランジスタ212と、制御信号S2によってゲート制御されて、VODPポンプ回路150の動作電源として用いられる電圧VPERIPをVDD2から発生するトランジスタ213と、制御信号S3によってゲート制御されてVDD1から+1.8Vである電圧VPERI1を発生するトランジスタ214と、電圧VPERI1の配線に接続された転送ゲート215と、増幅器を有しスタンバイ時に用いられるアレイ電圧VARYを発生するドライバ255と、VODPポンプ回路150の出力に設けられた転送ゲート216と、を備えている。
ドライバ211は、オーバードライブ電圧用の基準電圧VVVOD(+1.4V)を入力として定電圧回路として動作する増幅器256と、アレイ電圧VARY用の基準電圧VVARYR(+1.05V)を入力として定電圧回路として動作する増幅器257を備え、メモリマット側での電圧VOD_kの配線におけるリーク補償のためのオーバードライブ電圧VVODSSを発生する。本実施形態は、リフレッシュ動作時の昇圧回路(VODPポンプ回路150)の動作の制御に関連するものであるから、リーク補償用のドライバ211やそれに付随する回路素子等は、この実施形態の動作には本質的な影響を及ぼさない。
VODPポンプ回路150は、トランジスタ213を介して外部電源電圧であるVDD2(+1.2V)をVPERIPとして供給されるので、+1.2Vを動作電圧とし、+1.8Vである電圧VODPを発生する回路である。転送ゲート216を経由した電圧VODPを電圧VODPPとする。電圧VODPPの配線には、容量素子C1が接続しているが、容量素子C1は、図2において「VODPP」と記載された補償容量素子である。VODPポンプ回路150は、第2の降圧回路である後述する降圧回路251とともに、外部電源電圧としてVDD2が供給されて外部電源電圧よりも高い第1の電圧を発生する昇圧回路として機能する。
スタンバイ時用のアレイ電圧VARYのドライバ255は、VVARYR(+1.05V)を入力として定電圧回路として動作する増幅器を備えており、その出力が、アレイ電圧VARYの配線に接続している。アレイ電圧VARYの配線は、第2の配線であって、そこには容量素子C3が接続しているが、容量素子C3は、図2において「VARY」と記載された補償容量素子である。
図2には、バンクごとにアクティブ時用のアレイ電圧VARYのドライバが設けられることが示されているが(図2のドライバ142,144)、図4では、このドライバは降圧回路254(第1の降圧回路)によって示されている。降圧回路254は、VVAYRを入力とする増幅器とこの増幅器の出力がゲートに接続されたトランジスタとを有し、トランジスタのドレインには電圧VPERI1が供給され、ソースが降圧回路254の出力となり、この出力も増幅器にフィードバックされている。さらに増幅器には、この降圧回路254への活性化信号としてVARYENが供給されている。降圧回路254の出力はアレイ電圧VARYの配線に接続しており、このVARYの配線は、上述したように、SAP2によってゲート制御されるトランジスタTR2を介して、配線CSPに接続している。降圧回路254の電流駆動能力は、小さい。センスアンプのオーバードライブ期間が終了した後に使用する用途の回路だからである。ここでは、+1.8VであるVDD1から、降圧回路254によってアレイ電圧VARY(+1.05V)が生成されることになっているが、もちろん、+1.2VであるVDD2から降圧回路によってVARYを生成することができる。この降圧回路254は、第1の降圧回路として機能する。スタンバイ時にアレイ電圧VARYを発生するドライバ255も外部電源電圧を降圧するものであるので、降圧回路254とドライバ255とを一つのものにまとめてしまってもよい。
また図2には、バンクごとにオーバードライブ電圧用のドライバが設けられることが示されているが(図2のドライバ141,143)、ここでのドライバは、図4においては、3つの降圧回路251〜253によって構成されている。
降圧回路251(第2の降圧回路)は、昇圧回路使用時のオーバードライブ電圧の基準電圧であるVVODR(+1.4V)を入力とする増幅器とこの増幅器の出力がゲートに接続されたトランジスタとを有し、トランジスタのドレインには、VODPポンプ回路150から転送ゲート216を経由した電圧であるVODPPが供給されている。増幅器には、この降圧回路251への活性化信号としてVODEN_VODP_kが供給されている。降圧回路251の出力すなわちトランジスタのソースは、増幅器の入力にフィードバックするとともにVOD_kの配線に接続しており、このVOD_kの配線は、上述したように、SAP1によってゲート制御されるトランジスタTR1を介して、配線CSPに接続している。VOD_kの配線は第1の配線として機能するものである。
降圧回路252は、VVODR(+1.4V)を入力とする増幅器とこの増幅器の出力がゲートに接続されたトランジスタとを有し、トランジスタのドレインには、電圧VPERI1が転送ゲート215を経由することによって発生した電圧VDDSAが供給されている。増幅器には、この降圧回路252への活性化信号としてVODEN_VDD1_kが供給されている。降圧回路252の出力すなわちトランジスタのソースは、増幅器の入力にフィードバックされるとともに、VOD_kの配線に接続している。降圧回路252は、+1.8Vである外部電源電圧VDD1によって動作するものであって、+1.2Vの単一の外部電源電圧として半導体装置を構成する場合には、設けなくもよいものであり、また、本実施形態の動作に本質的な影響を与えるものではない。
降圧回路253は、VVARYR(+1.05V)を入力とする増幅器とこの増幅器の出力がゲートに接続されたトランジスタとを有し、トランジスタのソースには、VPERI(+1.2V)が供給されている。増幅器には、この降圧回路253への活性化信号としてVODEN_VDD2_kが供給され、降圧回路253の出力すなわちトランジスタのドレインは、VOD_kの配線に接続している。降圧回路253は、電圧VARYと同じく+1.05Vである電圧VARYNを+1.2Vの電源から生成するものであって、そこでの電圧降下量が0.15Vと小さい。そこで、降圧回路251,252,254ではトランジスタとしてPチャネル型のFETを用いているのに対し、降圧回路253では、Nチャネル型のFETを用いている。降圧回路253は補助降圧回路を構成する。降圧回路253の電流駆動能力は、降圧回路254の電流駆動能力よりも大きい。本件発明のリフレッシュ時、少なくともセンスアンプの動作初期期間にセンスアンプに与える用途の回路だからである。
VOD_kの配線には、ドライバ211で生成されたリーク補償のための電圧VVODSSが、転送ゲートと信号BCENTによってゲート制御されるトランジスタを介して印加されている。さらにVOD_kの配線には、第1の容量素子として容量素子C2が接続しているが、容量素子C2は、図2において「VOD_k」と記載された補償容量素子である。
図4では、メモリアレイ内の回路素子として、センスアンプSAとセンスアンプSAに接続する配線CSPと配線CSPに接続する2つのトランジスタTR1,TR2が示されている。これらは、図3において同じ符号を用いて説明した回路素子と同じものである。トランジスタTR1は、タイミング信号SAP1によってゲート制御されて、配線CSPをVOD_kの配線に接続するものであって第1のスイッチであり、トランジスタTR2は、タイミング信号SAP2によってゲート制御されて、配線CSPをVARYの配線に接続するものであって第2のスイッチである。配線CSPには、第2の容量素子として寄生容量が付随するが、これを容量C4によって示している。尚、タイミング信号SAP1とタイミング信号SAP2は、制御信号生成回路8(図1)で生成される。また、制御信号生成回路8には、内部クロック生成回路7(図1)が認識したリフレッシュモード(実施例においては、セルフ・リフレッシュ・モード)信号を示す信号が入力され(不図示)、セルフ・リフレッシュ・モードにおけるタイミング信号SAP1とタイミング信号SAP2の時間的な制御を行うタイミング制御を、セルフ・リフレッシュ・モード以外のモードである通常動作時のタイミング信号SAP1とタイミング信号SAP2の時間的な制御から変更する。詳細は、後述する。それぞれのドライバを制御する活性化信号VODEN_VDD1_k、活性化信号VODEN_VDD2_k、活性化信号VODP_k、活性化信号VARYEN、信号SENSEOK等も、内部クロック生成回路7が生成する。
本実施形態の半導体装置は、通常動作時には、外部電源電圧VDD2(+1.2V)からVODPポンプ回路150によって発生させた電圧VODP(+1.8V)を降圧することにより、+1.4Vのオーバードライブ電圧を発生してこれをセンス動作の初期に配線CSPに印加する。これによって、tRCD(半導体装置においてロウアドレスの供給タイミングを示すアクティブコマンドの投入から、カラムアドレスの供給タイミングを示すリードコマンド又はライトコマンドの投入までの期間)を短縮して半導体装置の高速動作を可能にしている。これに対しリフレッシュ動作時には、VODPポンプ回路150の動作を停止し、+1.4Vのオーバードライブ電圧を発生する降圧回路251の動作も停止し、その代わりに、配線CSPには、センス動作の初期の段階から、昇圧回路を経ることなく外部電源電圧から降圧回路のみで発生した+1.05Vの電圧を印加する。これにより昇圧回路であるVODPポンプ回路150によってオーバードライブ電圧を発生することによる消費電力の増加が抑えられて、半導体装置の低消費電力化が達成される。
一般に、半導体装置に入力される制御信号の一つであるクロック・イネーブル信号CKEが不活性にされると半導体装置はセルフ・リフレッシュ・モードに入り、例えば図1にした内部クロック生成回路7からは、セルフ・リフレッシュ・モードを示す信号SELFSENSE(不図示)が出力される。そこでSELFSENSEが出力されているときは、ディープ・パワー・ダウン回路210からの制御信号S2によってVODPポンプ回路150への+1.2Vの電源供給を停止することにより、VODPポンプ回路150の動作を停止することができる。VODPポンプ回路150への電源供給を停止しなくても、降圧回路251を動作させないようにすることによって、実質的にVODPポンプ回路150の動作を停止させたものとみなすことができ、そのような場合も本実施形態の範疇に含まれる。VODPポンプ回路150は、それ自身が出力電圧の検出機能を備え、検出機能が消費されないVODPの電位により自動的にVODPポンプ回路150のポンピング動作を停止させるからである。よって、本件請求項に記載される「昇圧回路の動作の停止」は、「降圧回路251を停止する」ことを意味することは明らかである。
尚、セルフリフレッシュとは、半導体装置が前述のクロック・イネーブル信号CKEの不活性化によって、それ以降は、外部とは非同期にメモリセルの情報のリフレッシュを、内部タイマ等で自立的に且つ所定周期で行なう機能である。その所定周期は、例えば、7.8μsに一回のリフレッシュを行ない、その一回のリフレッシュにおいてセンスアンプが動作する期間は、50ns程度である。本発明は、このセルフリフレッシュ時において、特に効果を奏する。
尚、セルフリフレッシュとは、半導体装置が前述のクロック・イネーブル信号CKEの不活性化によって、それ以降は、外部とは非同期にメモリセルの情報のリフレッシュを、内部タイマ等で自立的に且つ所定周期で行なう機能である。その所定周期は、例えば、7.8μsに一回のリフレッシュを行ない、その一回のリフレッシュにおいてセンスアンプが動作する期間は、50ns程度である。本発明は、このセルフリフレッシュ時において、特に効果を奏する。
図5は、本実施形態の半導体記憶装置において、リフレッシュ動作時におけるビット線対BL,/BLの電圧変化を示している。リフレッシュ動作時には、オーバードライブ動作を行わずにセンス動作の初期時からアレイ電圧VARY(+1.05V)とするので、オーバードライブ動作を行う場合に比べ、センス時間が長くなる。そこで、メモリセルへのデータの再書き込み(リストア動作)が終了するまで、タイミング信号SAP1で表されるワード線活性化時間を長くすることが好ましい。なお、配線VODの電位がセンスアンプ動作の初期の段階において+1.05Vから少し低下しているが、これは、降圧回路253の応答速度のためであり、この低下は、本実施形態の半導体装置の動作に本質的な影響を及ぼすものではない。
本実施形態の半導体装置では、リフレッシュ動作時には、昇圧回路の動作を停止し、降圧回路で生成した+1.05Vの電圧がセンス動作の初期から配線CSPに印加されるようにしている。その際、リフレッシュ動作時にCSPドライバトランジスタであるトランジスタTR1,TR2をどのように駆動するかに応じて(またトランジスタTR1,TR2の駆動に関連してどの降圧回路からの降圧電圧を配線CSPに印加するかに応じて)、この半導体装置の動作形態はいくつかの実施例に分けることができる。以下、リフレッシュ動作時におけるトランジスタTR1,TR2の駆動タイミングに基づき、本実施形態の半導体装置に動作を実施例に分けて説明する。なお、メモリセルからの通常動作の動作タイミングは各実施例において共通であり、チャージシェアの手法を用いて外部電源電圧よりも高いオーバードライブ電圧を生成しているので、実施例1においてまとめて説明する。
[実施例1]
実施例1は、リフレッシュ動作時には、タイミング信号SAP1を常時不活性とし、タイミング信号SAP2のみを用いてトランジスタTR2により、アレイ電圧VARYの配線から+1.05Vを配線CSPに印加しようとするものである。この実施例1では、配線CSPに印加される+1.05Vの電圧は、アレイ電圧VARYの配線から供給されるので、図4に示した回路のうち、降圧回路253を設ける必要はない。
実施例1は、リフレッシュ動作時には、タイミング信号SAP1を常時不活性とし、タイミング信号SAP2のみを用いてトランジスタTR2により、アレイ電圧VARYの配線から+1.05Vを配線CSPに印加しようとするものである。この実施例1では、配線CSPに印加される+1.05Vの電圧は、アレイ電圧VARYの配線から供給されるので、図4に示した回路のうち、降圧回路253を設ける必要はない。
図6は、実施例1の動作原理を示す図である。図6では、説明のため、トランジスタTR1,TR2の導通状態をそれぞれスイッチSW1,SW2であらわし、+1.4Vの電圧を発生する降圧回路251の動作をスイッチSW4で表している。またSELFSENSE信号が活性化しているときにVODPポンプ回路150と降圧回路251を停止させることを示すために、図では、SELFSENSE信号を反転させるインバータINVが示され、このインバータINVの出力によってVODPポンプ回路150と降圧回路251の動作状態が制御されることが示されている。
スタンバイ時には、VODPポンプ回路150は活性化し、電圧VODPP(+1.4V)を出力して、容量素子C1に電荷を充電する。またセンスアンプSAが初期動作した後には、SW4を介して(すなわち、降圧回路251に対する活性化信号VODN_VODP_kをハイにすることによって)、VOD_kの配線が+1.4Vとされ、容量C2がこの電圧で充電される。センスアンプSAの動作が終了した場合には、イコライズ回路162によって、配線CSP,CSNはイコライズ電位である+0.525V(アレイ電圧VARYの半値)の電位に設定される。
ここで、例えば、アクティブコマンドによるワード線活性化などにより、メモリセルからの読み出したデータの外部への出力などの外部アクセスを伴う通常動作が開始すると、スイッチSW1(すなわちトランジスタTR1)を最初に導通させ、+0.525VにイコライズされたCSP電位をVOD_K(+1.4V)電位に接続する。その結果、配線CSPの最終電位は、配線CSPの電荷量QCSP(=C4(寄生容量)×0.525V)とC2の電荷量QCVOD_K(=C2×1.4V)とのチャージシェアにより、VARY電圧(+1.05V)になる。その後、スイッチSW1を非導通、スイッチSW2(トランジスタTR2)を導通状態にすることにより、配線CSPの電位はVARY電圧に維持される。また、スイッチSW1を非導通状態にすることにより、放電された電圧VOD_kの配線は、前述のように、スイッチSW4を介して+1.05Vから+1.4Vに再充電される。チャージシェアであるので、通常動作時には、スイッチSW1とスイッチSW4は交互にスイッチングすることになる。
一方、リフレッシュ動作時には、SELFSENSE信号に応じてVODPポンプ回路150と降圧回路251の動作が停止され、したがって図でのスイッチSW4は非導通に制御される。スイッチSW1は通常動作時と同様に制御される。その結果、センス動作の初期の段階から、アレイ電圧VARYの配線から配線CSPへ電圧が供給され、配線CSPの電位は、すべて、VARY電圧(+1.05V)とイコライズ電圧(+0.525V)との間で振幅する。
図7は、通常動作時における動作タイミングを示す波形図である。上述したように、通常動作時には、外部電源電圧VDD2(+1.2V)からVODPポンプ回路150によって昇圧した電源VPPを降圧回路251によって+1.4Vにしたものによって初期センスを実行する。ここで、半導体装置が例えば+1.8Vと+1.2Vの2つの外部電源電圧を利用する2電源品である場合には、もう一つの外部電源電圧VDD1(+1.8V)を親電源とする降圧回路252も並列に動作させることによって、VDD2(+1.2V)の外部電源の消費電流を減らすことができる。初期センス後は、タイミング信号SAP1をローレベルに、タイミング信号SAP2をハイレベルにして、配線CSPにはアレイ電圧VARYの配線から電位が供給されるようにしている。タイミング信号SAP1,SAP2を切り替えるタイミングが図7においてtxとして示されている。このタイミングに対し、降圧回路251に与える活性化信号VODEN_VODP_k及び降圧回路254に与えるVARYENを早めにアクティブにしているのは、それぞれの降圧回路251,254における応答速度の遅れを補償するためである。VODEN_VOD2_kは常にローレベル(非活性状態)とされ、降圧回路253は動作しないことになる。
また、VODEN_VDD1_kは、+1.8Vの外部電源電圧から+1.4Vを生成する降圧回路252への活性化信号であるが、この活性化信号よりもVODEN_VODP_kの方を早くアクティブ(すなわちハイレベル)とすることにより、配線VOD_kに与えられる+1.4Vのオーバードライブ電圧は、主として、VODPポンプ回路150から降圧回路251を経て発生することになる。半導体装置が2電源品でない場合には、降圧回路252は設けられず、したがって、VODEN_VDD1_kの活性化信号も利用されない。
図において信号SENSEOKは、センスアンプによるセンス動作がほぼ終了するタイミングを示している。SENSEOKが立ち上がると、その直後にSAP2がローレベルとされ、以後は、配線CSP,CSN電位は急速にイコライズ電位に収束し、配線VOD_kの電位も+1.4Vに向かい、センス動作からスタンバイ状態に移行することになる。
[実施例2]
次に、実施例2での動作を説明する。
次に、実施例2での動作を説明する。
上述したように本実施形態の半導体装置では、通常動作時には、VOD_k=+1.4Vのオーバードライブ電圧で、高速にセンス動作を実行する。そのため、図3に示したように、タイミング信号SAP1で活性化されて配線CSPをVOD_kに駆動するトランジスタTR1をセンスアンプの一つ一つに対応させて、それぞれセンスアンプ帯に埋め込んでいる。すなわちオーバードライブ用のCSPドライブトランジスタは分散配置されていることになる。VOD_kによる初期センス後、タイミング信号SAP2によって駆動されるトランジスタTR2によって、配線CSPは、+1.05Vのアレイ電圧VARYすなわちビット線電圧に駆動される。トランジスタTR2は、図3に示すように、サブワード線ドライバとセンスアンプ帯との交点(クロス領域)において、複数個のセンスアンプに対して一つ配置されている。すなわち、ビット線電位で駆動するためのCSPドライブトランジスタは集中配置されていることになる。センス動作を+1.4Vのオーバードライブ電圧VOD_kによって高速に行うため、信号SAP1によって駆動されるトランジスタTR1の総電流駆動能力(総ディメンジョン)に対して、信号SAP2で駆動されるトランジスタTR2は、サイズが小さい(言いかえれば電流駆動能力が小さい)ことが通例である。
ここで実施例1に示すように、リフレッシュ時においてトランジスタTR2だけで配線CSPにアレイ電圧VARYを印加しようとすると、電圧がもともと低い上に、トランジスタTR2の駆動能力が小さいことに起因して、リフレッシュ時のセンス時間が大幅に長くなるおそれがある。
そこで実施例2では、リフレッシュ動作時にも、メモリアレイ部内に多数設けられているトランジスタTR1を用いて配線CSPを駆動することとする。トランジスタTR1は、本来、オーバードライブ電圧のために設けられているので、実施例2では、+1.2Vである外部電源電圧VDD2からアレイ電圧VARY(+1.05V)に等しい電圧VARYNを発生する降圧回路253を使用し、降圧回路253で発生した+1.05Vをオーバードライブ電圧として、これをオーバードライブ電圧用の配線やトランジスタTR1を介して配線CSPに印加するようにする。これにより、リフレッシュ時のCSPドライブトランジスタの駆動能力不足の問題は解決する。また、オーバードライブ電圧といっても、+1.05Vのオーバードライブ電圧は、+1.2Vの外部電源電圧から生成されるものであり、昇圧回路を介して発生されるものではない。したがって、昇圧回路を動作させることによる消費電力増加の問題も発生しない。その結果、実施例2では、通常動作時にはVODPポンプ回路150及び降圧回路251が動作して降圧回路253は停止し、これに対し、リフレッシュ動作時には、通常動作時にはVODPポンプ回路150及び降圧回路251は停止して降圧回路253が動作することになる。
図8は、実施例2の動作原理を示す図である。図8は、図6に示したものに対し、SELFSENSE信号に応じて導通状態が制御されるスイッチSW3を、VOD_kの配線とアレイ電圧VARYの配線との間に挿入したものである。このスイッチSW3は、降圧回路253の動作状態を示すものである。降圧回路253における+1.05Vの電圧を発生するという機能は、図8では、降圧回路254での+1.05Vの電圧発生機能に含められている。
スタンバイ時の動作は図6に示したものと同じであり、通常動作時の動作も、スイッチSW3が非導通になっていることから、図6に示すものと同じである。これに対し、リフレッシュ動作時には、VODPポンプ回路150とスイッチSW4とは停止及び非導通に制御され、スイッチSW3は導通状態に制御される。その上で、スイッチSW1をタイミングに応じて導通状態に制御する。スイッチSW2(トランジスタTR2)については、非導通のままとしてよい。前述の様に、信号SAP2で駆動されるトランジスタTR2は、信号SAP1によって駆動されるトランジスタTR1の総電流駆動能力よりも電流駆動能力が小さいからである。その結果、センス動作の初期の段階から、アレイ電圧VARYの配線から配線CSPへ電圧が供給され、配線CSPの電位は、すべて、VARY電圧(+1.05V)とイコライズ電圧(+0.525V)との間で振幅する。
図9は、実施例2におけるリフレッシュ動作時の動作タイミングを示している。
半導体装置に外部から与えられているクロック・イネーブル信号CKEが不活性(ローレベル)になると、通常動作モードからセルフ・リフレッシュ・モードに移行する(セルフ・リフレッシュ・エントリ)。この時点では、配線VOD_kの電位は通常動作時と同じものとなっているので、セルフ・リフレッシュ・エントリ後、タイミング信号SAP2がハイレベルとなって配線CSPを駆動する電源がアレイ電圧VARY(+1.05V)に切り替わるまでは、図7に示した通常動作時の場合と同じ動作をしている。ここでタイミング信号SAP2が立ち上がるタイミングを時刻t1とし、時刻t1において、信号SELFSENSEもローレベルからハイレベルに遷移する。配線CSPの駆動電源がアレイ電圧VARYに切り替わった後、通常動作時であれば、VODPポンプ回路150と降圧回路251とによって配線VOD_kの電圧レベルは+1.4Vに回復するが、セルフリフレッシュ時には、配線VOD_kの電圧レベルは初期センス終了時のレベル(+1.05V)のままである。つまり、セルフ・リフレッシュ・モードに移行した後、1回目のリフレッシュは、通常動作時のリフレッシュと同じ+1.4Vで配線CSPが駆動されるので、配線CSPでの立ち上がり波形は良好である。ただし、信号SELFSENSEが活性化しているので、VODPポンプ回路150、降圧回路251及び降圧回路252は動作せず、そのため、配線VOD_kの電位は+1.4Vには戻らないことになる。また、時刻t2に示すように、タイミング信号SAP2の立下がりと同時に活性化信号VARYENも立ち下がっている。通常動作時のリフレッシュとは、外部からのリードアクセスによってセンスアンプが動作するときを意味する。
次のリフレッシュサイクルから(2回目のリフレッシュから)は、センス期間中においては、タイミング信号SAP1と降圧回路253に対する活性化信号VODEN_VDD2_kのみが活性化し、他の活性化信号VODEN_VODP_k、VODEN_VDD1_k及びVARYENは活性化されない。配線VOD_kの電位は、+1.2Vの外部電源電圧VDD2から生成された+1.05Vの電圧VARYNに維持され、センス動作の初期から、配線CSPは、タイミング信号SAP1により、メモリアレイ内に多数設けられているトランジスタTR1によって、+1.05Vに駆動されることになる。
このような各リフレッシュサイクルでの動作が、2回目のリフレッシュからn−1回目のリフレッシュまで繰り返されたのち、n回目のリフレッシュサイクルの途中で、クロック・イネーブル信号CKEがハイレベルとされ、セルフ・リフレッシュ・モードから抜け出たものとする(セルフ・リフレッシュ・イグジット)。この時点では配線VOD_kの電位はアレイ電圧VARYと同じ+1.05Vであり、直ちに通常動作時のようにオーバードライブ動作を行うことはできないので、セルフ・リフレッシュ・イグジット後も、センスがほぼ終了するタイミングを示す信号SENSEOKがハイレベルとなるまで、セルフリフレッシュ期間中と同じ動作を行う。そして時刻t3において信号SENSEOKがハイレベルとなると、同時に、信号SELFSENSE信号はローレベルすなわち非活性とされ、信号SAP1はローレベル、信号SAP2がハイレベルとなって、配線CSPはオーバードライブ電圧VOD_kの配線から切り離されて、アレイ電圧VARYの配線に接続されることになる。さらに時刻t3において、VODPポンプ回路150は動作を再開し、活性化信号VODEN_VODP_k,VODEN_VDD1_kがいずれもハイレベルとなって降圧回路251,252が動作を再開し、これにより、電圧VOD_kの配線の電位は+1.4Vに回復して、次の通常動作でのセンス動作に備えることになる。
図9において、時刻t1と時刻t3との間の部分を取り除き、時刻t1以前の部分と時刻t3以降の部分をつなげたとすると、通常動作時のセンス動作を示すものとなる。
ここで、リフレッシュサイクルごとの配線CSPの波形について検討する。+1.4Vで駆動される1回目のリフレッシュサイクルでの配線CSPでの電圧立ち上がり(図におけるA)よりも、+1.05Vで駆動される2回目以降のリフレッシュサイクルでの配線CSPでの電圧立ち上がり(図2におけるB)の方が当然遅い。しかし、外部アクセスを要求されないリフレッシュサイクルでは、外部アクセスに高速性を求められる通常サイクル(通常動作)と異なり、このように配線CSPの電圧立ち上がりを遅くなったとしても問題ない。
ところで実施例1に示すように、タイミング信号SAP1を停止し、通常動作時であればセンス動作の後期に配線CSPに対して+1.05Vを印加するために用いられるタイミング信号SAP2のみで、リフレッシュ動作時に配線CSPを駆動しようとすると、トランジスタTR2の駆動能力等に起因して、配線CSPの電圧立ち上がりは、図においてBにより示したものより、さらに長くなる。そこでこの実施例では、タイミング信号SAP1を用いて配線CSPを駆動している。なお、信号SAP2によりトランジスタTR2を並列に動作させるようにすれば、トランジスタTR1の総電流駆動能力よりも電流駆動能力が小さくもアシスト機能が働き、さらに配線CSPの電圧立ち上がりを早くすることができる。
なお、本実施例では、2回目からn−1回目までの各リフレッシュサイクルにおいては、信号SAP2をハイレベルとはならない(非活性)ので、その代わりに、信号SAP1がハイレベルとなっている時間が通常動作時に比べて長くなっている。また、信号SENSEOKが立ち上がってから信号SAP1がローレベルになるまでの時間t4は、通常動作時(図7参照)において信号SENSEOKが立ち上がってから信号SAP2がローレベルになる時間までよりも長くなっている。これは、配線CSPに印加される電圧が低いことに対応してメモリセルへのデータのリストアの時間が遅れることに対応したものである。ここでデータのリストア時間とは、センス動作を開始してから、センスアンプに接続するビット線BL,/BLの一方がアレイ電圧VARY(+1.05V)の95%の電圧値に達するまでの時間のことである。
[実施例3]
実施例2では、セルフ・リフレッシュ・モードに移行して2回目からn−1回目までのリフレッシュサイクルにおいては、タイミング信号SAP2は、常時、ローレベルとなっており、また、アレイ電圧VARYを出力する降圧回路254に対する活性化信号VARYENもローレベルのままとなっている。しかしながら、リフレッシュ動作時におけるデータのリストア時間をさらに短縮するためには、スイッチTR2からも配線CSPに対してアレイ電圧VARYが供給されるようにすることができ、そのために、タイミング信号SAP1と同じタイミングでタイミング信号SAP2をハイレベルにするようにしてもよい。その場合、降圧回路254によってアレイ電圧VARYが出力されるように、通常動作時でのタイミングを示す図7に示されたものと同じように、降圧回路254に対して活性化信号VARYENを供給する。
実施例2では、セルフ・リフレッシュ・モードに移行して2回目からn−1回目までのリフレッシュサイクルにおいては、タイミング信号SAP2は、常時、ローレベルとなっており、また、アレイ電圧VARYを出力する降圧回路254に対する活性化信号VARYENもローレベルのままとなっている。しかしながら、リフレッシュ動作時におけるデータのリストア時間をさらに短縮するためには、スイッチTR2からも配線CSPに対してアレイ電圧VARYが供給されるようにすることができ、そのために、タイミング信号SAP1と同じタイミングでタイミング信号SAP2をハイレベルにするようにしてもよい。その場合、降圧回路254によってアレイ電圧VARYが出力されるように、通常動作時でのタイミングを示す図7に示されたものと同じように、降圧回路254に対して活性化信号VARYENを供給する。
以上、本発明の実施形態及び実施例について説明したが、本発明の基本的技術思想の適用は上記したものに限られるものではない。例えば、上述の実施形態では、半導体装置でのセルフリフレッシュ期間中において昇圧動作を停止するものとしたが、本発明の基本的技術思想は、1回毎の外部コマンドによって制御されるリフレッシュ動作であるオートリフレッシュにも適用できる。更に、オーバードライブ機能とセルフリフレッシュ機能を搭載したダイナミックメモリセルの半導体メモリで開示をしたが、本発明の基本的技術思想は、これに限られない半導体装置にも適用することができる。例えば、メモリ機能を搭載したCPU(Central Processing Unit)、MCU(Micro Control Unit)、DSP(Digital Signal Processor)、ASIC(Application Specific Integrated Circuit)、ASSP(Application Specific Standard Circuit)等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOC(システムオンチップ)、MCP(マルチチップパッケージ)やPOP(パッケージオンパッケージ)などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。更に、本発明の基本的技術思想は、メモリセルの情報を増幅する用途に使用されるセンスアンプに限られず、ASIC等のロジックの信号処理、DSP等のデータ信号処理に使用されるセンスアンプであっても良い。例えば、センスアンプを高速に動作させる第1のモード、センスアンプを低消費電力で動作させる第2のモードを備え、第1のモードでは高電圧の第1の電圧で動作させ、第2のモードでは第1の電圧よりも低い第2の電圧で動作させる。つまり、本件特許請求の範囲は、記憶装置に限られないことは言うまでもない。
本発明が適用される半導体装置を構成するトランジスタは、電界効果トランジスタ(FET;Field Effect Transistor)であってもバイポーラ型トランジスタであっても、さらには別の形式のトランジスタであってもよい。FETは、MOS(Metal Oxide Semiconductor)型FETであっても、それ以外の例えばMIS(Metal-Insulator Semiconductor)、TFT(Thin Film Transistor;薄膜トランジスタ)などの種々のものであってよい。バイポーラ型トランジスタとFETとが混在して設けられている半導体装置に対しても本発明を適用することができる。
Pチャンネル型のトランジスタまたはPMOSトランジスタは、第1導電型のトランジスタ、Nチャンネル型のトランジスタまたはNMOSトランジスタは、第2導電型のトランジスタの代表例である。半導体装置を構成するために用いられる半導体基板は、P型の半導体基板であってもよいし、N型の半導体基板であってもよいし、SOI(Silicon on Insulator)構造の半導体基板であっても、それ以外の半導体基板であってもよい。
上述した実施形態及び実施例においては、昇圧回路としてポンプ回路を用いているが、ポンプ回路に代えて、例えばDC−DCコンバータ等のその他の昇圧回路を使用してもよい。ポンプ回路、降圧回路、センスアンプ、増幅器、イコライズ回路などの回路形式は、実施形態または実施例に開示される回路形式に限られない。
本発明の特許請求の範囲の枠内において、種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明が、特許請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは、もちろんである。
150 VODPポンプ回路
251〜254 降圧回路
SA センスアンプ
251〜254 降圧回路
SA センスアンプ
Claims (17)
- センスアンプと、
外部電源電圧が供給され、前記外部電源電圧よりも高い電圧を出力する昇圧回路と、
前記外部電源電圧が供給され、前記外部電源電圧よりも低い電圧を出力する第1の降圧回路と、
センスアンプに接続し、前記センスアンプが動作するに必要な電源を供給する駆動信号配線と、
前記昇圧回路の出力に接続する第1の配線と、
前記第1の降圧回路の出力に接続する第2の配線と、
前記第1の配線と前記駆動信号配線との間に設けられた第1のスイッチと、
前記第2の配線と前記駆動信号配線との間に設けられた第2のスイッチと、
制御回路と、を備え、
前記制御回路は、
通常動作時において、前記センスアンプの動作の初期に前記第1のスイッチを第1の時間だけ導通させ、その第1の時間後、前記第1のスイッチを非導通にして前記第2のスイッチを第2の時間だけ導通させて、前記外部電源電圧よりも高い電圧と低い電圧の両方で前記センスアンプを動作させ、
少なくとも1つのリフレッシュサイクルでのリフレッシュ動作時において、前記昇圧回路の動作を停止させたまま、前記第1と第2のスイッチのいずれか一方または第1と第2のスイッチの両方を、前記第1の時間に第2の時間を加えた時間よりも長い第3の時間だけ導通させて、前記外部電源電圧よりも低い電圧のみで前記センスアンプを動作させる、半導体装置。 - 更に、前記外部電源電圧が供給され、前記リフレッシュ動作時に、前記外部電源電圧よりも低い電圧を出力する補助降圧回路を備え、前記補助降圧回路の出力は前記第1の配線に接続する、請求項1に記載の半導体装置。
- 前記第1の降圧回路の出力電圧と前記補助降圧回路の出力電圧とが等しい、請求項2に記載の半導体装置。
- 前記制御回路は、前記リフレッシュ動作時には少なくとも前記第1のスイッチを導通させて前記センスアンプを動作させる、請求項2または3に記載の半導体装置。
- 複数の前記センスアンプを備え、前記複数のセンスアンプにそれぞれ対応する複数の前記第1のスイッチを備え、前記複数の第1のスイッチの数は前記第2のスイッチの数よりも多い、請求項1乃至4のいずれか一項に記載の半導体装置。
- 前記昇圧回路は、前記外部電源電圧が供給されるポンプ回路と、前記ポンプ回路の出力に接続された第2の降圧回路と、を含み、
前記第2の降圧回路の出力電圧は前記外部電源電圧よりも高い、請求項1乃至5のいずれか一項に記載の半導体装置。 - 前記第1の配線に接続する第1の容量素子と、前記駆動信号配線に付随する寄生容量である第2の容量素子と、を有し、
通常動作時において、前記第1のスイッチを導通させた際に、前記第1の容量素子の電荷量と前記第2の容量素子の電荷量とに基づいて、前記駆動信号配線の電位を前記第1の降圧回路の出力電位に一致させる、請求項1乃至6のいずれか一項に記載の半導体装置。 - 前記制御回路は、セルフ・リフレッシュ・モードへのエントリー後の1回目のリフレッシュ動作時、前記第1のスイッチを導通させることにより前記外部電源電圧よりも高い前記第1の配線の電圧を前記駆動信号配線へ出力させ、前記1回目のリフレッシュ動作後の2回目のリフレッシュ動作時、前記第1のスイッチを導通させることにより前記外部電源電圧よりも低い前記第1の配線の電圧を前記駆動信号配線へ出力させる、請求項2に記載の半導体装置。
- 前記制御回路は、セルフ・リフレッシュ・イグジット時点を含むリフレッシュサイクルにおいて、前記第1のスイッチを非導通とした後に前記昇圧回路の動作を再開させ、前記昇圧回路の出力が前記第1の配線に印加される、請求項1に記載の半導体装置。
- センスアンプと、
前記外部電源電圧が供給され、前記外部電源電圧よりも高い第1の電圧を発生する昇圧手段と、
前記外部電源電圧が供給され、前記外部電源電圧よりも低い第2の電圧を発生する降圧手段と、
センスアンプに接続し、通常動作時において前記センスアンプを動作させる際に前記昇圧手段からの前記第1の電圧が印加され、その後前記降圧手段からの第2の電圧が印加される、前記センスアンプが動作するに必要な電源を供給する駆動信号配線と、
少なくとも1つのリフレッシュサイクルにおけるリフレッシュ動作時に前記昇圧手段の動作を停止させ、前記センスアンプを動作させる際に前記駆動信号に前記降圧手段から第2の電圧のみを印加する制御手段と、を備える半導体装置。 - 前記制御手段は、セルフ・リフレッシュ・エントリ後の1回目のリフレッシュサイクルでは前記第1の電圧を前記駆動信号配線に印加し、2回目以降のリフレッシュサイクルでは前記第2の電圧のみを前記駆動信号配線に印加する、請求項10に記載の半導体装置。
- センスアンプと、前記センスアンプに接続し、前記センスアンプが動作するに必要な電源を供給する駆動信号配線と、を有し、外部電源電圧が供給される半導体装置の制御方法であって、
通常動作時には昇圧回路を動作し、
前記通常動作時に前記センスアンプを動作させる際に、前記昇圧回路によって発生した前記外部電源電圧より高い第1の電圧を前記駆動信号配線に印加し、
前記通常動作時に、前記第1の電圧の印加に引き続いて、前記外部電源電圧から第1の降圧回路によって発生した前記外部電源電圧よりも低い第2の電圧を前記駆動信号配線に印加し、
少なくとも1つのリフレッシュサイクルにおけるリフレッシュ動作時に、前記昇圧回路を動作させることなく前記第2の電圧のみを前記駆動信号配線に印加する、ことを有する、半導体装置の制御方法。 - 前記通常動作時に、前記昇圧回路によって第1の容量素子に充電し、
前記通常動作時に、前記第1の容量素子の電荷量と前記駆動信号配線に付随する第2の容量素子の電荷量とを共有することで、前記駆動信号配線の電位を前記外部電源電圧よりも高い電圧とし、その後、前記第2の電圧を印加することと、をさらに有する請求項12に記載の制御方法。 - 前記リフレッシュ動作時に、前記第1の降圧回路よりも電流駆動能力が大きな第2の降圧回路によって発生した前記第2の電圧を、前記第1の降圧回路に替えて前記駆動信号配線に印加することを有する、請求項12に記載の制御方法。
- 前記リフレッシュ動作時に、前記第1と第2の降圧回路によってそれぞれ発生した前記第2の電圧を前記駆動信号配線に印加することを有する、請求項14に記載の制御方法。
- セルフ・リフレッシュ・エントリ後、1回目のリフレッシュサイクルでは前記第1の電圧を前記駆動信号配線に印加し、前記1回目のリフレッシュサイクル後の2回目のリフレッシュサイクルでは前記第2の電圧を前記駆動信号配線に印加することを有する、請求項12に記載の制御方法。
- 前記昇圧回路の出力は、第1のスイッチを介して前記駆動信号配線に接続され、
セルフ・リフレッシュ・イグジット後、前記第1のスイッチを非導通とした後に前記昇圧回路の動作を再開することを有する、請求項12に記載の制御方法。
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