JP2011077116A - Wiring structure and display device having the same - Google Patents
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- 239000010410 layer Substances 0.000 claims abstract description 345
- 239000010949 copper Substances 0.000 claims abstract description 172
- 229910052802 copper Inorganic materials 0.000 claims abstract description 168
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 165
- 239000000758 substrate Substances 0.000 claims abstract description 81
- 239000012790 adhesive layer Substances 0.000 claims abstract description 71
- 230000004888 barrier function Effects 0.000 claims abstract description 61
- 239000011521 glass Substances 0.000 claims abstract description 45
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 41
- 239000010936 titanium Substances 0.000 claims abstract description 32
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 30
- QPLDLSVMHZLSFG-UHFFFAOYSA-N Copper oxide Chemical compound [Cu]=O QPLDLSVMHZLSFG-UHFFFAOYSA-N 0.000 claims abstract description 20
- 239000005751 Copper oxide Substances 0.000 claims abstract description 19
- 229910000431 copper oxide Inorganic materials 0.000 claims abstract description 19
- 239000010408 film Substances 0.000 claims description 73
- 230000015572 biosynthetic process Effects 0.000 claims description 30
- 239000000463 material Substances 0.000 claims description 16
- 229910045601 alloy Inorganic materials 0.000 claims description 12
- 239000000956 alloy Substances 0.000 claims description 12
- 238000009792 diffusion process Methods 0.000 claims description 9
- -1 copper nitride Chemical class 0.000 claims description 8
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 7
- 229910052750 molybdenum Inorganic materials 0.000 claims description 7
- 239000011733 molybdenum Substances 0.000 claims description 7
- 229910052715 tantalum Inorganic materials 0.000 claims description 7
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 7
- 239000010409 thin film Substances 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- 239000011159 matrix material Substances 0.000 claims description 4
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 238000010438 heat treatment Methods 0.000 description 17
- 229910000881 Cu alloy Inorganic materials 0.000 description 14
- 239000004973 liquid crystal related substance Substances 0.000 description 14
- 229910052751 metal Inorganic materials 0.000 description 13
- 239000002184 metal Substances 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 230000002093 peripheral effect Effects 0.000 description 9
- 229910021417 amorphous silicon Inorganic materials 0.000 description 7
- 125000004429 atom Chemical group 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 7
- 230000001681 protective effect Effects 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 229910001882 dioxygen Inorganic materials 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- DTSBBUTWIOVIBV-UHFFFAOYSA-N molybdenum niobium Chemical compound [Nb].[Mo] DTSBBUTWIOVIBV-UHFFFAOYSA-N 0.000 description 3
- ZPZCREMGFMRIRR-UHFFFAOYSA-N molybdenum titanium Chemical compound [Ti].[Mo] ZPZCREMGFMRIRR-UHFFFAOYSA-N 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000005546 reactive sputtering Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 239000004925 Acrylic resin Substances 0.000 description 2
- 229920000178 Acrylic resin Polymers 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 150000002222 fluorine compounds Chemical class 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 229910017818 Cu—Mg Inorganic materials 0.000 description 1
- 241001424392 Lucia limbaria Species 0.000 description 1
- 229910000914 Mn alloy Inorganic materials 0.000 description 1
- 229910001257 Nb alloy Inorganic materials 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910001069 Ti alloy Inorganic materials 0.000 description 1
- OWXLRKWPEIAGAT-UHFFFAOYSA-N [Mg].[Cu] Chemical compound [Mg].[Cu] OWXLRKWPEIAGAT-UHFFFAOYSA-N 0.000 description 1
- DOIHHHHNLGDDRE-UHFFFAOYSA-N azanide;copper;copper(1+) Chemical compound [NH2-].[Cu].[Cu].[Cu+] DOIHHHHNLGDDRE-UHFFFAOYSA-N 0.000 description 1
- 150000001732 carboxylic acid derivatives Chemical class 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- HPDFFVBPXCTEDN-UHFFFAOYSA-N copper manganese Chemical compound [Mn].[Cu] HPDFFVBPXCTEDN-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000012466 permeate Substances 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000003566 sealing material Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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- Liquid Crystal (AREA)
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Abstract
Description
本発明は、配線構造およびそれを備えた表示装置に関し、より詳しくは、銅配線層を含む配線構造およびそれを備えた表示装置に関する。 The present invention relates to a wiring structure and a display device including the wiring structure, and more particularly to a wiring structure including a copper wiring layer and a display device including the wiring structure.
従来、液晶表示装置の液晶パネルに形成されるゲート配線およびソース配線の配線材料として、アルミニウム(Al)、モリブデン(Mo)等が用いられていた。しかし、液晶表示装置の大型化に伴い、ゲート配線やソース配線の長さが長くなり、これらの配線の抵抗値が大きくなった。このため、ゲート配線やソース配線を介して画素形成部に与えられる制御信号や映像信号が遅延するようになった。 Conventionally, aluminum (Al), molybdenum (Mo), or the like has been used as a wiring material for gate wiring and source wiring formed in a liquid crystal panel of a liquid crystal display device. However, with the increase in size of the liquid crystal display device, the lengths of the gate wiring and the source wiring are increased, and the resistance values of these wirings are increased. For this reason, control signals and video signals supplied to the pixel formation portion via the gate wiring and source wiring are delayed.
近年、配線材料としてアルミニウムよりも比抵抗が小さく、価格も安い銅(Cu)が用いられるようになってきた。これに伴い、液晶表示装置でも、制御信号や映像信号の遅延を防止するために、ガラス基板上に、銅または銅合金からなる銅配線層が形成されるようになってきた。しかし、銅配線層はガラス基板との接着力が弱いので、ガラス基板上に形成された銅配線層が液晶パネルの製造中に剥がれるという問題がある。 In recent years, copper (Cu) has been used as a wiring material, which has a smaller specific resistance than aluminum and is cheaper. Accordingly, even in liquid crystal display devices, a copper wiring layer made of copper or a copper alloy has been formed on a glass substrate in order to prevent delay of control signals and video signals. However, since the copper wiring layer has a weak adhesive force with the glass substrate, there is a problem that the copper wiring layer formed on the glass substrate is peeled off during the production of the liquid crystal panel.
特許文献1には、銅配線層を基板から剥がれにくくするために、基板と銅配線層との間に、基板および銅配線層との接着力が強いチタン(Ti)、クロム(Cr)、タンタル(Ta)等の接着層を設けた配線構造が記載されている。
しかし、特許文献1に記載された配線構造には次のような問題がある。例えば、液晶表示装置の画素形成部に薄膜トランジスタが形成された基板(TFT基板)に、接着層および銅配線層を順に形成し、銅配線層を覆う絶縁膜を、プラズマ化学的気相成長法(Plasma Enhanced Chemical Vapor Deposition:以下、「プラズマCVD法」という)によって形成した後に、銅配線層の抵抗値を測定すると、銅配線層の抵抗値が大きくなっている。このように銅配線層の抵抗値が大きくなるのは次の理由によると考えられる。すなわち、プラズマCVD法によって絶縁膜を形成する工程では、TFT基板は、300℃以上の温度で加熱されることがある。この熱処理によって、接着層を構成する原子(例えばチタン原子)が接着層から銅配線層内に拡散し、銅配線層の抵抗値が大きくなったと考えられる。
However, the wiring structure described in
そこで、本発明は、銅配線層の接着性を改善するとともに、銅配線層の抵抗値が大きくなることを抑制する配線構造を提供することである。また、本発明の他の目的は、そのような配線構造を備えた表示装置を提供することである。 Then, this invention is providing the wiring structure which suppresses that the resistance value of a copper wiring layer becomes large while improving the adhesiveness of a copper wiring layer. Another object of the present invention is to provide a display device having such a wiring structure.
第1の発明は、基体上に形成された配線構造であって、
前記基体上に形成された接着層と、
前記接着層上に形成された第1のバリア層と、
前記第1のバリア層上に形成された、少なくとも銅を主成分とする配線層とを含み、
前記接着層は、前記基体と前記配線層とを接着させる材料からなり、
前記第1のバリア層は、前記接着層から前記配線層への原子の拡散を妨げる材料からなることを特徴とする。
A first invention is a wiring structure formed on a substrate,
An adhesive layer formed on the substrate;
A first barrier layer formed on the adhesive layer;
A wiring layer formed on the first barrier layer and containing at least copper as a main component,
The adhesive layer is made of a material that bonds the base and the wiring layer,
The first barrier layer is made of a material that prevents diffusion of atoms from the adhesive layer to the wiring layer.
第2の発明は、第1の発明において、
前記配線層は、純銅からなることを特徴とする。
According to a second invention, in the first invention,
The wiring layer is made of pure copper.
第3の発明は、第1の発明において、
前記基体はガラス基板であり、
前記接着層は、チタン、モリブデン、タングステン、タンタルからなる層、および、少なくともそれらのいずれかを含む合金からなる層のうち少なくともいずれか1層を含み、
前記第1のバリア層は、酸化銅からなる層または窒化銅からなる層のうち少なくともいずれか1層を含むことを特徴とする。
According to a third invention, in the first invention,
The substrate is a glass substrate;
The adhesive layer includes at least one of a layer made of titanium, molybdenum, tungsten, tantalum, and a layer made of an alloy containing at least one of them,
The first barrier layer includes at least one of a layer made of copper oxide or a layer made of copper nitride.
第4の発明は、第1の発明において、
前記配線層上に形成された第2のバリア層と、
前記第2のバリア層上に形成されたキャップ層とをさらに含み、
前記キャップ層は、前記配線層の酸化膜の形成を防止する材料からなり、
前記第2のバリア層は、前記キャップ層から前記配線層への原子の拡散を妨げる材料からなることを特徴とする。
According to a fourth invention, in the first invention,
A second barrier layer formed on the wiring layer;
A cap layer formed on the second barrier layer;
The cap layer is made of a material that prevents formation of an oxide film of the wiring layer,
The second barrier layer is made of a material that prevents diffusion of atoms from the cap layer to the wiring layer.
第5の発明は、第4の発明において、
前記キャップ層は、チタン、モリブデン、タングステン、タンタルからなる層、および、少なくともそれらのいずれかを含む合金からなる層のうち少なくともいずれか1層を含み、
前記第2のバリア層は、酸化銅からなる層または窒化銅からなる層のうち少なくともいずれか1層を含むことを特徴とする。
A fifth invention is the fourth invention,
The cap layer includes at least one of a layer made of titanium, molybdenum, tungsten, tantalum, and a layer made of an alloy containing at least one of them,
The second barrier layer includes at least one of a layer made of copper oxide or a layer made of copper nitride.
第6の発明は、基体上に形成された配線構造を備えたアクティブマトリクス型の表示装置であって、
複数のゲート配線と、
前記複数のゲート配線とそれぞれ交差する複数のソース配線と、
前記ゲート配線と前記ソース配線との交差点ごとに配置され、薄膜トランジスタと画素電極とを含む画素形成部とを備え、
前記薄膜トランジスタは、前記ゲート配線に電気的に接続されたゲート電極と、前記ソース配線に電気的に接続されたソース電極と、前記画素電極に電気的に接続されたドレイン電極とを含み、
前記ゲート電極、前記ソース電極、前記ドレイン電極、前記ソース配線、および前記ゲート配線のうち少なくともいずれかは、第1または第4の発明に係る配線構造を備えることを特徴とする。
A sixth invention is an active matrix type display device having a wiring structure formed on a substrate,
Multiple gate lines;
A plurality of source lines crossing each of the plurality of gate lines;
A pixel formation portion that is disposed at each intersection of the gate wiring and the source wiring, and includes a thin film transistor and a pixel electrode;
The thin film transistor includes a gate electrode electrically connected to the gate wiring, a source electrode electrically connected to the source wiring, and a drain electrode electrically connected to the pixel electrode,
At least one of the gate electrode, the source electrode, the drain electrode, the source wiring, and the gate wiring includes the wiring structure according to the first or fourth invention.
上記第1の発明によれば、基体と、銅を主成分とする配線層との間に、基体側から順に接着層とバリア層とが形成されている。接着層は、配線層が基体から剥がれないように、基体に接着させ、バリア層は配線構造を熱処理したときに、接着層を構成する原子が配線層内に拡散することを防止する。これにより、配線構造では、配線層の基体への接着性を改善するとともに、配線層の抵抗値の増大を抑制して、信号の遅延を防止することができる。 According to the first aspect, the adhesive layer and the barrier layer are formed in this order from the substrate side between the substrate and the wiring layer mainly composed of copper. The adhesive layer is adhered to the substrate so that the wiring layer is not peeled off from the substrate, and the barrier layer prevents the atoms constituting the adhesive layer from diffusing into the wiring layer when the wiring structure is heat-treated. As a result, in the wiring structure, the adhesion of the wiring layer to the substrate can be improved, and an increase in the resistance value of the wiring layer can be suppressed to prevent signal delay.
上記第2の発明によれば、銅を主成分として含む配線層は、純銅からなる配線層であるため、配線構造に熱処理を施した後の配線層の抵抗値は、銅合金からなる配線層の抵抗値よりも小さくなり、信号の遅延をより一層防止することができる。 According to the second aspect, since the wiring layer containing copper as a main component is a wiring layer made of pure copper, the resistance value of the wiring layer after the heat treatment is performed on the wiring structure is a wiring layer made of a copper alloy. Thus, signal delay can be further prevented.
上記第3の発明によれば、接着層は、配線層が基体となるガラス基板から剥がれないようにし、バリア層は配線構造を熱処理したときに、チタン原子等の接着層を構成する原子が配線層内に拡散することを防止する。これにより、第1の発明と同じ効果を奏する。 According to the third aspect of the invention, the adhesive layer prevents the wiring layer from being peeled off from the glass substrate serving as the base, and the barrier layer has the atoms constituting the adhesive layer such as titanium atoms wired when the wiring structure is heat-treated. Prevents diffusion into the layer. As a result, the same effects as those of the first invention can be obtained.
上記第4の発明によれば、銅を主成分とする配線層の上方にキャップ層が形成されている。このことにより、配線層に達するコンタクトホールを開口するときに、エッチングガスに含まれる酸素ガスによってコンタクトホール内の配線層の表面が酸化されないようにして、コンタクト抵抗が大きくなることを防止する。また、配線層をパターニングするときに形成するレジストパターンのフォトベーク時に、雰囲気中に含まれる酸素ガスによって配線層の表面が酸化されないようにして、配線層の抵抗値が大きくなることを防止する。 According to the fourth aspect of the invention, the cap layer is formed above the wiring layer mainly composed of copper. This prevents the contact resistance from being increased by preventing the surface of the wiring layer in the contact hole from being oxidized by the oxygen gas contained in the etching gas when the contact hole reaching the wiring layer is opened. Further, when the resist pattern formed when patterning the wiring layer is photobaked, the resistance value of the wiring layer is prevented from being increased by preventing the surface of the wiring layer from being oxidized by the oxygen gas contained in the atmosphere.
上記第5の発明によれば、第4の発明と同じ効果を奏する。 According to the said 5th invention, there exists the same effect as 4th invention.
上記第6の発明によれば、表示装置のゲート配線、ソース配線、薄膜トランジスタのゲート電極、ソース電極およびドレイン電極のうち、第1の発明の配線構造を用いて形成された電極または配線は、第1の発明と同じ効果を奏する。 According to the sixth invention, of the gate wiring, source wiring, thin film transistor gate electrode, source electrode and drain electrode of the display device, the electrode or wiring formed using the wiring structure of the first invention is The same effect as the invention of 1 is produced.
<1.第1の実施形態>
図1は、本発明の第1の実施形態に係る配線構造10の構成を示す断面図である。図1に示すように、配線構造10は、絶縁基板であるガラス基板11上に、チタンからなり、例えば膜厚30〜150nmの接着層12、酸化銅からなり、例えば膜厚30〜150nmのバリア層13、および、純銅(Cu)からなり、例えば膜厚100〜500nmの銅配線層14が下から順に積層されている。なお、本明細書で酸化銅とは、主にCuOからなるものをいい、少量のCu2Oを含むものも含む。
<1. First Embodiment>
FIG. 1 is a cross-sectional view showing a configuration of a
接着層12は、配線構造10の形成中に銅配線層14がガラス基板11から剥がれないように、銅配線層14とガラス基板11との接着性を高める役割を有する。バリア層13は、配線構造10を形成した後の熱処理時に、接着層12を構成するチタン原子が銅配線層14内に拡散することを妨げる役割を有する。
The adhesive layer 12 has a role of improving the adhesion between the
図2は、各種の配線構造における銅配線層の比抵抗の変化を示す図である。図2に示すように、次の4つの配線構造について比抵抗を測定した。4つの配線構造とは、ガラス基板上に銅配線層を積層した構造、ガラス基板上にチタンからなる接着層と銅配線層とを順に積層した構造、ガラス基板上にチタンからなる接着層と酸化銅からなるバリア層と純銅からなる銅配線層とを順に積層した構造、および、ガラス基板上にチタンからなる接着層と純銅からなる銅配線層とチタンからなるキャップ層とを順に積層した構造である。なお、いずれの配線構造でも、接着層およびキャップ層の膜厚を35nm、バリア層の膜厚を50nm、銅配線層の膜厚を360nmとした。これらの配線構造について、成膜直後(アズデポ(as-depo))と、熱処理を施した後に、それぞれ銅配線層の比抵抗を測定した。熱処理の条件は、配線構造の形成後にプラズマCVD法によって絶縁膜を形成するときの熱処理よりも強い条件とするため、330℃で40分間ベークした。 FIG. 2 is a diagram showing a change in specific resistance of a copper wiring layer in various wiring structures. As shown in FIG. 2, the specific resistance was measured for the following four wiring structures. The four wiring structures are a structure in which a copper wiring layer is laminated on a glass substrate, a structure in which an adhesive layer made of titanium and a copper wiring layer are laminated in order on a glass substrate, an adhesive layer made of titanium and an oxidation on a glass substrate A structure in which a barrier layer made of copper and a copper wiring layer made of pure copper are sequentially laminated, and a structure in which an adhesive layer made of titanium, a copper wiring layer made of pure copper, and a cap layer made of titanium are laminated in order on a glass substrate is there. In any wiring structure, the thickness of the adhesive layer and the cap layer was 35 nm, the thickness of the barrier layer was 50 nm, and the thickness of the copper wiring layer was 360 nm. For these wiring structures, the specific resistance of the copper wiring layer was measured immediately after film formation (as-depo) and after heat treatment. The heat treatment was performed at 330 ° C. for 40 minutes in order to make the heat treatment stronger than the heat treatment for forming the insulating film by plasma CVD after the formation of the wiring structure.
図2に示すように、いずれの配線構造でも、成膜直後の銅配線層の比抵抗は2.2μΩ・cmである。しかし、熱処理を施した後の銅配線層の比抵抗は、配線構造によって異なる。ガラス基板上に銅配線層だけを形成した配線構造の比抵抗は2.0μΩ・cmと最も小さく、銅配線層と接着層との間にバリア層を設けた配線構造の比抵抗は2.05μΩ・cmと次に小さく、両者の差はほとんどない。 As shown in FIG. 2, in any wiring structure, the specific resistance of the copper wiring layer immediately after film formation is 2.2 μΩ · cm. However, the specific resistance of the copper wiring layer after the heat treatment varies depending on the wiring structure. The specific resistance of the wiring structure in which only the copper wiring layer is formed on the glass substrate is 2.0 μΩ · cm, and the specific resistance of the wiring structure in which the barrier layer is provided between the copper wiring layer and the adhesive layer is 2.05 μΩ.・ Cm and next smallest, there is almost no difference between the two.
しかし、接着層上に銅配線層を形成した配線構造では、熱処理をしたことによって、銅配線層の比抵抗は2.4μΩ・cmと、成膜直後の比抵抗2.2μΩ・cmに比べて大きくなっている。さらに、接着層だけでなく、銅配線層上にもチタンからなるキャップ層を形成した配線構造では、銅配線層の比抵抗は2.6μΩ・cmと、さらに大きくなっている。 However, in the wiring structure in which the copper wiring layer is formed on the adhesive layer, the specific resistance of the copper wiring layer is 2.4 μΩ · cm as compared with the specific resistance of 2.2 μΩ · cm immediately after the film formation by heat treatment. It is getting bigger. Furthermore, in a wiring structure in which a cap layer made of titanium is formed not only on the adhesive layer but also on the copper wiring layer, the specific resistance of the copper wiring layer is 2.6 μΩ · cm, which is even larger.
このように、チタン層を銅配線層の下面のみに形成した場合よりも、銅配線層の両面に形成した場合の方が、チタン層と銅配線層との接触面積が大きくなり、それに伴って銅配線層の比抵抗が大きくなる。このことから、熱処理後に銅配線層の比抵抗が上昇するのは、接着層から銅配線層内にチタン原子が拡散するためであると考えられる。一方、接着層と銅配線層との間に形成されたバリア層は、接着層を構成するチタン原子が銅配線層内に拡散するのを妨げるので、銅配線層の比抵抗は、ガラス基板上に直接形成された銅配線層とほぼ同じ値になる。 Thus, the contact area between the titanium layer and the copper wiring layer becomes larger when the titanium layer is formed on both sides of the copper wiring layer than when the titanium layer is formed only on the lower surface of the copper wiring layer. The specific resistance of the copper wiring layer is increased. From this, it is considered that the specific resistance of the copper wiring layer increases after the heat treatment because titanium atoms diffuse from the adhesive layer into the copper wiring layer. On the other hand, the barrier layer formed between the adhesive layer and the copper wiring layer prevents the titanium atoms constituting the adhesive layer from diffusing into the copper wiring layer. The value is almost the same as that of the copper wiring layer formed directly on.
これらのことからわかるように、第1の実施形態に係る配線構造10では、ガラス基板11上に、接着層12、バリア層13、および銅配線層14を順に積層した配線構造10において、接着層12は、強い接着力で銅配線層14をガラス基板11に接着させて、配線構造10の形成中に銅配線層14がガラス基板11から剥がれることを防止し、バリア層13は、チタン原子が接着層12から銅配線層14内に拡散することを妨げる。このため、配線構造10では、銅配線層14はガラス基板11から剥がれにくく、しかもその抵抗値は小さくなる。
As can be seen from the above, in the
なお、上述の説明では、ガラス基板11上に配線構造10を形成する場合について説明した。しかし、本実施形態の配線構造10は、シリコン層等の半導体層上、窒化シリコン膜や酸化シリコン膜等の絶縁膜上等に形成される配線にも用いられる。そこで、本明細書では、これらをまとめて「基体」ということがある。
In the above description, the case where the
また、接着層12は、銅配線層14を基体にしっかり接着させる材料からなる層であればよく、チタン以外にも、例えばモリブデン、タングステン(W)、タンタルのいずれかからなる層、および、少なくともそれらのいずれかを含む合金からなる層のうちいずれか1層、または、それらの層のうち複数の層を積層したものであってもよい。本実施形態で使用可能な合金層は、例えばモリブデン−チタン(Mo−Ti)合金、モリブデン−ニオブ(Mo−Nb)合金等である。バリア層13は、接着層12を構成する原子が熱処理時に銅配線層14内に拡散することを妨げる材料からなる層であり、酸化銅以外にも、例えば窒化銅(Cu3N)等であってもよく、あるいは酸化銅からなる層と窒化銅からなる層とを積層した積層膜であってもよい。
Further, the adhesive layer 12 may be a layer made of a material that firmly adheres the
バリア層13が設けられていなければ、接着層12を構成するチタン原子が銅配線層14内に拡散するだけでなく、同時に銅配線層14を構成する銅原子が接着層12内に拡散する。このため、バリア層13は、接着層12を構成するチタン原子が銅配線層14内に拡散するのを妨げるだけでなく、同時に銅配線層14を構成する銅原子が接着層12内に拡散することも妨げる。しかし、銅原子が接着層12内に拡散しても、接着層12のガラス基板11への接着力が若干弱くなる程度であり、銅原子の拡散に対するバリア層13の役割は小さい。このため、本明細書では、バリア層13の役割は接着層12を構成するチタン原子の拡散を妨げることであるとし、銅原子が接着層12内に拡散することを妨げることの説明を省略する。
If the barrier layer 13 is not provided, titanium atoms constituting the adhesive layer 12 not only diffuse into the
<2.第2の実施形態>
図3は、本発明の第2の実施形態に係る配線構造20の構成を示す断面図である。図3に示す配線構造20では、図1に示す配線構造10と同じ膜厚で、ガラス基板21上にチタンからなる接着層22、酸化銅からなるバリア層23、および、純銅からなる銅配線層24が順に積層され、さらに銅配線層24上に、酸化銅からなり、例えば膜厚30〜150nmのバリア層25、および、チタンからなり、例えば膜厚30〜150nmのキャップ層26が積層されている。
<2. Second Embodiment>
FIG. 3 is a cross-sectional view showing the configuration of the
図3に示す配線構造20において、銅配線層24上にキャップ層26を形成する理由を説明する。キャップ層26が形成されていなければ、銅配線層24の表面に達するコンタクトホールを開口する際に、エッチングガスに含まれる酸素ガスによってコンタクトホール内の銅配線層24の表面が酸化され、酸化銅膜が形成される。このため、コンタクト抵抗が大きくなる。そこで、キャップ層26を形成することによって、コンタクトホールの開口時に銅配線層24の表面が露出されないようにし、コンタクト抵抗が大きくなることを防止する。
The reason why the
また、キャップ層26が形成されていなければ、ゲート電極110を形成する際に用いるレジストパターン115、および、ソース電極150a/ドレイン電極150bを形成する際に用いるレジストパターン155を形成するときに行なうプリベークやポストベーク(これらをまとめて「フォトベーク」ということがある)時に、雰囲気中に含まれる酸素ガスがレジスト膜またはレジストパターン115、155を透過し、銅配線層24の表面を酸化させる。このため、銅配線層24の抵抗値が大きくなる。そこで、キャップ層26を形成することによって、プリベークやポストベーク時に銅配線層24の表面が酸化されないようにする。
If the
さらに、銅の反射率は大きいので、キャップ層26が形成されていない配線構造を液晶表示装置の画素形成部に用いた場合、画素形成部に表示される映像は銅配線層24で反射された反射光の影響を受け、コントラストが低下する。そこで、キャップ層26を形成することによって、コントラストが低下することを防止する。
Furthermore, since the reflectance of copper is large, when a wiring structure in which the
しかし、このような配線構造20に熱処理を施せば、その下面の接着層22だけでなく、上面のキャップ層26からもチタン原子が銅配線層24内に拡散しやすくなる。このことは、図2にも示されているように、バリア層が設けられていない場合、銅配線層の下面にチタンからなる接着層を配置した場合の熱処理後の銅配線層の比抵抗は2.4μΩ・cmであるのに対して、さらに銅配線層の上面にもチタンからなるキャップ層を配置した銅配線層の熱処理後の比抵抗は2.6μΩ・cmと大きくなることからもわかる。
However, if such a
そこで、配線構造20でも、銅配線層24と接着層22との間にバリア層23を形成するだけでなく、銅配線層24とキャップ層26との間にもバリア層25を形成する。その結果、配線構造10と同様に、バリア層23、25は、接着層22を構成するチタン原子、および、ギャップ層26を構成するチタン原子が銅配線層24内に拡散することを妨げる。
Therefore, in the
上記説明からわかるように、第2の実施形態に係る配線構造20では、第1の実施形態に係る配線構造10の有する効果に加えて、銅配線層24の表面にキャップ層26を形成することにより銅配線層24の表面に酸化銅膜が形成されにくくなるので、銅配線層24の抵抗値や銅配線層24とのコンタクト抵抗の抵抗値が大きくなるのを防止できる。また、チタンの反射率は、銅の反射率に比べて小さいので、画素形成部に形成された配線からの反射光を低減し、表示される映像のコントラストの低下を防止できる。さらに、キャップ層26と銅配線層24との間に設けられたバリア層25は、ギャップ層26を構成するチタン原子が銅配線層24内に拡散することを妨げるので、銅配線層24の抵抗値が大きくなることを抑制できる。
As can be seen from the above description, in the
なお、キャップ層26は、銅配線層24の酸化を防止すると共に、銅よりも反射率の低い材料からなる層であればよく、チタン以外にも、例えばモリブデン、タングステン(W)、タンタルのいずれかからなる層、および、少なくともそれらのいずれかを含む合金からなる層のうちいずれか1層、または、それらの層のうち複数の層を積層したものであってもよい。本実施形態で使用可能な合金層は、例えばモリブデン−チタン合金、モリブデン−ニオブ合金等である。バリア層25は、キャップ層26を構成する原子が熱処理時に銅配線層24内に拡散することを妨げる材料からなる層であり、酸化銅以外にも、例えば窒化銅等であってもよく、あるいは酸化銅からなる層と窒化銅からなる層とを積層した積層膜であってもよい。
The
<3.変形例>
図1に示す配線構造10の銅配線層14、および、図3に示す配線構造20の銅配線層24は、いずれも純銅によって形成されている。しかし、銅配線層14、24は銅合金によって形成されていてもよい。そこで、第1および第2の実施形態に係る配線構造10、20の変形例として、配線構造に含まれる銅配線層が銅合金によって形成されている場合について説明する。なお、本変形例における銅合金としては、例えば銅−マグネシウム(Cu−Mg)合金、銅−マンガン合金(Cu−Mn)合金等がある。また、接着層、バリア層、キャップ層の材質および膜厚は、配線構造10、20の対応する層の材質および膜厚と同じであるので、それらの説明を省略する。
<3. Modification>
The
図4は、銅合金からなる銅配線層の熱処理による比抵抗の変化を示す図である。図4に示す3つの配線構造とは、それぞれ、ガラス基板上に銅合金からなる銅配線層を形成した構造、ガラス基板上にチタンからなる接着層と銅合金からなる銅配線層を順に積層した構造、および、ガラス基板上にチタンからなる接着層と酸化銅からなるバリア層と銅合金からなる銅配線層とを順に形成した構造である。なお、各層の膜厚は、図2に示す配線構造の各層の膜厚と同じであるため、省略する。 FIG. 4 is a diagram showing a change in specific resistance due to heat treatment of a copper wiring layer made of a copper alloy. Each of the three wiring structures shown in FIG. 4 includes a structure in which a copper wiring layer made of a copper alloy is formed on a glass substrate, and an adhesive layer made of titanium and a copper wiring layer made of a copper alloy are sequentially laminated on the glass substrate. The structure is a structure in which an adhesive layer made of titanium, a barrier layer made of copper oxide, and a copper wiring layer made of a copper alloy are sequentially formed on a glass substrate. The thickness of each layer is the same as the thickness of each layer of the wiring structure shown in FIG.
図4に示すように、成膜直後の銅配線層の比抵抗は、銅配線層のみを形成した配線構造では2.71μΩ・cmであり、銅配線層とガラス基板との間に接着層、または接着層とバリア層を形成した配線構造ではいずれも2.52μΩ・cmである。これらの配線構造について、350℃で40分間の熱処理を施した後に銅配線層の比抵抗を測定する。ガラス基板上に銅配線層のみを形成した配線構造の比抵抗は2.12μΩ・cmと最も小さく、銅配線層と接着層との間にバリア層を形成した配線構造の比抵抗は2.12μΩ・cmと次に小さく、両者の差はほとんどない。しかし、接着層上に銅配線層を形成した配線構造では、配線構造の比抵抗は3.42μΩ・cmと、成膜直後の比抵抗2.52μΩ・cmに比べてかなり大きくなっている。 As shown in FIG. 4, the specific resistance of the copper wiring layer immediately after film formation is 2.71 μΩ · cm in the wiring structure in which only the copper wiring layer is formed, and an adhesive layer between the copper wiring layer and the glass substrate, Alternatively, in the wiring structure in which the adhesive layer and the barrier layer are formed, both are 2.52 μΩ · cm. About these wiring structures, after performing heat processing for 40 minutes at 350 degreeC, the specific resistance of a copper wiring layer is measured. The specific resistance of the wiring structure in which only the copper wiring layer is formed on the glass substrate is 2.12 μΩ · cm, and the specific resistance of the wiring structure in which the barrier layer is formed between the copper wiring layer and the adhesive layer is 2.12 μΩ.・ Cm and next smallest, there is almost no difference between the two. However, in the wiring structure in which the copper wiring layer is formed on the adhesive layer, the specific resistance of the wiring structure is 3.42 μΩ · cm, which is considerably larger than the specific resistance of 2.52 μΩ · cm immediately after film formation.
<4. 液晶表示装置への応用>
<4.1 液晶表示装置の構成>
図5は、液晶表示装置50の構成を示す断面図である。図5に示すように、液晶表示装置50では、所定の間隔を隔てて対向する2枚のガラス基板の間に形成された空間に、封止材80を用いて液晶85が封入されている。2枚のガラス基板のうち一方のガラス基板はTFTが形成されているのでTFT基板60といわれ、他方のガラス基板はカラーフィルタが形成されているのでCF(Color Filter)基板70といわれる。
<4. Application to LCDs>
<4.1 Configuration of liquid crystal display device>
FIG. 5 is a cross-sectional view showing the configuration of the liquid
図6は、図5に示すTFT基板60の平面図である。図6に示すように、TFT基板60の中央部には、複数の画素形成部68が形成された、映像を表示する表示エリア61が形成されている。表示エリア61の周囲には、ゲートドライバ62から与えられる制御信号を各画素形成部68にそれぞれ与える複数のゲート配線GLの端子が形成されたゲート配線部63と、ソースドライバ64から与えられる映像信号や制御信号を各画素形成部68にそれぞれ与える複数のソース配線SLの端子が形成されたソース配線部65と、ゲート配線GLの端子とソース配線SLの端子とを電気的に接続する周辺コンタクト部66が形成されている。
FIG. 6 is a plan view of the
図6に示すように、表示エリア61には、互いに直交する複数のソース配線SLおよび複数のゲート配線GLと、それらの交差点にそれぞれ設けられた複数の画素形成部68とが含まれる。各画素形成部68には、対応する交差点を通過するソース配線SLにそのソース電極が電気的に接続され、ゲート配線GLにそのゲート電極が電気的に接続されたnチャネル型のTFT100と、TFT100のドレイン電極に電気的に接続された画素電極180が形成されている。
As shown in FIG. 6, the
以下では、TFT基板60上に形成された、TFT100のゲート電極、ソース電極、ドレイン電極、ゲート配線GL、およびソースSL配線に、図1に示す配線構造10を用いた場合について説明する。
Hereinafter, a case where the
<4.2 画素形成部の構成>
図7は、画素形成部68の一部を示す平面図であり、図8は、図7に示す画素形成部68のA−A線に沿った構成を示す断面図である。図7に示すように、画素形成部68には、スイッチング素子として機能するボトムゲート型TFT100(以下、「TFT100」という)が設けられている。図8には、TFT100およびソース配線SLの断面構造が示されている。なお、ゲート配線GLの断面構造は、ゲート電極110の断面構造と同じであるので、図8ではゲート配線GLの図示を省略する。
<4.2 Configuration of Pixel Forming Unit>
FIG. 7 is a plan view showing a part of the
図7および図8に示すように、絶縁基板であるガラス基板101上にゲート電極110が設けられている。ゲート電極110を含むガラス基板101の全体を覆うようにゲート絶縁膜120が形成され、ゲート絶縁膜120上に非晶質シリコンからなるチャネル層130が形成されている。
As shown in FIGS. 7 and 8, a
チャネル層130の左上面に、リン(P)等のn型不純物が高濃度にドープされたn+シリコンからなるオーミックコンタクト層140aが形成されている。オーミックコンタクト層140a上に、オーミックコンタクト層140aの右端上面から左側に延在するソース電極150aが形成されている。
On the left upper surface of the
チャネル層130の右上面に、n型不純物が高濃度にドープされたn+シリコンからなるオーミックコンタクト層140bが形成されている。オーミックコンタクト層140b上に、オーミックコンタクト層140bの左端上面から右側に延在するドレイン電極150bが形成されている。ソース電極150aおよびドレイン電極150bは、それぞれオーミックコンタクト層140a、140bを間に挟んでチャネル層130と電気的に接続されている。
On the right upper surface of the
また、ゲート絶縁膜120上に、ソース電極150aおよびドレイン電極150bと同じ導電層によってソース配線SLが形成されている。ソース電極150a、ドレイン電極150b、およびソース配線SLを含むガラス基板101の全体を覆うように、窒化シリコンからなる保護膜171、および感光性アクリル樹脂からなる平坦化膜172が形成されている。平坦化膜172上に、透明金属からなる画素電極180が形成され、画素電極180はスルーホール175を介してドレイン電極150bと電気的に接続されている。
Further, a source wiring SL is formed over the
このような画素形成部68において、TFT100のゲート電極110、ソース電極150a、およびドレイン電極150bと、ソース配線SLおよびゲート配線GLとには、制御信号および映像信号の遅延を防止するため、抵抗値の小さな銅配線層がそれぞれ形成されている。しかし、銅配線層は、TFT基板の製造中に剥がれやすいので、ガラス基板101、またはゲート絶縁膜120等の下地膜(基体)に銅配線層をしっかり接着させて、TFT基板の製造中に銅配線層が剥がれないようにするとともに、ゲート絶縁膜120や保護膜171を成膜するときにTFT基板が加熱されることによって、銅配線層の抵抗値が大きくならないようにする必要がある。このため、ゲート電極110、ソース電極150aおよびドレイン電極150bには、図1に示す配線構造10が用いられている。具体的には、ゲート電極110は、ガラス基板101上にチタンからなる接着層111および酸化銅からなるバリア層112を間に挟んで形成された銅配線層113からなる。ゲート配線GLもゲート電極110と同じ構造である。また、ソース電極150aおよびドレイン電極150bは、ゲート絶縁膜120上に、チタンからなる接着層151a、151b、および、酸化銅からなるバリア層152a、152bをそれぞれ間に挟んで形成された銅配線層153a、153bからなる。ソース配線SLもソース電極150a/ドレイン電極150bと同じ構造である。
In such a
なお、TFT100のゲート電極110、ソース電極150a、ドレイン電極150b、ソース配線SL、およびゲート配線GLのいずれにも、図1に示す配線構造10が用いられるとしたが、それらのうちの一部の電極または配線のみに配線構造10を用い、他の電極または配線をアルミニウム等の他の金属を用いてもよい。また、配線構造10に含まれる銅配線層14は、純銅の代わりに銅合金からなる銅配線層であってもよい。
Note that the
TFT100のゲート電極110、ソース電極150a、ドレイン電極150b、ソース配線SL、およびゲート配線GLのすべてに、図3に示す配線構造20を用いてもよく、または、それらの一部に配線構造20を用い、他の電極および配線に配線構造10を用いたり、アルミニウム等の金属を用いたりしてもよい。また、配線構造20にそれぞれ含まれる銅配線層24は、純銅の代わりに銅合金からなる銅配線層であってもよい。
The
TFT100では、保護膜171の上面に平坦化膜172が形成され、平坦化膜172の上面に画素電極180が形成されている。しかし、保護膜の上面に画素電極が形成されたTFTと、TFTに接続されたソース配線およびゲート配線に、配線構造10、20を用いてもよい。
In the
<4.3 画素形成部の製造方法>
図9および図10は、図8に示す画素形成部68の各製造工程を示す断面図である。図9(A)に示すように、絶縁性基板であるガラス基板101上に、スパッタリング法によって、チタン(Ti)からなる接着層111を成膜する。接着層111上に、アルゴン(Ar)ガスと酸素ガスの雰囲気(O2の分圧1〜30%)中で、反応性スパッタリング法によって酸化銅からなるバリア層112を成膜する。さらにバリア層112上にスパッタリング法によって純銅からなる銅配線層113を成膜し、積層金属膜114を形成する。ここで、接着層111の膜厚を例えば30〜150nm、バリア層112の膜厚を例えば30〜150nm、銅配線層113の膜厚を例えば100〜500nmとする。なお、バリア層112として窒化銅(Cu3N)を使用する場合には、アルゴン(Ar)と窒素(N2)の雰囲気中(N2の分圧10〜90%)で反応性スパッタリング法により窒化銅からなるバリア層を成膜する。
<4.3 Manufacturing Method of Pixel Forming Section>
9 and 10 are cross-sectional views showing respective manufacturing steps of the
図9(B)に示すように、フォトリソグラフィ法を用いて、積層金属膜114上に所望の形状のレジストパターン115を形成し、レジストパターン115をマスクにして、銅配線層113、バリア層112、および接着層111を順にエッチングし、ゲート電極110およびゲート配線(図示しない)を形成する。このエッチングは、ウエットエッチングによって行なわれ、使用するエッチャントは、過酸化水素水(H2O2)とフッ素化合物を含む水溶液、または過酸化水素とカルボン酸とフッ素化合物を含む水溶液である。この場合、上記エッチャントのエッチング速度は、銅、酸化銅、チタンの順に遅くなるので、ゲート電極110およびゲート配線の端部の形状は順テーパになる。ゲート電極110およびゲート配線を形成した後に、レジストパターン115を剥離する。なお、ゲート電極110とゲート配線とを、レジストパターン115をマスクとしてドライエッチング法を用いて形成してもよい。
As shown in FIG. 9B, a resist
図9(C)に示すように、ゲート電極110およびゲート配線を含むガラス基板101の全体を覆うように、プラズマCVD法によってゲート絶縁膜120を成膜する。ゲート絶縁膜120は、例えば膜厚200〜500nmの窒化シリコン(SiNx)膜からなる。次に、ゲート絶縁膜120上に、モノシラン(SiH4)と水素(H2)を原料ガスとするプラズマCVD法を用いて、例えば膜厚30〜300nmの非晶質シリコン層(図示しない)を成膜する。次に、リン(P)等のn型の不純物が高濃度にドープされた、例えば膜厚20〜150nmのn+シリコン層(図示しない)をプラズマCVD法によって成膜する。なお、ゲート絶縁膜120、非晶質シリコン層、およびn+シリコン層を、原料ガスを切り換えることにより、連続して成膜することが好ましい。この場合、ゲート絶縁膜120と非晶質シリコン層との界面、および、非晶質シリコン層とn+シリコン層との界面に不純物が付着して界面準位が形成されることを防止できる。
As shown in FIG. 9C, a
次に、n+シリコン層上に、フォトリソグラフィ法によって、所望の形状のレジストパターン(図示しない)を形成する。レジストパターンをマスクにして、n+シリコン層および非晶質シリコン層をドライエッチングによってエッチングし、レジストパターンを剥離する。その結果、孤立したチャネル層130、およびチャネル層130と同じ形状のn+シリコン層141が形成される。
Next, a resist pattern (not shown) having a desired shape is formed on the n + silicon layer by photolithography. Using the resist pattern as a mask, the n + silicon layer and the amorphous silicon layer are etched by dry etching, and the resist pattern is peeled off. As a result, an
図9(D)に示すように、図9(A)に示す積層金属膜114と同様にして、n+シリコン層141の表面に、スパッタリング法または反応性スパッタリング法によって、チタンからなる接着層151、酸化銅からなるバリア層152、および純銅からなる銅配線層153を順に成膜して積層金属膜154を形成する。ここで、接着層151の膜厚を例えば30〜150nm、バリア層152の膜厚を例えば30〜150nm、銅配線層153の膜厚を例えば100〜500nmとする。
As shown in FIG. 9D, an
図10(E)に示すように、フォトリソグラフィ法を用いて、積層金属膜154上に所望のレジストパターン155を形成し、レジストパターン155をマスクにして積層金属膜154をウエットエッチングし、ソース電極150a、ドレイン電極150b、およびソース配線SLを形成する。そして、レジストパターン155を剥離する。なお、ウエットエッチングに使用するエッチャントは、ゲート電極110を形成するときに用いたエッチャントと同じエッチャントを用いる。また、ウエットエッチングの代わりにドライエッチング法によりソース電極150a、ドレイン電極150b、およびソース配線SLを形成してもよい。
As shown in FIG. 10E, a desired resist
次に、ソース電極150aおよびドレイン電極150bをマスクにしてn+シリコン層141をドライエッチング法によってエッチングし、ソース電極150aおよびドレイン電極150bの下面にオーミックコンタクト層140a、140bをそれぞれ形成する。
Next, the n + silicon layer 141 is etched by dry etching using the
図10(F)に示すように、TFT100およびソース配線SLの全体を覆うように、プラズマCVD法によって窒化シリコンからなる保護層171を成膜し、さらに感光性アクリル樹脂からなる平坦化膜172を形成する。平坦化膜172を露光・現像し、ドレイン電極150bに達するスルーホール175を開口する。そして、ITO(Indium Tin Oxide)等の透明金属からなり、スルーホール175を介してドレイン電極150bの上面に電気的に接続された画素電極180を形成する。このようにして、画素形成部68のスイッチング素子として機能するTFT100、ソース配線SL、およびゲート配線GLが形成される。
As shown in FIG. 10F, a
<4.4 画素形成部の変形例>
図11は、トップゲート型TFT200が形成された画素形成部の構成を示す断面図である。図11に示すように、ガラス基板201上に、窒化シリコンからなるアンダーコート層205が形成され、アンダーコート層205上に非晶質シリコンからなるチャネル層230が形成されている。チャネル層230の左右の上面に、オーミックコンタクト層240a、240bがそれぞれ形成されている。チャネル層230およびオーミックコンタクト層240a、240bを含むガラス基板201の全体を覆うように、ゲート絶縁膜220が形成されている。チャネル層230の上方のゲート絶縁膜220上には、ゲート電極210が形成されている。オーミックコンタクト層240a、240b上にそれぞれ開口されたコンタクトホールを介してオーミックコンタクト層240a、240bとそれぞれ電気的に接続されたソース電極250aおよびドレイン電極250bと、ソース配線SLとが形成されている。ゲート電極210、ソース電極250a、ドレイン電極250b、ソース配線SLを含むガラス基板201の全体を覆うように保護膜271および平坦化膜272が成膜され、ソース電極250aは左方向に延在してソース配線SLと一体になり、ドレイン電極250bは右方向に延在して画素電極280と電気的に接続される。なお、ゲート配線はゲート電極210と同じ構造であるので、ゲート配線の図示および説明を省略する。
<4.4 Modification of Pixel Forming Unit>
FIG. 11 is a cross-sectional view illustrating a configuration of a pixel formation portion in which the
ここでゲート電極210およびゲート配線に、接着層211、バリア層212、銅配線層213を順に積層した、図1に示す配線構造10を用いた。また、ソース電極250a、ドレイン電極250b、およびソース配線SLに、接着層251a、251b、バリア層252a、252b、銅配線層253a、253bをそれぞれ順に積層した、図1に示す配線構造10を用いた。しかし、それらのうちの一部の電極または配線のみに配線構造10を用い、他の電極または配線をアルミニウム等の他の金属を用いてもよい。また、配線構造10に含まれる銅配線層14は、純銅の代わりに銅合金からなる銅配線層であってもよい。
Here, the
TFT200のゲート電極210、ソース電極250a、ドレイン電極250b、ソース配線SL、およびゲート配線のすべてに、図3に示す配線構造20を用いてもよく、または、それらの一部に配線構造20を用い、他の電極および配線に配線構造10を用いたり、アルミニウム等の金属を用いたりしてもよい。また、配線構造20にそれぞれ含まれる銅配線層24は、純銅の代わりに銅合金からなる銅配線層であってもよい。
The
<4.5 周辺コンタクト部の構成>
次に、周辺コンタクト部66の構造について説明する。図12(A)は、図6に示す周辺コンタクト部66の構成を示す平面図であり、図12(B)は、図12(A)に示す周辺コンタクト部のB−B線に沿った構成を示す断面図である。図12(A)および図12(B)に示すように、ゲート配線GLはガラス基板101上の左端から右側に延在するように形成され、ソース配線SLは、絶縁膜(ゲート絶縁膜120)を間に挟んでゲート配線GLの上方に配置され、ガラス基板101上の右端から左側に延在するように形成されている。ソース配線SLの左端部は、ゲート配線GLの右端部と平面視において重なるように、ゲート配線GLの右端よりも左側に配置されている。さらにソース配線SL上に保護膜171および平坦化膜172が形成され、ソース配線SLの左端部とゲート配線GLの右端部が重なる位置にコンタクトホール190が開口されている。コンタクトホール190内では、ゲート配線GLの右端側の上面と、ソース配線SLの左端部の上面とが露出され、それらは、画素電極180と同じ透明金属からなる配線層195によって電気的に接続されている。これにより、TFT基板60の周辺部における配線の自由度を大きくすることができる。
<4.5 Configuration of peripheral contacts>
Next, the structure of the
このような周辺コンタクト部66においても、ゲート配線GLおよびソース配線SLには、それぞれ図1に示す配線構造10が用いられている。このため、図8に示すゲート配線GLの露出された銅配線層113とソース配線SLの露出された銅配線層153aとを配線層195で接続する。このように、ゲート配線GLとソース配線SLとして図1に示す配線構造10を用いれば、ゲート配線GLおよびソース配線SLの抵抗値が大きくなることを抑制することができる。なお、ゲート配線GLおよびソース配線SLとして、図3に示す配線構造20を用いてもよい。この場合、ゲート配線GLのキャップ層とソース配線SLのキャップ層とが配線層195によって電気的に接続されている。
Also in such a
配線層195は、それらの上方に、ゲート配線GLおよびソース配線SLと平面視において重なるように形成されている。しかし、図12(A)では、見やすくするために、配線層195の図示を省略した。同様に、絶縁膜(ゲート絶縁膜)120、保護膜171、および平坦化膜172の図示も省略した。
The
<5. その他>
上述の説明では、配線構造10、20を、アクティブマトリクス型液晶表示装置50のTFT基板60に用いる場合について説明したが、アクティブマトリクス型有機EL装置のTFT基板にも用いることができる。この場合にも、配線構造10、20を用いた配線を形成することにより、配線の抵抗値を小さくすることができるので、制御信号や映像信号の遅延を防止することができる。
<5. Other>
In the above description, the case where the
10、20…配線構造
11、21…ガラス基板(基体)
12、22…接着層
13、23…バリア層(第1のバリア層)
14、24…銅配線層(導電層)
25…バリア層(第2のバリア層)
26…キャップ層
50…液晶表示装置
100、200…TFT
110、210…ゲート電極
130、230…チャネル層
150a、250a…ソース電極
150b、250b…ドレイン電極
GL…ゲート配線
SL…ソース配線
10, 20 ...
12, 22 ...
14, 24 ... Copper wiring layer (conductive layer)
25 ... Barrier layer (second barrier layer)
26 ...
110, 210 ...
Claims (6)
前記基体上に形成された接着層と、
前記接着層上に形成された第1のバリア層と、
前記第1のバリア層上に形成された、少なくとも銅を主成分とする配線層とを含み、
前記接着層は、前記基体と前記配線層とを接着させる材料からなり、
前記第1のバリア層は、前記接着層から前記配線層への原子の拡散を妨げる材料からなることを特徴とする、配線構造。 A wiring structure formed on a substrate,
An adhesive layer formed on the substrate;
A first barrier layer formed on the adhesive layer;
A wiring layer formed on the first barrier layer and containing at least copper as a main component,
The adhesive layer is made of a material that bonds the base and the wiring layer,
The wiring structure according to claim 1, wherein the first barrier layer is made of a material that prevents diffusion of atoms from the adhesive layer to the wiring layer.
前記接着層は、チタン、モリブデン、タングステン、タンタルからなる層、および、少なくともそれらのいずれかを含む合金からなる層のうち少なくともいずれか1層を含み、
前記第1のバリア層は、酸化銅からなる層または窒化銅からなる層のうち少なくともいずれか1層を含むことを特徴とする、請求項1に記載の配線構造。 The substrate is a glass substrate;
The adhesive layer includes at least one of a layer made of titanium, molybdenum, tungsten, tantalum, and a layer made of an alloy containing at least one of them,
The wiring structure according to claim 1, wherein the first barrier layer includes at least one of a layer made of copper oxide and a layer made of copper nitride.
前記第2のバリア層上に形成されたキャップ層とをさらに含み、
前記キャップ層は、前記配線層の酸化膜の形成を防止する材料からなり、
前記第2のバリア層は、前記キャップ層から前記配線層への原子の拡散を妨げる材料からなることを特徴とする、請求項1に記載の配線構造。 A second barrier layer formed on the wiring layer;
A cap layer formed on the second barrier layer;
The cap layer is made of a material that prevents formation of an oxide film of the wiring layer,
The wiring structure according to claim 1, wherein the second barrier layer is made of a material that prevents diffusion of atoms from the cap layer to the wiring layer.
前記第2のバリア層は、酸化銅からなる層または窒化銅からなる層のうち少なくともいずれか1層を含むことを特徴とする、請求項4に記載の配線構造。 The cap layer includes at least one of a layer made of titanium, molybdenum, tungsten, tantalum, and a layer made of an alloy containing at least one of them,
The wiring structure according to claim 4, wherein the second barrier layer includes at least one of a layer made of copper oxide and a layer made of copper nitride.
複数のゲート配線と、
前記複数のゲート配線とそれぞれ交差する複数のソース配線と、
前記ゲート配線と前記ソース配線との交差点ごとに配置され、薄膜トランジスタと画素電極とを含む画素形成部とを備え、
前記薄膜トランジスタは、前記ゲート配線に電気的に接続されたゲート電極と、前記ソース配線に電気的に接続されたソース電極と、前記画素電極に電気的に接続されたドレイン電極とを含み、
前記ゲート電極、前記ソース電極、前記ドレイン電極、前記ソース配線、および前記ゲート配線のうち少なくともいずれかは、請求項1または4に記載の配線構造を備えることを特徴とする、表示装置。 An active matrix display device having a wiring structure formed on a substrate,
Multiple gate lines;
A plurality of source lines crossing each of the plurality of gate lines;
A pixel formation portion that is disposed at each intersection of the gate wiring and the source wiring, and includes a thin film transistor and a pixel electrode;
The thin film transistor includes a gate electrode electrically connected to the gate wiring, a source electrode electrically connected to the source wiring, and a drain electrode electrically connected to the pixel electrode,
5. The display device according to claim 1, wherein at least one of the gate electrode, the source electrode, the drain electrode, the source wiring, and the gate wiring includes the wiring structure according to claim 1.
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Application Number | Priority Date | Filing Date | Title |
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