JP2010128323A - Active matrix substrate and liquid crystal display - Google Patents
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Abstract
Description
本発明は、アクティブマトリクス基板を備える液晶表示装置に関するものである。 The present invention relates to a liquid crystal display device including an active matrix substrate.
近年、液晶表示装置は、ＣＲＴ（Cathode-Ray-Tube）に比べて消費電力が少なく、小型化がしやすいため、急速に普及しつつある。これらの液晶表示装置の中でも、応答速度が速く、多階調表示が容易なアクティブマトリクス型の液晶表示装置が広く使用されている。 In recent years, liquid crystal display devices are rapidly spreading because they consume less power than CRTs (Cathode-Ray-Tubes) and are easy to miniaturize. Among these liquid crystal display devices, active matrix liquid crystal display devices that are fast in response speed and easy to perform multi-gradation display are widely used.
アクティブマトリクス型の液晶表示装置は、多数の画素がマトリクス状に配列されたアクティブマトリクス基板と、これに対向するように配置された対向基板とを備えており、さらにこれら２つの基板の間に表示媒体である液晶層が挟持された構造を有している。アクティブマトリクス基板には、複数の走査配線と複数の信号配線とが交差するように配置されており、その交差部近傍にＴＦＴを有する画素部が形成されている。 An active matrix liquid crystal display device includes an active matrix substrate in which a large number of pixels are arranged in a matrix, and a counter substrate disposed so as to face the active matrix substrate, and further displays between the two substrates. The liquid crystal layer as a medium is sandwiched. In the active matrix substrate, a plurality of scanning wirings and a plurality of signal wirings are arranged to intersect with each other, and a pixel portion having a TFT is formed in the vicinity of the intersection.
従来のアクティブマトリクス基板においては、配線の抵抗が大きいことにより電圧降下、画素への信号の書き込み不良、階調不良などを引き起こしたり、配線に用いられる金属が腐食することにより配線が断線したりするといった問題があった。 In a conventional active matrix substrate, a large wiring resistance causes a voltage drop, a signal writing failure to a pixel, a gradation failure, etc., or a metal used for the wiring corrodes and the wiring is disconnected. There was a problem.
これらの問題点を解決するために、特許文献１には、抵抗が小さい銅を配線の材料として用いて、配線を、導電膜と、導電性バリア膜と、銅を主成分とする導電膜との３層構造とする表示装置が提案されている。また、特許文献２には、アクティブマトリクス基板における端子部において、金属配線の腐食を防止するために、金属配線を被覆する透明導電膜を異方性導電フィルムによって保護し、さらに透明導電膜を保護しない部分における金属配線を除去する構成が提案されている。さらにまた、特許文献３には、銅とチタンとの積層構造である配線を用いる構成が提案されている。
しかしながら、上記特許文献１においては、異なる層に形成された配線と電極端子との間の接続方法については記載されていない。したがって、配線と電極端子との接続部において、電極端子に欠陥が生じた場合には、配線に用いる金属が腐食し断線する等の問題が発生する可能性が残されている。 However, Patent Document 1 does not describe a connection method between wirings formed on different layers and electrode terminals. Therefore, when a defect occurs in the electrode terminal at the connection portion between the wiring and the electrode terminal, there is a possibility that a problem occurs such that the metal used for the wiring is corroded and disconnected.
また、上記特許文献２においては、金属配線と透明導電膜との接触面積が小さくなるため、透明導電膜に欠陥が生じた場合に、その欠陥部と金属配線とが接触している確率は小さくなるが、全くないわけではない。すなわち、金属配線と透明導電膜とは接触しているため、透明導電膜に欠陥が生じた場合には、その欠陥部と接触している金属配線が腐食し断線する等の問題が発生する可能性が残されている。 Further, in Patent Document 2, since the contact area between the metal wiring and the transparent conductive film is small, the probability that the defective part and the metal wiring are in contact with each other is small when a defect occurs in the transparent conductive film. Yes, but not at all. That is, since the metal wiring is in contact with the transparent conductive film, if a defect occurs in the transparent conductive film, problems such as corrosion and disconnection of the metal wiring in contact with the defective portion may occur. Sex remains.
さらにまた、上記特許文献３においては、ゲートパッド、データパッドなどの端子部において、配線に用いる銅と電極端子とが接触している。したがって、銅は腐食しやすいため、当該電極端子に欠陥が生じた場合には、銅が腐食し、配線が断線する等の問題が発生する。 Furthermore, in Patent Document 3, copper used for wiring and electrode terminals are in contact with each other at terminal portions such as gate pads and data pads. Therefore, since copper is easily corroded, when a defect occurs in the electrode terminal, problems such as corrosion of copper and disconnection of wiring occur.
本発明は、上述した問題点に鑑みてなされたものであり、アクティブマトリクス基板における配線と電極端子との接続部において、電極端子に欠陥が生じた場合でも、配線に含まれる金属が腐食することがない構成を提供することを目的とする。 The present invention has been made in view of the above-described problems, and even if a defect occurs in the electrode terminal at the connection portion between the wiring and the electrode terminal in the active matrix substrate, the metal contained in the wiring corrodes. The object is to provide a configuration without the above.
本発明に係るアクティブマトリクス基板は、上記課題を解決するために、接続部を備えたアクティブマトリクス基板であって、上記接続部は、第１の金属層と、上記第１の金属層の上に、上記第１の金属層の幅より狭く積層された第２の金属層と、上記第２の金属層の上に、上記第２の金属層を完全に覆い、かつ上記第１の金属層の幅より狭く積層された保護層と、上記保護層の上に、上記保護層を完全に覆い、かつ上記第１の金属層に接触するように積層された電極層とを備えていることを特徴とする。 In order to solve the above problems, an active matrix substrate according to the present invention is an active matrix substrate including a connection portion, and the connection portion is formed on the first metal layer and the first metal layer. A second metal layer laminated narrower than a width of the first metal layer, and the second metal layer is completely covered on the second metal layer, and the first metal layer A protective layer laminated narrower than a width; and an electrode layer laminated on the protective layer so as to completely cover the protective layer and to be in contact with the first metal layer. And
上記の構成であれば、アクティブマトリクス基板が備える接続部における第２の金属層と電極層とが保護層により隔てられて接触しないので、電極層に欠陥が生じた場合に、第２の金属層が露出することはない。第２の金属層には、例えば銅などの腐食し易い金属を用いることがあるが、このような場合でも、電極層の欠陥などによって第２の金属層に含まれる金属が腐食することがない。 With the above configuration, since the second metal layer and the electrode layer in the connection part included in the active matrix substrate are separated by the protective layer and do not come into contact with each other, the second metal layer is formed when a defect occurs in the electrode layer. Will not be exposed. For the second metal layer, for example, an easily corroded metal such as copper may be used. Even in such a case, the metal contained in the second metal layer is not corroded due to a defect of the electrode layer or the like. .
また、本発明のアクティブマトリクス基板において、上記第２の金属層が、銅又は銅合金を含んでいることが好ましい。 In the active matrix substrate of the present invention, it is preferable that the second metal layer contains copper or a copper alloy.
上記の構成であれば、銅又は銅合金は抵抗が低いため、第２の金属層を含む配線の抵抗を低くすることができる。 If it is said structure, since resistance of copper or a copper alloy is low, the resistance of the wiring containing a 2nd metal layer can be made low.
また、本発明のアクティブマトリクス基板において、上記第１の金属層が、チタン、タンタル、モリブデン、及びこれらの合金からなる群より選択される少なくとも１つを含んでいることが好ましい。 In the active matrix substrate of the present invention, it is preferable that the first metal layer includes at least one selected from the group consisting of titanium, tantalum, molybdenum, and alloys thereof.
上記の構成であれば、上記の金属は腐食しにくいため、第１の金属層と接触する電極端子に欠陥が生じても、第１の金属層に含まれる金属が腐食する心配がない。 If it is said structure, since said metal is hard to corrode, even if a defect arises in the electrode terminal which contacts a 1st metal layer, there is no fear that the metal contained in a 1st metal layer corrodes.
また、本発明のアクティブマトリクス基板では、上記第１の金属層と上記第２の金属層とが走査配線を構成していることが好ましい。 In the active matrix substrate of the present invention, it is preferable that the first metal layer and the second metal layer constitute a scanning wiring.
上記の構成であれば、アクティブマトリクス基板における端子部を作製できる。 If it is said structure, the terminal part in an active matrix substrate can be produced.
また、本発明のアクティブマトリクス基板では、上記第１の金属層と上記第２の金属層とが信号配線を構成しており、上記電極層が走査配線に接続されていることが好ましい。 In the active matrix substrate of the present invention, it is preferable that the first metal layer and the second metal layer constitute a signal wiring, and the electrode layer is connected to a scanning wiring.
上記の構成であれば、アクティブマトリクス基板における配線接続部を作製できる。 With the above configuration, the wiring connection portion in the active matrix substrate can be manufactured.
また、本発明のアクティブマトリクス基板では、上記第１の金属層と上記第２の金属層とがドレイン電極を構成していることが好ましい。 In the active matrix substrate of the present invention, it is preferable that the first metal layer and the second metal layer constitute a drain electrode.
上記の構成であれば、アクティブマトリクス基板における画素電極／ドレイン電極接続部を作製できる。 With the above configuration, the pixel electrode / drain electrode connection portion in the active matrix substrate can be manufactured.
また、本発明のアクティブマトリクス基板では、上記第１の金属層と上記第２の金属層とが、基板に対して垂直方向に開口された開口部を有していることが好ましい。 In the active matrix substrate of the present invention, it is preferable that the first metal layer and the second metal layer have an opening that is opened in a direction perpendicular to the substrate.
上記の構成であれば、上記の金属層に開口部を有しているため、金属層に含まれる金属が腐食したとしても、腐食が広がることを抑制することができる。 If it is said structure, since it has an opening part in said metal layer, even if the metal contained in a metal layer corrodes, it can suppress that corrosion spreads.
本発明の液晶表示装置は、上記の何れかのアクティブマトリクス基板を備えていることを特徴としている。したがって、配線が金属の腐食により断線したりすることがない、高品質の液晶表示装置を実現することができる。 A liquid crystal display device according to the present invention includes any one of the above active matrix substrates. Therefore, it is possible to realize a high-quality liquid crystal display device in which the wiring is not broken due to metal corrosion.
本発明に係るアクティブマトリクス基板は、以上のように、接続部を備えており、上記接続部は、第１の金属層と、上記第１の金属層の上に、上記第１の金属層の幅より狭く積層された第２の金属層と、上記第２の金属層の上に、上記第２の金属層を完全に覆い、かつ上記第１の金属層の幅より狭く積層された保護層と、上記保護層の上に、上記保護層を完全に覆い、かつ上記第１の金属層に接触するように積層された電極層とを備えているため、接続部において電極層に欠陥が生じた場合でも、第２の金属層に含まれる金属が腐食することがない。 As described above, the active matrix substrate according to the present invention includes the connection portion, and the connection portion is formed on the first metal layer and the first metal layer on the first metal layer. A second metal layer laminated narrower than the width, and a protective layer completely covering the second metal layer on the second metal layer and laminated narrower than the width of the first metal layer And an electrode layer laminated so as to completely cover the protective layer and to be in contact with the first metal layer on the protective layer, the electrode layer has a defect at the connection portion. Even in this case, the metal contained in the second metal layer does not corrode.
〔第１の実施形態〕
本発明に係る液晶表示装置の第１の実施形態について、以下に説明する。
[First Embodiment]
A first embodiment of a liquid crystal display device according to the present invention will be described below.
本実施形態では、アクティブマトリクス型の液晶表示装置について説明する。 In this embodiment, an active matrix type liquid crystal display device will be described.
本実施形態に係る液晶表示装置は、アクティブマトリクス基板１０と、対向基板１１とが、液晶層（図示せず）を挟んで張り合わせられて形成されている。
In the liquid crystal display device according to this embodiment, an
アクティブマトリクス基板１０の全体像について、図２を参照して説明する。図２は、本実施形態におけるアクティブマトリクス基板１０を示す平面図である。
An overall image of the
アクティブマトリクス基板１０は、図２に示すように、画素電極がマトリクス状に配置されており、観察者に視認される画像を表示する表示領域２１と、表示領域の外側に設けられ、観察者に画像が視認されない非表示領域とに分けられる。当該非表示領域には、走査配線１０２が外部の信号を受けるための走査配線端子部２２、信号配線１０６が外部の信号を受けるための信号配線端子部２３などの端子部１２と、配線等の接続のために使用される配線接続部１４とが形成されている。
As shown in FIG. 2, the
また、アクティブマトリクス基板１０の配線構造について、図３を参照して説明する。図３は、本実施形態におけるアクティブマトリクス基板１０の配線構造を示す模式図である。
The wiring structure of the
図３に示すように、アクティブマトリクス基板１０には、複数の走査配線１０２と複数の信号配線１０６とが交差するように配置されており、その交差部近傍にＴＦＴ２６を有する画素部が形成されている。各ＴＦＴ２６に対応して、ドレイン電極１０７と、画素電極となる透明電極１１０とが設けられ、これらは電気的に接続されて画素電極／ドレイン電極接続部１３を形成している。また、画素電極との間に補助容量を形成するための補助容量配線２５が設けられている。
As shown in FIG. 3, in the
上記端子部１２、画素電極／ドレイン電極接続部１３、及び配線接続部１４は、アクティブマトリクス基板１０の外部に電気的に接続される接続部１６により構成される。
The
本実施形態における接続部１６の共通概念について、図１を参照して以下に説明する。図１は、本実施形態における接続部１６を簡略化した断面図を示す。
The common concept of the
本実施形態における接続部１６は、図１に示すように、第１の金属層１ｂと、第２の金属層１ａと、保護部（保護層）２と、電極端子（電極層）３とを備えている。第１の金属層１ｂと第２の金属層１ａとは、積層されて２層構造として形成され、１つの配線又は電極を構成している。図１に示すように、第２の金属層１ａは、第１の金属層１ｂの幅よりも小さい幅にて形成され、さらに保護部２によって完全に覆われている。電極端子３は、第１の金属層１ｂと接触して電気的に接続されるが、第２の金属層１ａとは、保護部２により隔てられている。
As shown in FIG. 1, the
なお、本発明における第１の金属層１ｂの材料としては、特に限定されないが、腐食しにくい金属を用いることが好ましく、例えばチタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、又はこれらの合金などを用いることができる。このような構成であれば、電極端子３の、第１の金属層１ｂと接触している部分に欠陥が生じても、第１の金属層１ｂに含まれる金属が腐食する心配はない。
In addition, although it does not specifically limit as a material of the
また、本発明における第２の金属層１ａには、どんな金属をも用いることができる。例えば銅（Ｃｕ）、Ｃｕ合金、アルミニウム（Ａｌ）などが挙げられ、Ｃｕ、Ｃｕ合金などが好ましい。Ｃｕ又はＣｕ合金であれば、抵抗が小さいため、第２の金属層１ａを含む配線又は電極の抵抗を小さくすることができる。
Further, any metal can be used for the
Ｃｕは、大気中において腐食しやすいという欠点を有しているが、第２の金属層１ａの材料としてＣｕ又はＣｕ合金を用いた場合にも、本発明の構成であれば、図１に示すように、第２の金属層１ａは保護部２により完全に覆われているため、大気に接触していないので、腐食する恐れがない。
Although Cu has a drawback of being easily corroded in the atmosphere, even when Cu or a Cu alloy is used as the material of the
また接続部１６における電極端子３は、外部との電気的なやりとりを行うためにアクティブマトリクス基板１０の表面に露出し、外部端子と接続され得る。従って、電極端子３には、図１に示すような欠陥部４が生じる可能性がある。しかし、本実施形態の電極端子３と第２の金属層１ａとは、保護部２により隔てられており接触していないので、電極端子３に欠陥部４のような欠陥が生じても第２の金属層１ａが大気中に露出することはない。従って本発明の構成であれば、第２の金属層１ａの材料に腐食しやすい金属を用いた場合にも、該金属の腐食を防止することができる。
In addition, the electrode terminal 3 in the
ここで、比較のために、従来のアクティブマトリクス基板における接続部３１６について、図１９を参照して以下に説明する。当該接続部３１６は、アクティブマトリクス基板の非表示領域に設けられる端子３１５に設けられている。図１９は、従来のアクティブマトリクス基板における端子３１５の平面図と、端子３１５が有する接続部３１６の断面図とを示す図である。
Here, for comparison, a
端子３１５は、アクティブマトリクス基板の非表示領域において、外部と電気的なやりとりを行うために形成され、接続部３１６を有している。接続部３１６は、配線又は電極を構成する金属層３０１と、保護部３０２と、電極端子３０３とを備えている。図１９に示すように、従来の接続部３１６においては、金属層３０１と電極端子３０３とが接触して形成されている。従って、電極端子３０３に図１９に示すような欠陥部３０４が生じた際には、金属層３０１が大気中に露出することにより、あるいは欠陥部３０４から水分が浸入することにより、欠陥部３０４を起点として、金属層３０１に含まれる金属が腐食する。特に金属層３０１が、Ｃｕなどの腐食しやすい金属を含む場合には、図１９の右下の図に示すように、該金属の腐食が進行し、金属層３０１により構成される配線又は電極が断線を起こす。しかし、本発明の構成であれば、このような金属の腐食の可能性が非常に低いため、配線及び電極が断線する恐れがない。
The terminal 315 is formed for electrical exchange with the outside in the non-display area of the active matrix substrate, and has a
本実施形態における接続部１６の作製方法について、以下に説明する。本実施形態における接続部１６は、アクティブマトリクス基板１０を製造する工程を流用して作られる。そこでまず、以下に本実施形態におけるアクティブマトリクス基板１０の製造工程について説明する。
A method for manufacturing the
なお、本実施形態の接続部１６における第１の金属層１ｂ及び第２の金属層１ａは、該接続部１６が形成される場所によって、後述する、下層走査配線１０２ｂ及び上層走査配線１０２ａからなる走査配線、下層信号配線１０６ｂ及び上層信号配線１０６ａからなる信号配線、又は、下層ドレイン電極１０７ｂ及び上層ドレイン電極１０７ａからなるドレイン電極を構成している。従って、接続部１６の第１の金属層１ｂは、下層走査配線１０２ｂ、下層信号配線１０６ｂ又は下層ドレイン電極１０７ｂの何れかに相当し、第２の金属層１ａは、上層走査配線１０２ａ、上層信号配線１０６ａ又は上層ドレイン電極１０７ａの何れかに相当している。
Note that the
本実施形態においては、第１の金属層１ｂにＴｉ、第２の金属層１ａにＣｕを用いた場合を例にして説明する。
In the present embodiment, a case where Ti is used for the
（アクティブマトリクス基板１０の製造工程）
本実施形態におけるアクティブマトリクス基板１０は、５回のフォトリソグラフィ工程によって製造される。
(Manufacturing process of active matrix substrate 10)
The
ここで、図４（ａ）〜図４（ｅ）を参照しながら、本実施形態のアクティブマトリクス基板１０の製造工程を工程順に（１）〜（５）に説明する。図４（ａ）〜図４（ｅ）は、第１の実施形態におけるアクティブマトリクス基板１０の製造工程を示す断面図であり、各工程が終了した時点での断面構造を示す。また、図４（ａ）〜図４（ｅ）は、アクティブマトリクス基板１０のＴＦＴ付近の一部分のみを示している。従って、ここでは、ＴＦＴ付近の製造工程について説明する。
Here, the manufacturing process of the
（１）第１工程
第１工程では、図４（ａ）に示すように、下層走査配線１０２ｂと上層走査配線１０２ａとを備える走査配線を形成する。まず、ガラス１０１上にスパッタ法により下層走査配線１０２ｂとしてＴｉ、及び上層走査配線１０２ａとしてＣｕを連続して成膜した後に、フォトリソグラフィによりレジストパターンを形成する。その後、後述する方法によりウェットエッチングを行い、下層走査配線１０２ｂ及び上層走査配線１０２ａのパターンを形成した後、レジストを剥離洗浄する。
(1) First Step In the first step, as shown in FIG. 4A, a scanning wiring including a lower
本工程では、特に限定されないが、Ｔｉを３０〜１５０ｎｍ、Ｃｕを２００〜５００ｎｍ成膜することが好ましい。 In this step, although not particularly limited, it is preferable to form a Ti film with a thickness of 30 to 150 nm and a Cu film with a thickness of 200 to 500 nm.
（２）第２工程
第２工程では、図４（ｂ）に示すように、第１の保護層１０３、チャネル層１０４及び電極コンタクト層１０５を形成する。まず、ＣＶＤ法により、第１の保護層１０３として窒化シリコン、チャネル層１０４としてアモルファスシリコン、及び電極コンタクト層１０５としてｎ＋アモルファスシリコンを連続して成膜した後、フォトリソグラフィによりレジストパターンを形成する。その後、ドライエッチングを行い、チャネル層１０４及び電極コンタクト層１０５のパターンを形成した後、レジストを剥離洗浄する。
(2) Second Step In the second step, as shown in FIG. 4B, the first
本工程では、特に限定されないが、第１の保護層１０３としての窒化シリコンを２００〜５００ｎｍ、チャネル層１０４としてのアモルファスシリコンを３０〜３００ｎｍ、電極コンタクト層１０５としてのｎ＋アモルファスシリコンを５０〜１５０ｎｍ成膜することが好ましい。
In this step, although not particularly limited, silicon nitride as the first
（３）第３工程
第３工程では、図４（ｃ）に示すように、下層信号配線１０６ｂと上層信号配線１０６ａとを備える信号配線、及び下層ドレイン電極１０７ｂと上層ドレイン電極１０７ａとを備えるドレイン電極、を形成する。信号配線とドレイン電極とは、同一の層に同時に成膜された後、パターニングによってそれぞれが形成される。
(3) Third Step In the third step, as shown in FIG. 4C, the signal wiring including the lower
まず、スパッタ法により下層信号配線１０６ｂ及び下層ドレイン電極１０７ｂとしてＴｉ、上層信号配線１０６ａ及び上層ドレイン電極１０７ａとしてＣｕを連続して成膜した後に、フォトリソグラフィによりレジストパターンを形成する。その後、後述する方法によりウェットエッチングを行い、下層信号配線１０６ｂ、上層信号配線１０６ａ、下層ドレイン電極１０７ｂ、及び上層ドレイン電極１０７ａそれぞれのパターンを形成する。さらに、ドライエッチングにより、電極コンタクト層１０５の一部を除去する。その後、レジストを剥離洗浄する。
First, Ti is continuously formed as the lower
本工程では、特に限定されないが、Ｔｉを３０〜１５０ｎｍ、Ｃｕを１００〜４００ｎｍ成膜することが好ましい。 In this step, although not particularly limited, it is preferable to form a film of 30 to 150 nm of Ti and 100 to 400 nm of Cu.
（４）第４工程
第４工程では、図４（ｄ）に示すように、第２の保護層１０８及び層間絶縁膜１０９を形成する。まず、ＣＶＤ法により、第２の保護層１０８として窒化シリコンを成膜する。次いで、層間絶縁膜１０９として感光性層間絶縁膜材料を成膜した後に、フォトリソグラフィによりパターン形成する。その後、ドライエッチングを行い、第２の保護層１０８及び層間絶縁膜１０９のパターンを形成する。
(4) Fourth Step In the fourth step, as shown in FIG. 4D, the second
本工程では、特に限定されないが、第２の保護層１０８としての窒化シリコンを１００〜７００ｎｍ成膜することが好ましい。
In this step, although not particularly limited, silicon nitride as the second
（５）第５工程
第５工程では、図４（ｅ）に示すように、透明電極１１０を形成する。まず、スパッタ法により透明電極１１０を形成するための膜として酸化インジウムスズ（ＩＴＯ）または酸化インジウム−酸化亜鉛（ＩＺＯ）などの透明導電材料を成膜した後に、フォトリソグラフィによりレジストパターンを形成する。その後、ウェットエッチングにより、透明電極１１０のパターンを形成した後、レジストを剥離洗浄する。
(5) Fifth Step In the fifth step, the
本工程では、特に限定されないが、透明電極１１０としての透明導電材料を５０〜２００ｎｍ成膜することが好ましい。
In this step, although not particularly limited, it is preferable to form a transparent conductive material as the
以上の工程によって、アクティブマトリクス基板１０が製造される。ただし、本発明では、上述したような材料や、各層の厚さに必ずしも限定されることはなく、アクティブマトリクス基板の材料として従来から一般的に使用されているものを使用することができる。
The
上述した工程にてアクティブマトリクス基板１０が製造されるのと同時に、該基板１０の所定の位置に、端子部１２、画素電極／ドレイン電極接続部１３、配線接続部１４などを構成する接続部１６が形成される。
At the same time that the
本実施形態の接続部１６における第２の金属層１ａは、図１に示すように、第１の金属層１ｂの幅よりも狭い幅にて形成される。つまり、接続部１６により構成される端子部１２、画素電極／ドレイン電極接続部１３、配線接続部１４などにおいて、第２の金属層１ａに相当する上層走査配線１０２ａ、上層信号配線１０６ａ又は上層ドレイン電極１０７ａは、第１の金属層１ｂに相当する下層走査配線１０２ｂ、下層信号配線１０６ｂ又は下層ドレイン電極１０７ｂの幅よりも狭い幅にて形成される。
As shown in FIG. 1, the
このような構造にするために、本実施形態においては、上述した第１工程及び第３工程におけるウェットエッチングを、以下に説明する方法により行う。 In order to obtain such a structure, in the present embodiment, the wet etching in the first step and the third step described above is performed by the method described below.
本実施形態におけるウェットエッチング方法について、図５（ａ）〜図５（ｃ）を参照して説明する。図５（ａ）〜図５（ｃ）は、第１の実施形態におけるウェットエッチング方法を示す断面図である。なお図５（ａ）〜図５（ｃ）には、第１工程における端子部１２の断面図を示す。従って、ここでは端子部１２における第１工程のウェットエッチング方法を例にして説明するが、第３工程にてウェットエッチングする際、また他の接続部１６においてウェットエッチングする際にも、同様の方法を用いることができる。
The wet etching method in the present embodiment will be described with reference to FIGS. 5 (a) to 5 (c). FIG. 5A to FIG. 5C are cross-sectional views illustrating the wet etching method according to the first embodiment. 5A to 5C are cross-sectional views of the
図５（ａ）〜図５（ｃ）を参照して、本実施形態におけるウェットエッチング方法について以下（１）〜（３）に説明する。 With reference to FIGS. 5A to 5C, the wet etching method according to the present embodiment will be described below as (1) to (3).
（１）第１工程におけるウェットエッチング時には、図５（ａ）に示すように、ガラス１０１上に下層走査配線１０２ｂとしてＴｉ、及び上層走査配線１０２ａとしてＣｕが成膜され、フォトリソグラフィによりレジスト１１１が形成されている。
(1) At the time of wet etching in the first step, as shown in FIG. 5A, Ti is formed on the
（２）次に、過酸化水素（Ｈ２Ｏ２）とフッ素化合物とを含むエッチャントを用いて、ウェットエッチングを行い、図５（ｂ）に示すように、Ｔｉ及びＣｕを同時にエッチングする。本実施形態においては、Ｈ２Ｏ２濃度が５％以上２０％未満、かつフッ素化合物濃度が０．５％以上３％未満であるエッチャントを用いることが好ましい。これにより、Ｔｉよりも早くＣｕをエッチングさせることができる。その結果、図５（ｂ）に示すように、Ｃｕのシフト量（エッチングレート）をＴｉのシフト量よりも大きくさせることによって、上層走査配線１０２ａの幅を下層走査配線１０２ｂの幅よりも狭く形成させる。
(2) Next, wet etching is performed using an etchant containing hydrogen peroxide (H 2 O 2 ) and a fluorine compound, and Ti and Cu are simultaneously etched as shown in FIG. In the present embodiment, it is preferable to use an etchant having a H 2 O 2 concentration of 5% or more and less than 20% and a fluorine compound concentration of 0.5% or more and less than 3%. Thereby, Cu can be etched faster than Ti. As a result, as shown in FIG. 5B, the
なお、本実施形態に用いるエッチャントは、特に限定されないが、Ｈ２Ｏ２とフッ素化合物とを含むものであることが好ましい。このような構成であれば、エッチャントに含まれるＨ２Ｏ２の濃度によってＣｕのシフト量を調節することができ、一方フッ素化合物の濃度によってＴｉのシフト量を調節することができる。従って、エッチャントに含まれるＨ２Ｏ２及びフッ素化合物の濃度を、Ｃｕ及びＴｉの望ましいシフト量に基づいて、適宜調整することが好ましい。 The etchant used in the present embodiment is not particularly limited, but preferably contains H 2 O 2 and a fluorine compound. With such a configuration, the shift amount of Cu can be adjusted by the concentration of H 2 O 2 contained in the etchant, while the shift amount of Ti can be adjusted by the concentration of the fluorine compound. Therefore, it is preferable to appropriately adjust the concentrations of H 2 O 2 and the fluorine compound contained in the etchant based on the desired shift amounts of Cu and Ti.
（３）続いて、レジスト１１１を剥離洗浄し、図５（ｃ）に示すような走査配線（１０２ａ及び１０２ｂ）のパターンを完成させる。 (3) Subsequently, the resist 111 is peeled and washed to complete the pattern of the scanning wiring (102a and 102b) as shown in FIG.
本実施形態の第３工程においてウェットエッチングする際にも、上述した方法を用いて信号配線及びドレイン電極のパターンを形成する。 When wet etching is performed in the third step of the present embodiment, the pattern of the signal wiring and the drain electrode is formed using the above-described method.
上述した製造方法を用いることにより、本実施形態の接続部１６を作製することができる。ここで、接続部により構成される端子部１２、画素電極／ドレイン電極接続部１３、及び配線接続部１４それぞれの構造について以下に説明する。なお、各接続部は、上述したアクティブマトリクス基板１０の製造工程に基づいて、当該各工程において形成するパターンを変えることによって作製される。
By using the manufacturing method described above, the
（端子部１２）
本実施形態における端子部１２の構造について、図７を参照して以下に説明する。図７は、第１の実施形態における端子部１２の構造を示す断面図である。
(Terminal 12)
The structure of the
端子部１２は、アクティブマトリクス基板１０の非表示領域において、走査配線、信号配線などが外部からの信号を直接受けるために設けられる。ここでは、走査配線が外部からの信号を受けるために設けられた端子部１２を例にして説明する。
The
本実施形態の端子部１２では、図７に示すように、上層走査配線１０２ａが第１の保護層１０３によって完全に覆われている。また、上層走査配線１０２ａと透明電極１１０との間には、第１の保護層１０３、第２の保護層１０８及び層間絶縁膜１０９が形成されている。そして、上層走査配線１０２ａよりも幅広く形成された下層走査配線１０２ｂに、透明電極１１０が接触している。
In the
端子部１２における透明電極１１０は、電極端子３として用いられ、ドライバ、フレキシブルプリント基板などが実装される。従って、透明電極１１０に欠陥が生じる可能性があるが、本実施形態における端子部１２は、透明電極１１０と上層走査配線１０２ａとが接触していないので、透明電極１１０に欠陥が生じ、水分等が浸入した場合でも、上層走査配線１０２ａに含まれる金属が腐食する心配はない。
The
なお、本実施形態の端子部１２における上層走査配線１０２ａと下層走査配線１０２ｂとは、ウェットエッチングする際にシフト量に差があるため、図７に示すようにシフト量差５を有している。シフト量差５が大きいほど下層走査配線１０２ｂと透明電極１１０とを容易に接触させることができ、また小さいほど配線の抵抗を小さくすることができる。従って、シフト量差５は、特に限定されないが、約０．５〜１０μｍであることが好ましい。このような構成であれば、下層走査配線１０２ｂと透明電極１１０とを容易に接触させることができ、また配線における抵抗が大きくならない。また、上述した端子部１２に限らず、端子部１２以外の接続部１６における走査配線、信号配線、ドレイン電極などにおいても、図７のようなシフト量差５を有しており、その好ましい大きさについては、上述した端子部１２の場合と同様である。
Note that the upper-
（画素電極／ドレイン電極接続部１３）
画素電極／ドレイン電極接続部１３は、アクティブマトリクス基板１０のＴＦＴに設けられ、画素電極とドレイン電極とを電気的に接続する部分である。
(Pixel electrode / drain electrode connection portion 13)
The pixel electrode / drain
画素電極／ドレイン電極接続部１３の構造について、図８を参照して以下に説明する。図８は、第１の実施形態における画素電極／ドレイン電極接続部１３の構造を示す断面図である。
The structure of the pixel electrode / drain
本実施形態の画素電極／ドレイン電極接続部１３では、図８に示すように、上層ドレイン電極１０７ａが第２の保護層１０８によって完全に覆われている。また、上層ドレイン電極１０７ａと透明電極１１０との間には、第２の保護層１０８及び層間絶縁膜１０９が形成されている。そして、上層ドレイン電極１０７ａよりも幅広く形成された下層ドレイン電極１０７ｂに、透明電極１１０が接触している。
In the pixel electrode / drain
画素電極／ドレイン電極接続部１３に形成された当該透明電極１１０は、画素電極（電極端子）を構成している。画素電極は、アクティブマトリクス基板１０の表面に露出しているため、透明電極１１０に欠陥が生じる可能性があるが、本実施形態における画素電極／ドレイン電極接続部１３は、透明電極１１０と上層ドレイン電極１０７ａとが接触していないので、透明電極１１０に欠陥が生じ、水分等が浸入した場合でも、上層ドレイン電極１０７ａに含まれる金属が腐食する心配はない。
The
（配線接続部１４）
配線接続部１４は、アクティブマトリクス基板１０の非表示領域に設けられ、走査配線と信号配線とを接続する等、配線を接続する部分である。
(Wiring connection part 14)
The
配線接続部１４の構造について、図９を参照して以下に説明する。図９は、本実施形態における配線接続部１４の構造を示す断面図である。
The structure of the
本実施形態の配線接続部１４では、図９に示すように、上層信号配線１０６ａが第２の保護層１０８によって完全に覆われている。また、上層走査配線１０２ａは、第１の保護層１０３によって完全に覆われている。信号配線と走査配線との間には、チャネル層１０４と電極コンタクト層１０５が除かれ、さらに第１の保護層１０３が除かれて、コンタクトホールが設けられている。該コンタクトホールを覆うように、透明電極１１０が設けられることにより、上層信号配線１０６ａよりも幅広く形成された下層信号配線１０６ｂと、上層走査配線１０２ａよりも幅広く形成された下層走査配線１０２ｂとに、透明電極１１０が接触し、その結果信号配線と走査配線とが接続される。
In the
上層信号配線１０６ａと透明電極１１０との間には、第２の保護層１０８及び層間絶縁膜１０９が形成されている。また、上層走査配線１０２ａと透明電極１１０との間には、第１の保護層１０３、第２の保護層１０８及び層間絶縁膜１０９が形成されている。従って、配線接続部１４における透明電極１１０（電極端子）に欠陥が生じ、水分等が浸入した場合でも、上層信号配線１０６ａ及び上層走査配線１０２ａに含まれる金属が腐食する心配はない。
A second
（対向基板１１）
本実施形態における対向基板１１は、３回のフォトリソグラフィ工程によって製造される。
(Opposing substrate 11)
The
以下に、図１０（ａ）〜図１０（ｃ）を参照しながら、本実施形態における対向基板１１の製造工程を工程順に（１）〜（３）に説明する。図１０（ａ）〜図１０（ｃ）は、本実施形態における対向基板１１の製造工程を示す断面図であり、各工程が終了した時点での断面構造を示す。
Below, the manufacturing process of the opposing
（１）図１０（ａ）に示すように、ガラス２０１上に、感光性材料を用い、フォトリソグラフィによりブラックマトリクス２０２、及び、赤、緑又は青のカラーフィルター２０３層を形成する。
(1) As shown in FIG. 10A, a
（２）図１０（ｂ）に示すように、スパッタ法により透明電極２０４を５０〜２００ｎｍ堆積した後、フォトリソグラフィ及びウェットエッチングによりパターンを形成することで、対向電極を形成する。
(2) As shown in FIG. 10B, after depositing the
（３）図１０（ｃ）に示すように、感光性材料を用い、フォトリソグラフィにより、フォトスペーサ２０５を形成する。
(3) As shown in FIG. 10C, a
さらに、本実施形態におけるアクティブマトリクス基板１０と対向基板１１とを貼り合わせ、液晶層を形成する方法について以下に説明する。
Furthermore, a method for bonding the
（１）まず、アクティブマトリクス基板１０及び対向基板１１に、配向膜としてポリイミドを印刷法により形成する。
(1) First, polyimide is formed as an alignment film on the
（２）次に、アクティブマトリクス基板１０及び対向基板１１を、シール剤を印刷し、液晶を滴下した後に貼り合わせる。
(2) Next, the
（３）貼り合わせた上記の基板を、ダイシングにより分断する。 (3) The bonded substrates are cut by dicing.
以上の工程により、アクティブマトリクス基板１０と対向基板１１とを重ねて配置し、その間に液晶層が形成された、本実施形態の液晶表示装置が製造される。
Through the above steps, the liquid crystal display device of this embodiment in which the
〔第２の実施形態〕
本発明に係る液晶表示装置の第２の実施形態について、以下に説明する。
[Second Embodiment]
A second embodiment of the liquid crystal display device according to the present invention will be described below.
第２の実施形態においては、アクティブマトリクス基板の製造工程のみが第１の実施形態と異なっており、他は第１の実施形態と同様に構成されている。よって、本実施形態では、第１の実施形態と異なる点のみについて説明し、同様の構成の部材には同じ部材番号を付してその説明は省略する。 In the second embodiment, only the manufacturing process of the active matrix substrate is different from that of the first embodiment, and the other configuration is the same as that of the first embodiment. Therefore, in this embodiment, only points different from the first embodiment will be described, and members having the same configuration are denoted by the same member numbers, and description thereof is omitted.
以下に、図４（ａ）〜図４（ｅ）を参照しながら、本実施形態におけるアクティブマトリクス基板１０の製造工程を工程順に（１）〜（５）に説明する。
Hereinafter, the manufacturing process of the
（１）第１工程
第１工程では、図４（ａ）に示すように、下層走査配線１０２ｂと上層走査配線１０２ａとを備える走査配線を形成する。まず、ガラス１０１上にスパッタ法により下層走査配線１０２ｂとしてＴｉ、及び上層走査配線１０２ａとしてＣｕを連続して成膜した後に、フォトリソグラフィによりレジストパターンを形成する。その後、後述する方法によりウェットエッチング及びドライエッチングを行い、下層走査配線１０２ｂ及び上層走査配線１０２ａのパターンを形成した後、レジストを剥離洗浄する。
(1) First Step In the first step, as shown in FIG. 4A, a scanning wiring including a lower
本工程では、特に限定されないが、Ｔｉを３０〜１５０ｎｍ、Ｃｕを２００〜５００ｎｍ成膜することが好ましい。 In this step, although not particularly limited, it is preferable to form a Ti film with a thickness of 30 to 150 nm and a Cu film with a thickness of 200 to 500 nm.
（２）第２工程
第２工程では、図４（ｂ）に示すように、第１の保護層１０３、チャネル層１０４及び電極コンタクト層１０５を形成する。まず、ＣＶＤ法により、第１の保護層１０３として窒化シリコン、チャネル層１０４としてアモルファスシリコン、及び電極コンタクト層１０５としてｎ＋アモルファスシリコンを連続して成膜した後、フォトリソグラフィによりレジストパターンを形成する。その後、ドライエッチングを行い、チャネル層１０４及び電極コンタクト層１０５のパターンを形成した後、レジストを剥離洗浄する。
(2) Second Step In the second step, as shown in FIG. 4B, the first
本工程では、特に限定されないが、第１の保護層１０３としての窒化シリコンを２００〜５００ｎｍ、チャネル層１０４としてのアモルファスシリコンを３０〜３００ｎｍ、電極コンタクト層１０５としてのｎ＋アモルファスシリコンを５０〜１５０ｎｍ成膜することが好ましい。
In this step, although not particularly limited, silicon nitride as the first
（３）第３工程
第３工程では、図４（ｃ）に示すように、下層信号配線１０６ｂと上層信号配線１０６ａとを備える信号配線、及び下層ドレイン電極１０７ｂと上層ドレイン電極１０７ａとを備えるドレイン電極、を形成する。信号配線とドレイン電極とは、同一の層に同時に成膜された後、パターニングによってそれぞれが形成される。
(3) Third Step In the third step, as shown in FIG. 4C, the signal wiring including the lower
まず、スパッタ法により下層信号配線１０６ｂ及び下層ドレイン電極１０７ｂとしてＴｉ、上層信号配線１０６ａ及び上層ドレイン電極１０７ａとしてＣｕを連続して成膜した後に、フォトリソグラフィによりレジストパターンを形成する。その後、後述する方法によりウェットエッチング及びドライエッチングを行い、下層信号配線１０６ｂ、上層信号配線１０６ａ、下層ドレイン電極１０７ｂ、及び上層ドレイン電極１０７ａそれぞれのパターンを形成する。さらに、ドライエッチングにより、電極コンタクト層１０５の一部を除去する。その後、レジストを剥離洗浄する。
First, Ti is continuously formed as the lower
本工程では、特に限定されないが、Ｔｉを３０〜１５０ｎｍ、Ｃｕを１００〜４００ｎｍ成膜することが好ましい。 In this step, although not particularly limited, it is preferable to form a film of 30 to 150 nm of Ti and 100 to 400 nm of Cu.
（４）第４工程
第４工程では、図４（ｄ）に示すように、第２の保護層１０８及び層間絶縁膜１０９を形成する。まず、ＣＶＤ法により、第２の保護層１０８として窒化シリコンを成膜する。次いで、層間絶縁膜１０９として感光性層間絶縁膜材料を成膜した後に、フォトリソグラフィによりパターン形成する。その後、ドライエッチングを行い、第２の保護層１０８及び層間絶縁膜１０９のパターンを形成する。
(4) Fourth Step In the fourth step, as shown in FIG. 4D, the second
本工程では、特に限定されないが、第２の保護層１０８としての窒化シリコンを１００〜７００ｎｍ成膜することが好ましい。
In this step, although not particularly limited, silicon nitride as the second
（５）第５工程
第５工程では、図４（ｅ）に示すように、透明電極１１０を形成する。まず、スパッタ法により透明電極１１０を形成するための膜としてＩＴＯ（またはＩＺＯ）などの透明導電材料を成膜した後に、フォトリソグラフィによりレジストパターンを形成する。その後、ウェットエッチングにより、透明電極１１０のパターンを形成した後、レジストを剥離洗浄する。
(5) Fifth Step In the fifth step, the
本工程では、特に限定されないが、透明電極１１０としての透明導電材料を５０〜２００ｎｍ成膜することが好ましい。
In this step, although not particularly limited, it is preferable to form a transparent conductive material as the
以上の工程によって、アクティブマトリクス基板１０が製造される。
The
本実施形態においては、第１工程及び第３工程におけるウェットエッチング及びドライエッチングを、以下に説明する方法により行う。 In the present embodiment, wet etching and dry etching in the first step and the third step are performed by the method described below.
本実施形態におけるウェットエッチング及びドライエッチングの方法について、図６（ａ）〜図６（ｄ）を参照して説明する。図６（ａ）〜図６（ｄ）は、第２の実施形態におけるウェットエッチング及びドライエッチングの方法を示す断面図である。なお図６（ａ）〜図６（ｄ）には、端子部１２における第１工程の断面図を示す。従って、ここでは端子部１２における、第１工程のウェットエッチング及びドライエッチングの方法を例にして説明するが、第３工程にてウェットエッチング及びドライエッチングする際、また他の接続部１６においてウェットエッチング及びドライエッチングする際にも、同様の方法を用いることができる。
A method of wet etching and dry etching in the present embodiment will be described with reference to FIGS. 6 (a) to 6 (d). FIG. 6A to FIG. 6D are cross-sectional views showing a wet etching method and a dry etching method in the second embodiment. FIGS. 6A to 6D are cross-sectional views of the first step in the
図６（ａ）〜図６（ｄ）を参照して、本実施形態におけるウェットエッチング及びドライエッチングの方法について以下（１）〜（４）に説明する。 With reference to FIGS. 6A to 6D, wet etching and dry etching methods in the present embodiment will be described below as (1) to (4).
（１）第１工程におけるウェットエッチング及びドライエッチング時には、図６（ａ）に示すように、ガラス１０１上に下層走査配線１０２ｂとしてＴｉ、及び上層走査配線１０２ａとしてＣｕが成膜され、フォトリソグラフィによりレジスト１１１が形成されている。
(1) At the time of wet etching and dry etching in the first process, as shown in FIG. 6A, Ti is formed as a lower
（２）次に、過酸化水素（Ｈ２Ｏ２）を含むエッチャントを用いて、ウェットエッチングを行い、図６（ｂ）に示すように、Ｃｕをエッチングする。本実施形態においては、当該ウェットエッチングを、Ｃｕがレジスト１１１の幅と同じ幅にてエッチングされる時間より長く、例えば当該時間の１．３〜３倍の時間などにて行うことが好ましい。これにより、図６（ｂ）に示すように、Ｃｕがレジスト１１１の幅より狭くエッチングされる。 (2) Next, wet etching is performed using an etchant containing hydrogen peroxide (H 2 O 2 ), and Cu is etched as shown in FIG. In the present embodiment, it is preferable that the wet etching is performed longer than the time when Cu is etched with the same width as the width of the resist 111, for example, 1.3 to 3 times the time. Thereby, as shown in FIG. 6B, Cu is etched to be narrower than the width of the resist 111.
（３）続いて、ドライエッチングを行い、図６（ｃ）に示すように、Ｔｉをエッチングする。これにより、Ｔｉは、レジスト１１１の幅と同じ幅にてエッチングされる。 (3) Subsequently, dry etching is performed, and Ti is etched as shown in FIG. Thereby, Ti is etched with the same width as the width of the resist 111.
（４）レジスト１１１を剥離洗浄し、図６（ｄ）に示すような走査配線（１０２ａ、１０２ｂ）のパターンを完成させる。 (4) The resist 111 is peeled and washed to complete the pattern of the scanning wiring (102a, 102b) as shown in FIG.
本実施形態においては、ウェットエッチングにおいてレジスト１１１がエッチングされないので、Ｃｕがレジスト１１１の幅よりも狭くエッチングされ、その後のドライエッチングにおいては、Ｔｉがレジスト１１１と同じ幅にてエッチングされるため、ＣｕとＴｉとのシフト量差を大きくすることができる。なお、本実施形態におけるウェットエッチングする時間は、特に限定されないが、Ｃｕ及びＴｉの望ましいシフト量差に基づいて、適宜調整することが好ましい。 In this embodiment, since the resist 111 is not etched in the wet etching, Cu is etched to be narrower than the width of the resist 111, and in the subsequent dry etching, Ti is etched with the same width as the resist 111. The difference in shift amount between Ti and Ti can be increased. Note that the wet etching time in the present embodiment is not particularly limited, but it is preferable to adjust appropriately based on a desirable shift amount difference between Cu and Ti.
このように、本実施形態においては、Ｃｕのシフト量をＴｉのシフト量よりも大きくさせることによって、上層走査配線１０２ａの幅を下層走査配線１０２ｂの幅よりも狭く形成させる。
As described above, in this embodiment, the width of the
本実施形態の第３工程においてウェットエッチング及びドライエッチングする際にも、上述した方法を用いて信号配線及びドレイン電極のパターンを形成する。 When wet etching and dry etching are performed in the third step of this embodiment, signal wiring and drain electrode patterns are formed using the above-described method.
上述したように形成された、本実施形態における端子部１２、画素電極／ドレイン電極接続部１３又は配線接続部１４では、上層走査配線１０２ａ、上層信号配線１０６ａ又は上層ドレイン電極１０７ａは、透明電極１１０に接触していないので、透明電極１１０に欠陥が生じ、水分等が浸入した場合でも、腐食する心配がない。
In the
〔第３の実施形態〕
本発明に係る液晶表示装置の第３の実施形態について、以下に説明する。
[Third Embodiment]
A third embodiment of the liquid crystal display device according to the present invention will be described below.
第３の実施形態においては、アクティブマトリクス基板において、層間絶縁膜１０９がない点のみが第１の実施形態と異なっており、他は第１の実施形態と同様に構成されている。よって、本実施形態では、第１の実施形態と異なる点のみについて説明し、同様の構成の部材には同じ部材番号を付してその説明は省略する。
In the third embodiment, the active matrix substrate is different from the first embodiment only in that the
以下に、図１１（ａ）〜図１１（ｅ）を参照しながら、本実施形態におけるアクティブマトリクス基板１０の製造工程を工程順に（１）〜（５）に説明する。図１１（ａ）〜図１１（ｅ）は、第３の実施形態におけるアクティブマトリクス基板１０の製造工程を示す断面図であり、各工程が終了した時点での断面構造を示す。また、図１１（ａ）〜図１１（ｅ）は、アクティブマトリクス基板１０のＴＦＴ付近の一部分のみを示している。従って、ここでは、ＴＦＴ付近の製造工程について説明する。
Hereinafter, the manufacturing process of the
（１）第１工程
第１工程では、図１１（ａ）に示すように、下層走査配線１０２ｂと上層走査配線１０２ａとを備える走査配線を形成する。まず、ガラス１０１上にスパッタ法により下層走査配線１０２ｂとしてＴｉ、及び上層走査配線１０２ａとしてＣｕを連続して成膜した後に、フォトリソグラフィによりレジストパターンを形成する。その後、第１の実施形態に記載した方法によりウェットエッチングを行い、下層走査配線１０２ｂ及び上層走査配線１０２ａのパターンを形成した後、レジストを剥離洗浄する。
(1) First Step In the first step, as shown in FIG. 11A, a scanning wiring including a lower
本工程では、特に限定されないが、Ｔｉを３０〜１５０ｎｍ、Ｃｕを２００〜５００ｎｍ成膜することが好ましい。 In this step, although not particularly limited, it is preferable to form a Ti film with a thickness of 30 to 150 nm and a Cu film with a thickness of 200 to 500 nm.
（２）第２工程
第２工程では、図１１（ｂ）に示すように、第１の保護層１０３、チャネル層１０４及び電極コンタクト層１０５を形成する。まず、ＣＶＤ法により、第１の保護層１０３として窒化シリコン、チャネル層１０４としてアモルファスシリコン、及び電極コンタクト層１０５としてｎ＋アモルファスシリコンを連続して成膜した後、フォトリソグラフィによりレジストパターンを形成する。その後、ドライエッチングを行い、チャネル層１０４及び電極コンタクト層１０５のパターンを形成した後、レジストを剥離洗浄する。
(2) Second Step In the second step, as shown in FIG. 11B, a first
本工程では、特に限定されないが、第１の保護層１０３としての窒化シリコンを２００〜５００ｎｍ、チャネル層１０４としてのアモルファスシリコンを３０〜３００ｎｍ、電極コンタクト層１０５としてのｎ＋アモルファスシリコンを５０〜１５０ｎｍ成膜することが好ましい。
In this step, although not particularly limited, silicon nitride as the first
（３）第３工程
第３工程では、図１１（ｃ）に示すように、下層信号配線１０６ｂと上層信号配線１０６ａとを備える信号配線、及び下層ドレイン電極１０７ｂと上層ドレイン電極１０７ａとを備えるドレイン電極、を形成する。信号配線とドレイン電極とは、同一の層に同時に成膜された後、パターニングによってそれぞれが形成される。
(3) Third Step In the third step, as shown in FIG. 11C, the signal wiring including the lower
まず、スパッタ法により下層信号配線１０６ｂ及び下層ドレイン電極１０７ｂとしてＴｉ、上層信号配線１０６ａ及び上層ドレイン電極１０７ａとしてＣｕを連続して成膜した後に、フォトリソグラフィによりレジストパターンを形成する。その後、第１の実施形態に記載した方法によりウェットエッチングを行い、下層信号配線１０６ｂ、上層信号配線１０６ａ、下層ドレイン電極１０７ｂ、及び上層ドレイン電極１０７ａそれぞれのパターンを形成する。さらに、ドライエッチングにより、電極コンタクト層１０５の一部を除去する。その後、レジストを剥離洗浄する。
First, Ti is continuously formed as the lower
本工程では、特に限定されないが、Ｔｉを３０〜１５０ｎｍ、Ｃｕを１００〜４００ｎｍ成膜することが好ましい。 In this step, although not particularly limited, it is preferable to form a film of 30 to 150 nm of Ti and 100 to 400 nm of Cu.
（４）第４工程
第４工程では、図１１（ｄ）に示すように、第２の保護層１０８を形成する。まず、ＣＶＤ法により、第２の保護層１０８として窒化シリコンを成膜した後に、フォトリソグラフィによりレジストパターンを形成する。ドライエッチングにより、第２の保護層１０８のパターンを形成した後、レジストを剥離洗浄する。
(4) Fourth Step In the fourth step, as shown in FIG. 11D, the second
本工程では、特に限定されないが、第２の保護層１０８としての窒化シリコンを１００〜７００ｎｍ成膜することが好ましい。
In this step, although not particularly limited, silicon nitride as the second
（５）第５工程
第５工程では、図１１（ｅ）に示すように、透明電極１１０を形成する。まず、スパッタ法により透明電極１１０を形成するための膜としてＩＴＯ（またはＩＺＯ）などの透明導電材料を成膜した後に、フォトリソグラフィによりレジストパターンを形成する。その後、ウェットエッチングにより、透明電極１１０のパターンを形成した後、レジストを剥離洗浄する。
(5) Fifth Step In the fifth step, the
本工程では、特に限定されないが、透明電極１１０としての透明導電材料を５０〜２００ｎｍ成膜することが好ましい。
In this step, although not particularly limited, it is preferable to form a transparent conductive material as the
以上の工程によって、アクティブマトリクス基板１０が製造される。
The
次に、上述した工程にてアクティブマトリクス基板１０が製造されるのと同時に、該基板１０の所定の位置に形成される、端子部１２、画素電極／ドレイン電極接続部１３、配線接続部１４の構造について、図１２、図１３及び図１４を参照して説明する。図１２は、第３の実施形態における端子部１２の構造を示す断面図であり、図１３は、第３の実施形態における画素電極／ドレイン電極接続部１３の構造を示す断面図であり、図１４は、第３の実施形態における配線接続部１４の構造を示す断面図である。
Next, at the same time when the
本実施形態の端子部１２では、図１２に示すように、上層走査配線１０２ａが第１の保護層１０３によって完全に覆われている。また、上層走査配線１０２ａと透明電極１１０との間には、第１の保護層１０３及び第２の保護層１０８が形成されている。そして、上層走査配線１０２ａよりも幅広く形成された下層走査配線１０２ｂに、透明電極１１０が接触している。
In the
また、本実施形態の画素電極／ドレイン電極接続部１３では、図１３に示すように、上層ドレイン電極１０７ａが第２の保護層１０８によって完全に覆われており、従って、上層ドレイン電極１０７ａと透明電極１１０との間には、第２の保護層１０８が形成されている。そして、上層ドレイン電極１０７ａよりも幅広く形成された下層ドレイン電極１０７ｂに、透明電極１１０が接触している。
Further, in the pixel electrode / drain
また、本実施形態の配線接続部１４では、図１４に示すように、上層信号配線１０６ａが第２の保護層１０８によって完全に覆われている。また、上層走査配線１０２ａは、第１の保護層１０３によって完全に覆われている。そして、信号配線と走査配線との間に設けられたコンタクトホールを覆うように、透明電極１１０が設けられることにより、上層信号配線１０６ａよりも幅広く形成された下層信号配線１０６ｂと、上層走査配線１０２ａよりも幅広く形成された下層走査配線１０２ｂとに、透明電極１１０が接触し、その結果信号配線と走査配線とが接続される。これにより、本実施形態の配線接続部１４では、上層信号配線１０６ａと透明電極１１０との間には、第２の保護層１０８が形成されている。また、上層走査配線１０２ａと透明電極１１０との間には、第１の保護層１０３及び第２の保護層１０８が形成されている。
Further, in the
従って、本実施形態における端子部１２、画素電極／ドレイン電極接続部１３又は配線接続部１４において、透明電極１１０に欠陥が生じ、水分等が浸入した場合でも、上層走査配線１０２ａ、上層信号配線１０６ａ又は上層ドレイン電極１０７ａは、透明電極１１０に接触していないので、腐食する心配がない。
Therefore, in the
〔第４の実施形態〕
本発明に係る液晶表示装置の第４の実施形態について、以下に説明する。
[Fourth Embodiment]
A fourth embodiment of the liquid crystal display device according to the present invention will be described below.
第４の実施形態においては、アクティブマトリクス基板において、チャネル保護層１２１がある点、及び層間絶縁膜１０９がない点が第１の実施形態と異なっており、他は第１の実施形態と同様に構成されている。よって、本実施形態では、第１の実施形態と異なる点のみについて説明し、同様の構成の部材には同じ部材番号を付してその説明は省略する。
The fourth embodiment is different from the first embodiment in that an active matrix substrate has a channel
以下に、図１５（ａ）〜図１５（ｆ）を参照しながら、本実施形態におけるアクティブマトリクス基板１０の製造工程を工程順に（１）〜（５）に説明する。図１５（ａ）〜図１５（ｆ）は、第４の実施形態におけるアクティブマトリクス基板１０の製造工程を示す断面図であり、各工程が終了した時点での断面構造を示す。また、図１５（ａ）〜図１５（ｆ）は、アクティブマトリクス基板１０のＴＦＴ付近の一部分のみを示している。従って、ここでは、ＴＦＴ付近の製造工程について説明する。
Hereinafter, the manufacturing process of the
（１）第１工程
第１工程では、図１５（ａ）に示すように、下層走査配線１０２ｂと上層走査配線１０２ａとを備える走査配線を形成する。まず、ガラス１０１上にスパッタ法により下層走査配線１０２ｂとしてＴｉ、及び上層走査配線１０２ａとしてＣｕを連続して成膜した後に、フォトリソグラフィによりレジストパターンを形成する。その後、第１の実施形態に記載した方法によりウェットエッチングを行い、下層走査配線１０２ｂ及び上層走査配線１０２ａのパターンを形成した後、レジストを剥離洗浄する。
(1) First Step In the first step, as shown in FIG. 15A, a scanning wiring including a lower
本工程では、特に限定されないが、Ｔｉを３０〜１５０ｎｍ、Ｃｕを２００〜５００ｎｍ成膜することが好ましい。 In this step, although not particularly limited, it is preferable to form a Ti film with a thickness of 30 to 150 nm and a Cu film with a thickness of 200 to 500 nm.
（２）第２工程
第２工程では、図１５（ｂ）に示すように、第１の保護層１０３、チャネル層１０４及びチャネル保護層１２１を形成する。まず、ＣＶＤ法により、第１の保護層１０３として窒化シリコン、チャネル層１０４としてアモルファスシリコン、及びチャネル保護層１２１として窒化シリコンを連続して成膜した後、フォトリソグラフィによりレジストパターンを形成し、ドライエッチングを行い、チャネル保護層１２１のパターンを形成した後、レジストを剥離洗浄する。
(2) Second Step In the second step, as shown in FIG. 15B, the first
本工程では、特に限定されないが、第１の保護層１０３としての窒化シリコンを２００〜５００ｎｍ、チャネル層１０４としてのアモルファスシリコンを３０〜３００ｎｍ、チャネル保護層１２１としての窒化シリコンを１００〜３００ｎｍ成膜することが好ましい。
In this step, although not particularly limited, 200 to 500 nm of silicon nitride as the first
（３）第３工程
第３工程では、電極コンタクト層１０５、下層信号配線１０６ｂと上層信号配線１０６ａとを備える信号配線、及び下層ドレイン電極１０７ｂと上層ドレイン電極１０７ａとを備えるドレイン電極、を形成する。信号配線とドレイン電極とは、同一の層に同時に成膜された後、パターニングによってそれぞれが形成される。
(3) Third Step In the third step, the
まず、図１５（ｃ）に示すように、ＣＶＤ法により、電極コンタクト層１０５としてｎ＋アモルファスシリコンを成膜した後、図１５（ｄ）に示すように、スパッタ法により下層信号配線１０６ｂ及び下層ドレイン電極１０７ｂとしてＴｉ、上層信号配線１０６ａ及び上層ドレイン電極１０７ａとしてＣｕを連続して成膜する。次に、フォトリソグラフィによりレジストパターンを形成する。その後、第１の実施形態に記載した方法によりウェットエッチングを行い、下層信号配線１０６ｂ、上層信号配線１０６ａ、下層ドレイン電極１０７ｂ、及び上層ドレイン電極１０７ａそれぞれのパターンを形成する。さらに、ドライエッチングにより、チャネル保護層１２１上の電極コンタクト層１０５の一部と、チャネル保護層上以外に設けられている電極コンタクト層１０５及びチャネル層１０４とを除去する。その後、レジストを剥離洗浄する。
First, as shown in FIG. 15C, after depositing n + amorphous silicon as the
本工程では、特に限定されないが、電極コンタクト層１０５としてのｎ＋アモルファスシリコンを５０〜１５０ｎｍ、Ｔｉを３０〜１５０ｎｍ、Ｃｕを１００〜４００ｎｍ成膜することが好ましい。
In this step, although not particularly limited, it is preferable to form a film of n + amorphous silicon of 50 to 150 nm, Ti of 30 to 150 nm, and Cu of 100 to 400 nm as the
（４）第４工程
第４工程では、図１５（ｅ）に示すように、第２の保護層１０８を形成する。まず、ＣＶＤ法により、第２の保護層１０８として窒化シリコンを成膜した後に、フォトリソグラフィによりレジストパターンを形成する。ドライエッチングにより、第２の保護層１０８のパターンを形成した後、レジストを剥離洗浄する。
(4) Fourth Step In the fourth step, the second
本工程では、特に限定されないが、第２の保護層１０８としての窒化シリコンを１００〜７００ｎｍ成膜することが好ましい。
In this step, although not particularly limited, silicon nitride as the second
（５）第５工程
第５工程では、図１５（ｆ）に示すように、透明電極１１０を形成する。まず、スパッタ法により透明電極１１０を形成するための膜としてＩＴＯ（またはＩＺＯ）などの透明導電材料を成膜した後に、フォトリソグラフィによりレジストパターンを形成する。その後、ウェットエッチングにより、透明電極１１０のパターンを形成した後、レジストを剥離洗浄する。
(5) Fifth Step In the fifth step, the
本工程では、特に限定されないが、透明電極１１０としての透明導電材料を５０〜２００ｎｍ成膜することが好ましい。
In this step, although not particularly limited, it is preferable to form a transparent conductive material as the
以上の工程によって、アクティブマトリクス基板１０が製造される。
The
上述した工程にてアクティブマトリクス基板１０が製造されるのと同時に、該基板１０の所定の位置に、端子部１２、画素電極／ドレイン電極接続部１３、及び配線接続部１４などの接続部が形成される。これらの接続部において、上層走査配線１０２ａ、上層信号配線１０６ａ又は上層ドレイン電極１０７ａは透明電極１１０に接触していないので、透明電極１１０に欠陥が生じ、水分等が浸入した場合でも、上記配線又は電極が腐食する心配はない。
At the same time that the
〔第５の実施形態〕
本発明に係る液晶表示装置の第５の実施形態について、以下に説明する。
[Fifth Embodiment]
A fifth embodiment of the liquid crystal display device according to the present invention will be described below.
第５の実施形態においては、アクティブマトリクス基板において、第２の保護層１０８と層間絶縁膜１０９との間にブラックマトリクス１２２及びカラーフィルター１２３層が形成されている点、並びに対向基板において、ブラックマトリクス１２２及びカラーフィルター１２３層が形成されない点、が第１の実施形態と異なっており、他は第１の実施形態と同様に構成されている。よって、本実施形態では、第１の実施形態と異なる点のみについて説明し、同様の構成の部材には同じ部材番号を付してその説明は省略する。
In the fifth embodiment, the
以下に、図１６（ａ）〜図１６（ｆ）を参照しながら、本実施形態におけるアクティブマトリクス基板１０の製造工程を工程順に（１）〜（６）に説明する。図１６（ａ）〜図１６（ｆ）は、第５の実施形態におけるアクティブマトリクス基板１０の製造工程を示す断面図であり、各工程が終了した時点での断面構造を示す。また、図１６（ａ）〜図１６（ｆ）は、アクティブマトリクス基板１０のＴＦＴ付近の一部分のみを示している。従って、ここでは、ＴＦＴ付近の製造工程について説明する。
Hereinafter, the manufacturing process of the
（１）第１工程、（２）第２工程、及び（３）第３工程については、第１の実施形態と全く同様に行うため、ここでは省略する。これらの各工程が終了した時点での断面構造を、図１６（ａ）〜図１６（ｃ）に示す。 Since (1) the first step, (2) the second step, and (3) the third step are performed in the same manner as in the first embodiment, they are omitted here. 16A to 16C show the cross-sectional structures at the time when these steps are completed.
（４）第４工程
第４工程では、図１６（ｄ）に示すように、第２の保護層１０８、ブラックマトリクス１２２及びカラーフィルター１２３を形成する。まず、ＣＶＤ法により、第２の保護層１０８として窒化シリコンを成膜する。次いで、感光性材料を用い、フォトリソグラフィにより、ブラックマトリクス１２２、及び、赤、緑、青のカラーフィルター１２３層を形成する。
(4) Fourth Step In the fourth step, as shown in FIG. 16D, the second
本工程では、特に限定されないが、第２の保護層１０８としての窒化シリコンを１００〜７００ｎｍ成膜することが好ましい。
In this step, although not particularly limited, silicon nitride as the second
（５）第５工程
第５工程では、図１６（ｅ）に示すように、層間絶縁膜１０９を形成する。層間絶縁膜１０９として感光性層間絶縁膜材料を成膜した後に、フォトリソグラフィによりパターン形成する。その後、ドライエッチングを行い、層間絶縁膜１０９のパターンを形成する。
(5) Fifth Step In the fifth step, an
（６）第６工程
第６工程では、図１６（ｆ）に示すように、透明電極１１０を形成する。まず、スパッタ法により透明電極１１０を形成するための膜としてＩＴＯ（またはＩＺＯ）などの透明導電材料を成膜した後に、フォトリソグラフィによりレジストパターンを形成する。その後、ウェットエッチングにより、透明電極１１０のパターンを形成した後、レジストを剥離洗浄する。
(6) Sixth Step In the sixth step, the
本工程では、特に限定されないが、透明電極１１０としての透明導電材料を５０〜２００ｎｍ成膜することが好ましい。
In this step, although not particularly limited, it is preferable to form a transparent conductive material as the
以上の工程によって、アクティブマトリクス基板１０が製造される。
The
上述した工程にてアクティブマトリクス基板１０が製造されるのと同時に、該基板１０の所定の位置に、端子部１２、画素電極／ドレイン電極接続部１３、及び配線接続部１４などの接続部が形成される。これらの接続部において、上層走査配線１０２ａ、上層信号配線１０６ａ又は上層ドレイン電極１０７ａは透明電極１１０に接触していないので、透明電極１１０に欠陥が生じ、水分等が浸入した場合でも、上記配線又は電極が腐食する心配はない。
At the same time that the
また、本実施形態においては、アクティブマトリクス基板１０がブラックマトリクス１２２及びカラーフィルター１２３を備えているので、対向基板１１において、ブラックマトリクス１２２及びカラーフィルター１２３層を形成する必要がない。したがって、図示していないが、本実施形態の対向基板１１は、対向基板１１において、ブラックマトリクス１２２及びカラーフィルター１２３がない構成となっている。
In this embodiment, since the
〔第６の実施形態〕
本発明に係る液晶表示装置の第６の実施形態について、以下に説明する。
[Sixth Embodiment]
A sixth embodiment of the liquid crystal display device according to the present invention will be described below.
第６の実施形態においては、アクティブマトリクス基板において、層間絶縁膜１０９の膜厚を場所によって変えている点のみが第１の実施形態と異なっており、他は第１の実施形態と同様に構成されている。よって、本実施形態では、第１の実施形態と異なる点のみについて説明し、同様の構成の部材には同じ部材番号を付してその説明は省略する。
The sixth embodiment is different from the first embodiment only in that the film thickness of the
以下に、図４（ａ）〜図４（ｅ）を参照しながら、本実施形態におけるアクティブマトリクス基板１０の製造工程を工程順に（１）〜（５）に説明する。
Hereinafter, the manufacturing process of the
（１）第１工程
第１工程では、図４（ａ）に示すように、下層走査配線１０２ｂと上層走査配線１０２ａとを備える走査配線を形成する。まず、ガラス１０１上にスパッタ法により下層走査配線１０２ｂとしてＴｉ、及び上層走査配線１０２ａとしてＣｕを連続して成膜した後に、フォトリソグラフィによりレジストパターンを形成する。その後、第１の実施形態に記載した方法によりウェットエッチングを行い、下層走査配線１０２ｂ及び上層走査配線１０２ａのパターンを形成した後、レジストを剥離洗浄する。
(1) First Step In the first step, as shown in FIG. 4A, a scanning wiring including a lower
本工程では、特に限定されないが、Ｔｉを３０〜１５０ｎｍ、Ｃｕを２００〜５００ｎｍ成膜することが好ましい。 In this step, although not particularly limited, it is preferable to form a Ti film with a thickness of 30 to 150 nm and a Cu film with a thickness of 200 to 500 nm.
（２）第２工程
第２工程では、図４（ｂ）に示すように、第１の保護層１０３、チャネル層１０４及び電極コンタクト層１０５を形成する。まず、ＣＶＤ法により、第１の保護層１０３として窒化シリコン、チャネル層１０４としてアモルファスシリコン、及び電極コンタクト層１０５としてｎ＋アモルファスシリコンを連続して成膜した後、フォトリソグラフィによりレジストパターンを形成する。その後、ドライエッチングを行い、チャネル層１０４及び電極コンタクト層１０５のパターンを形成した後、レジストを剥離洗浄する。
(2) Second Step In the second step, as shown in FIG. 4B, the first
本工程では、特に限定されないが、第１の保護層１０３としての窒化シリコンを２００〜５００ｎｍ、チャネル層１０４としてのアモルファスシリコンを３０〜３００ｎｍ、電極コンタクト層１０５としてのｎ＋アモルファスシリコンを５０〜１５０ｎｍ成膜することが好ましい。
In this step, although not particularly limited, silicon nitride as the first
（３）第３工程
第３工程では、図４（ｃ）に示すように、下層信号配線１０６ｂと上層信号配線１０６ａとを備える信号配線、及び下層ドレイン電極１０７ｂと上層ドレイン電極１０７ａとを備えるドレイン電極、を形成する。信号配線とドレイン電極とは、同一の層に同時に成膜された後、パターニングによってそれぞれが形成される。
(3) Third Step In the third step, as shown in FIG. 4C, the signal wiring including the lower
まず、スパッタ法により下層信号配線１０６ｂ及び下層ドレイン電極１０７ｂとしてＴｉ、上層信号配線１０６ａ及び上層ドレイン電極１０７ａとしてＣｕを連続して成膜した後に、フォトリソグラフィによりレジストパターンを形成する。その後、第１の実施形態に記載した方法によりウェットエッチングを行い、下層信号配線１０６ｂ、上層信号配線１０６ａ、下層ドレイン電極１０７ｂ、及び上層ドレイン電極１０７ａそれぞれのパターンを形成する。さらに、ドライエッチングにより、電極コンタクト層１０５の一部を除去する。その後、レジストを剥離洗浄する。
First, Ti is continuously formed as the lower
本工程では、特に限定されないが、Ｔｉを３０〜１５０ｎｍ、Ｃｕを１００〜４００ｎｍ成膜することが好ましい。 In this step, although not particularly limited, it is preferable to form a film of 30 to 150 nm of Ti and 100 to 400 nm of Cu.
（４）第４工程
第４工程では、図４（ｄ）に示すように、第２の保護層１０８及び層間絶縁膜１０９を形成する。まず、ＣＶＤ法により、第２の保護層１０８として窒化シリコンを成膜する。次いで、層間絶縁膜１０９として感光性層間絶縁膜材料を成膜した後に、フォトリソグラフィを行い、パターン形成する。その際、所定の位置についてはハーフトーン露光させ、膜厚が厚くなるようにパターン形成する。その後、ドライエッチングを行い、第２の保護層１０８及び層間絶縁膜１０９のパターンを形成する。
(4) Fourth Step In the fourth step, as shown in FIG. 4D, the second
本工程では、特に限定されないが、第２の保護層１０８としての窒化シリコンを１００〜７００ｎｍ成膜することが好ましい。
In this step, although not particularly limited, silicon nitride as the second
（５）第５工程
第５工程では、図４（ｅ）に示すように、透明電極１１０を形成する。まず、スパッタ法により透明電極１１０を形成するための膜としてＩＴＯ（またはＩＺＯ）などの透明導電材料を成膜した後に、フォトリソグラフィによりレジストパターンを形成する。その後、ウェットエッチングにより、透明電極１１０のパターンを形成した後、レジストを剥離洗浄する。
(5) Fifth Step In the fifth step, the
本工程では、特に限定されないが、透明電極１１０としての透明導電材料を５０〜２００ｎｍ成膜することが好ましい。
In this step, although not particularly limited, it is preferable to form a transparent conductive material as the
以上の工程によって、アクティブマトリクス基板１０が製造される。
The
上述した工程にてアクティブマトリクス基板１０が製造されるのと同時に、該基板１０の所定の位置に、端子部１２、画素電極／ドレイン電極接続部１３、及び配線接続部１４などの接続部が形成される。これらの接続部において、上層走査配線１０２ａ、上層信号配線１０６ａ又は上層ドレイン電極１０７ａは透明電極１１０に接触していないので、透明電極１１０に欠陥が生じ、水分等が浸入した場合でも、上記配線又は電極が腐食する心配はない。
At the same time that the
本実施形態における端子部１２の構造について、図１７を参照して以下に説明する。図１７は、第６の実施形態における端子部１２の構造を示す断面図である。
The structure of the
本実施形態の端子部１２では、図１７に示すように、上層走査配線１０２ａが第１の保護層１０３によって完全に覆われている。また、上層走査配線１０２ａと透明電極１１０との間には、第１の保護層１０３、第２の保護層１０８及び層間絶縁膜１０９が形成されている。そして、上層走査配線１０２ａよりも幅広く形成された下層走査配線１０２ｂに、透明電極１１０が接触している。
In the
図１７に示すように、本実施形態における層間絶縁膜１０９は、端子部１２の周辺部が厚くなっている。これにより、端子部１２に異方性導電膜などを実装する際、導電性微粒子などが端子部１２に留まり易くなるので、端子部１２と異方性導電膜などとの間の抵抗を小さくすることができる。
As shown in FIG. 17, in the
なお、本発明における接続部１６において、第１の金属層１ｂ及び第２の金属層１ａは、基板の垂直方向に開口されて形成されるスリット（開口部）を有していることが好ましい。本発明の構成であれば、第１の金属層１ｂ又は第２の金属層１ａに含まれる金属が腐食する可能性は非常に少ないが、もし腐食しはじめた場合においても、上記スリットを有することにより、腐食が広がることを抑制することができる。
In addition, in the
上記スリットの形態の例について、図１８（ａ）〜図１８（ｃ）に具体例を示す。図１８（ａ）〜図１８（ｃ）は、本発明の接続部１６において、第１の金属層１ｂ及び第２の金属層１ａにより構成される金属配線１５に形成されるスリットの例を示す平面図である。図１８（ａ）に示すように、スリットを横方向に形成した場合、金属層の一部が腐食したとしても、縦方向に腐食が広がることを抑制できる。また、図１８（ｂ）に示すように、スリットを縦方向に形成した場合、金属層の一部が腐食したとしても、横方向に腐食が広がることを抑制できる。さらに、図１８（ｃ）に示すように、島状にスリットを形成した場合、金属層の一部が腐食したとしても、腐食が広がることを抑制できる。
About the example of the form of the said slit, a specific example is shown in FIG. 18 (a) to 18 (c) show examples of slits formed in the
本発明は、上述した各実施形態に限定されるものではなく、特許請求の範囲に示した範囲で種々の変更が可能である。すなわち、異なる実施形態にそれぞれ開示された技術的内容を適宜組み合わせて得られる実施形態についても、本発明の技術的範囲に含まれる。 The present invention is not limited to the above-described embodiments, and various modifications can be made within the scope indicated in the claims. In other words, embodiments obtained by appropriately combining technical contents disclosed in different embodiments are also included in the technical scope of the present invention.
本発明によれば、配線と電極端子との接続部において、電極端子に欠陥が生じた場合でも、配線に含まれる金属が腐食することがないアクティブマトリクス基板を備えた液晶表示装置を提供できるので、高品質の液晶表示装置を製造する場合に好適に利用できる。 According to the present invention, it is possible to provide a liquid crystal display device including an active matrix substrate in which a metal contained in a wiring does not corrode even when a defect occurs in the electrode terminal at a connection portion between the wiring and the electrode terminal. It can be suitably used when manufacturing a high-quality liquid crystal display device.
１ａ 第２の金属層
１ｂ 第１の金属層
２ 保護部（保護層）
３ 電極端子（電極層）
１０ アクティブマトリクス基板
１１ 対向基板
１２ 端子部
１３ 画素電極／ドレイン電極接続部
１４ 配線接続部
１６ 接続部
１０１ ガラス
１０２ 走査配線
１０２ａ 上層走査配線
１０２ｂ 下層走査配線
１０３ 第１の保護層
１０４ チャネル層
１０５ 電極コンタクト層
１０６ 信号配線
１０６ａ 上層信号配線
１０６ｂ 下層信号配線
１０７ ドレイン電極
１０７ａ 上層ドレイン電極
１０７ｂ 下層ドレイン電極
１０８ 第２の保護層
１０９ 層間絶縁膜
１１０ 透明電極
1a
3 Electrode terminal (electrode layer)
DESCRIPTION OF
Claims (8)
上記接続部は、
第１の金属層と、
上記第１の金属層の上に、上記第１の金属層の幅より狭く積層された第２の金属層と、
上記第２の金属層の上に、上記第２の金属層を完全に覆い、かつ上記第１の金属層の幅より狭く積層された保護層と、
上記保護層の上に、上記保護層を完全に覆い、かつ上記第１の金属層に接触するように積層された電極層とを備えていることを特徴とするアクティブマトリクス基板。 An active matrix substrate having a connection part,
The connecting part is
A first metal layer;
A second metal layer laminated on the first metal layer so as to be narrower than a width of the first metal layer;
On the second metal layer, a protective layer that completely covers the second metal layer and is laminated narrower than the width of the first metal layer;
An active matrix substrate, comprising: an electrode layer that completely covers the protective layer and is laminated so as to contact the first metal layer on the protective layer.
上記電極層が走査配線に接続されていることを特徴とする請求項１〜３の何れか１項に記載のアクティブマトリクス基板。 The first metal layer and the second metal layer constitute a signal wiring,
The active matrix substrate according to claim 1, wherein the electrode layer is connected to a scanning wiring.
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013076941A1 (en) * | 2011-11-22 | 2013-05-30 | シャープ株式会社 | Active matrix substrate and liquid crystal display device |
| JP2013123039A (en) * | 2011-11-11 | 2013-06-20 | Semiconductor Energy Lab Co Ltd | Liquid crystal display device, manufacturing method of liquid crystal display device, light emitting device, and manufacturing method of light emitting device |
| JP2019165238A (en) * | 2011-10-19 | 2019-09-26 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| CN110989259A (en) * | 2019-12-12 | 2020-04-10 | 京东方科技集团股份有限公司 | Array substrate, preparation method thereof and display device |
-
2008
- 2008-11-28 JP JP2008304732A patent/JP2010128323A/en active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019165238A (en) * | 2011-10-19 | 2019-09-26 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| US11271115B2 (en) | 2011-10-19 | 2022-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US11817505B2 (en) | 2011-10-19 | 2023-11-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2013123039A (en) * | 2011-11-11 | 2013-06-20 | Semiconductor Energy Lab Co Ltd | Liquid crystal display device, manufacturing method of liquid crystal display device, light emitting device, and manufacturing method of light emitting device |
| WO2013076941A1 (en) * | 2011-11-22 | 2013-05-30 | シャープ株式会社 | Active matrix substrate and liquid crystal display device |
| CN110989259A (en) * | 2019-12-12 | 2020-04-10 | 京东方科技集团股份有限公司 | Array substrate, preparation method thereof and display device |
| CN110989259B (en) * | 2019-12-12 | 2023-01-10 | 京东方科技集团股份有限公司 | Array substrate, preparation method thereof and display device |
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