JP2011066042A - 半導体装置とその製造方法 - Google Patents
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Abstract
【課題】SiGe層を用いてPチャネル型トランジスタのチャネル形成領域に圧縮応力を印加すると共に、リーク電流を低減する。
【解決手段】半導体装置120は、半導体基板100の表面部に形成されたソース領域及びドレイン領域122と、これらに挟まれたチャネル形成領域上にゲート絶縁膜101を介して形成されたゲート電極102とを含むPチャネル型トランジスタを備える。ゲート電極102の両側それぞれにおいて半導体基板100にリセスが形成され、リセスに、SiGeからなる第1エピタキシャル層111と、その上に形成され且つSiからなる第2エピタキシャル層112と、その上に形成され且つSiGeからなり、チャネル形成領域を挟む第3エピタキシャル層113とを備える。ソース領域及びドレイン領域122は、第3エピタキシャル層113中に形成され、且つ、それぞれの接合深さがいずれも第3エピタキシャル層133の深さよりも浅い。
【選択図】図1
【解決手段】半導体装置120は、半導体基板100の表面部に形成されたソース領域及びドレイン領域122と、これらに挟まれたチャネル形成領域上にゲート絶縁膜101を介して形成されたゲート電極102とを含むPチャネル型トランジスタを備える。ゲート電極102の両側それぞれにおいて半導体基板100にリセスが形成され、リセスに、SiGeからなる第1エピタキシャル層111と、その上に形成され且つSiからなる第2エピタキシャル層112と、その上に形成され且つSiGeからなり、チャネル形成領域を挟む第3エピタキシャル層113とを備える。ソース領域及びドレイン領域122は、第3エピタキシャル層113中に形成され、且つ、それぞれの接合深さがいずれも第3エピタキシャル層133の深さよりも浅い。
【選択図】図1
Description
本発明は、半導体装置及びその製造方法に関し、特に、SiGeエピタキシャル膜をソース・ドレイン領域に備えたPチャネル型トランジスタを有する半導体装置及びその製造方法に関するものである。
近年の半導体装置における大容量化は著しい。MOS(Metal Oxide Semiconductor )トランジスタの微細化も進展し、ゲート電極の幅が40nm以下になろうとしている。また、高速化に対応して、トランジスタのチャネル形成領域(基板におけるチャネルが形成される領域)にストレスを印加することにより駆動力を上げる歪技術も既に実用化されている。
歪技術によると、トランジスタのチャネル形成領域に歪を導入することにより、チャネル形成領域のバンド構造が変化する。その結果、チャネル形成領域におけるキャリアの有効質量が変化してバンド占有率の変化等が起こり、チャネル部移動度が変化する。
チャネル形成領域に歪を入れるには、チャネル形成領域に応力(ストレス)を印加する必要がある。印加するべき応力の方向は、NMOS(n-channel MOS)とPMOS(p-channel MOS)とでは異なる。具体的に、チャネル方向に一軸で応力を印加する場合、NMOSでは引張り応力、PMOSでは圧縮応力を印加する必要があることが知られている。
このうち、PMOSトランジスタにおけるキャリアの移動度を劇的に上げる歪技術として、基板におけるチャネル形成領域(ゲート電極下方)の両側のソースドレイン(S/D)領域に埋め込むように、シリコンよりも大きい格子定数を持つシリコンゲルマニウム膜をエピタキシャル成長により成膜する方法が提案されている(非特許文献1)。
この方法によると、ゲート電極下方のチャネル形成領域に対し、側方から、格子定数差に起因する圧縮応力を印加することができる。チャネル形成領域に印加される圧縮応力は、シリコンゲルマニウムに含まれるゲルマニウム濃度が高いほど大きくなる。
T. Ghani et. al. , IEDM Tech. Dig., p978-980, 2003
K. Ang et. al. , IEDM Tech. Dig., p1069, 2004
しかしながら、以上に説明した構造のMOSトランジスタにおいて、予想されたほどにはチャネル部移動度が上がらず、トランジスタの駆動力も上がらない例が見られる。更に、リーク電流が増加する傾向もある。そこで、これらの点の解決が課題となる。
以上に鑑み、本発明の目的は、本発明の目的は、SiGeエピタキシャル層を用いてチャネル形成領域に圧縮応力を印加する構成のトランジスタにおいて、チャネル部移動度の向上をより確実にすること、リーク電流を抑制することができる半導体装置及びその製造方法を提供することである。
前記の目的を達成するため、本願発明者らは、予想に比べてチャネル部移動度が向上しない理由及びリーク電流が増加する理由について検討した。これを以下に説明する。
図6に、半導体基板10上にサイドウォール13を伴うゲート電極12が形成され、ゲート電極12側方のS/D領域の部分にはエピタキシャル成長によるシリコンゲルマニウム(SiGe)膜11が埋め込まれた構造を示す。
Si基板(半導体基板10)上にSiGe結晶をエピタキシャル成長させるとき、歪エネルギーの増大に伴う結晶欠陥14が発生する(非特許文献2)。このような結晶欠陥の発生無しに成長できるSiGeエピタキシャル膜厚は臨界膜厚と呼ばれる。臨界膜厚は、Ge濃度が高いほど薄くなる。具体例として、Ge濃度が30atom%程度のSiGe層について、図7に膜厚と格子緩和(relaxation)の関係を示す。格子緩和は結晶欠陥が生じると大きくなるので、膜厚が80nm程度を越えると急に格子緩和が大きくなることから、臨界膜厚が80nm程度であると分かる。
また、Si上に形成したSiGe結晶による圧縮応力を有効にチャネル形成領域へ印加するためには、PチャネルのS/D領域となる部分に、エッチングにより少なくともチャネル形成領域側方を含む深さのリセスを形成し、該リセスにSiGeエピタキシャル層を形成する。また、後工程によるサイドウォール横の基板掘れ等を防ぐために、SiGeエピタキシャル層を基板上にある程度の高さを有するように形成する。このため、リセス部と基板上の部分とを合わせると、成長させるSiGeエピタキシャル層の膜厚は、80nm以上になる可能性がある。
前記の通り、Ge濃度が30atom%以上で且つ膜厚が80nmになると、SiGe層に結晶欠陥が発生して応力が緩和する。この結果、チャネル形成領域に有効に圧縮応力を印加できなくなるという問題が発生する。
また、リセス底面のSiGeとSiとの界面には、エピタキシャル成長前の洗浄、エピタキシャル成長中のH2 ベーク等では除去しきれないO(酸素)等の界面不純物がある。このような界面不純物は、SiGeエピタキシャル層に積層欠陥14を発生させる原因となる(図6を参照)。ここでの積層欠陥14はSiGe結晶層中を貫くので、SiGe結晶中に形成されるS/D接合界面についても貫き、接合リークの原因になる。
以上の検討結果から、本願発明者らは、チャネル形成領域を両側から挟む部分に積層欠陥等の無いSiGeエピタキシャル層を形成して応力の印加を確実にすることを着想した。更に、S/D接合界面を結晶欠陥の無い部分に位置させることにより、リーク電流を抑制することを着想した。
具体的に、本発明に係る半導体装置は、半導体基板の表面部に形成されたソース領域及びドレイン領域と、これらに挟まれたチャネル形成領域上にゲート絶縁膜を介して形成されたゲート電極とを含むPチャネル型トランジスタを備え、ゲート電極の両側それぞれにおいて半導体基板にリセスが形成され、リセスに、シリコンゲルマニウムからなる第1エピタキシャル層と、その上に形成され且つシリコンからなる第2エピタキシャル層と、その上に形成され且つシリコンゲルマニウムからなり、チャネル形成領域を挟む第3エピタキシャル層とを備え、ソース領域及びドレイン領域は、第3エピタキシャル層中に形成され、且つ、それぞれの接合深さがいずれも第3エピタキシャル層の深さよりも浅い。
このような半導体装置によると、ゲート電極両側のリセスに形成されたエピタキシャル層、特に、シリコンゲルマニウム(SiGe)からなり且つチャネル形成領域を挟んでいる第3エピタキシャル層により、チャネル形成領域に対して圧縮応力を印加することができる。
この際、第3エピタキシャル層については、後述の理由により、積層欠陥及び格子緩和の発生が抑制されている。よって、チャネル形成領域に対して確実に圧縮応力を印加することができ、チャネル部移動度を向上することができる。また、ソース領域及びドレイン領域の接合深さが第3エピタキシャル層の深さよりも浅いことから、S/D接合界面には、リーク電流の原因となる結晶欠陥が無いようにすることができる。この結果、リーク電流を低減することができる。
第3エピタキシャル層において積層欠陥及び格子緩和の発生が抑制されている理由は、次の通りである。
まず、第1エピタキシャル層には、例えばリセスの底面(半導体基板と第1エピタキシャル層との界面)におけるO等の界面不純物に起因して、積層欠陥等の結晶欠陥が生じやすい。しかしながら、第1エピタキシャル層上にシリコンからなる第2エピタキシャル層を形成することにより、第2エピタキシャル層中において前記の結晶欠陥を吸収し、第2エピタキシャル層の上面には結晶欠陥が存在しないようにすることができる。よって、第2エピタキシャル層上に形成される第3エピタキシャル層については、結晶欠陥の発生を抑制することができる。
また、リセス内に3層のエピタキシャル層を設けることにより、チャネル形成領域を挟む主要な部分である第3エピタキシャル層の厚さを抑制し、臨界膜厚以下にすることができる。このため、第3エピタキシャル層における格子緩和の発生は抑制されている。
尚、ソース領域及びドレイン領域は、P型不純物が導入されることにより形成され、第1エピタキシャル層及び第2エピタキシャル層には、前記P型不純物が導入されていないことが好ましい。また、第3エピタキシャル層には、少なくともP型不純物濃度1×1018/cm3 以上である層が含まれていることが好ましい。
このようにすると、ソース領域及びドレイン領域の接合深さを確実に第3エピタキシャル層の深さよりも浅くすることができる。
また、第3エピタキシャル層は、第2エピタキシャル層と第3エピタキシャル層との界面から、ソース領域又はドレイン領域の接合深さまでの範囲において、P型不純物濃度が0/cm3 から1×1018/cm3 にまで変化するP型不純物プロファイルを有することが好ましい。
ソース領域又はドレイン領域のS/D接合界面は、これらの領域を形成するための不純物濃度が1×1018/cm3 程度である面となる。そこで、該濃度となる位置を、第3エピタキシャル層の下面よりも浅い位置とすることにより、ソース領域及びドレイン領域を確実に第3エピタキシャル層内に配置することができる。
また、第1エピタキシャル層は、25atom%以上のゲルマニウムを含むことが好ましい。また、第3エピタキシャル層は、30atom%以上のゲルマニウムを含むことが好ましい。
シリコンゲルマニウムからなるエピタキシャル層については、このようなゲルマニウム濃度とするのがよい。特に第3エピタキシャル層についてはチャネル形成領域に対する圧縮応力印加のために、このような濃度にするのがよい。
また、第3エピタキシャル層は、第1エピタキシャル層よりも厚く、第1エピタキシャル層は、第2エピタキシャル層よりも厚いことが好ましい。
チャネル形成領域に応力を印加するのは主に第3エピタキシャル層であるから、この層を厚くする必要がある。また、シリコンからなる第2エピタキシャル層については、第1エピタキシャル層における積層欠陥等を吸収することができるだけの膜厚が有れば良い。これらのことから、第1、第2及び第3のエピタキシャル層の膜厚について、前記のような関係になっているのがよい。
また、第1エピタキシャル層は、10nm以上の膜厚を有することが好ましい。これにより、リセスの底面を覆うシリコンゲルマニウム層とすることができる。
また、第2エピタキシャル層は、5nm以上で且つ20nm以下の膜厚を有することが好ましい。
このような膜厚であれば、第1エピタキシャル層の積層欠陥等を吸収し、上面には結晶欠陥のない第2エピタキシャル層とすることができる。これにより、欠陥のない第3エピタキシャル層を形成するための下地として機能することができる。
また、第3エピタキシャル層は、臨界膜厚以下の膜厚を有することが好ましい。
これにより、第3エピタキシャル層を積層欠陥等のないシリコンゲルマニウム層として実現し、チャネル形成領域に効果的に圧縮応力を印加することができる。
第3エピタキシャル層は、半導体基板上面よりも上にも盛上がって形成されていることが好ましい。
これにより、第3エピタキシャル層を形成した後の基板掘れを防ぐことができる。
また、Pチャネル型トランジスタに加えてNチャネル型トランジスタを更に備え、Nチャネル型トランジスタは、シリコンゲルマニウムからなる領域を備えないことが好ましい。
つまり、以上に説明した構成のPチャネル型トランジスタ(PMOS)と共にNチャネル型トランジスタ(NMOS)を備えるCMOS(complementary MOS)であることが好ましい。また、NMOSについては、チャネル形成領域に圧縮応力を印加してもチャネル部移動度は向上せず、むしろ低下する。そこで、NMOSについては、シリコンゲルマニウムからなる領域を設けない方が良い。
次に、前記の目的を達成するため、本発明に係る半導体装置の製造方法は、Pチャネル型トランジスタを備える半導体装置の製造方法において、半導体基板上に、ゲート絶縁膜を介してゲート電極を形成する工程(a)と、ゲート電極の両側それぞれにおいて、半導体基板にリセスを形成する工程(b)と、リセス内にシリコンゲルマニウムからなる第1エピタキシャル層を形成する工程(c)と、第1エピタキシャル層上に、シリコンからなる第2エピタキシャル層を形成する工程(d)と、第2エピタキシャル層上に、ゲート電極下方のチャネル形成領域を挟むように、シリコンゲルマニウムからなる第3エピタキシャル層を形成する工程(e)とを備え、P型不純物の導入量を調整しながら工程(e)を行なうことにより、第3エピタキシャル層中に、接合深さが第3エピタキシャル層の深さよりも浅いソース領域及びドレイン領域を形成する。
このようにすると、既に説明した本開示の半導体基板を製造することができる。つまり、積層欠陥等の抑制されたSiGeからなる第3エピタキシャル層によりチャネル形成領域に圧縮応力を印加し、チャネル部移動度を向上することができ、且つ、S/D接合界面の欠陥が抑制されていることからリーク電流の抑制された半導体基板を製造することができる。
尚、工程(c)及び工程(d)は、P型不純物を含ませることなくエピタキシャル成長により行なうことが好ましい。
また、工程(e)において、第3エピタキシャル層の成長に合わせてP型不純物の導入量を増加しながら第3エピタキシャル層を形成することにより、第2エピタキシャル層と第3エピタキシャル層との界面から、ソース領域又はドレイン領域の接合深さまでの範囲において、P型不純物濃度が0/cm3 から1×1018/cm3 にまで変化するP型不純物プロファイルを得ることが好ましい。
このようにすると、第1及び第2エピタキシャル層についてはP型不純物を含まず、また、第3エピタキシャル層内にP型不純物が導入されたソース領域及びドレイン領域を有する半導体装置とすることができる。
また、第3エピタキシャル層は、30%以上のゲルマニウムを含み且つ臨界膜厚以下の膜厚を有することが好ましい。
これにより、Ge濃度が比較的高く且つ格子緩和がないことから、チャネル形成領域に確実に圧縮応力を印加できる第3のエピタキシャル層とすることができる。
また、工程(e)の後に、第3エピタキシャル層上に金属膜を形成すると共に熱処理を行なって金属シリサイドを形成する工程を更に備えることが好ましい。
このようにすると、金属シリサイド層を有する半導体装置を製造することができる。
また、工程(a)の後、工程(b)の前に、ゲート電極の側壁を覆うオフセットサイドウォールを形成する工程と、ゲート電極及びオフセットサイドウォールをマスクとするイオン注入によりエクステンション領域を形成する工程と、オフセットサイドウォールの側壁を覆い且つゲート電極と同じ高さのサイドウォールを形成する工程とを更に備えることが好ましい。
オフセットサイドウォール、サイドウォール、エクステンション領域等を更に備えるPチャネル型トランジスタを形成するために、このようにしてもよい。
また、Pチャネル型トランジスタに加えてNチャネル型トランジスタを形成し、Nチャネル型トランジスタは、シリコンゲルマニウム領域を備えない構成であることが好ましい。
これにより、チャネル形成領域に圧縮応力を印加しないNチャネル型トランジスタを更に備えるPMOSを実現することができる。
尚、以上ではMOSトランジスタとして説明しているが、MIS(metal-insulator-semiconductor )トランジスタに適用することも可能である。
本発明の半導体装置によると、シリコンゲルマニウムからなる第1エピタキシャル層における積層欠陥等をシリコンからなる第2エピタキシャル層により吸収し、第3エピタキシャル層には及ばないようにしている。更に、ソース領域及びドレイン領域について、第3エピタキシャル層の深さよりも浅く形成し、S/D接合界面には欠陥がないようになっている。これにより、チャネル形成領域に効果的に圧縮応力を印加してチャネル部移動度を向上すると共に、S/D接合界面における欠陥に起因するリーク電流を低減することができる。
以下、本発明の実施形態について、図面を参照しながら説明する。尚、各構成要素の材料及び寸法、各種処理の条件等はいずれも例示するものであり、記載内容には限定されない。
(第1の実施形態)
図1は、第1の実施形態における例示的半導体装置120が備えるPMOSトランジスタの断面構造を模式的に示す図である。
図1は、第1の実施形態における例示的半導体装置120が備えるPMOSトランジスタの断面構造を模式的に示す図である。
図1に示す通り、半導体装置120は、N型の半導体基板100を用いて形成されている。半導体基板100上に、SiO2 からなるゲート絶縁膜101を介し、ポリシリコンからなるゲート電極102が形成されている。ゲート電極102上には、金属シリサイド層121が形成されている。
ゲート電極102の側壁を覆うように、SiO2 等からなるオフセットサイドウォール104が形成されている。また、ゲート電極102の両側において、半導体基板100にエクステンション領域105が形成されている。更に、オフセットサイドウォール104の側壁及びエクステンション領域105上を覆うように、L字型の断面を有し且つSiO2 からなる第1のサイドウォール106が形成されると共に、第1のサイドウォール106を覆い且つSiNからなる第2のサイドウォール107が形成されている。
また、ゲート電極102の両側において、半導体基板100にはエッチング等によりリセスが設けられ、該リセスに3層のエピタキシャル層が積層されている。
より詳しくは、まず、リセスの底面を覆うように、膜厚が少なくとも10nmの第1エピタキシャル層111が形成されている。これは、ゲルマニウム濃度が25atom%以上のシリコンゲルマニウム(SiGe)からなり、B等のP型不純物はドープされていない。
第1エピタキシャル層111上には、膜厚が5nm以上で且つ20nm以下の第2エピタキシャル層112が形成されている。これは、ゲルマニウムを含まないシリコンからなり、B等のP型不純物はドープされていない。
第2エピタキシャル層112上には、膜厚が50nm程度の第3エピタキシャル層113が形成されている。これは、ゲルマニウム濃度が30atom%以上のシリコンゲルマニウムからなる。
第3エピタキシャル層113中には、B等のP型不純物がドープされ、ゲート電極102下方のチャネル形成領域を挟むS/D(ソース/ドレイン)領域122が形成されている(ゲート電極102両側の第3エピタキシャル層113のうち一方にソース領域、他方にドレイン領域が形成されている)。ここで、第2エピタキシャル層112と第3エピタキシャル層113との界面には、P型不純物は含まれていない。該界面から第3エピタキシャル層113の浅い側に向かってP型不純物の濃度が次第に増加し、最上部では、例えば、1×1023/cm3 程度の濃度となっている。
また、一般に不純物濃度が1×1018/cm3 程度の位置をS/D接合界面とする。このため、本実施形態の構成において、S/D接合界面は、第2エピタキシャル層112と第3エピタキシャル層113との界面よりも上であり、第3エピタキシャル層113内に位置している。但し、他の濃度の位置を界面と考えることも可能である。
尚、S/D領域122上及びゲート電極102上には、金属シリサイド層121が形成されている。
以上の構成によると、ゲート電極102の両側のリセスに埋め込んだSiGeからなるエピタキシャル層、特に、第3エピタキシャル層113により、チャネル形成領域に対して圧縮応力を印加することができる。ここで、後述の理由により、第3エピタキシャル層113については積層欠陥及び格子緩和の発生が抑制されている。このため、チャネル形成領域に対して確実に圧縮応力を印加し、チャネル部移動度を向上することができる。また、S/D領域122の接合深さ(S/D接合界面の深さ)が第3エピタキシャル層113の深さよりも浅いことから、S/D接合界面は、リーク電流の原因になる積層欠陥等の無い領域に位置している。よって、リーク電流が低減されている。
図1には、半導体装置120の構造に合わせて、S/D領域122を構成するために導入されたP型不純物のプロファイルを例示している。図中に示す通り、第2エピタキシャル層112と第3エピタキシャル層113との界面の深さD1においてP型不純物濃度は0である。また、P型不純物濃度が1×1018/cm3 程度となるS/D接合界面の深さD2は、D1よりも浅い位置にある。深さD2から、第3エピタキシャル層113の最上部に向けて、P型不純物濃度は更に上昇する。
次に、第3エピタキシャル層113において積層欠陥及び格子緩和の発生が抑制されている理由を説明する。
まず、第1エピタキシャル層111には、リセスの底面(半導体基板100と第1エピタキシャル層111との界面)の界面不純物(例えば酸素)等に起因して、積層欠陥等の結晶欠陥が生じやすい。しかしながら、第1エピタキシャル層111上に、シリコンからなる第2エピタキシャル層112を形成することにより、前記の結晶欠陥を吸収することができる。つまり、第1エピタキシャル層111に結晶欠陥があったとしても、一定の厚さを有する第2エピタキシャル層112の上面においては、欠陥のない面となっている。よって、第2エピタキシャル層112上に形成される第3エピタキシャル層113については、第1エピタキシャル層111における結晶欠陥の影響を避けることができる。
また、リセス内に3層のエピタキシャル層を設けることにより、チャネル形成領域を挟む主要な部分である第3エピタキシャル層113の厚さを抑制し、臨界膜厚以下にすることができる。このため、第3エピタキシャル層における格子緩和の発生は抑制されている。尚、この例では、ゲルマニウム濃度が30atom%であるから臨界膜厚は80nm程度であり、これよりも薄い第3エピタキシャル層113としている。
次に、半導体装置120の製造方法について、その工程を模式的に示す断面図である図2(a)〜(f)を参照して説明する。
まず、図2(a)の工程を行なう。ここでは、半導体基板100上に、例えばSiO2 からなるゲート絶縁膜101を形成する。その上にポリシリコン膜及びSiO2 膜を順に積層した後、マスク(図示せず)形成してエッチングによりゲート電極102とその上のSiO2 膜103とする。
次に、SiO2 膜を更に形成して半導体基板100上、ゲート電極102側面及びSiO2 膜103上を覆い、エッチバックして、ゲート電極102の側壁にオフセットサイドウォール104を形成する。
次に、ゲート電極102、オフセットサイドウォール104等をマスクとするイオン注入を行ない、ゲート電極102両側において半導体基板100表面付近にエクステンション領域105を形成する。
尚、ゲート絶縁膜101は、SiO2 に代えて、HfSiO等の高誘電体によって形成しても良い。また、ゲート電極102は、ポリシリコンからなる単層構造に代えて、TiN等のメタルとポリシリコンの積層構造としても良い。
続いて、図2(b)の工程を行なう。まず、オフセットサイドウォール104、SiO2 膜103を介してゲート電極102を覆うようにSiO2 膜を形成し、更に該SiO2 膜を覆うようにシリコン窒化膜を形成する。次に、ドライエッチングを行ない、ゲート電極102の側壁及びエクステンション領域105上を覆うL字型の断面を有する第1のサイドウォール106と、その上を覆う第2のサイドウォール107とを形成する。
続いて、図2(c)の工程を行なう。ここでは、半導体基板100、第2のサイドウォール107、SiO2 膜103等を覆うように、エピタキシャルカバー膜108を形成する。エピタキシャルカバー膜108は、ゲート電極102上のSiO2 膜103よりも膜密度が低く、例えば400℃以下の低温にて成膜できるSiO2 膜として形成する。
続いて、図2(d)の工程を行なう。ここでは、エピタキシャルカバー膜108上に、ゲート電極102及びその両側の領域が開口されたレジスト109を形成する。次に、レジスト109をマスクとして、前記開口部分のエピタキシャルカバー膜108を除去する。これにより、SiGeからなるエピタキシャル層を埋め込む部分の半導体基板100が露出される。
続いて、図2(e)の工程を行なう。ここでは、レジスト109を除去した後、エピタキシャルカバー膜108をマスクとして、ドライエッチング及びウェットエッチングのいずれか一方又は両方を用い、半導体基板100に例えば深さ60nm以上のリセス110を設ける。
続いて、図2(f)の工程を行なう。ここでは、リセス110内に、3層のエピタキシャル層を順次形成する。
まず、リセスの底部を覆うように、25atom%以上のゲルマニウムを含むSiGeからなる第1エピタキシャル層111を形成する。これは、650℃以下で且つ水素雰囲気において、エピタキシャル成長によって10nm以上の膜厚に成膜する。この際、B等のP型不純物のドープは行なわない。
より具体的な成膜の条件として、例えば、温度650℃、水素雰囲気(10Torr(1.33×103 Pa))、ガス流量DCS/GeH4 /HCl/H2 =20/16/35/10000sccm(sccmは、0℃で且つ一気圧におけるml/分を表す)とする。尚、水素はキャリアガスである。これにより、ゲルマニウム濃度が25atom%のシリコンゲルマニウムからなる第1エピタキシャル層111を成膜することができる。
次に、第1エピタキシャル層111上に、連続して、シリコンからなりゲルマニウムを含まない第2エピタキシャル層112を形成する。これは、第1エピタキシャル層111に生じた結晶欠陥を吸収し、上面には結晶欠陥が現れないようにするために必要な程度の膜厚に形成する。本実施形態の例としては、膜厚5nm以上で且つ20nm以下とする。成膜にはエピタキシャル成長を用い、B等のP型不純物のドープは行なわない。成膜条件の一例を挙げると、温度650℃、水素雰囲気(10Torr(1.33×103 Pa))、ガス流量SiH4 /HCl/H2 =30/35/10000sccmである。
この後、更に連続して、第2エピタキシャル層112上に、30atm%以上のゲルマニウムを含むSiGeからなる第3エピタキシャル層113を形成する。これは、少なくともゲート電極102下方のチャネル形成領域の両側に形成する。また、臨界膜厚以下とすることにより、格子緩和の発生を避ける。成膜条件の一例を挙げると、温度650℃、水素雰囲気(10Torr(1.33×103 Pa))、ガス流量DCS/GeH4 /HCl/H2 =30/24/60/10000sccmである。
第3エピタキシャル層113については、B等のP型不純物をドープする。B等のP型不純物の濃度プロファイルについては、第2エピタキシャル層112の直上においては濃度0であり、第3エピタキシャル層113内に設定されるS/D接合界面深さにおいて1×1018/cm3 となり、第3エピタキシャル層113の最上部において1×1023/cm3 程度となるような濃度プロファイルとする。ここで、S/D接合界面深さは、半導体基板100の上面から深さ30nm〜50nmの領域に設定する。
このような濃度プロファイルは、第3エピタキシャル層113をエピタキシャル成長する際に、B2H6の流量を調整することにより実現できる。具体例として、前記の成膜の条件により第3エピタキシャル層113を形成する際、材料ガスとしてB2H6を更に用いる。成膜開始時にはB2H6流量を0として、成膜の進行と共にB2H6流量を増やして行く。設定したS/D接合界面深さにまで成膜が進行した時点でB2H6流量が100sccmとなるように調整し、その後は160sccmとする。
このようにして、ゲート電極102の両側において半導体基板100に設けたリセス110に対し、3層のエピタキシャル層が形成される。
尚、第3エピタキシャル層113は、半導体基板100上に例えば20nm〜30nm程度の高さに盛上がるように形成しても良い。後の工程において、埋め込まれているエピタキシャル層が削られ、サイドウォール横の基板掘れが生じる可能性がある。そこで、第3のエピタキシャル層113を予め半導体基板100よりも上にも盛上がって形成しておくことにより、エピタキシャル層が削られたとしても基板掘れが生じないようにすることが考えられる。
この後、エピタキシャルカバー膜108と、ゲート電極102上のSiO2 膜103を除去する。更に、金属膜(例えば、膜厚10nmのNiPt)を形成した後に熱処理を行なうことにより、図1に示すように、ゲート電極102上及びS/D領域122上に金属シリサイド層121を形成する。
以上のようにして、本実施形態の例示的半導体装置120が製造される。その特徴等については、既に説明した通りである。
尚、以上では、第1エピタキシャル層111のゲルマニウム濃度が25atom%、第3エピタキシャル層113のゲルマニウム濃度が30atom%としている。しかしながら、これには限らない。ゲルマニウム濃度を高くするほど大きな圧縮応力を発生させることが可能になるが、臨界膜厚は小さくなり、格子緩和を避けるためには薄くする必要がある。よって、形成するPMOSトランジスタの寸法、必要な性能等に合わせてゲルマニウム濃度、膜厚等を設定すればよい。この際、第3エピタキシャル層の膜厚が臨界膜厚を越えないようにすることが必要である。
(第2の実施形態)
図3は、第2の実施形態における例示的半導体装置130を説明する図である。
図3は、第2の実施形態における例示的半導体装置130を説明する図である。
半導体装置130は、半導体基板100を用いて形成されている。半導体基板100の表面はシャロートレンチ114によって区画され、PMOSトランジスタ及びCMOSトランジスタが形成されてCMOSトランジスタを構成している。
ここで、PMOSトランジスタについては、第1の実施形態において説明したのと同様の構造を有する。つまり、ゲート絶縁膜101を介して形成され、オフセットサイドウォール104、第1のサイドウォール106及び第2のサイドウォール107を備えるゲート電極102の両側において、半導体基板100に3層のエピタキシャル層が埋め込まれ、そのうちの第3エピタキシャル層113内にS/D領域122が設けられた構造である。
これにより、PMOSトランジスタにおいて、第1の実施形態にて説明したのと同様の特徴が実現する。つまり、チャネル形成領域には第3エピタキシャル層113によって圧縮応力が印加され、チャネル部移動度が向上している。このとき、シリコンからなる第2エピタキシャル層112によって、第1エピタキシャル層111における結晶欠陥等が吸収され、第3エピタキシャル層113については積層欠陥及び格子緩和の発生が抑制されている。このことから、圧縮応力の印加を確実に行なうことができる。更に、S/D接合界面は結晶欠陥のない部分に位置していることから、結晶欠陥に起因するリーク電流を避けることができ、リーク電流が低減されている。
これに対し、NMOSトランジスタはエピタキシャル層を備えず、半導体基板100に不純物をドープすることにより形成されたS/D領域115を有する構造である。ゲート電極102、サイドウォール等については、PMOSトランジスタと同様の構成となっている。
NMOSトランジスタの場合、チャネル形成領域に圧縮応力を印加することはチャネル部移動度の向上に貢献せず、むしろ低下させる。そのため、NMOSトランジスタについてはSiGeからなるエピタキシャル層を埋め込む構造とはせず、半導体基板100に不純物をドープすることによってS/D領域115を形成するのが良い。
尚、PMOSトランジスタ、NMOSトランジスタのいずれにおいても、ゲート電極102は例えばポリシリコンからなり、半導体基板100上に例えばSiO2 膜からなるゲート絶縁膜101を介して形成されている。但し、本実施形態においても、ゲート絶縁膜101は、HfSiO等の高誘電体によって形成しても良い。また、ゲート電極102は、TiN等のメタルとポリシリコンの積層構造としても良い。
次に、半導体装置130の製造方法について、その工程を模式的に示す断面図である図4(a)〜(e)と図5(a)〜(d)とを参照して説明する。
図4(a)に示す工程から説明する。まず、半導体基板100に対し、表面部を区画する素子分離領域として、従来技術によりシャロートレンチ114を形成する。その後、半導体基板100におけるPMOSトランジスタ及びNMOSトランジスタを形成する領域(以下、PMOS領域、NMOS領域と呼ぶ)に、それぞれ、ゲート絶縁膜101を介してゲート電極102を形成し、その上にSiO2 膜103を形成する。また、ゲート電極102の側面を覆うオフセットサイドウォール104を形成する。この後、ゲート電極102、オフセットサイドウォール104等をマスクとするイオン注入により、ゲート電極102両側における半導体基板100にエクステンション領域105を形成する。これらは、第1の実施形態において図2(a)を参照して説明したのと同様の工程である。
続いて、図4(b)の工程を行なう。ここでは、PMOS領域及びNMOS領域に両方において、オフセットサイドウォール104を介してゲート電極102の側壁を覆うように、例えばSiO2 膜からなりL字型の断面を有する第1のサイドウォール106を形成し、更にその上に、シリコン窒化膜からなる第2のサイドウォール107とを形成する。これは、第1の実施形態において図2(b)を参照して説明したのど同様の工程である。
続いて、図4(c)の工程を行なう。まず、PMOS領域及びNMOS領域の両方において、半導体基板100、第2のサイドウォール107、SiO2 膜103等を覆うように、エピタキシャルカバー膜108を形成する。これは、ゲート電極102上のSiO2 膜103よりも膜密度が低く、例えば400℃以下の低温にて成膜できるSiO2 膜として形成する。
次に、エピタキシャルカバー膜108上に、PMOS領域における各サイドウォール、ゲート電極102及びその両側のS/D領域122が形成される領域上が開口されたレジスト131を形成する。更に、レジスト131をマスクとして、開口部分のエピタキシャルカバー膜108を除去し、PMOS領域を露出させる。
続いて、図4(d)の工程を行なう。レジスト131を除去した後、エピタキシャルカバー膜108をマスクとして、PMOS領域におけるゲート電極102の両側の半導体基板100にリセス110を形成する。これは、例えば、ドライエッチング及びウェットエッチングのいずれか一方又は両方を用い、深さ60nmに形成する。
続いて、図4(e)の工程を行なう。ここでは、PMOS領域に形成したリセス110に、25atom%以上のゲルマニウムを含むSiGeからなる第1エピタキシャル層111、シリコンからなる第2エピタキシャル層112、30atom%以上のゲルマニウムを含むSiGeからなる第3エピタキシャル層113を順次形成する。ここで、第1エピタキシャル層111及び第2エピタキシャル層112にはB等のP型不純物のドープを行なわない。また、第3エピタキシャル層113にはB等のP型不純物をドープし、S/D領域122を形成する。この際、第2エピタキシャル層112直上では不純物濃度0、第3エピタキシャル層113内に設定されるS/D接合界面深さにおいて1×1018/cm3 、第3エピタキシャル層113の最上部において1×1023/cm3 程度となるような濃度プロファイルとする。
このようにして、ゲート電極102下方のチャネル形成領域に圧縮応力を印加すると共に、結晶欠陥の無い部分にS/D接合界面深さを有するS/D領域122を備えた第3エピタキシャル層113とすることができる。
より詳しくは、第1の実施形態において図2(f)を参照して説明したのと同様である。
続いて、図5(a)の工程を行なう。まず、PMOS領域上を覆い、NMOS領域における各サイドウォール、ゲート電極102及びその両側のS/D領域115が形成される領域上が開口されたレジスト131を形成する。次に、レジスト131の開口部に露出した部分のエピタキシャルカバー膜108を除去し、各サイドウォール、ゲート電極102等をマスクとするイオン注入及びアニールを行なう。これにより、NMOS領域において、半導体基板100におけるエクステンション領域125の外側に、S/D領域115が形成される。尚、前記アニールの条件は、例えば、1025℃のスパイクアニールである。
続いて、図5(b)の工程を行なう。ここでは、レジスト132を除去し、更に、エピタキシャルカバー膜108及びゲート電極102上のSiO2 膜103を除去する。
続いて、図5(c)の工程を行なう。ここでは、S/D領域122の形成された第3エピタキシャル層113上、ゲート電極102上及びS/D領域115の形成された半導体基板100上を覆うように、金属膜116を形成する。これは、例えば、膜厚10nmのNiPt膜である。
続いて、図5(d)の工程を行なう。ここでは、熱処理を行ない、ゲート電極102上、S/D領域122上及びS/D領域115上に金属シリサイド層121を形成する。
以上のようにして、CMOSトランジスタを有する半導体装置130が製造される。その特徴等については、既に説明した通りである。
尚、以上ではいずれもMOSトランジスタを例として説明した。しかしながら、MOSトランジスタには限らず、MISトランジスタに適用することも可能である。
本発明は、シリコンゲルマニウム層をソース/ドレイン領域として利用するPMOSトランジスタにおいて、チャネル部移動度を向上し且つリーク電流を低減することができ、ゲート幅が例えば40nm以下の微細なMISトランジスタを有する半導体装置及びその製造方法としても有用である。
100 半導体基板
101 ゲート絶縁膜
102 ゲート電極
103 SiO2 膜
104 オフセットサイドウォール
105 エクステンション領域
106 第1のサイドウォール
107 第2のサイドウォール
108 エピタキシャルカバー膜
109 レジスト
110 リセス
111 第1エピタキシャル層
112 第2エピタキシャル層
113 第3エピタキシャル層
114 シャロートレンチ
115 S/D領域
116 金属膜
120 半導体装置
121 金属シリサイド層
122 S/D領域
125 エクステンション領域
130 半導体装置
131 レジスト
132 レジスト
101 ゲート絶縁膜
102 ゲート電極
103 SiO2 膜
104 オフセットサイドウォール
105 エクステンション領域
106 第1のサイドウォール
107 第2のサイドウォール
108 エピタキシャルカバー膜
109 レジスト
110 リセス
111 第1エピタキシャル層
112 第2エピタキシャル層
113 第3エピタキシャル層
114 シャロートレンチ
115 S/D領域
116 金属膜
120 半導体装置
121 金属シリサイド層
122 S/D領域
125 エクステンション領域
130 半導体装置
131 レジスト
132 レジスト
Claims (18)
- 半導体基板の表面部に形成されたソース領域及びドレイン領域と、これらに挟まれたチャネル形成領域上にゲート絶縁膜を介して形成されたゲート電極とを含むPチャネル型トランジスタを備え、
前記ゲート電極の両側それぞれにおいて前記半導体基板にリセスが形成され、
前記リセスに、シリコンゲルマニウムからなる第1エピタキシャル層と、その上に形成され且つシリコンからなる第2エピタキシャル層と、その上に形成され且つシリコンゲルマニウムからなり、前記チャネル形成領域を挟む第3エピタキシャル層とを備え、
前記ソース領域及び前記ドレイン領域は、前記第3エピタキシャル層中に形成され、且つ、それぞれの接合深さがいずれも前記第3エピタキシャル層の深さよりも浅いことを特徴とする半導体装置。 - 請求項1において、
前記ソース領域及びドレイン領域は、P型不純物が導入されることにより形成され、
前記第1エピタキシャル層及び前記第2エピタキシャル層には、前記P型不純物が導入されていないことを特徴とする半導体装置。 - 請求項1又は2において、
前記第3エピタキシャル層は、前記第2エピタキシャル層と前記第3エピタキシャル層との界面から、前記ソース領域又は前記ドレイン領域の接合深さまでの範囲において、P型不純物濃度が0/cm3 から1×1018/cm3 にまで変化するP型不純物プロファイルを有することを特徴とする半導体装置。 - 請求項1〜3のいずれか一つにおいて、
前記第1エピタキシャル層は、25atom%以上のゲルマニウムを含むことを特徴とする半導体装置。 - 請求項1〜4のいずれか一つにおいて、
前記第3エピタキシャル層は、30atom%以上のゲルマニウムを含むことを特徴とする半導体装置。 - 請求項1〜5のいずれか一つにおいて、
前記第3エピタキシャル層は、前記第1エピタキシャル層よりも厚く、
前記第1エピタキシャル層は、前記第2エピタキシャル層よりも厚いことを特徴とする半導体装置。 - 請求項1〜6のいずれか一つにおいて、
前記第1エピタキシャル層は、10nm以上の膜厚を有することを特徴とする半導体装置。 - 請求項1〜7のいずれか一つにおいて、
前記第2エピタキシャル層は、5nm以上で且つ20nm以下の膜厚を有することを特徴とする半導体装置。 - 請求項1〜8のいずれか一つにおいて、
前記第3エピタキシャル層は、臨界膜厚以下の膜厚を有することを特徴とする半導体装置。 - 請求項1〜9のいずれか一つにおいて、
前記第3エピタキシャル層は、前記半導体基板上面よりも上にも盛上がって形成されていることを特徴とする半導体装置。 - 請求項1〜10のいずれか一つにおいて、
前記Pチャネル型トランジスタに加えてNチャネル型トランジスタを更に備え、
前記Nチャネル型トランジスタは、シリコンゲルマニウムからなる領域を備えない構成であることを特徴とする半導体装置。 - Pチャネル型トランジスタを備える半導体装置の製造方法において、
半導体基板上に、ゲート絶縁膜を介してゲート電極を形成する工程(a)と、
前記ゲート電極の両側それぞれにおいて、前記半導体基板にリセスを形成する工程(b)と、
前記リセス内にシリコンゲルマニウムからなる第1エピタキシャル層を形成する工程(c)と、
前記第1エピタキシャル層上に、シリコンからなる第2エピタキシャル層を形成する工程(d)と、
前記第2エピタキシャル層上に、前記ゲート電極下方のチャネル形成領域を挟むように、シリコンゲルマニウムからなる第3エピタキシャル層を形成する工程(e)とを備え、
P型不純物の導入量を調整しながら前記工程(e)を行なうことにより、前記第3エピタキシャル層中に、接合深さが前記第3エピタキシャル層の深さよりも浅いソース領域及びドレイン領域を形成することを特徴とする半導体装置の製造方法。 - 請求項12において、
前記工程(c)及び前記工程(d)は、P型不純物を含ませることなくエピタキシャル成長により行なうことを特徴とする半導体装置の製造方法。 - 請求項12又は13において、
前記工程(e)において、第3エピタキシャル層の成長に合わせてP型不純物の導入量を増加しながら前記第3エピタキシャル層を形成することにより、前記第2エピタキシャル層と前記第3エピタキシャル層との界面から、前記ソース領域又は前記ドレイン領域の接合深さまでの範囲において、P型不純物濃度が0/cm3 から1×1018/cm3 にまで変化するP型不純物プロファイルを得ることを特徴とする半導体装置の製造方法。 - 請求項12〜14のいずれか一つにおいて、
前記第3エピタキシャル層は、30%以上のゲルマニウムを含み且つ臨界膜厚以下の膜厚を有することを特徴とする半導体装置の製造方法。 - 請求項12〜15のいずれか一つにおいて、
前記工程(e)の後に、前記第3エピタキシャル層上に金属膜を形成すると共に熱処理を行なって金属シリサイドを形成する工程を更に備えることを特徴とする半導体装置の製造方法。 - 請求項12〜16のいずれか一つにおいて、
前記工程(a)の後、前記工程(b)の前に、
前記ゲート電極の側壁を覆うオフセットサイドウォールを形成する工程と、
前記ゲート電極及び前記オフセットサイドウォールをマスクとするイオン注入によりエクステンション領域を形成する工程と、
前記オフセットサイドウォールの側壁を覆い且つ前記ゲート電極と同じ高さのサイドウォールを形成する工程とを更に備えることを特徴とする半導体装置の製造方法。 - 請求項12〜17のいずれか一つにおいて、
前記Pチャネル型トランジスタに加えてNチャネル型トランジスタを形成し、
前記Nチャネル型トランジスタは、シリコンゲルマニウム領域を備えない構成であることを特徴とする半導体装置の製造方法。
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