JP2011066042A - 半導体装置とその製造方法 - Google Patents

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Abstract

【課題】ＳｉＧｅ層を用いてＰチャネル型トランジスタのチャネル形成領域に圧縮応力を印加すると共に、リーク電流を低減する。
【解決手段】半導体装置１２０は、半導体基板１００の表面部に形成されたソース領域及びドレイン領域１２２と、これらに挟まれたチャネル形成領域上にゲート絶縁膜１０１を介して形成されたゲート電極１０２とを含むＰチャネル型トランジスタを備える。ゲート電極１０２の両側それぞれにおいて半導体基板１００にリセスが形成され、リセスに、ＳｉＧｅからなる第１エピタキシャル層１１１と、その上に形成され且つＳｉからなる第２エピタキシャル層１１２と、その上に形成され且つＳｉＧｅからなり、チャネル形成領域を挟む第３エピタキシャル層１１３とを備える。ソース領域及びドレイン領域１２２は、第３エピタキシャル層１１３中に形成され、且つ、それぞれの接合深さがいずれも第３エピタキシャル層１３３の深さよりも浅い。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に、ＳｉＧｅエピタキシャル膜をソース・ドレイン領域に備えたＰチャネル型トランジスタを有する半導体装置及びその製造方法に関するものである。
近年の半導体装置における大容量化は著しい。ＭＯＳ（Metal Oxide Semiconductor ）トランジスタの微細化も進展し、ゲート電極の幅が４０ｎｍ以下になろうとしている。また、高速化に対応して、トランジスタのチャネル形成領域（基板におけるチャネルが形成される領域）にストレスを印加することにより駆動力を上げる歪技術も既に実用化されている。
歪技術によると、トランジスタのチャネル形成領域に歪を導入することにより、チャネル形成領域のバンド構造が変化する。その結果、チャネル形成領域におけるキャリアの有効質量が変化してバンド占有率の変化等が起こり、チャネル部移動度が変化する。
チャネル形成領域に歪を入れるには、チャネル形成領域に応力（ストレス）を印加する必要がある。印加するべき応力の方向は、ＮＭＯＳ（n-channel ＭＯＳ）とＰＭＯＳ（p-channel ＭＯＳ）とでは異なる。具体的に、チャネル方向に一軸で応力を印加する場合、ＮＭＯＳでは引張り応力、ＰＭＯＳでは圧縮応力を印加する必要があることが知られている。
このうち、ＰＭＯＳトランジスタにおけるキャリアの移動度を劇的に上げる歪技術として、基板におけるチャネル形成領域（ゲート電極下方）の両側のソースドレイン（Ｓ／Ｄ）領域に埋め込むように、シリコンよりも大きい格子定数を持つシリコンゲルマニウム膜をエピタキシャル成長により成膜する方法が提案されている（非特許文献１）。
この方法によると、ゲート電極下方のチャネル形成領域に対し、側方から、格子定数差に起因する圧縮応力を印加することができる。チャネル形成領域に印加される圧縮応力は、シリコンゲルマニウムに含まれるゲルマニウム濃度が高いほど大きくなる。
T. Ghani et. al. , IEDM Tech. Dig., p978-980, 2003 K. Ang et. al. , IEDM Tech. Dig., p1069, 2004
しかしながら、以上に説明した構造のＭＯＳトランジスタにおいて、予想されたほどにはチャネル部移動度が上がらず、トランジスタの駆動力も上がらない例が見られる。更に、リーク電流が増加する傾向もある。そこで、これらの点の解決が課題となる。
以上に鑑み、本発明の目的は、本発明の目的は、ＳｉＧｅエピタキシャル層を用いてチャネル形成領域に圧縮応力を印加する構成のトランジスタにおいて、チャネル部移動度の向上をより確実にすること、リーク電流を抑制することができる半導体装置及びその製造方法を提供することである。
前記の目的を達成するため、本願発明者らは、予想に比べてチャネル部移動度が向上しない理由及びリーク電流が増加する理由について検討した。これを以下に説明する。
図６に、半導体基板１０上にサイドウォール１３を伴うゲート電極１２が形成され、ゲート電極１２側方のＳ／Ｄ領域の部分にはエピタキシャル成長によるシリコンゲルマニウム（ＳｉＧｅ）膜１１が埋め込まれた構造を示す。
Ｓｉ基板（半導体基板１０）上にＳｉＧｅ結晶をエピタキシャル成長させるとき、歪エネルギーの増大に伴う結晶欠陥１４が発生する（非特許文献２）。このような結晶欠陥の発生無しに成長できるＳｉＧｅエピタキシャル膜厚は臨界膜厚と呼ばれる。臨界膜厚は、Ｇｅ濃度が高いほど薄くなる。具体例として、Ｇｅ濃度が３０atom％程度のＳｉＧｅ層について、図７に膜厚と格子緩和（relaxation）の関係を示す。格子緩和は結晶欠陥が生じると大きくなるので、膜厚が８０ｎｍ程度を越えると急に格子緩和が大きくなることから、臨界膜厚が８０ｎｍ程度であると分かる。
また、Ｓｉ上に形成したＳｉＧｅ結晶による圧縮応力を有効にチャネル形成領域へ印加するためには、ＰチャネルのＳ／Ｄ領域となる部分に、エッチングにより少なくともチャネル形成領域側方を含む深さのリセスを形成し、該リセスにＳｉＧｅエピタキシャル層を形成する。また、後工程によるサイドウォール横の基板掘れ等を防ぐために、ＳｉＧｅエピタキシャル層を基板上にある程度の高さを有するように形成する。このため、リセス部と基板上の部分とを合わせると、成長させるＳｉＧｅエピタキシャル層の膜厚は、８０ｎｍ以上になる可能性がある。
前記の通り、Ｇｅ濃度が３０atom％以上で且つ膜厚が８０ｎｍになると、ＳｉＧｅ層に結晶欠陥が発生して応力が緩和する。この結果、チャネル形成領域に有効に圧縮応力を印加できなくなるという問題が発生する。
また、リセス底面のＳｉＧｅとＳｉとの界面には、エピタキシャル成長前の洗浄、エピタキシャル成長中のＨ2 ベーク等では除去しきれないＯ（酸素）等の界面不純物がある。このような界面不純物は、ＳｉＧｅエピタキシャル層に積層欠陥１４を発生させる原因となる（図６を参照）。ここでの積層欠陥１４はＳｉＧｅ結晶層中を貫くので、ＳｉＧｅ結晶中に形成されるＳ／Ｄ接合界面についても貫き、接合リークの原因になる。
以上の検討結果から、本願発明者らは、チャネル形成領域を両側から挟む部分に積層欠陥等の無いＳｉＧｅエピタキシャル層を形成して応力の印加を確実にすることを着想した。更に、Ｓ／Ｄ接合界面を結晶欠陥の無い部分に位置させることにより、リーク電流を抑制することを着想した。
具体的に、本発明に係る半導体装置は、半導体基板の表面部に形成されたソース領域及びドレイン領域と、これらに挟まれたチャネル形成領域上にゲート絶縁膜を介して形成されたゲート電極とを含むＰチャネル型トランジスタを備え、ゲート電極の両側それぞれにおいて半導体基板にリセスが形成され、リセスに、シリコンゲルマニウムからなる第１エピタキシャル層と、その上に形成され且つシリコンからなる第２エピタキシャル層と、その上に形成され且つシリコンゲルマニウムからなり、チャネル形成領域を挟む第３エピタキシャル層とを備え、ソース領域及びドレイン領域は、第３エピタキシャル層中に形成され、且つ、それぞれの接合深さがいずれも第３エピタキシャル層の深さよりも浅い。
このような半導体装置によると、ゲート電極両側のリセスに形成されたエピタキシャル層、特に、シリコンゲルマニウム（ＳｉＧｅ）からなり且つチャネル形成領域を挟んでいる第３エピタキシャル層により、チャネル形成領域に対して圧縮応力を印加することができる。
この際、第３エピタキシャル層については、後述の理由により、積層欠陥及び格子緩和の発生が抑制されている。よって、チャネル形成領域に対して確実に圧縮応力を印加することができ、チャネル部移動度を向上することができる。また、ソース領域及びドレイン領域の接合深さが第３エピタキシャル層の深さよりも浅いことから、Ｓ／Ｄ接合界面には、リーク電流の原因となる結晶欠陥が無いようにすることができる。この結果、リーク電流を低減することができる。
第３エピタキシャル層において積層欠陥及び格子緩和の発生が抑制されている理由は、次の通りである。
まず、第１エピタキシャル層には、例えばリセスの底面（半導体基板と第１エピタキシャル層との界面）におけるＯ等の界面不純物に起因して、積層欠陥等の結晶欠陥が生じやすい。しかしながら、第１エピタキシャル層上にシリコンからなる第２エピタキシャル層を形成することにより、第２エピタキシャル層中において前記の結晶欠陥を吸収し、第２エピタキシャル層の上面には結晶欠陥が存在しないようにすることができる。よって、第２エピタキシャル層上に形成される第３エピタキシャル層については、結晶欠陥の発生を抑制することができる。
また、リセス内に３層のエピタキシャル層を設けることにより、チャネル形成領域を挟む主要な部分である第３エピタキシャル層の厚さを抑制し、臨界膜厚以下にすることができる。このため、第３エピタキシャル層における格子緩和の発生は抑制されている。
尚、ソース領域及びドレイン領域は、Ｐ型不純物が導入されることにより形成され、第１エピタキシャル層及び第２エピタキシャル層には、前記Ｐ型不純物が導入されていないことが好ましい。また、第３エピタキシャル層には、少なくともＰ型不純物濃度１×１０18／ｃｍ3 以上である層が含まれていることが好ましい。
このようにすると、ソース領域及びドレイン領域の接合深さを確実に第３エピタキシャル層の深さよりも浅くすることができる。
また、第３エピタキシャル層は、第２エピタキシャル層と第３エピタキシャル層との界面から、ソース領域又はドレイン領域の接合深さまでの範囲において、Ｐ型不純物濃度が０／ｃｍ3 から１×１０18／ｃｍ3 にまで変化するＰ型不純物プロファイルを有することが好ましい。
ソース領域又はドレイン領域のＳ／Ｄ接合界面は、これらの領域を形成するための不純物濃度が１×１０18／ｃｍ3 程度である面となる。そこで、該濃度となる位置を、第３エピタキシャル層の下面よりも浅い位置とすることにより、ソース領域及びドレイン領域を確実に第３エピタキシャル層内に配置することができる。
また、第１エピタキシャル層は、２５atom％以上のゲルマニウムを含むことが好ましい。また、第３エピタキシャル層は、３０atom％以上のゲルマニウムを含むことが好ましい。
シリコンゲルマニウムからなるエピタキシャル層については、このようなゲルマニウム濃度とするのがよい。特に第３エピタキシャル層についてはチャネル形成領域に対する圧縮応力印加のために、このような濃度にするのがよい。
また、第３エピタキシャル層は、第１エピタキシャル層よりも厚く、第１エピタキシャル層は、第２エピタキシャル層よりも厚いことが好ましい。
チャネル形成領域に応力を印加するのは主に第３エピタキシャル層であるから、この層を厚くする必要がある。また、シリコンからなる第２エピタキシャル層については、第１エピタキシャル層における積層欠陥等を吸収することができるだけの膜厚が有れば良い。これらのことから、第１、第２及び第３のエピタキシャル層の膜厚について、前記のような関係になっているのがよい。
また、第１エピタキシャル層は、１０ｎｍ以上の膜厚を有することが好ましい。これにより、リセスの底面を覆うシリコンゲルマニウム層とすることができる。
また、第２エピタキシャル層は、５ｎｍ以上で且つ２０ｎｍ以下の膜厚を有することが好ましい。
このような膜厚であれば、第１エピタキシャル層の積層欠陥等を吸収し、上面には結晶欠陥のない第２エピタキシャル層とすることができる。これにより、欠陥のない第３エピタキシャル層を形成するための下地として機能することができる。
また、第３エピタキシャル層は、臨界膜厚以下の膜厚を有することが好ましい。
これにより、第３エピタキシャル層を積層欠陥等のないシリコンゲルマニウム層として実現し、チャネル形成領域に効果的に圧縮応力を印加することができる。
第３エピタキシャル層は、半導体基板上面よりも上にも盛上がって形成されていることが好ましい。
これにより、第３エピタキシャル層を形成した後の基板掘れを防ぐことができる。
また、Ｐチャネル型トランジスタに加えてＮチャネル型トランジスタを更に備え、Ｎチャネル型トランジスタは、シリコンゲルマニウムからなる領域を備えないことが好ましい。
つまり、以上に説明した構成のＰチャネル型トランジスタ（ＰＭＯＳ）と共にＮチャネル型トランジスタ（ＮＭＯＳ）を備えるＣＭＯＳ（complementary ＭＯＳ）であることが好ましい。また、ＮＭＯＳについては、チャネル形成領域に圧縮応力を印加してもチャネル部移動度は向上せず、むしろ低下する。そこで、ＮＭＯＳについては、シリコンゲルマニウムからなる領域を設けない方が良い。
次に、前記の目的を達成するため、本発明に係る半導体装置の製造方法は、Ｐチャネル型トランジスタを備える半導体装置の製造方法において、半導体基板上に、ゲート絶縁膜を介してゲート電極を形成する工程（ａ）と、ゲート電極の両側それぞれにおいて、半導体基板にリセスを形成する工程（ｂ）と、リセス内にシリコンゲルマニウムからなる第１エピタキシャル層を形成する工程（ｃ）と、第１エピタキシャル層上に、シリコンからなる第２エピタキシャル層を形成する工程（ｄ）と、第２エピタキシャル層上に、ゲート電極下方のチャネル形成領域を挟むように、シリコンゲルマニウムからなる第３エピタキシャル層を形成する工程（ｅ）とを備え、Ｐ型不純物の導入量を調整しながら工程（ｅ）を行なうことにより、第３エピタキシャル層中に、接合深さが第３エピタキシャル層の深さよりも浅いソース領域及びドレイン領域を形成する。
このようにすると、既に説明した本開示の半導体基板を製造することができる。つまり、積層欠陥等の抑制されたＳｉＧｅからなる第３エピタキシャル層によりチャネル形成領域に圧縮応力を印加し、チャネル部移動度を向上することができ、且つ、Ｓ／Ｄ接合界面の欠陥が抑制されていることからリーク電流の抑制された半導体基板を製造することができる。
尚、工程（ｃ）及び工程（ｄ）は、Ｐ型不純物を含ませることなくエピタキシャル成長により行なうことが好ましい。
また、工程（ｅ）において、第３エピタキシャル層の成長に合わせてＰ型不純物の導入量を増加しながら第３エピタキシャル層を形成することにより、第２エピタキシャル層と第３エピタキシャル層との界面から、ソース領域又はドレイン領域の接合深さまでの範囲において、Ｐ型不純物濃度が０／ｃｍ3 から１×１０18／ｃｍ3 にまで変化するＰ型不純物プロファイルを得ることが好ましい。
このようにすると、第１及び第２エピタキシャル層についてはＰ型不純物を含まず、また、第３エピタキシャル層内にＰ型不純物が導入されたソース領域及びドレイン領域を有する半導体装置とすることができる。
また、第３エピタキシャル層は、３０％以上のゲルマニウムを含み且つ臨界膜厚以下の膜厚を有することが好ましい。
これにより、Ｇｅ濃度が比較的高く且つ格子緩和がないことから、チャネル形成領域に確実に圧縮応力を印加できる第３のエピタキシャル層とすることができる。
また、工程（ｅ）の後に、第３エピタキシャル層上に金属膜を形成すると共に熱処理を行なって金属シリサイドを形成する工程を更に備えることが好ましい。
このようにすると、金属シリサイド層を有する半導体装置を製造することができる。
また、工程（ａ）の後、工程（ｂ）の前に、ゲート電極の側壁を覆うオフセットサイドウォールを形成する工程と、ゲート電極及びオフセットサイドウォールをマスクとするイオン注入によりエクステンション領域を形成する工程と、オフセットサイドウォールの側壁を覆い且つゲート電極と同じ高さのサイドウォールを形成する工程とを更に備えることが好ましい。
オフセットサイドウォール、サイドウォール、エクステンション領域等を更に備えるＰチャネル型トランジスタを形成するために、このようにしてもよい。
また、Ｐチャネル型トランジスタに加えてＮチャネル型トランジスタを形成し、Ｎチャネル型トランジスタは、シリコンゲルマニウム領域を備えない構成であることが好ましい。
これにより、チャネル形成領域に圧縮応力を印加しないＮチャネル型トランジスタを更に備えるＰＭＯＳを実現することができる。
尚、以上ではＭＯＳトランジスタとして説明しているが、ＭＩＳ（metal-insulator-semiconductor ）トランジスタに適用することも可能である。
本発明の半導体装置によると、シリコンゲルマニウムからなる第１エピタキシャル層における積層欠陥等をシリコンからなる第２エピタキシャル層により吸収し、第３エピタキシャル層には及ばないようにしている。更に、ソース領域及びドレイン領域について、第３エピタキシャル層の深さよりも浅く形成し、Ｓ／Ｄ接合界面には欠陥がないようになっている。これにより、チャネル形成領域に効果的に圧縮応力を印加してチャネル部移動度を向上すると共に、Ｓ／Ｄ接合界面における欠陥に起因するリーク電流を低減することができる。
図１は、本発明の第１の実施形態における例示的半導体装置の要部断面を説明する図である。 図２（ａ）〜（ｆ）は、図１の半導体装置の製造工程を説明する図である。 図３は、本発明の第２の実施形態における例示的半導体装置の要部断面を説明する図である。 図４（ａ）〜（ｅ）は、図３の半導体装置の製造工程を説明する図である。 図５（ａ）〜（ｄ）は、図４（ｅ）に続いて、図３の半導体装置の製造工程を説明する図である。 図６は、ゲート電極の側方において半導体基板に埋め込まれたシリコンゲルマニウム層について、積層欠陥の例を示す図である。 図７は、３０atom％のゲルマニウムを含むシリコンゲルマニウム層について、格子緩和の膜厚依存性を示す図である。
以下、本発明の実施形態について、図面を参照しながら説明する。尚、各構成要素の材料及び寸法、各種処理の条件等はいずれも例示するものであり、記載内容には限定されない。
（第１の実施形態）
図１は、第１の実施形態における例示的半導体装置１２０が備えるＰＭＯＳトランジスタの断面構造を模式的に示す図である。
図１に示す通り、半導体装置１２０は、Ｎ型の半導体基板１００を用いて形成されている。半導体基板１００上に、ＳｉＯ2 からなるゲート絶縁膜１０１を介し、ポリシリコンからなるゲート電極１０２が形成されている。ゲート電極１０２上には、金属シリサイド層１２１が形成されている。
ゲート電極１０２の側壁を覆うように、ＳｉＯ2 等からなるオフセットサイドウォール１０４が形成されている。また、ゲート電極１０２の両側において、半導体基板１００にエクステンション領域１０５が形成されている。更に、オフセットサイドウォール１０４の側壁及びエクステンション領域１０５上を覆うように、Ｌ字型の断面を有し且つＳｉＯ2 からなる第１のサイドウォール１０６が形成されると共に、第１のサイドウォール１０６を覆い且つＳｉＮからなる第２のサイドウォール１０７が形成されている。
また、ゲート電極１０２の両側において、半導体基板１００にはエッチング等によりリセスが設けられ、該リセスに３層のエピタキシャル層が積層されている。
より詳しくは、まず、リセスの底面を覆うように、膜厚が少なくとも１０ｎｍの第１エピタキシャル層１１１が形成されている。これは、ゲルマニウム濃度が２５atom％以上のシリコンゲルマニウム（ＳｉＧｅ）からなり、Ｂ等のＰ型不純物はドープされていない。
第１エピタキシャル層１１１上には、膜厚が５ｎｍ以上で且つ２０ｎｍ以下の第２エピタキシャル層１１２が形成されている。これは、ゲルマニウムを含まないシリコンからなり、Ｂ等のＰ型不純物はドープされていない。
第２エピタキシャル層１１２上には、膜厚が５０ｎｍ程度の第３エピタキシャル層１１３が形成されている。これは、ゲルマニウム濃度が３０atom％以上のシリコンゲルマニウムからなる。
第３エピタキシャル層１１３中には、Ｂ等のＰ型不純物がドープされ、ゲート電極１０２下方のチャネル形成領域を挟むＳ／Ｄ（ソース／ドレイン）領域１２２が形成されている（ゲート電極１０２両側の第３エピタキシャル層１１３のうち一方にソース領域、他方にドレイン領域が形成されている）。ここで、第２エピタキシャル層１１２と第３エピタキシャル層１１３との界面には、Ｐ型不純物は含まれていない。該界面から第３エピタキシャル層１１３の浅い側に向かってＰ型不純物の濃度が次第に増加し、最上部では、例えば、１×１０23／ｃｍ3 程度の濃度となっている。
また、一般に不純物濃度が１×１０18／ｃｍ3 程度の位置をＳ／Ｄ接合界面とする。このため、本実施形態の構成において、Ｓ／Ｄ接合界面は、第２エピタキシャル層１１２と第３エピタキシャル層１１３との界面よりも上であり、第３エピタキシャル層１１３内に位置している。但し、他の濃度の位置を界面と考えることも可能である。
尚、Ｓ／Ｄ領域１２２上及びゲート電極１０２上には、金属シリサイド層１２１が形成されている。
以上の構成によると、ゲート電極１０２の両側のリセスに埋め込んだＳｉＧｅからなるエピタキシャル層、特に、第３エピタキシャル層１１３により、チャネル形成領域に対して圧縮応力を印加することができる。ここで、後述の理由により、第３エピタキシャル層１１３については積層欠陥及び格子緩和の発生が抑制されている。このため、チャネル形成領域に対して確実に圧縮応力を印加し、チャネル部移動度を向上することができる。また、Ｓ／Ｄ領域１２２の接合深さ（Ｓ／Ｄ接合界面の深さ）が第３エピタキシャル層１１３の深さよりも浅いことから、Ｓ／Ｄ接合界面は、リーク電流の原因になる積層欠陥等の無い領域に位置している。よって、リーク電流が低減されている。
図１には、半導体装置１２０の構造に合わせて、Ｓ／Ｄ領域１２２を構成するために導入されたＰ型不純物のプロファイルを例示している。図中に示す通り、第２エピタキシャル層１１２と第３エピタキシャル層１１３との界面の深さＤ１においてＰ型不純物濃度は０である。また、Ｐ型不純物濃度が１×１０18／ｃｍ3 程度となるＳ／Ｄ接合界面の深さＤ２は、Ｄ１よりも浅い位置にある。深さＤ２から、第３エピタキシャル層１１３の最上部に向けて、Ｐ型不純物濃度は更に上昇する。
次に、第３エピタキシャル層１１３において積層欠陥及び格子緩和の発生が抑制されている理由を説明する。
まず、第１エピタキシャル層１１１には、リセスの底面（半導体基板１００と第１エピタキシャル層１１１との界面）の界面不純物（例えば酸素）等に起因して、積層欠陥等の結晶欠陥が生じやすい。しかしながら、第１エピタキシャル層１１１上に、シリコンからなる第２エピタキシャル層１１２を形成することにより、前記の結晶欠陥を吸収することができる。つまり、第１エピタキシャル層１１１に結晶欠陥があったとしても、一定の厚さを有する第２エピタキシャル層１１２の上面においては、欠陥のない面となっている。よって、第２エピタキシャル層１１２上に形成される第３エピタキシャル層１１３については、第１エピタキシャル層１１１における結晶欠陥の影響を避けることができる。
また、リセス内に３層のエピタキシャル層を設けることにより、チャネル形成領域を挟む主要な部分である第３エピタキシャル層１１３の厚さを抑制し、臨界膜厚以下にすることができる。このため、第３エピタキシャル層における格子緩和の発生は抑制されている。尚、この例では、ゲルマニウム濃度が３０atom％であるから臨界膜厚は８０ｎｍ程度であり、これよりも薄い第３エピタキシャル層１１３としている。
次に、半導体装置１２０の製造方法について、その工程を模式的に示す断面図である図２（ａ）〜（ｆ）を参照して説明する。
まず、図２（ａ）の工程を行なう。ここでは、半導体基板１００上に、例えばＳｉＯ2 からなるゲート絶縁膜１０１を形成する。その上にポリシリコン膜及びＳｉＯ2 膜を順に積層した後、マスク（図示せず）形成してエッチングによりゲート電極１０２とその上のＳｉＯ2 膜１０３とする。
次に、ＳｉＯ2 膜を更に形成して半導体基板１００上、ゲート電極１０２側面及びＳｉＯ2 膜１０３上を覆い、エッチバックして、ゲート電極１０２の側壁にオフセットサイドウォール１０４を形成する。
次に、ゲート電極１０２、オフセットサイドウォール１０４等をマスクとするイオン注入を行ない、ゲート電極１０２両側において半導体基板１００表面付近にエクステンション領域１０５を形成する。
尚、ゲート絶縁膜１０１は、ＳｉＯ2 に代えて、ＨｆＳｉＯ等の高誘電体によって形成しても良い。また、ゲート電極１０２は、ポリシリコンからなる単層構造に代えて、ＴｉＮ等のメタルとポリシリコンの積層構造としても良い。
続いて、図２（ｂ）の工程を行なう。まず、オフセットサイドウォール１０４、ＳｉＯ2 膜１０３を介してゲート電極１０２を覆うようにＳｉＯ2 膜を形成し、更に該ＳｉＯ2 膜を覆うようにシリコン窒化膜を形成する。次に、ドライエッチングを行ない、ゲート電極１０２の側壁及びエクステンション領域１０５上を覆うＬ字型の断面を有する第１のサイドウォール１０６と、その上を覆う第２のサイドウォール１０７とを形成する。
続いて、図２（ｃ）の工程を行なう。ここでは、半導体基板１００、第２のサイドウォール１０７、ＳｉＯ2 膜１０３等を覆うように、エピタキシャルカバー膜１０８を形成する。エピタキシャルカバー膜１０８は、ゲート電極１０２上のＳｉＯ2 膜１０３よりも膜密度が低く、例えば４００℃以下の低温にて成膜できるＳｉＯ2 膜として形成する。
続いて、図２（ｄ）の工程を行なう。ここでは、エピタキシャルカバー膜１０８上に、ゲート電極１０２及びその両側の領域が開口されたレジスト１０９を形成する。次に、レジスト１０９をマスクとして、前記開口部分のエピタキシャルカバー膜１０８を除去する。これにより、ＳｉＧｅからなるエピタキシャル層を埋め込む部分の半導体基板１００が露出される。
続いて、図２（ｅ）の工程を行なう。ここでは、レジスト１０９を除去した後、エピタキシャルカバー膜１０８をマスクとして、ドライエッチング及びウェットエッチングのいずれか一方又は両方を用い、半導体基板１００に例えば深さ６０ｎｍ以上のリセス１１０を設ける。
続いて、図２（ｆ）の工程を行なう。ここでは、リセス１１０内に、３層のエピタキシャル層を順次形成する。
まず、リセスの底部を覆うように、２５atom％以上のゲルマニウムを含むＳｉＧｅからなる第１エピタキシャル層１１１を形成する。これは、６５０℃以下で且つ水素雰囲気において、エピタキシャル成長によって１０ｎｍ以上の膜厚に成膜する。この際、Ｂ等のＰ型不純物のドープは行なわない。
より具体的な成膜の条件として、例えば、温度６５０℃、水素雰囲気（１０Torr（１．３３×１０3 Ｐａ））、ガス流量ＤＣＳ／ＧｅＨ4 ／ＨＣｌ／Ｈ2 ＝２０／１６／３５／１００００sccm（sccmは、０℃で且つ一気圧におけるｍｌ／分を表す）とする。尚、水素はキャリアガスである。これにより、ゲルマニウム濃度が２５atom％のシリコンゲルマニウムからなる第１エピタキシャル層１１１を成膜することができる。
次に、第１エピタキシャル層１１１上に、連続して、シリコンからなりゲルマニウムを含まない第２エピタキシャル層１１２を形成する。これは、第１エピタキシャル層１１１に生じた結晶欠陥を吸収し、上面には結晶欠陥が現れないようにするために必要な程度の膜厚に形成する。本実施形態の例としては、膜厚５ｎｍ以上で且つ２０ｎｍ以下とする。成膜にはエピタキシャル成長を用い、Ｂ等のＰ型不純物のドープは行なわない。成膜条件の一例を挙げると、温度６５０℃、水素雰囲気（１０Torr（１．３３×１０3 Ｐａ））、ガス流量ＳｉＨ4 ／ＨＣｌ／Ｈ2 ＝３０／３５／１００００sccmである。
この後、更に連続して、第２エピタキシャル層１１２上に、３０ａｔｍ％以上のゲルマニウムを含むＳｉＧｅからなる第３エピタキシャル層１１３を形成する。これは、少なくともゲート電極１０２下方のチャネル形成領域の両側に形成する。また、臨界膜厚以下とすることにより、格子緩和の発生を避ける。成膜条件の一例を挙げると、温度６５０℃、水素雰囲気（１０Torr（１．３３×１０3 Ｐａ））、ガス流量ＤＣＳ／ＧｅＨ4 ／ＨＣｌ／Ｈ2 ＝３０／２４／６０／１００００sccmである。
第３エピタキシャル層１１３については、Ｂ等のＰ型不純物をドープする。Ｂ等のＰ型不純物の濃度プロファイルについては、第２エピタキシャル層１１２の直上においては濃度０であり、第３エピタキシャル層１１３内に設定されるＳ／Ｄ接合界面深さにおいて１×１０18／ｃｍ3 となり、第３エピタキシャル層１１３の最上部において１×１０23／ｃｍ3 程度となるような濃度プロファイルとする。ここで、Ｓ／Ｄ接合界面深さは、半導体基板１００の上面から深さ３０ｎｍ〜５０ｎｍの領域に設定する。
このような濃度プロファイルは、第３エピタキシャル層１１３をエピタキシャル成長する際に、Ｂ2Ｈ6の流量を調整することにより実現できる。具体例として、前記の成膜の条件により第３エピタキシャル層１１３を形成する際、材料ガスとしてＢ2Ｈ6を更に用いる。成膜開始時にはＢ2Ｈ6流量を０として、成膜の進行と共にＢ2Ｈ6流量を増やして行く。設定したＳ／Ｄ接合界面深さにまで成膜が進行した時点でＢ2Ｈ6流量が１００sccmとなるように調整し、その後は１６０sccmとする。
このようにして、ゲート電極１０２の両側において半導体基板１００に設けたリセス１１０に対し、３層のエピタキシャル層が形成される。
尚、第３エピタキシャル層１１３は、半導体基板１００上に例えば２０ｎｍ〜３０ｎｍ程度の高さに盛上がるように形成しても良い。後の工程において、埋め込まれているエピタキシャル層が削られ、サイドウォール横の基板掘れが生じる可能性がある。そこで、第３のエピタキシャル層１１３を予め半導体基板１００よりも上にも盛上がって形成しておくことにより、エピタキシャル層が削られたとしても基板掘れが生じないようにすることが考えられる。
この後、エピタキシャルカバー膜１０８と、ゲート電極１０２上のＳｉＯ2 膜１０３を除去する。更に、金属膜（例えば、膜厚１０ｎｍのＮｉＰｔ）を形成した後に熱処理を行なうことにより、図１に示すように、ゲート電極１０２上及びＳ／Ｄ領域１２２上に金属シリサイド層１２１を形成する。
以上のようにして、本実施形態の例示的半導体装置１２０が製造される。その特徴等については、既に説明した通りである。
尚、以上では、第１エピタキシャル層１１１のゲルマニウム濃度が２５atom％、第３エピタキシャル層１１３のゲルマニウム濃度が３０atom％としている。しかしながら、これには限らない。ゲルマニウム濃度を高くするほど大きな圧縮応力を発生させることが可能になるが、臨界膜厚は小さくなり、格子緩和を避けるためには薄くする必要がある。よって、形成するＰＭＯＳトランジスタの寸法、必要な性能等に合わせてゲルマニウム濃度、膜厚等を設定すればよい。この際、第３エピタキシャル層の膜厚が臨界膜厚を越えないようにすることが必要である。
（第２の実施形態）
図３は、第２の実施形態における例示的半導体装置１３０を説明する図である。
半導体装置１３０は、半導体基板１００を用いて形成されている。半導体基板１００の表面はシャロートレンチ１１４によって区画され、ＰＭＯＳトランジスタ及びＣＭＯＳトランジスタが形成されてＣＭＯＳトランジスタを構成している。
ここで、ＰＭＯＳトランジスタについては、第１の実施形態において説明したのと同様の構造を有する。つまり、ゲート絶縁膜１０１を介して形成され、オフセットサイドウォール１０４、第１のサイドウォール１０６及び第２のサイドウォール１０７を備えるゲート電極１０２の両側において、半導体基板１００に３層のエピタキシャル層が埋め込まれ、そのうちの第３エピタキシャル層１１３内にＳ／Ｄ領域１２２が設けられた構造である。
これにより、ＰＭＯＳトランジスタにおいて、第１の実施形態にて説明したのと同様の特徴が実現する。つまり、チャネル形成領域には第３エピタキシャル層１１３によって圧縮応力が印加され、チャネル部移動度が向上している。このとき、シリコンからなる第２エピタキシャル層１１２によって、第１エピタキシャル層１１１における結晶欠陥等が吸収され、第３エピタキシャル層１１３については積層欠陥及び格子緩和の発生が抑制されている。このことから、圧縮応力の印加を確実に行なうことができる。更に、Ｓ／Ｄ接合界面は結晶欠陥のない部分に位置していることから、結晶欠陥に起因するリーク電流を避けることができ、リーク電流が低減されている。
これに対し、ＮＭＯＳトランジスタはエピタキシャル層を備えず、半導体基板１００に不純物をドープすることにより形成されたＳ／Ｄ領域１１５を有する構造である。ゲート電極１０２、サイドウォール等については、ＰＭＯＳトランジスタと同様の構成となっている。
ＮＭＯＳトランジスタの場合、チャネル形成領域に圧縮応力を印加することはチャネル部移動度の向上に貢献せず、むしろ低下させる。そのため、ＮＭＯＳトランジスタについてはＳｉＧｅからなるエピタキシャル層を埋め込む構造とはせず、半導体基板１００に不純物をドープすることによってＳ／Ｄ領域１１５を形成するのが良い。
尚、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタのいずれにおいても、ゲート電極１０２は例えばポリシリコンからなり、半導体基板１００上に例えばＳｉＯ2 膜からなるゲート絶縁膜１０１を介して形成されている。但し、本実施形態においても、ゲート絶縁膜１０１は、ＨｆＳｉＯ等の高誘電体によって形成しても良い。また、ゲート電極１０２は、ＴｉＮ等のメタルとポリシリコンの積層構造としても良い。
次に、半導体装置１３０の製造方法について、その工程を模式的に示す断面図である図４（ａ）〜（ｅ）と図５（ａ）〜（ｄ）とを参照して説明する。
図４（ａ）に示す工程から説明する。まず、半導体基板１００に対し、表面部を区画する素子分離領域として、従来技術によりシャロートレンチ１１４を形成する。その後、半導体基板１００におけるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを形成する領域（以下、ＰＭＯＳ領域、ＮＭＯＳ領域と呼ぶ）に、それぞれ、ゲート絶縁膜１０１を介してゲート電極１０２を形成し、その上にＳｉＯ2 膜１０３を形成する。また、ゲート電極１０２の側面を覆うオフセットサイドウォール１０４を形成する。この後、ゲート電極１０２、オフセットサイドウォール１０４等をマスクとするイオン注入により、ゲート電極１０２両側における半導体基板１００にエクステンション領域１０５を形成する。これらは、第１の実施形態において図２（ａ）を参照して説明したのと同様の工程である。
続いて、図４（ｂ）の工程を行なう。ここでは、ＰＭＯＳ領域及びＮＭＯＳ領域に両方において、オフセットサイドウォール１０４を介してゲート電極１０２の側壁を覆うように、例えばＳｉＯ2 膜からなりＬ字型の断面を有する第１のサイドウォール１０６を形成し、更にその上に、シリコン窒化膜からなる第２のサイドウォール１０７とを形成する。これは、第１の実施形態において図２（ｂ）を参照して説明したのど同様の工程である。
続いて、図４（ｃ）の工程を行なう。まず、ＰＭＯＳ領域及びＮＭＯＳ領域の両方において、半導体基板１００、第２のサイドウォール１０７、ＳｉＯ2 膜１０３等を覆うように、エピタキシャルカバー膜１０８を形成する。これは、ゲート電極１０２上のＳｉＯ2 膜１０３よりも膜密度が低く、例えば４００℃以下の低温にて成膜できるＳｉＯ2 膜として形成する。
次に、エピタキシャルカバー膜１０８上に、ＰＭＯＳ領域における各サイドウォール、ゲート電極１０２及びその両側のＳ／Ｄ領域１２２が形成される領域上が開口されたレジスト１３１を形成する。更に、レジスト１３１をマスクとして、開口部分のエピタキシャルカバー膜１０８を除去し、ＰＭＯＳ領域を露出させる。
続いて、図４（ｄ）の工程を行なう。レジスト１３１を除去した後、エピタキシャルカバー膜１０８をマスクとして、ＰＭＯＳ領域におけるゲート電極１０２の両側の半導体基板１００にリセス１１０を形成する。これは、例えば、ドライエッチング及びウェットエッチングのいずれか一方又は両方を用い、深さ６０ｎｍに形成する。
続いて、図４（ｅ）の工程を行なう。ここでは、ＰＭＯＳ領域に形成したリセス１１０に、２５atom％以上のゲルマニウムを含むＳｉＧｅからなる第１エピタキシャル層１１１、シリコンからなる第２エピタキシャル層１１２、３０atom％以上のゲルマニウムを含むＳｉＧｅからなる第３エピタキシャル層１１３を順次形成する。ここで、第１エピタキシャル層１１１及び第２エピタキシャル層１１２にはＢ等のＰ型不純物のドープを行なわない。また、第３エピタキシャル層１１３にはＢ等のＰ型不純物をドープし、Ｓ／Ｄ領域１２２を形成する。この際、第２エピタキシャル層１１２直上では不純物濃度０、第３エピタキシャル層１１３内に設定されるＳ／Ｄ接合界面深さにおいて１×１０18／ｃｍ3 、第３エピタキシャル層１１３の最上部において１×１０23／ｃｍ3 程度となるような濃度プロファイルとする。
このようにして、ゲート電極１０２下方のチャネル形成領域に圧縮応力を印加すると共に、結晶欠陥の無い部分にＳ／Ｄ接合界面深さを有するＳ／Ｄ領域１２２を備えた第３エピタキシャル層１１３とすることができる。
より詳しくは、第１の実施形態において図２（ｆ）を参照して説明したのと同様である。
続いて、図５（ａ）の工程を行なう。まず、ＰＭＯＳ領域上を覆い、ＮＭＯＳ領域における各サイドウォール、ゲート電極１０２及びその両側のＳ／Ｄ領域１１５が形成される領域上が開口されたレジスト１３１を形成する。次に、レジスト１３１の開口部に露出した部分のエピタキシャルカバー膜１０８を除去し、各サイドウォール、ゲート電極１０２等をマスクとするイオン注入及びアニールを行なう。これにより、ＮＭＯＳ領域において、半導体基板１００におけるエクステンション領域１２５の外側に、Ｓ／Ｄ領域１１５が形成される。尚、前記アニールの条件は、例えば、１０２５℃のスパイクアニールである。
続いて、図５（ｂ）の工程を行なう。ここでは、レジスト１３２を除去し、更に、エピタキシャルカバー膜１０８及びゲート電極１０２上のＳｉＯ2 膜１０３を除去する。
続いて、図５（ｃ）の工程を行なう。ここでは、Ｓ／Ｄ領域１２２の形成された第３エピタキシャル層１１３上、ゲート電極１０２上及びＳ／Ｄ領域１１５の形成された半導体基板１００上を覆うように、金属膜１１６を形成する。これは、例えば、膜厚１０ｎｍのＮｉＰｔ膜である。
続いて、図５（ｄ）の工程を行なう。ここでは、熱処理を行ない、ゲート電極１０２上、Ｓ／Ｄ領域１２２上及びＳ／Ｄ領域１１５上に金属シリサイド層１２１を形成する。
以上のようにして、ＣＭＯＳトランジスタを有する半導体装置１３０が製造される。その特徴等については、既に説明した通りである。
尚、以上ではいずれもＭＯＳトランジスタを例として説明した。しかしながら、ＭＯＳトランジスタには限らず、ＭＩＳトランジスタに適用することも可能である。
本発明は、シリコンゲルマニウム層をソース／ドレイン領域として利用するＰＭＯＳトランジスタにおいて、チャネル部移動度を向上し且つリーク電流を低減することができ、ゲート幅が例えば４０ｎｍ以下の微細なＭＩＳトランジスタを有する半導体装置及びその製造方法としても有用である。
１００ 半導体基板
１０１ ゲート絶縁膜
１０２ ゲート電極
１０３ ＳｉＯ2 膜
１０４ オフセットサイドウォール
１０５ エクステンション領域
１０６ 第１のサイドウォール
１０７ 第２のサイドウォール
１０８ エピタキシャルカバー膜
１０９ レジスト
１１０ リセス
１１１ 第１エピタキシャル層
１１２ 第２エピタキシャル層
１１３ 第３エピタキシャル層
１１４ シャロートレンチ
１１５ Ｓ／Ｄ領域
１１６ 金属膜
１２０ 半導体装置
１２１ 金属シリサイド層
１２２ Ｓ／Ｄ領域
１２５ エクステンション領域
１３０ 半導体装置
１３１ レジスト
１３２ レジスト

Claims (18)

  1. 半導体基板の表面部に形成されたソース領域及びドレイン領域と、これらに挟まれたチャネル形成領域上にゲート絶縁膜を介して形成されたゲート電極とを含むＰチャネル型トランジスタを備え、
    前記ゲート電極の両側それぞれにおいて前記半導体基板にリセスが形成され、
    前記リセスに、シリコンゲルマニウムからなる第１エピタキシャル層と、その上に形成され且つシリコンからなる第２エピタキシャル層と、その上に形成され且つシリコンゲルマニウムからなり、前記チャネル形成領域を挟む第３エピタキシャル層とを備え、
    前記ソース領域及び前記ドレイン領域は、前記第３エピタキシャル層中に形成され、且つ、それぞれの接合深さがいずれも前記第３エピタキシャル層の深さよりも浅いことを特徴とする半導体装置。
  2. 請求項１において、
    前記ソース領域及びドレイン領域は、Ｐ型不純物が導入されることにより形成され、
    前記第１エピタキシャル層及び前記第２エピタキシャル層には、前記Ｐ型不純物が導入されていないことを特徴とする半導体装置。
  3. 請求項１又は２において、
    前記第３エピタキシャル層は、前記第２エピタキシャル層と前記第３エピタキシャル層との界面から、前記ソース領域又は前記ドレイン領域の接合深さまでの範囲において、Ｐ型不純物濃度が０／ｃｍ3 から１×１０18／ｃｍ3 にまで変化するＰ型不純物プロファイルを有することを特徴とする半導体装置。
  4. 請求項１〜３のいずれか一つにおいて、
    前記第１エピタキシャル層は、２５atom％以上のゲルマニウムを含むことを特徴とする半導体装置。
  5. 請求項１〜４のいずれか一つにおいて、
    前記第３エピタキシャル層は、３０atom％以上のゲルマニウムを含むことを特徴とする半導体装置。
  6. 請求項１〜５のいずれか一つにおいて、
    前記第３エピタキシャル層は、前記第１エピタキシャル層よりも厚く、
    前記第１エピタキシャル層は、前記第２エピタキシャル層よりも厚いことを特徴とする半導体装置。
  7. 請求項１〜６のいずれか一つにおいて、
    前記第１エピタキシャル層は、１０ｎｍ以上の膜厚を有することを特徴とする半導体装置。
  8. 請求項１〜７のいずれか一つにおいて、
    前記第２エピタキシャル層は、５ｎｍ以上で且つ２０ｎｍ以下の膜厚を有することを特徴とする半導体装置。
  9. 請求項１〜８のいずれか一つにおいて、
    前記第３エピタキシャル層は、臨界膜厚以下の膜厚を有することを特徴とする半導体装置。
  10. 請求項１〜９のいずれか一つにおいて、
    前記第３エピタキシャル層は、前記半導体基板上面よりも上にも盛上がって形成されていることを特徴とする半導体装置。
  11. 請求項１〜１０のいずれか一つにおいて、
    前記Ｐチャネル型トランジスタに加えてＮチャネル型トランジスタを更に備え、
    前記Ｎチャネル型トランジスタは、シリコンゲルマニウムからなる領域を備えない構成であることを特徴とする半導体装置。
  12. Ｐチャネル型トランジスタを備える半導体装置の製造方法において、
    半導体基板上に、ゲート絶縁膜を介してゲート電極を形成する工程（ａ）と、
    前記ゲート電極の両側それぞれにおいて、前記半導体基板にリセスを形成する工程（ｂ）と、
    前記リセス内にシリコンゲルマニウムからなる第１エピタキシャル層を形成する工程（ｃ）と、
    前記第１エピタキシャル層上に、シリコンからなる第２エピタキシャル層を形成する工程（ｄ）と、
    前記第２エピタキシャル層上に、前記ゲート電極下方のチャネル形成領域を挟むように、シリコンゲルマニウムからなる第３エピタキシャル層を形成する工程（ｅ）とを備え、
    Ｐ型不純物の導入量を調整しながら前記工程（ｅ）を行なうことにより、前記第３エピタキシャル層中に、接合深さが前記第３エピタキシャル層の深さよりも浅いソース領域及びドレイン領域を形成することを特徴とする半導体装置の製造方法。
  13. 請求項１２において、
    前記工程（ｃ）及び前記工程（ｄ）は、Ｐ型不純物を含ませることなくエピタキシャル成長により行なうことを特徴とする半導体装置の製造方法。
  14. 請求項１２又は１３において、
    前記工程（ｅ）において、第３エピタキシャル層の成長に合わせてＰ型不純物の導入量を増加しながら前記第３エピタキシャル層を形成することにより、前記第２エピタキシャル層と前記第３エピタキシャル層との界面から、前記ソース領域又は前記ドレイン領域の接合深さまでの範囲において、Ｐ型不純物濃度が０／ｃｍ3 から１×１０18／ｃｍ3 にまで変化するＰ型不純物プロファイルを得ることを特徴とする半導体装置の製造方法。
  15. 請求項１２〜１４のいずれか一つにおいて、
    前記第３エピタキシャル層は、３０％以上のゲルマニウムを含み且つ臨界膜厚以下の膜厚を有することを特徴とする半導体装置の製造方法。
  16. 請求項１２〜１５のいずれか一つにおいて、
    前記工程（ｅ）の後に、前記第３エピタキシャル層上に金属膜を形成すると共に熱処理を行なって金属シリサイドを形成する工程を更に備えることを特徴とする半導体装置の製造方法。
  17. 請求項１２〜１６のいずれか一つにおいて、
    前記工程（ａ）の後、前記工程（ｂ）の前に、
    前記ゲート電極の側壁を覆うオフセットサイドウォールを形成する工程と、
    前記ゲート電極及び前記オフセットサイドウォールをマスクとするイオン注入によりエクステンション領域を形成する工程と、
    前記オフセットサイドウォールの側壁を覆い且つ前記ゲート電極と同じ高さのサイドウォールを形成する工程とを更に備えることを特徴とする半導体装置の製造方法。
  18. 請求項１２〜１７のいずれか一つにおいて、
    前記Ｐチャネル型トランジスタに加えてＮチャネル型トランジスタを形成し、
    前記Ｎチャネル型トランジスタは、シリコンゲルマニウム領域を備えない構成であることを特徴とする半導体装置の製造方法。
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